ゲーティッドＶＣＯ回路
【課題】ジッタやクロックデューティ比のずれが抑えられた良好なクロック成分を抽出する。
【解決手段】リング発振器２０の位相調整回路２１において、ゲート回路群２２から出力された自走クロック信号ＣＬＫＩＮＮを入力とするＭＯＳトランジスタＱ１、およびゲーティング回路１０からのゲーティング信号ＧＯＵＴＮを入力とするＭＯＳトランジスタＱ２の並列接続回路と、基準となるレファレンス電圧ＶＲＥＦを入力とするＭＯＳトランジスタＱ３とが差動対をなすＣＭＬ回路を構成し、当該ＣＭＬ回路で得られた自走クロック信号ＣＬＫＩＮＮとゲーティング信号ＧＯＵＴＮとの論理和またはその反転論理をクロック出力信号ＣＬＫＯＵＴとして出力する。
【解決手段】リング発振器２０の位相調整回路２１において、ゲート回路群２２から出力された自走クロック信号ＣＬＫＩＮＮを入力とするＭＯＳトランジスタＱ１、およびゲーティング回路１０からのゲーティング信号ＧＯＵＴＮを入力とするＭＯＳトランジスタＱ２の並列接続回路と、基準となるレファレンス電圧ＶＲＥＦを入力とするＭＯＳトランジスタＱ３とが差動対をなすＣＭＬ回路を構成し、当該ＣＭＬ回路で得られた自走クロック信号ＣＬＫＩＮＮとゲーティング信号ＧＯＵＴＮとの論理和またはその反転論理をクロック出力信号ＣＬＫＯＵＴとして出力する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、データ通信技術に関し、特に入力データ信号からクロック成分を抽出して出力するクロック抽出技術に関する。
【背景技術】
【０００２】
一般に、入力データ信号からクロック成分を抽出する場合、ゲーティッドＶＣＯ回路が用いられる。例えば、ＦＴＴＨ（Fiber To The Home）を実現するＰＯＮ（Passive Optica１ Network)システムでは、非同期で受け取るバーストデータに対し、瞬時に位相同期を確立してクロックを抽出し、このクロックに同期してデータをリタイミングして送り出す回路構成が必須となる。
【０００３】
ゲーティッドＶＣＯ回路は、入力データ信号のビットレートに相当する周波数のクロック信号を自走発振により生成し、当該クロック信号の発振位相を、入力データ信号の遷移タイミングに位相調整して出力する回路である。
図７は、従来のゲーティッドＶＣＯ回路の構成を示す回路図である。従来、ゲーティッドＶＣＯ回路２００として、ゲーティング回路５０とリング発振器６０とからなる構成が提案されている（例えば、非特許文献１：Figure12など参照）。
【０００４】
ゲーティング回路５０は、遅延回路５１と２入力のＮＡＮＤ回路５２とから構成されている。ＮＡＮＤ回路５２には、第１の入力として、入力データ信号ＩＮＰＵＴＤＡＴＡが入力されており、第２の入力として、遅延回路５１を介してＩＮＰＵＴＤＡＴＡが入力されている。
【０００５】
遅延回路５１は、ＩＮＰＵＴＤＡＴＡの基準パルス周期（最小パルス時間幅）の１／２に相当する遅延時間だけ遅延させたＩＮＰＵＴＤＡＴＡの正論理を示す正相遅延信号ＤＥＲＡＹＰを出力する遅延回路である。
ＮＡＮＤ回路５２は、ＩＮＰＵＴＤＡＴＡとＤＥＲＡＹＰの逆論理の逆相遅延信号ＤＥＲＡＹＮ（内部信号）との論理積の反転論理を取ることにより、ＩＮＰＵＴＤＡＴＡの立ち上がりエッジごとに、入力データ信号の基準パルス周期の１／２に相当する時間長を持つパルスをゲーティング信号ＧＯＵＴ（差動信号）として出力する。
【０００６】
リング発振器６０は、リング状に接続された、位相調整回路６１とゲート回路群６２とから構成されており、これら位相調整回路６１とゲート回路群６２とで自走発振することにより、ＩＮＰＵＴＤＡＴＡのビットレートに相当する周波数の自走クロック信号ＣＬＫＩＮを生成する。
ゲート回路群６２は、例えばインバータ回路などの一般的な複数のゲート回路が直列接続された回路である。これらゲート回路と位相調整回路６１の接続段数は、自走発振周波数が、ＩＮＰＵＴＤＡＴＡのビットレートに高精度で一致するように予め決定される。
【０００７】
位相調整回路６１は、ゲート回路群２２からの自走クロック信号ＣＬＫＩＮ（差動信号）を第１の入力とするとともに、ゲーティング回路１０からのＧＯＵＴ（差動信号）を第２の入力とし、ＧＯＵＴに応じて自走クロック信号ＣＬＫＩＮの発振位相を制御することにより、ＩＮＰＵＴＤＡＴＡのクロック成分を示すクロック出力信号ＣＬＫＯＵＴを生成する。
【０００８】
位相調整回路６１は、図７に示すように、ＭＯＳトランジスタＱ６１〜Ｑ６５、抵抗素子Ｒ６１，Ｒ６２、および電流源ＩＳから構成されている。
この位相調整回路６１において、１つの差動対を構成するＭＯＳトランジスタＱ６１，Ｑ６２と、もう１つの差動対を構成するＭＯＳトランジスタＱ６３，Ｑ６４とが、電源電位ＶＤＤと接地電位ＶＳＳとの間に段縦列に接続されている。
【０００９】
これらＭＯＳトランジスタのうち、Ｑ６１のゲート端子には、ゲート回路群６２からの自走クロック信号ＣＬＫＩＮのうちの逆相自走クロック信号ＣＬＫＩＮＮが入力されており、Ｑ６２のゲート端子には、ＣＬＫＩＮのうちの正相自走クロック信号ＣＬＫＩＮＰが入力されている。
また、Ｑ６３のゲート端子には、ゲーティング回路５０のゲーティング信号ＧＯＵＴのうちの正相ゲーティング信号ＧＯＵＴＰが入力されており、Ｑ６４のゲート端子には、ＧＯＵＴのうちの逆相ゲーティング信号ＧＯＵＴＮが入力されている。
【００１０】
これにより、抵抗素子Ｒ６１でＶＤＤにプルアップされているＱ６１のドレイン端子から、ＣＬＫＩＮＮとＧＯＵＴＰの論理積の反転論理を示す信号が、正相クロック出力信号ＣＬＫＯＵＴＰとして出力される。また、抵抗素子Ｒ６２でＶＤＤにプルアップされているＱ６２のドレイン端子から、ＣＬＫＩＮＰとＧＯＵＴＰの論理積の反転論理を示す信号、すなわちＣＬＫＯＵＴＰの反転論理を示す逆相クロック出力信号ＣＬＫＯＵＴＮが出力される。
【００１１】
したがって、ＩＮＰＵＴＤＡＴＡにパルスがなくて、第２の入力の１つであるＧＯＵＴＰがハイレベルを示す場合、Ｑ６３がオンしてＱ６１，Ｑ６２が動作可能となるため、位相調整回路６１は、リング発振器６０の自走により生成した第１の入力であるＣＬＫＩＮを、ＣＬＫＯＵＴとして出力する。
【００１２】
また、ＩＮＰＵＴＤＡＴＡにパルスがあって、ＩＮＰＵＴＤＡＴＡの立ち上がりエッジに同期してＧＯＵＴＰがローレベルとなると、Ｑ６３がオフするとともに、ＧＯＵＴＮがハイレベルであることからＱ６４がオンする。このため、Ｑ６１は動作不可能となり、第１の入力であるＣＬＫＩＮの状態に関わりなく、ＣＬＫＯＵＴＮは、ＩＮＰＵＴＤＡＴＡの周期の１／２の長さだけハイレベルとなる。
【００１３】
また、Ｑ６１と同様にＱ６２も動作不可能となるが、Ｑ６４がオンしているため、ＣＬＫＯＵＴＰは、Ｑ６５を介してローレベルとなる。これにより、リング発振器６０は、このＣＬＫＯＵＴＰのローレベルパルスを起点としてリング発振を開始する。この動作により、リング発振器６０は、ＣＬＫＩＮの位相を、ＩＮＰＵＴＤＡＴＡの立ち上がりエッジと瞬時に同期させる機能を提供する。
【００１４】
図８は、従来のゲーティッドＶＣＯ回路の動作を示す信号波形図である。ゲーティング回路５０にＩＮＰＵＴＤＡＴＡが入力されると、そのＩＮＰＵＴＤＡＴＡの立ち上がりエッジごとに、当該信号周期の１／２のパルスがＧＯＵＴ（ＧＯＵＴＰ，ＧＯＵＴＮ）としてゲーティング回路５０から出力される。また、リング発振器６０において、ゲート回路群６２からのＣＬＫＩＮ（ＣＬＫＩＮＰ，ＣＬＫＩＮＮ）が位相調整回路６１に入力される。これにより、ＧＯＵＴＰとＣＬＫＩＮＮとの論理積の反転論理を示す信号が、位相調整回路６１からＣＬＫＯＵＴＰとして出力される。また、ＧＯＵＴＰとＣＬＫＩＮＰとの論理積の反転論理を示す信号が、位相調整回路６１からＣＬＫＯＵＴＰとして出力される。
【００１５】
本構成により、入力データ信号ＩＮＰＵＴＤＡＴＡに立ち上がりエッジがある場合には、ＩＮＰＵＴＤＡＴＡの当該エッジに位相同期した、当該信号周期の１／２のパルスが、クロック出力信号ＣＬＫＯＵＴとして位相調整回路６１から出力される。また、ＩＮＰＵＴＤＡＴＡに立ち上がりエッジがない場合には、リング発振器６０で生成した自走クロック信号ＣＬＫＩＮが、ＣＬＫＯＵＴとして位相調整回路６１から出力される。これにより、ＩＮＰＵＴＤＡＴＡのクロック成分をクロック出力信号ＣＬＫＯＵＴとして出力することが可能となる。
【先行技術文献】
【非特許文献】
【００１６】
【非特許文献１】M. Nogawa, et al. “A 10Gb/s Burst-Mode CDR IC in 0.13um CMOS” ISSCC Dig. Tech. Papers, pp. 228-229, Feb., 2005.
【発明の概要】
【発明が解決しようとする課題】
【００１７】
しかしながら、このような従来技術では、位相調整回路６１から出力されるクロック出力信号ＣＬＫＯＵＴに、ジッタやクロックデューティ比のずれが含まれており、良好なクロック成分を抽出できないという問題点があった。
【００１８】
すなわち、前述の図７に示した、従来のゲーティッドＶＣＯ回路２００によれば、第１の入力である自走クロック信号ＣＬＫＩＮの変化に応じてクロック出力信号ＣＬＫＯＵＴが変化するまでの伝搬遅延時間は、第２の入力であるゲーティング信号ＧＯＵＴの変化に応じてＣＬＫＯＵＴが変化するまでの伝搬遅延時間に比べて、大きく異なる。
【００１９】
具体的には、図８に示したように、ＧＯＵＴＰがローレベルに遷移した場合に、ＣＬＫＯＵＴＮがローレベルからハイレベルへ遷移する際の遅延時間、すなわち立ち上がり時間は短い。ところが、ＣＬＫＩＮＰがローレベルに遷移した場合に、ＣＬＫＯＵＴＮがローレベルからハイレベルへ遷移する際の遅延時間、すなわち立ち上がり時間は長くなっている。同様に、ＣＬＫＩＮＰがハイレベルに遷移した場合に、ＣＬＫＯＵＴＮがハイレベルからローレベルへ遷移する際の遅延時間、すなわち立ち下がり時間も長くなっている。
【００２０】
一般に、ＭＯＳトランジスタを用いた回路では、消費電力の削減などを目的として、低い動作電力で動作させる傾向がある。このような厳しい条件の動作電源に対して、ＭＯＳトランジスタを直列接続した場合、それぞれのＭＯＳトランジスタで使用できる動作電圧は大幅に低減される。特に、図７に示した回路構成では、ドレイン抵抗Ｒ６１，Ｒ６２や電流源ＩＳでも電圧降下があるため、ＭＯＳトランジスタＱ６１，Ｑ６２とＭＯＳトランジスタＱ６３で使用できる動作電圧（ドレイン−ソース間電圧）はさらに低下する。例えば、ＶＤＤ−ＶＳＳ間に１．２Ｖの動作電圧が供給されている場合、Ｑ６１，Ｑ６２，Ｑ６３で使用できる動作電圧は、それぞれ０．２−０．３Ｖ程度となる。
【００２１】
また、これらＱ６１，Ｑ６２，Ｑ６３を制御するＣＬＫＩＮおよびＧＯＵＴとして同一電位の信号を用いた場合、Ｑ６３のドレイン電位が上昇して、Ｑ６１，Ｑ６２で使用できる動作電圧がさらに低下する傾向がある。一方、ＭＯＳトランジスタは、動作電圧が低いほどその応答性が低下する傾向がある。
このため、元々十分な動作電圧が得られないという厳しい条件下において、さらにＱ６１，Ｑ６２の動作電圧が低下することになり、結果として、Ｑ６３に比較して、Ｑ６１，Ｑ６２応答性が悪くなる。
【００２２】
したがって、従来のゲーティッドＶＣＯ回路２００から出力されるクロック出力信号ＣＬＫＯＵＴとして、ゲーティング信号ＧＯＵＴと自走クロック信号ＣＬＫＩＮのどちらを用いているかに依存して、クロック出力信号ＣＬＫＯＵＴの立ち上がり／立ち下り時間が変化することになる。このため、ＣＬＫＯＵＴの立ち上がり／立ち下り時間の揺れに相当するジッタや、クロックデューティ比（１周期に対するハイレベルの時間の比）の５０％からのズレが発生する要因となる。
【００２３】
本発明はこのような課題を解決するためのものであり、ジッタやクロックデューティ比のずれが抑えられた良好なクロック成分を抽出できるクロック抽出技術を提供することを目的としている。
【課題を解決するための手段】
【００２４】
このような目的を達成するために、本発明にかかるゲーティッドＶＣＯ回路は、入力データ信号に含まれる各パルスの立ち上がりまたは立ち下がりのエッジを検出し、一定時間幅のパルス信号からなるゲーティング信号を当該エッジに位相同期して出力するゲーティング回路と、直列接続された複数のゲート回路からなるゲート回路群と位相調整回路とがリング状に接続されてなり、当該ゲート回路群と当該位相調整回路とで自走発振することにより、入力データ信号のビットレートに相当する周波数の自走クロック信号を生成するとともに、当該位相調整回路で、ゲーティング信号に応じて当該自走クロック信号の発振位相を制御することにより、入力データ信号のクロック成分を示すクロック出力信号を生成するリング発振器とを備え、位相調整回路で、ゲート回路群から出力された自走クロック信号を入力とする第１のＭＯＳトランジスタおよびゲーティング信号を入力とする第２のＭＯＳトランジスタの並列接続回路と、基準となるレファレンス電圧を入力とする第３のＭＯＳトランジスタとが差動対をなすＣＭＬ回路からなり、当該ＣＭＬ回路で得られた自走クロック信号とゲーティング信号との論理和またはその反転論理をクロック出力信号として出力するようにしたものである。
【００２５】
この際、位相調整回路を、ゲート端子が自走クロック信号に接続され、ドレイン端子が第１の抵抗素子を介して第１の電源電位に接続され、ソース端子が定電流源を介して第２の電源電位に接続された第１のＭＯＳトランジスタと、ゲート端子がゲーティング信号に接続され、ドレイン端子が第１のＭＯＳトランジスタのドレイン端子に接続され、ソース端子が第１のＭＯＳトランジスタのソース端子に接続された第２のＭＯＳトランジスタと、ゲート端子がレファレンス電圧に接続され、ドレイン端子が第２の抵抗素子を介して第１の電源電位に接続され、ソース端子が第１のＭＯＳトランジスタのソース端子および第２のトランジスタのソース端子と共通接続された第３のＭＯＳトランジスタとから構成してもよい。
【００２６】
また、位相調整回路から出力されたクロック出力信号の正相信号の直流レベルと、位相調整回路から出力されたクロック出力信号の逆相信号の直流レベルとの差分電圧を検出して出力する直流レベル差検出回路と、差分電圧を一定電位からなるオフセット電圧と比較することにより、レファレンス電圧を発生させるレファレンス電圧発生回路とをさらに備えてもよい。
【発明の効果】
【００２７】
本発明によれば、リング発振器の位相調整回路において、クロック出力信号として、ゲーティング信号と自走クロック信号のどちらを選択した場合でも、クロック出力信号の立ち上がり／立ち下り時間は変化しない。したがって、ジッタも極めて少なく、クロックデューティ比がほぼ５０％である、良好なクロック成分を抽出することが可能となる。
【図面の簡単な説明】
【００２８】
【図１】第１の実施の形態にかかるゲーティッドＶＣＯ回路の構成を示す回路図である。
【図２】第１の実施の形態にかかるゲーティッドＶＣＯ回路の動作を示す信号波形図である。
【図３】第２の実施の形態にかかるゲーティッドＶＣＯ回路の構成を示す回路図である。
【図４】第２の実施の形態にかかるゲーティッドＶＣＯ回路の動作を示す信号波形図である。
【図５】直流レベル差検出回路の構成を示す回路図である。
【図６】レファレンス電圧発生回路の構成を示す回路図である。
【図７】従来のゲーティッドＶＣＯ回路の構成を示す回路図である。
【図８】従来のゲーティッドＶＣＯ回路の動作を示す信号波形図である。
【発明を実施するための形態】
【００２９】
次に、本発明の実施の形態について図面を参照して説明する。
［第１の実施の形態］
まず、図１を参照して、本発明の第１の実施の形態にかかるゲーティッドＶＣＯ回路１００について説明する。図１は、第１の実施の形態にかかるゲーティッドＶＣＯ回路の構成を示す回路図である。
【００３０】
図１のゲーティッドＶＣＯ回路１００は、入力データ信号のビットレートに相当する周波数のクロック信号を自走発振により生成し、当該クロック信号の発振位相を、入力データ信号の遷移タイミングに位相同期させて出力する機能を有している。このゲーティッドＶＣＯ回路１００は、例えば、ＦＴＴＨ（Fiber To The Home）を実現するＰＯＮ（Passive Optica１ Network)システムにおいて、非同期で受け取るバーストデータに対し、瞬時に位相同期を確立してクロックを抽出する際に用いられる。
【００３１】
［第１の実施の形態の構成］
図１を参照して、ゲーティッドＶＣＯ回路１００の構成について詳細に説明する。
ゲーティッドＶＣＯ回路１００は、ゲーティング回路１０とリング発振器２０とから構成される。
ゲーティング回路１０は、入力データ信号に含まれる各パルスの立ち上がりエッジを検出し、ＩＮＰＵＴＤＡＴＡの基準パルス周期の１／２に相当する時間幅のパルス信号を含むゲーティング信号を当該エッジに位相同期して出力する機能を有している。
【００３２】
このゲーティング回路１０は、遅延回路１１とＮＡＮＤ回路１２とから構成されている。
遅延回路１１は、入力データ信号ＩＮＰＵＴＤＡＴＡの基準パルス周期（最小パルス時間幅）の１／２に相当する遅延時間だけ遅延させたＩＮＰＵＴＤＡＴＡの正論理を示す正相遅延信号ＤＥＲＡＹＰを出力する遅延回路である。
ＮＡＮＤ回路１２は、ＩＮＰＵＴＤＡＴＡとＤＥＲＡＹＰの逆論理の逆相遅延信号ＤＥＲＡＹＮ（内部信号）との論理積の反転論理を取ることにより、ＩＮＰＵＴＤＡＴＡの立ち上がりエッジごとに、入力データ信号の基準パルス周期の１／２に相当する時間長を持つパルスをゲーティング信号ＧＯＵＴ（差動信号）として出力する。図１の例では、ＧＯＵＴを反転論理で示した逆相ゲーティング信号ＧＯＵＴＮのみがＮＡＮＤ回路１２から位相調整回路２１へ出力されている。
【００３３】
リング発振器２０は、リング状に接続された、位相調整回路２１とゲート回路群２２とから構成されており、これら位相調整回路２１とゲート回路群２２とで自走発振することにより、ＩＮＰＵＴＤＡＴＡのビットレートに相当する周波数の自走クロック信号ＣＬＫＩＮを生成する。
ゲート回路群２２は、例えばインバータ回路などの一般的な複数のゲート回路が直列接続された回路である。これらゲート回路と位相調整回路２１の接続段数は、自走発振周波数が、ＩＮＰＵＴＤＡＴＡのビットレートに高精度で一致するように予め決定される。
【００３４】
位相調整回路２１は、ゲート回路群２２からのＣＬＫＩＮを反転論理で示した逆相自走クロック信号ＣＬＫＩＮＮを第１の入力とするとともに、ゲーティング回路１０からのＧＯＵＴＮを第２の入力とし、ＧＯＵＴＮに応じて自走クロック信号ＣＬＫＩＮＮの発振位相を制御することにより、ＩＮＰＵＴＤＡＴＡのクロック成分を示すクロック出力信号ＣＬＫＯＵＴ（差動信号）を生成する。
【００３５】
位相調整回路２１には、図１に示すように、ＭＯＳトランジスタＱ１〜Ｑ３、抵抗素子Ｒ１，Ｒ２、および電流源ＩＳ１が設けられている。
Ｑ１（第１のＭＯＳトランジスタ）は、Ｎ型ＭＯＳトランジスタからなり、ゲート端子が逆相自走クロック信号ＣＬＫＩＮＮに接続され、ドレイン端子がＲ１（第１の抵抗素子）を介して電源電位ＶＤＤ（第１の電源電位）に接続され、ソース端子がＩＳ１を介して接地電位ＶＳＳ（第２の電源電位）に接続されている。
【００３６】
Ｑ２（第２のＭＯＳトランジスタ）は、Ｎ型ＭＯＳトランジスタからなり、ゲート端子がＧＯＵＴＮに接続され、ドレイン端子がＱ１のドレイン端子に接続され、ソース端子がＱ１のソース端子に接続されている。
Ｑ３（第３のＭＯＳトランジスタ）は、Ｎ型ＭＯＳトランジスタからなり、ゲート端子がレファレンス電圧ＶＲＥＦに接続され、ドレイン端子がＲ２（第２の抵抗素子）を介してＶＤＤに接続され、ソース端子がＱ１のソース端子およびＱ２のソース端子と共通接続されている。ＶＲＥＦの電位は、ＶＤＤとＶＳＳの中間に位置する一定電位に設定されている。
【００３７】
したがって、位相調整回路２１は、全体として、Ｑ１およびＱ２の並列接続回路とＱ３とが差動対をなすＣＭＬ（Current Mode Logic）回路から構成されている。これにより、Ｑ１，Ｑ２のドレイン端子の電位が、クロック出力信号ＣＬＫＯＵＴの正相クロック出力信号ＣＬＫＯＵＴＰとして出力され、Ｑ３のドレイン端子の電位が、クロック出力信号ＣＬＫＯＵＴの逆相クロック出力信号ＣＬＫＯＵＴＮとして出力される。すなわち、位相調整回路２１は、ＧＯＵＴＮとＣＬＫＩＮＮとのＮＯＲ論理をＣＬＫＯＵＴＰとして出力するゲート回路として動作する。
【００３８】
［第１の実施の形態の動作］
次に、図２を参照して、本実施の形態にかかるゲーティッドＶＣＯ回路１００の動作について説明する。図２は、第１の実施の形態にかかるゲーティッドＶＣＯ回路の動作を示す信号波形図である。
【００３９】
入力データ信号ＩＮＰＵＴＤＡＴＡが、ゲーティング回路１０に入力された場合、ＩＮＰＵＴＤＡＴＡと遅延回路１１からの正相遅延信号ＤＥＲＡＹＰの逆論理ＤＥＲＡＹＮとの論理積の反転論理がＮＡＮＤ回路１２に取られる。これにより、ＩＮＰＵＴＤＡＴＡの基準パルス周期の１／２に相当する時間幅のパルス信号を含む逆相ゲーティング信号ＧＯＵＴＮが、ＩＮＰＵＴＤＡＴＡの立ち上がりエッジに位相同期して、ＮＡＮＤ回路１２から出力される。
【００４０】
リング発振器２０の位相調整回路２１では、ＧＯＵＴＮとＣＬＫＩＮＮのいずれか一方、または両方がハイレベルである場合、Ｑ１，Ｑ２のいずれか一方、または両方がオンして定電流源ＩＳ１で規定された電流が流れるため、Ｑ３に電流が流れなくなってオフ状態となる。このため、ＣＬＫＯＵＴＮはハイレベルを示し、ＣＬＫＯＵＴＰはローレベルを示すことになる。
【００４１】
一方、ＧＯＵＴＮとＣＬＫＩＮＮの両方がローレベルの場合、Ｑ１，Ｑ２の両方がオフして定電流源ＩＳ１で規定された電流が流れなくなるため、Ｑ３にのみ電流が流れてオン状態となる。このため、ＣＬＫＯＵＴＮはローレベルを示し、ＣＬＫＯＵＴＰはハイレベルを示すことになる。
したがって、位相調整回路２１は、ＧＯＵＴＮとＣＬＫＩＮＮとの論理和をＣＬＫＯＵＴＰとして出力しており、このことは、前述した図７の位相調整回路６１における、ＣＬＫＩＮＰとＧＯＵＴＰの論理積の反転論理をＣＬＫＯＵＴＰとして出力することと、論理回路的に同じである。
【００４２】
このため、入力データ信号ＩＮＰＵＴＤＡＴＡに立ち上がりエッジがある場合、すなわちＧＯＵＴＰがハイレベルの場合には、ＩＮＰＵＴＤＡＴＡの当該エッジに位相同期した、当該信号周期の１／２のパルスが、クロック出力信号ＣＬＫＯＵＴとして位相調整回路２１から出力される。また、ＩＮＰＵＴＤＡＴＡに立ち上がりエッジがない場合、すなわちＧＰＵＰがローレベルの場合には、リング発振器２０で生成した、ＩＮＰＵＴＤＡＴＡに相当するビットレートを持つ自走クロック信号ＣＬＫＩＮが、ＣＬＫＯＵＴとして位相調整回路２１から出力される。
【００４３】
この際、位相調整回路２１は、ＣＭＬ回路において、Ｑ１とＱ２が並列接続されたＯＲ論理の形態をとっている。このため、ＣＬＫＩＮＮの変化によりＣＬＫＯＵＴＮが変化するまでの伝搬遅延時間は、ＧＯＵＴＮの変化によりＣＬＫＯＵＴＮが変化するまでの伝搬遅延時間と、ほぼ一致する。
また、Ｑ１，Ｑ２は、ＣＭＬ回路において、他のＭＯＳトランジスタと直列接続されていないため、ＣＬＫＯＵＴ出力時においてＱ１，Ｑ２で使用できる動作電圧は、ＶＤＤ−ＶＳＳ間の動作電圧内で十分確保されており、良好な応答性が得られる。
【００４４】
このため、クロック出力信号ＣＬＫＯＵＴとして、ゲーティング信号ＧＯＵＴと自走クロック信号ＣＬＫＩＮのどちらを用いても、クロック出力信号ＣＬＫＯＵＴの立ち上がり／立ち下り時間は変化せず、ジッタも極めて少なく、クロックデューティ比がほぼ５０％である、良好なクロック成分が抽出される。
【００４５】
［第１の実施の形態の効果］
このように、本実施の形態は、リング発振器２０の位相調整回路２１において、ゲート回路群２２から出力された自走クロック信号ＣＬＫＩＮ（ＣＬＫＩＮＮ）を入力とするＭＯＳトランジスタＱ１、およびゲーティング回路１０からのゲーティング信号ＧＯＵＴ（ＧＯＵＴＮ）を入力とするＭＯＳトランジスタＱ２の並列接続回路と、基準となるレファレンス電圧ＶＲＥＦを入力とするＭＯＳトランジスタＱ３とが差動対をなすＣＭＬ回路を構成し、当該ＣＭＬ回路で得られた自走クロック信号ＣＬＫＩＮＮとゲーティング信号ＧＯＵＴＮとの論理和またはその反転論理をクロック出力信号ＣＬＫＯＵＴ（ＣＬＫＰＵＴＰ，ＣＬＫＯＵＴＮ）として出力するようにしたものである。
【００４６】
より具体的には、ゲート端子が自走クロック信号ＣＬＫＩＮＮに接続され、ドレイン端子が抵抗素子Ｒ１を介して電源電位ＶＤＤに接続され、ソース端子が定電流源ＩＳ１を介して接地電位ＶＳＳに接続されたＭＯＳトランジスタＱ１と、ゲート端子がゲーティング信号ＧＯＵＴＮに接続され、ドレイン端子がＱ１のドレイン端子に接続され、ソース端子がＱ１のソース端子に接続されたＭＯＳトランジスタＱ２と、ゲート端子がレファレンス電圧ＶＲＥＦに接続され、ドレイン端子が抵抗素子Ｒ２を介してＶＤＤに接続され、ソース端子がＱ１のソース端子およびＱ２のソース端子と共通接続されたＭＯＳトランジスタＱ３とから位相調整回路２１を構成したものである。
【００４７】
したがって、位相調整回路２１のＣＭＬ回路では、Ｑ１とＱ２が並列接続されているため、ＣＬＫＩＮＮの変化によりＣＬＫＯＵＴＮが変化するまでの伝搬遅延時間は、ＧＯＵＴＮの変化によりＣＬＫＯＵＴＮが変化するまでの伝搬遅延時間と、ほぼ一致する。また、Ｑ１，Ｑ２は、ＣＭＬ回路において、他のＭＯＳトランジスタと直列接続されていないため、ＣＬＫＯＵＴ出力時においてＱ１，Ｑ２で使用できる動作電圧は、ＶＤＤ−ＶＳＳ間の動作電圧内で十分確保されており、良好な応答性が得られる。
このため、クロック出力信号ＣＬＫＯＵＴとして、ゲーティング信号ＧＯＵＴと自走クロック信号ＣＬＫＩＮのどちらを選択しても、クロック出力信号ＣＬＫＯＵＴの立ち上がり／立ち下り時間は変化しない。したがって、ジッタも極めて少なく、クロックデューティ比がほぼ５０％である、良好なクロック成分を抽出することが可能となる。
【００４８】
［第２の実施の形態］
次に、図３および図４を参照して、本発明の第２の実施の形態にかかるゲーティッドＶＣＯ回路１００について説明する。図３は、第２の実施の形態にかかるゲーティッドＶＣＯ回路の構成を示す回路図である。図４は、第２の実施の形態にかかるゲーティッドＶＣＯ回路の動作を示す信号波形図である。
【００４９】
第１の実施の形態では、リング発振器２０の位相調整回路２１において、レファレンス電圧ＶＲＥＦを予め設定しておく場合を例として説明した。ここで、ＶＲＥＦが適正値からずれている場合、図４に示すように、クロック出力信号ＣＬＫＯＵＴにおいて、正相クロック出力信号ＣＬＫＯＵＴＰの直流レベルと逆相クロック出力信号ＣＬＫＯＵＴＮの直流レベルとの間に、差分電圧ＶＤＩＦＦが発生する。
【００５０】
例えば、図３の位相調整回路２１において、ＶＲＥＦとして適正値より高い電位が与えられた場合、ＭＯＳトランジスタＱ３のオン抵抗が低下する。これにより、ＭＯＳトランジスタＱ１，Ｑ２がオン状態であり、本来Ｑ３がオフ状態となる場合でも、Ｑ３に電流が流れやすくなり、ＣＬＫＯＵＴＮのハイレベルの電位が低下する。このため、ＣＬＫＯＵＴＮの波形が全体的に下がって、その直流レベルが低下する。
【００５１】
また、ＶＲＥＦとして適正値より低い電位が与えられた場合、ＭＯＳトランジスタＱ３がオン状態に遷移しにくくなり、ＭＯＳトランジスタＱ１，Ｑ２がオフ状態であり、本来Ｑ３がオン状態となる場合でも、Ｑ３に電流が流れにくくなり、ＣＬＫＯＵＴＮのローレベルの電位が上昇する。このため、ＣＬＫＯＵＴＮの波形が全体的に上がって、その直流レベルが上昇する。
【００５２】
一方、Ｑ１，Ｑ２は、ＶＲＥＦに関係なく、ＧＯＵＴＮやＣＬＫＩＮＮの電位に応じてオンオフ動作する。通常、これらＧＯＵＴＮやＣＬＫＩＮＮは、ゲート回路の出力レベル、すなわちＶＤＤ−ＶＳＳ間で変化するため、Ｑ１，Ｑ２は、オン状態において飽和領域に達している。このため、Ｑ１，Ｑ２から出力されるＣＬＫＯＵＴＰの直流レベルは、ＶＲＥＦに関係なく、一定値を示す。
【００５３】
したがって、ＣＬＫＯＵＴを入力とする後段回路により、これらＣＬＫＯＵＴＰとＣＬＫＯＵＴＮを差動回路で受ける場合、このようなＣＬＫＯＵＴＰとＣＬＫＯＵＴＮの直流レベル間のＶＤＩＦＦが原因で、差動回路が正常に動作せず、ＣＬＫＯＵＴを正確に受け取ることができなくなる。
また、このようなＶＲＥＦの電位は、使用する電源電圧、すなわちＶＤＤおよびＶＳＳに依存するため、異なる電源電圧での使用を可能とする場合には、ゲーティッドＶＣＯ回路１００の外部からＶＲＥＦの電位を調整する必要がある。
【００５４】
本実施の形態では、このようなＶＲＥＦを自動調整するための構成として、図３に示すように、直流レベル差検出回路３１とレファレンス電圧発生回路３２とを、ゲーティッドＶＣＯ回路１００に設けたものである。
【００５５】
まず、図５を参照して、直流レベル差検出回路３１について詳細に説明する。図５は、直流レベル差検出回路の構成を示す回路図である。
直流レベル差検出回路３１は、ＣＬＫＯＵＴＰの平均的な直流レベルとＣＬＫＯＵＴＮの平均的な直流レベルとの直流レベル差を示す差分電圧ＶＤＩＦＦを検出して出力する機能を有している。このことにより、位相調整回路２１のＶＲＥＦが、適正値（直流レベルが一致する値）を越えているか、超えていないか、およびその適正値からの差分を検出する。
【００５６】
図５に示すように、直流レベル差検出回路３１には、ローパスフィルタ３１Ａ，３１Ｂと、差動増幅回路３１Ｃとが設けられている。
ローパスフィルタ３１Ａは、抵抗素子Ｒ１１と容量素子Ｃ１１の直列回路を帰還ループとする増幅器Ａ１１からなり、ＣＬＫＯＵＴＮを平滑化して、そのハイレベルの積算とローレベルの積算とが一致する電圧を出力する。このことにより、ＣＬＫＯＵＴＮの平均的な直流レベルＶ＿ＣＬＫＯＵＴＮが求められる。
【００５７】
ローパスフィルタ３１Ｂは、抵抗素子Ｒ１２と容量素子Ｃ１２の直列回路を帰還ループとする増幅器Ａ１２からなり、ＣＬＫＯＵＴＰを平滑化して、そのハイレベルの積算とローレベルの積算とが一致する電圧を出力する。このことにより、ＣＬＫＯＵＴＰの平均的な直流レベルＶ＿ＣＬＫＯＵＴＰが求められる。
【００５８】
差動増幅回路３１Ｃは、この２つの直流レベルの電圧差を、増幅率Ｋで増幅して、オフセット電圧ＶＯＦＦＳＥＴ１を付加したものを、ＶＤＩＦＦとして出力する。したがって、ＶＤＩＦＦは、次の式（１）で表される。
VDIFF＝K×(V_CLKOUTP−V_CLKOUTN)＋VOFFSET1 …（１）
【００５９】
次に、図６を参照して、レファレンス電圧発生回路３２について詳細に説明する。図６は、レファレンス電圧発生回路の構成を示す回路図である。
レファレンス電圧発生回路３２は、直流レベル差検出回路３１で検出したＶＤＩＦＦを、一定電位からなるオフセット電圧ＶＯＦＦＳＥＴと比較することにより、ＶＲＥＦを発生させる機能を有している。すなわち、ＶＤＩＦＦが適正値より大きい場合は、それを減らす方向にＶＲＥＦを調整し、ＶＤＩＦＦが適正値より小さい場合は、それを増やす方向にＶＲＥＦを調整する。したがって、直流レベル差検出回路３１とレファレンス電圧発生回路３２により、出力ＣＬＫＯＵＴ、ＣＬＫＯＵＴＮをモニタしながらそれらの直流レベルが一致するようにＶＲＥＦにフィードバックが加えられる。
【００６０】
図６に示すように、レファレンス電圧発生回路３２には、ＭＯＳトランジスタＱ２１，Ｑ２２、抵抗素子Ｒ２１，Ｒ２２、および定電流源ＩＳ２が設けられている。
Ｑ２１は、Ｎ型ＭＯＳトランジスタからなり、ゲート端子がＶＤＩＦＦに接続され、ドレイン端子がＲ２１を介してＶＤＤに接続され、ソース端子がＩＳ２を介してＶＳＳに接続されている。
Ｑ２２は、Ｎ型ＭＯＳトランジスタからなり、ゲート端子がＶＯＦＦＳＥＴに接続され、ドレイン端子がＲ２２を介してＶＤＤに接続され、ソース端子がＱ２１のソース端子に接続されている。
【００６１】
レファレンス電圧発生回路３２は、全体として差動増幅器の形態を有し、Ｑ２１のゲート端子に入力されたＶＤＩＦＦの電位を、Ｑ２２にゲートに入力したＶＯＦＦＳＥＴと比較してその差分をＶＲＥＦに出力する。この時、ＶＲＥＦをＱ２２のドレイン端子から出力することにより、ＶＤＩＦＦとＶＯＦＦＳＥＴとの差分を出力することができる。差動増幅器の増幅率をＫ’、オフセット電圧をＶＯＦＦＳＥＴ２と置くと、ＶＲＥＦは、次の式（２）で表される。
VREF＝K'×(VDIFF−VOFFSET1)＋VOFFSET2
＝K'×K×(V_CLKOUTP−V_CLKOUTN)
＋K'×(VOFFSET1−VOFFSET)＋VOFFSET2 …（２）
【００６２】
上記式（２）のように、ＣＬＫＯＵＴＰのＶ＿ＣＬＫＯＵＴＰに対して、ＣＬＫＯＵＴＮのＶ＿ＣＬＫＯＵＴＮが低いと、ＶＲＥＦはこれら直流レベルの差分（Ｖ＿ＣＬＫＯＵＴＰ−Ｖ＿ＣＬＫＯＵＴＮ）のＫ’×Ｋ倍だけ上昇する。
したがって、位相調整回路２１において、ＶＲＥＦが上昇するとＱ３のゲート電位が高くなって、抵抗Ｒ２に流れる電流が増加する。これにより、Ｖ＿ＣＬＫＯＵＴＰが低くなって、ＣＬＫＯＵＴＮのＶ＿ＣＬＫＯＵＴＮと一致する。
【００６３】
逆に、Ｖ＿ＣＬＫＯＵＴＰに対してＶ＿ＣＬＫＯＵＴＮが高いと、ＶＲＥＦは直流レベルの差分（Ｖ＿ＣＬＫＯＵＴＰ−Ｖ＿ＣＬＫＯＵＴＮ）のＫ’×Ｋ倍だけ低下する。
したがって、位相調整回路２１において、ＶＲＥＦが低下するとＱ３のゲート電位が低くなって、抵抗Ｒ２に流れる電流が減少する。これにより、Ｖ＿ＣＬＫＯＵＴＰが高くなって、ＣＬＫＯＵＴＮのＶ＿ＣＬＫＯＵＴＮと一致する。
【００６４】
［第２の実施の形態の効果］
このように、本実施の形態は、直流レベル差検出回路３１で、正相クロック出力信号ＣＬＫＯＵＴの直流レベルＶ＿ＣＬＫＯＵＴＰと、逆相クロック出力信号ＣＬＫＯＵＴＮの直流レベルＶ＿ＣＬＫＯＵＴＮとの差分電圧ＶＤＩＦＦを検出して出力し、レファレンス電圧発生回路３２で、差分電圧ＶＤＩＦＦを一定電位からなるオフセット電圧ＶＯＦＦＳＥＴと比較することにより、レファレンス電圧ＶＲＥＦを発生させるようにしたものである。
【００６５】
これにより、ＣＬＫＯＵＴとＣＬＫＯＵＴＮとの直流レベルを一致させるようなレファレンス電圧ＶＲＥＦを、ゲーティッドＶＣＯ回路１００の内部で、フィードバック制御により自動的に生成することができる。したがって、ＶＲＥＦを適正な電圧に調整するための作業を自動化することができ、製造時あるいは使用時における作業負担を大幅に軽減できる。また、外部調整を必要とすることになく、ジッタも極めて少なく、クロックデューティ比がほぼ５０％である、良好なクロック成分を抽出することが可能となる。
【００６６】
また、本実施の形態において、レファレンス電圧発生回路３２で用いるＶＯＦＦＳＥＴについては、ゲーティッドＶＣＯ回路１００の外部から与えても良いが、内部回路で生成してもよい。例えば、前述した式（２）に示したＶＲＥＦ＝Ｋ’×（ＶＯＦＦＳＥＴ１−ＶＯＦＦＳＥＴ）＋ＶＯＦＦＳＥＴ２が、ＣＬＫＯＵＴＰとＣＬＫＯＵＴＮの直流レベルを一致させる電圧ＶＲＥＦと一致するように、レファレンス電圧発生回路３２において、抵抗分割回路により電源電圧ＶＤＤ−ＶＳＳから固定的に生成するようにしてもよい。
【００６７】
また、本実施の形態において、ＶＯＦＦＳＥＴ，ＶＯＦＦＳＥＴ１，ＶＯＦＦＳＥＴ２を必要とするが、ＶＯＦＦＳＥＴ１，ＶＯＦＦＳＥＴ２は、直流レベル差検出回路３１およびレファレンス電圧発生回路３２が動作する上で設定される電圧であり、ＶＯＦＦＳＥＴは回路設計時に設定可能な電位である。したがって、製造時あるいは使用時に調整する必要はない。
【００６８】
［実施の形態の拡張］
以上、実施形態を参照して本発明を説明したが、本発明は上記実施形態に限定されるものではない。本発明の構成や詳細には、本発明のスコープ内で当業者が理解しうる様々な変更をすることができる。また、各実施形態については、矛盾しない範囲で任意に組み合わせて実施することができる。
【００６９】
また、以上の実施の形態では、逆相ゲーティングＧＯＵＴＮと逆相自走クロック信号ＣＬＫＩＮＮとに基づいて、位相調整回路２１でクロック出力信号ＣＬＫＯＵＴの位相調整を行う場合を例として説明したが、用いる信号の組合せについては、これらに限定されるものではない。各実施の形態で説明した回路例と論理的に一致する場合には、他の信号を組合せて用いてもよく、ＭＯＳトランジスタやインバータ等の回路を追加して、信号論理を整合させてもよい。
【符号の説明】
【００７０】
１００…ゲーティッドＶＣＯ回路、１０ゲーティング回路、１１…遅延回路、１２…ＮＡＮＤ回路、２０…リング発振器、２１…位相調整回路、２２…ゲート回路群、３１…直流レベル差検出回路、３１Ａ，３１Ｂ…ローパスフィルタ、３１Ｃ…差動増幅回路、３２…レファレンス電圧発生回路、Ｑ１…ＭＯＳトランジスタ（第１のＭＯＳトランジスタ）、Ｑ２…ＭＯＳトランジスタ（第２のＭＯＳトランジスタ）、Ｑ３…ＭＯＳトランジスタ（第３のＭＯＳトランジスタ）、Ｒ１…抵抗素子（第１の抵抗素子）、Ｒ２…抵抗素子（第２の抵抗素子）、ＩＳ１…定電流源、ＶＤＤ…電源電位（第１の電源電位）、ＶＳＳ…電源電位（第２の電源電位）、ＶＲＥＦ…レファレンス電圧、ＩＮＰＵＴＤＡＴＡ…入力データ信号、ＤＥＬＡＹＮ…逆相遅延信号、ＧＯＵＴ…ゲーティング信号、ＧＯＵＴＮ…逆相ゲーティング信号、ＣＬＫＩＮＮ…逆相自走クロック信号、ＣＬＫＯＵＴＰ…正相クロック出力信号、ＣＬＫＯＵＴＮ…逆相クロック出力信号、Ｖ＿ＣＬＫＯＵＴＰ，Ｖ＿ＣＬＫＯＵＴＮ…直流レベル、ＶＤＩＦＦ…差分電圧、ＶＯＦＦＳＥＴ…オフセット電圧。
【技術分野】
【０００１】
本発明は、データ通信技術に関し、特に入力データ信号からクロック成分を抽出して出力するクロック抽出技術に関する。
【背景技術】
【０００２】
一般に、入力データ信号からクロック成分を抽出する場合、ゲーティッドＶＣＯ回路が用いられる。例えば、ＦＴＴＨ（Fiber To The Home）を実現するＰＯＮ（Passive Optica１ Network)システムでは、非同期で受け取るバーストデータに対し、瞬時に位相同期を確立してクロックを抽出し、このクロックに同期してデータをリタイミングして送り出す回路構成が必須となる。
【０００３】
ゲーティッドＶＣＯ回路は、入力データ信号のビットレートに相当する周波数のクロック信号を自走発振により生成し、当該クロック信号の発振位相を、入力データ信号の遷移タイミングに位相調整して出力する回路である。
図７は、従来のゲーティッドＶＣＯ回路の構成を示す回路図である。従来、ゲーティッドＶＣＯ回路２００として、ゲーティング回路５０とリング発振器６０とからなる構成が提案されている（例えば、非特許文献１：Figure12など参照）。
【０００４】
ゲーティング回路５０は、遅延回路５１と２入力のＮＡＮＤ回路５２とから構成されている。ＮＡＮＤ回路５２には、第１の入力として、入力データ信号ＩＮＰＵＴＤＡＴＡが入力されており、第２の入力として、遅延回路５１を介してＩＮＰＵＴＤＡＴＡが入力されている。
【０００５】
遅延回路５１は、ＩＮＰＵＴＤＡＴＡの基準パルス周期（最小パルス時間幅）の１／２に相当する遅延時間だけ遅延させたＩＮＰＵＴＤＡＴＡの正論理を示す正相遅延信号ＤＥＲＡＹＰを出力する遅延回路である。
ＮＡＮＤ回路５２は、ＩＮＰＵＴＤＡＴＡとＤＥＲＡＹＰの逆論理の逆相遅延信号ＤＥＲＡＹＮ（内部信号）との論理積の反転論理を取ることにより、ＩＮＰＵＴＤＡＴＡの立ち上がりエッジごとに、入力データ信号の基準パルス周期の１／２に相当する時間長を持つパルスをゲーティング信号ＧＯＵＴ（差動信号）として出力する。
【０００６】
リング発振器６０は、リング状に接続された、位相調整回路６１とゲート回路群６２とから構成されており、これら位相調整回路６１とゲート回路群６２とで自走発振することにより、ＩＮＰＵＴＤＡＴＡのビットレートに相当する周波数の自走クロック信号ＣＬＫＩＮを生成する。
ゲート回路群６２は、例えばインバータ回路などの一般的な複数のゲート回路が直列接続された回路である。これらゲート回路と位相調整回路６１の接続段数は、自走発振周波数が、ＩＮＰＵＴＤＡＴＡのビットレートに高精度で一致するように予め決定される。
【０００７】
位相調整回路６１は、ゲート回路群２２からの自走クロック信号ＣＬＫＩＮ（差動信号）を第１の入力とするとともに、ゲーティング回路１０からのＧＯＵＴ（差動信号）を第２の入力とし、ＧＯＵＴに応じて自走クロック信号ＣＬＫＩＮの発振位相を制御することにより、ＩＮＰＵＴＤＡＴＡのクロック成分を示すクロック出力信号ＣＬＫＯＵＴを生成する。
【０００８】
位相調整回路６１は、図７に示すように、ＭＯＳトランジスタＱ６１〜Ｑ６５、抵抗素子Ｒ６１，Ｒ６２、および電流源ＩＳから構成されている。
この位相調整回路６１において、１つの差動対を構成するＭＯＳトランジスタＱ６１，Ｑ６２と、もう１つの差動対を構成するＭＯＳトランジスタＱ６３，Ｑ６４とが、電源電位ＶＤＤと接地電位ＶＳＳとの間に段縦列に接続されている。
【０００９】
これらＭＯＳトランジスタのうち、Ｑ６１のゲート端子には、ゲート回路群６２からの自走クロック信号ＣＬＫＩＮのうちの逆相自走クロック信号ＣＬＫＩＮＮが入力されており、Ｑ６２のゲート端子には、ＣＬＫＩＮのうちの正相自走クロック信号ＣＬＫＩＮＰが入力されている。
また、Ｑ６３のゲート端子には、ゲーティング回路５０のゲーティング信号ＧＯＵＴのうちの正相ゲーティング信号ＧＯＵＴＰが入力されており、Ｑ６４のゲート端子には、ＧＯＵＴのうちの逆相ゲーティング信号ＧＯＵＴＮが入力されている。
【００１０】
これにより、抵抗素子Ｒ６１でＶＤＤにプルアップされているＱ６１のドレイン端子から、ＣＬＫＩＮＮとＧＯＵＴＰの論理積の反転論理を示す信号が、正相クロック出力信号ＣＬＫＯＵＴＰとして出力される。また、抵抗素子Ｒ６２でＶＤＤにプルアップされているＱ６２のドレイン端子から、ＣＬＫＩＮＰとＧＯＵＴＰの論理積の反転論理を示す信号、すなわちＣＬＫＯＵＴＰの反転論理を示す逆相クロック出力信号ＣＬＫＯＵＴＮが出力される。
【００１１】
したがって、ＩＮＰＵＴＤＡＴＡにパルスがなくて、第２の入力の１つであるＧＯＵＴＰがハイレベルを示す場合、Ｑ６３がオンしてＱ６１，Ｑ６２が動作可能となるため、位相調整回路６１は、リング発振器６０の自走により生成した第１の入力であるＣＬＫＩＮを、ＣＬＫＯＵＴとして出力する。
【００１２】
また、ＩＮＰＵＴＤＡＴＡにパルスがあって、ＩＮＰＵＴＤＡＴＡの立ち上がりエッジに同期してＧＯＵＴＰがローレベルとなると、Ｑ６３がオフするとともに、ＧＯＵＴＮがハイレベルであることからＱ６４がオンする。このため、Ｑ６１は動作不可能となり、第１の入力であるＣＬＫＩＮの状態に関わりなく、ＣＬＫＯＵＴＮは、ＩＮＰＵＴＤＡＴＡの周期の１／２の長さだけハイレベルとなる。
【００１３】
また、Ｑ６１と同様にＱ６２も動作不可能となるが、Ｑ６４がオンしているため、ＣＬＫＯＵＴＰは、Ｑ６５を介してローレベルとなる。これにより、リング発振器６０は、このＣＬＫＯＵＴＰのローレベルパルスを起点としてリング発振を開始する。この動作により、リング発振器６０は、ＣＬＫＩＮの位相を、ＩＮＰＵＴＤＡＴＡの立ち上がりエッジと瞬時に同期させる機能を提供する。
【００１４】
図８は、従来のゲーティッドＶＣＯ回路の動作を示す信号波形図である。ゲーティング回路５０にＩＮＰＵＴＤＡＴＡが入力されると、そのＩＮＰＵＴＤＡＴＡの立ち上がりエッジごとに、当該信号周期の１／２のパルスがＧＯＵＴ（ＧＯＵＴＰ，ＧＯＵＴＮ）としてゲーティング回路５０から出力される。また、リング発振器６０において、ゲート回路群６２からのＣＬＫＩＮ（ＣＬＫＩＮＰ，ＣＬＫＩＮＮ）が位相調整回路６１に入力される。これにより、ＧＯＵＴＰとＣＬＫＩＮＮとの論理積の反転論理を示す信号が、位相調整回路６１からＣＬＫＯＵＴＰとして出力される。また、ＧＯＵＴＰとＣＬＫＩＮＰとの論理積の反転論理を示す信号が、位相調整回路６１からＣＬＫＯＵＴＰとして出力される。
【００１５】
本構成により、入力データ信号ＩＮＰＵＴＤＡＴＡに立ち上がりエッジがある場合には、ＩＮＰＵＴＤＡＴＡの当該エッジに位相同期した、当該信号周期の１／２のパルスが、クロック出力信号ＣＬＫＯＵＴとして位相調整回路６１から出力される。また、ＩＮＰＵＴＤＡＴＡに立ち上がりエッジがない場合には、リング発振器６０で生成した自走クロック信号ＣＬＫＩＮが、ＣＬＫＯＵＴとして位相調整回路６１から出力される。これにより、ＩＮＰＵＴＤＡＴＡのクロック成分をクロック出力信号ＣＬＫＯＵＴとして出力することが可能となる。
【先行技術文献】
【非特許文献】
【００１６】
【非特許文献１】M. Nogawa, et al. “A 10Gb/s Burst-Mode CDR IC in 0.13um CMOS” ISSCC Dig. Tech. Papers, pp. 228-229, Feb., 2005.
【発明の概要】
【発明が解決しようとする課題】
【００１７】
しかしながら、このような従来技術では、位相調整回路６１から出力されるクロック出力信号ＣＬＫＯＵＴに、ジッタやクロックデューティ比のずれが含まれており、良好なクロック成分を抽出できないという問題点があった。
【００１８】
すなわち、前述の図７に示した、従来のゲーティッドＶＣＯ回路２００によれば、第１の入力である自走クロック信号ＣＬＫＩＮの変化に応じてクロック出力信号ＣＬＫＯＵＴが変化するまでの伝搬遅延時間は、第２の入力であるゲーティング信号ＧＯＵＴの変化に応じてＣＬＫＯＵＴが変化するまでの伝搬遅延時間に比べて、大きく異なる。
【００１９】
具体的には、図８に示したように、ＧＯＵＴＰがローレベルに遷移した場合に、ＣＬＫＯＵＴＮがローレベルからハイレベルへ遷移する際の遅延時間、すなわち立ち上がり時間は短い。ところが、ＣＬＫＩＮＰがローレベルに遷移した場合に、ＣＬＫＯＵＴＮがローレベルからハイレベルへ遷移する際の遅延時間、すなわち立ち上がり時間は長くなっている。同様に、ＣＬＫＩＮＰがハイレベルに遷移した場合に、ＣＬＫＯＵＴＮがハイレベルからローレベルへ遷移する際の遅延時間、すなわち立ち下がり時間も長くなっている。
【００２０】
一般に、ＭＯＳトランジスタを用いた回路では、消費電力の削減などを目的として、低い動作電力で動作させる傾向がある。このような厳しい条件の動作電源に対して、ＭＯＳトランジスタを直列接続した場合、それぞれのＭＯＳトランジスタで使用できる動作電圧は大幅に低減される。特に、図７に示した回路構成では、ドレイン抵抗Ｒ６１，Ｒ６２や電流源ＩＳでも電圧降下があるため、ＭＯＳトランジスタＱ６１，Ｑ６２とＭＯＳトランジスタＱ６３で使用できる動作電圧（ドレイン−ソース間電圧）はさらに低下する。例えば、ＶＤＤ−ＶＳＳ間に１．２Ｖの動作電圧が供給されている場合、Ｑ６１，Ｑ６２，Ｑ６３で使用できる動作電圧は、それぞれ０．２−０．３Ｖ程度となる。
【００２１】
また、これらＱ６１，Ｑ６２，Ｑ６３を制御するＣＬＫＩＮおよびＧＯＵＴとして同一電位の信号を用いた場合、Ｑ６３のドレイン電位が上昇して、Ｑ６１，Ｑ６２で使用できる動作電圧がさらに低下する傾向がある。一方、ＭＯＳトランジスタは、動作電圧が低いほどその応答性が低下する傾向がある。
このため、元々十分な動作電圧が得られないという厳しい条件下において、さらにＱ６１，Ｑ６２の動作電圧が低下することになり、結果として、Ｑ６３に比較して、Ｑ６１，Ｑ６２応答性が悪くなる。
【００２２】
したがって、従来のゲーティッドＶＣＯ回路２００から出力されるクロック出力信号ＣＬＫＯＵＴとして、ゲーティング信号ＧＯＵＴと自走クロック信号ＣＬＫＩＮのどちらを用いているかに依存して、クロック出力信号ＣＬＫＯＵＴの立ち上がり／立ち下り時間が変化することになる。このため、ＣＬＫＯＵＴの立ち上がり／立ち下り時間の揺れに相当するジッタや、クロックデューティ比（１周期に対するハイレベルの時間の比）の５０％からのズレが発生する要因となる。
【００２３】
本発明はこのような課題を解決するためのものであり、ジッタやクロックデューティ比のずれが抑えられた良好なクロック成分を抽出できるクロック抽出技術を提供することを目的としている。
【課題を解決するための手段】
【００２４】
このような目的を達成するために、本発明にかかるゲーティッドＶＣＯ回路は、入力データ信号に含まれる各パルスの立ち上がりまたは立ち下がりのエッジを検出し、一定時間幅のパルス信号からなるゲーティング信号を当該エッジに位相同期して出力するゲーティング回路と、直列接続された複数のゲート回路からなるゲート回路群と位相調整回路とがリング状に接続されてなり、当該ゲート回路群と当該位相調整回路とで自走発振することにより、入力データ信号のビットレートに相当する周波数の自走クロック信号を生成するとともに、当該位相調整回路で、ゲーティング信号に応じて当該自走クロック信号の発振位相を制御することにより、入力データ信号のクロック成分を示すクロック出力信号を生成するリング発振器とを備え、位相調整回路で、ゲート回路群から出力された自走クロック信号を入力とする第１のＭＯＳトランジスタおよびゲーティング信号を入力とする第２のＭＯＳトランジスタの並列接続回路と、基準となるレファレンス電圧を入力とする第３のＭＯＳトランジスタとが差動対をなすＣＭＬ回路からなり、当該ＣＭＬ回路で得られた自走クロック信号とゲーティング信号との論理和またはその反転論理をクロック出力信号として出力するようにしたものである。
【００２５】
この際、位相調整回路を、ゲート端子が自走クロック信号に接続され、ドレイン端子が第１の抵抗素子を介して第１の電源電位に接続され、ソース端子が定電流源を介して第２の電源電位に接続された第１のＭＯＳトランジスタと、ゲート端子がゲーティング信号に接続され、ドレイン端子が第１のＭＯＳトランジスタのドレイン端子に接続され、ソース端子が第１のＭＯＳトランジスタのソース端子に接続された第２のＭＯＳトランジスタと、ゲート端子がレファレンス電圧に接続され、ドレイン端子が第２の抵抗素子を介して第１の電源電位に接続され、ソース端子が第１のＭＯＳトランジスタのソース端子および第２のトランジスタのソース端子と共通接続された第３のＭＯＳトランジスタとから構成してもよい。
【００２６】
また、位相調整回路から出力されたクロック出力信号の正相信号の直流レベルと、位相調整回路から出力されたクロック出力信号の逆相信号の直流レベルとの差分電圧を検出して出力する直流レベル差検出回路と、差分電圧を一定電位からなるオフセット電圧と比較することにより、レファレンス電圧を発生させるレファレンス電圧発生回路とをさらに備えてもよい。
【発明の効果】
【００２７】
本発明によれば、リング発振器の位相調整回路において、クロック出力信号として、ゲーティング信号と自走クロック信号のどちらを選択した場合でも、クロック出力信号の立ち上がり／立ち下り時間は変化しない。したがって、ジッタも極めて少なく、クロックデューティ比がほぼ５０％である、良好なクロック成分を抽出することが可能となる。
【図面の簡単な説明】
【００２８】
【図１】第１の実施の形態にかかるゲーティッドＶＣＯ回路の構成を示す回路図である。
【図２】第１の実施の形態にかかるゲーティッドＶＣＯ回路の動作を示す信号波形図である。
【図３】第２の実施の形態にかかるゲーティッドＶＣＯ回路の構成を示す回路図である。
【図４】第２の実施の形態にかかるゲーティッドＶＣＯ回路の動作を示す信号波形図である。
【図５】直流レベル差検出回路の構成を示す回路図である。
【図６】レファレンス電圧発生回路の構成を示す回路図である。
【図７】従来のゲーティッドＶＣＯ回路の構成を示す回路図である。
【図８】従来のゲーティッドＶＣＯ回路の動作を示す信号波形図である。
【発明を実施するための形態】
【００２９】
次に、本発明の実施の形態について図面を参照して説明する。
［第１の実施の形態］
まず、図１を参照して、本発明の第１の実施の形態にかかるゲーティッドＶＣＯ回路１００について説明する。図１は、第１の実施の形態にかかるゲーティッドＶＣＯ回路の構成を示す回路図である。
【００３０】
図１のゲーティッドＶＣＯ回路１００は、入力データ信号のビットレートに相当する周波数のクロック信号を自走発振により生成し、当該クロック信号の発振位相を、入力データ信号の遷移タイミングに位相同期させて出力する機能を有している。このゲーティッドＶＣＯ回路１００は、例えば、ＦＴＴＨ（Fiber To The Home）を実現するＰＯＮ（Passive Optica１ Network)システムにおいて、非同期で受け取るバーストデータに対し、瞬時に位相同期を確立してクロックを抽出する際に用いられる。
【００３１】
［第１の実施の形態の構成］
図１を参照して、ゲーティッドＶＣＯ回路１００の構成について詳細に説明する。
ゲーティッドＶＣＯ回路１００は、ゲーティング回路１０とリング発振器２０とから構成される。
ゲーティング回路１０は、入力データ信号に含まれる各パルスの立ち上がりエッジを検出し、ＩＮＰＵＴＤＡＴＡの基準パルス周期の１／２に相当する時間幅のパルス信号を含むゲーティング信号を当該エッジに位相同期して出力する機能を有している。
【００３２】
このゲーティング回路１０は、遅延回路１１とＮＡＮＤ回路１２とから構成されている。
遅延回路１１は、入力データ信号ＩＮＰＵＴＤＡＴＡの基準パルス周期（最小パルス時間幅）の１／２に相当する遅延時間だけ遅延させたＩＮＰＵＴＤＡＴＡの正論理を示す正相遅延信号ＤＥＲＡＹＰを出力する遅延回路である。
ＮＡＮＤ回路１２は、ＩＮＰＵＴＤＡＴＡとＤＥＲＡＹＰの逆論理の逆相遅延信号ＤＥＲＡＹＮ（内部信号）との論理積の反転論理を取ることにより、ＩＮＰＵＴＤＡＴＡの立ち上がりエッジごとに、入力データ信号の基準パルス周期の１／２に相当する時間長を持つパルスをゲーティング信号ＧＯＵＴ（差動信号）として出力する。図１の例では、ＧＯＵＴを反転論理で示した逆相ゲーティング信号ＧＯＵＴＮのみがＮＡＮＤ回路１２から位相調整回路２１へ出力されている。
【００３３】
リング発振器２０は、リング状に接続された、位相調整回路２１とゲート回路群２２とから構成されており、これら位相調整回路２１とゲート回路群２２とで自走発振することにより、ＩＮＰＵＴＤＡＴＡのビットレートに相当する周波数の自走クロック信号ＣＬＫＩＮを生成する。
ゲート回路群２２は、例えばインバータ回路などの一般的な複数のゲート回路が直列接続された回路である。これらゲート回路と位相調整回路２１の接続段数は、自走発振周波数が、ＩＮＰＵＴＤＡＴＡのビットレートに高精度で一致するように予め決定される。
【００３４】
位相調整回路２１は、ゲート回路群２２からのＣＬＫＩＮを反転論理で示した逆相自走クロック信号ＣＬＫＩＮＮを第１の入力とするとともに、ゲーティング回路１０からのＧＯＵＴＮを第２の入力とし、ＧＯＵＴＮに応じて自走クロック信号ＣＬＫＩＮＮの発振位相を制御することにより、ＩＮＰＵＴＤＡＴＡのクロック成分を示すクロック出力信号ＣＬＫＯＵＴ（差動信号）を生成する。
【００３５】
位相調整回路２１には、図１に示すように、ＭＯＳトランジスタＱ１〜Ｑ３、抵抗素子Ｒ１，Ｒ２、および電流源ＩＳ１が設けられている。
Ｑ１（第１のＭＯＳトランジスタ）は、Ｎ型ＭＯＳトランジスタからなり、ゲート端子が逆相自走クロック信号ＣＬＫＩＮＮに接続され、ドレイン端子がＲ１（第１の抵抗素子）を介して電源電位ＶＤＤ（第１の電源電位）に接続され、ソース端子がＩＳ１を介して接地電位ＶＳＳ（第２の電源電位）に接続されている。
【００３６】
Ｑ２（第２のＭＯＳトランジスタ）は、Ｎ型ＭＯＳトランジスタからなり、ゲート端子がＧＯＵＴＮに接続され、ドレイン端子がＱ１のドレイン端子に接続され、ソース端子がＱ１のソース端子に接続されている。
Ｑ３（第３のＭＯＳトランジスタ）は、Ｎ型ＭＯＳトランジスタからなり、ゲート端子がレファレンス電圧ＶＲＥＦに接続され、ドレイン端子がＲ２（第２の抵抗素子）を介してＶＤＤに接続され、ソース端子がＱ１のソース端子およびＱ２のソース端子と共通接続されている。ＶＲＥＦの電位は、ＶＤＤとＶＳＳの中間に位置する一定電位に設定されている。
【００３７】
したがって、位相調整回路２１は、全体として、Ｑ１およびＱ２の並列接続回路とＱ３とが差動対をなすＣＭＬ（Current Mode Logic）回路から構成されている。これにより、Ｑ１，Ｑ２のドレイン端子の電位が、クロック出力信号ＣＬＫＯＵＴの正相クロック出力信号ＣＬＫＯＵＴＰとして出力され、Ｑ３のドレイン端子の電位が、クロック出力信号ＣＬＫＯＵＴの逆相クロック出力信号ＣＬＫＯＵＴＮとして出力される。すなわち、位相調整回路２１は、ＧＯＵＴＮとＣＬＫＩＮＮとのＮＯＲ論理をＣＬＫＯＵＴＰとして出力するゲート回路として動作する。
【００３８】
［第１の実施の形態の動作］
次に、図２を参照して、本実施の形態にかかるゲーティッドＶＣＯ回路１００の動作について説明する。図２は、第１の実施の形態にかかるゲーティッドＶＣＯ回路の動作を示す信号波形図である。
【００３９】
入力データ信号ＩＮＰＵＴＤＡＴＡが、ゲーティング回路１０に入力された場合、ＩＮＰＵＴＤＡＴＡと遅延回路１１からの正相遅延信号ＤＥＲＡＹＰの逆論理ＤＥＲＡＹＮとの論理積の反転論理がＮＡＮＤ回路１２に取られる。これにより、ＩＮＰＵＴＤＡＴＡの基準パルス周期の１／２に相当する時間幅のパルス信号を含む逆相ゲーティング信号ＧＯＵＴＮが、ＩＮＰＵＴＤＡＴＡの立ち上がりエッジに位相同期して、ＮＡＮＤ回路１２から出力される。
【００４０】
リング発振器２０の位相調整回路２１では、ＧＯＵＴＮとＣＬＫＩＮＮのいずれか一方、または両方がハイレベルである場合、Ｑ１，Ｑ２のいずれか一方、または両方がオンして定電流源ＩＳ１で規定された電流が流れるため、Ｑ３に電流が流れなくなってオフ状態となる。このため、ＣＬＫＯＵＴＮはハイレベルを示し、ＣＬＫＯＵＴＰはローレベルを示すことになる。
【００４１】
一方、ＧＯＵＴＮとＣＬＫＩＮＮの両方がローレベルの場合、Ｑ１，Ｑ２の両方がオフして定電流源ＩＳ１で規定された電流が流れなくなるため、Ｑ３にのみ電流が流れてオン状態となる。このため、ＣＬＫＯＵＴＮはローレベルを示し、ＣＬＫＯＵＴＰはハイレベルを示すことになる。
したがって、位相調整回路２１は、ＧＯＵＴＮとＣＬＫＩＮＮとの論理和をＣＬＫＯＵＴＰとして出力しており、このことは、前述した図７の位相調整回路６１における、ＣＬＫＩＮＰとＧＯＵＴＰの論理積の反転論理をＣＬＫＯＵＴＰとして出力することと、論理回路的に同じである。
【００４２】
このため、入力データ信号ＩＮＰＵＴＤＡＴＡに立ち上がりエッジがある場合、すなわちＧＯＵＴＰがハイレベルの場合には、ＩＮＰＵＴＤＡＴＡの当該エッジに位相同期した、当該信号周期の１／２のパルスが、クロック出力信号ＣＬＫＯＵＴとして位相調整回路２１から出力される。また、ＩＮＰＵＴＤＡＴＡに立ち上がりエッジがない場合、すなわちＧＰＵＰがローレベルの場合には、リング発振器２０で生成した、ＩＮＰＵＴＤＡＴＡに相当するビットレートを持つ自走クロック信号ＣＬＫＩＮが、ＣＬＫＯＵＴとして位相調整回路２１から出力される。
【００４３】
この際、位相調整回路２１は、ＣＭＬ回路において、Ｑ１とＱ２が並列接続されたＯＲ論理の形態をとっている。このため、ＣＬＫＩＮＮの変化によりＣＬＫＯＵＴＮが変化するまでの伝搬遅延時間は、ＧＯＵＴＮの変化によりＣＬＫＯＵＴＮが変化するまでの伝搬遅延時間と、ほぼ一致する。
また、Ｑ１，Ｑ２は、ＣＭＬ回路において、他のＭＯＳトランジスタと直列接続されていないため、ＣＬＫＯＵＴ出力時においてＱ１，Ｑ２で使用できる動作電圧は、ＶＤＤ−ＶＳＳ間の動作電圧内で十分確保されており、良好な応答性が得られる。
【００４４】
このため、クロック出力信号ＣＬＫＯＵＴとして、ゲーティング信号ＧＯＵＴと自走クロック信号ＣＬＫＩＮのどちらを用いても、クロック出力信号ＣＬＫＯＵＴの立ち上がり／立ち下り時間は変化せず、ジッタも極めて少なく、クロックデューティ比がほぼ５０％である、良好なクロック成分が抽出される。
【００４５】
［第１の実施の形態の効果］
このように、本実施の形態は、リング発振器２０の位相調整回路２１において、ゲート回路群２２から出力された自走クロック信号ＣＬＫＩＮ（ＣＬＫＩＮＮ）を入力とするＭＯＳトランジスタＱ１、およびゲーティング回路１０からのゲーティング信号ＧＯＵＴ（ＧＯＵＴＮ）を入力とするＭＯＳトランジスタＱ２の並列接続回路と、基準となるレファレンス電圧ＶＲＥＦを入力とするＭＯＳトランジスタＱ３とが差動対をなすＣＭＬ回路を構成し、当該ＣＭＬ回路で得られた自走クロック信号ＣＬＫＩＮＮとゲーティング信号ＧＯＵＴＮとの論理和またはその反転論理をクロック出力信号ＣＬＫＯＵＴ（ＣＬＫＰＵＴＰ，ＣＬＫＯＵＴＮ）として出力するようにしたものである。
【００４６】
より具体的には、ゲート端子が自走クロック信号ＣＬＫＩＮＮに接続され、ドレイン端子が抵抗素子Ｒ１を介して電源電位ＶＤＤに接続され、ソース端子が定電流源ＩＳ１を介して接地電位ＶＳＳに接続されたＭＯＳトランジスタＱ１と、ゲート端子がゲーティング信号ＧＯＵＴＮに接続され、ドレイン端子がＱ１のドレイン端子に接続され、ソース端子がＱ１のソース端子に接続されたＭＯＳトランジスタＱ２と、ゲート端子がレファレンス電圧ＶＲＥＦに接続され、ドレイン端子が抵抗素子Ｒ２を介してＶＤＤに接続され、ソース端子がＱ１のソース端子およびＱ２のソース端子と共通接続されたＭＯＳトランジスタＱ３とから位相調整回路２１を構成したものである。
【００４７】
したがって、位相調整回路２１のＣＭＬ回路では、Ｑ１とＱ２が並列接続されているため、ＣＬＫＩＮＮの変化によりＣＬＫＯＵＴＮが変化するまでの伝搬遅延時間は、ＧＯＵＴＮの変化によりＣＬＫＯＵＴＮが変化するまでの伝搬遅延時間と、ほぼ一致する。また、Ｑ１，Ｑ２は、ＣＭＬ回路において、他のＭＯＳトランジスタと直列接続されていないため、ＣＬＫＯＵＴ出力時においてＱ１，Ｑ２で使用できる動作電圧は、ＶＤＤ−ＶＳＳ間の動作電圧内で十分確保されており、良好な応答性が得られる。
このため、クロック出力信号ＣＬＫＯＵＴとして、ゲーティング信号ＧＯＵＴと自走クロック信号ＣＬＫＩＮのどちらを選択しても、クロック出力信号ＣＬＫＯＵＴの立ち上がり／立ち下り時間は変化しない。したがって、ジッタも極めて少なく、クロックデューティ比がほぼ５０％である、良好なクロック成分を抽出することが可能となる。
【００４８】
［第２の実施の形態］
次に、図３および図４を参照して、本発明の第２の実施の形態にかかるゲーティッドＶＣＯ回路１００について説明する。図３は、第２の実施の形態にかかるゲーティッドＶＣＯ回路の構成を示す回路図である。図４は、第２の実施の形態にかかるゲーティッドＶＣＯ回路の動作を示す信号波形図である。
【００４９】
第１の実施の形態では、リング発振器２０の位相調整回路２１において、レファレンス電圧ＶＲＥＦを予め設定しておく場合を例として説明した。ここで、ＶＲＥＦが適正値からずれている場合、図４に示すように、クロック出力信号ＣＬＫＯＵＴにおいて、正相クロック出力信号ＣＬＫＯＵＴＰの直流レベルと逆相クロック出力信号ＣＬＫＯＵＴＮの直流レベルとの間に、差分電圧ＶＤＩＦＦが発生する。
【００５０】
例えば、図３の位相調整回路２１において、ＶＲＥＦとして適正値より高い電位が与えられた場合、ＭＯＳトランジスタＱ３のオン抵抗が低下する。これにより、ＭＯＳトランジスタＱ１，Ｑ２がオン状態であり、本来Ｑ３がオフ状態となる場合でも、Ｑ３に電流が流れやすくなり、ＣＬＫＯＵＴＮのハイレベルの電位が低下する。このため、ＣＬＫＯＵＴＮの波形が全体的に下がって、その直流レベルが低下する。
【００５１】
また、ＶＲＥＦとして適正値より低い電位が与えられた場合、ＭＯＳトランジスタＱ３がオン状態に遷移しにくくなり、ＭＯＳトランジスタＱ１，Ｑ２がオフ状態であり、本来Ｑ３がオン状態となる場合でも、Ｑ３に電流が流れにくくなり、ＣＬＫＯＵＴＮのローレベルの電位が上昇する。このため、ＣＬＫＯＵＴＮの波形が全体的に上がって、その直流レベルが上昇する。
【００５２】
一方、Ｑ１，Ｑ２は、ＶＲＥＦに関係なく、ＧＯＵＴＮやＣＬＫＩＮＮの電位に応じてオンオフ動作する。通常、これらＧＯＵＴＮやＣＬＫＩＮＮは、ゲート回路の出力レベル、すなわちＶＤＤ−ＶＳＳ間で変化するため、Ｑ１，Ｑ２は、オン状態において飽和領域に達している。このため、Ｑ１，Ｑ２から出力されるＣＬＫＯＵＴＰの直流レベルは、ＶＲＥＦに関係なく、一定値を示す。
【００５３】
したがって、ＣＬＫＯＵＴを入力とする後段回路により、これらＣＬＫＯＵＴＰとＣＬＫＯＵＴＮを差動回路で受ける場合、このようなＣＬＫＯＵＴＰとＣＬＫＯＵＴＮの直流レベル間のＶＤＩＦＦが原因で、差動回路が正常に動作せず、ＣＬＫＯＵＴを正確に受け取ることができなくなる。
また、このようなＶＲＥＦの電位は、使用する電源電圧、すなわちＶＤＤおよびＶＳＳに依存するため、異なる電源電圧での使用を可能とする場合には、ゲーティッドＶＣＯ回路１００の外部からＶＲＥＦの電位を調整する必要がある。
【００５４】
本実施の形態では、このようなＶＲＥＦを自動調整するための構成として、図３に示すように、直流レベル差検出回路３１とレファレンス電圧発生回路３２とを、ゲーティッドＶＣＯ回路１００に設けたものである。
【００５５】
まず、図５を参照して、直流レベル差検出回路３１について詳細に説明する。図５は、直流レベル差検出回路の構成を示す回路図である。
直流レベル差検出回路３１は、ＣＬＫＯＵＴＰの平均的な直流レベルとＣＬＫＯＵＴＮの平均的な直流レベルとの直流レベル差を示す差分電圧ＶＤＩＦＦを検出して出力する機能を有している。このことにより、位相調整回路２１のＶＲＥＦが、適正値（直流レベルが一致する値）を越えているか、超えていないか、およびその適正値からの差分を検出する。
【００５６】
図５に示すように、直流レベル差検出回路３１には、ローパスフィルタ３１Ａ，３１Ｂと、差動増幅回路３１Ｃとが設けられている。
ローパスフィルタ３１Ａは、抵抗素子Ｒ１１と容量素子Ｃ１１の直列回路を帰還ループとする増幅器Ａ１１からなり、ＣＬＫＯＵＴＮを平滑化して、そのハイレベルの積算とローレベルの積算とが一致する電圧を出力する。このことにより、ＣＬＫＯＵＴＮの平均的な直流レベルＶ＿ＣＬＫＯＵＴＮが求められる。
【００５７】
ローパスフィルタ３１Ｂは、抵抗素子Ｒ１２と容量素子Ｃ１２の直列回路を帰還ループとする増幅器Ａ１２からなり、ＣＬＫＯＵＴＰを平滑化して、そのハイレベルの積算とローレベルの積算とが一致する電圧を出力する。このことにより、ＣＬＫＯＵＴＰの平均的な直流レベルＶ＿ＣＬＫＯＵＴＰが求められる。
【００５８】
差動増幅回路３１Ｃは、この２つの直流レベルの電圧差を、増幅率Ｋで増幅して、オフセット電圧ＶＯＦＦＳＥＴ１を付加したものを、ＶＤＩＦＦとして出力する。したがって、ＶＤＩＦＦは、次の式（１）で表される。
VDIFF＝K×(V_CLKOUTP−V_CLKOUTN)＋VOFFSET1 …（１）
【００５９】
次に、図６を参照して、レファレンス電圧発生回路３２について詳細に説明する。図６は、レファレンス電圧発生回路の構成を示す回路図である。
レファレンス電圧発生回路３２は、直流レベル差検出回路３１で検出したＶＤＩＦＦを、一定電位からなるオフセット電圧ＶＯＦＦＳＥＴと比較することにより、ＶＲＥＦを発生させる機能を有している。すなわち、ＶＤＩＦＦが適正値より大きい場合は、それを減らす方向にＶＲＥＦを調整し、ＶＤＩＦＦが適正値より小さい場合は、それを増やす方向にＶＲＥＦを調整する。したがって、直流レベル差検出回路３１とレファレンス電圧発生回路３２により、出力ＣＬＫＯＵＴ、ＣＬＫＯＵＴＮをモニタしながらそれらの直流レベルが一致するようにＶＲＥＦにフィードバックが加えられる。
【００６０】
図６に示すように、レファレンス電圧発生回路３２には、ＭＯＳトランジスタＱ２１，Ｑ２２、抵抗素子Ｒ２１，Ｒ２２、および定電流源ＩＳ２が設けられている。
Ｑ２１は、Ｎ型ＭＯＳトランジスタからなり、ゲート端子がＶＤＩＦＦに接続され、ドレイン端子がＲ２１を介してＶＤＤに接続され、ソース端子がＩＳ２を介してＶＳＳに接続されている。
Ｑ２２は、Ｎ型ＭＯＳトランジスタからなり、ゲート端子がＶＯＦＦＳＥＴに接続され、ドレイン端子がＲ２２を介してＶＤＤに接続され、ソース端子がＱ２１のソース端子に接続されている。
【００６１】
レファレンス電圧発生回路３２は、全体として差動増幅器の形態を有し、Ｑ２１のゲート端子に入力されたＶＤＩＦＦの電位を、Ｑ２２にゲートに入力したＶＯＦＦＳＥＴと比較してその差分をＶＲＥＦに出力する。この時、ＶＲＥＦをＱ２２のドレイン端子から出力することにより、ＶＤＩＦＦとＶＯＦＦＳＥＴとの差分を出力することができる。差動増幅器の増幅率をＫ’、オフセット電圧をＶＯＦＦＳＥＴ２と置くと、ＶＲＥＦは、次の式（２）で表される。
VREF＝K'×(VDIFF−VOFFSET1)＋VOFFSET2
＝K'×K×(V_CLKOUTP−V_CLKOUTN)
＋K'×(VOFFSET1−VOFFSET)＋VOFFSET2 …（２）
【００６２】
上記式（２）のように、ＣＬＫＯＵＴＰのＶ＿ＣＬＫＯＵＴＰに対して、ＣＬＫＯＵＴＮのＶ＿ＣＬＫＯＵＴＮが低いと、ＶＲＥＦはこれら直流レベルの差分（Ｖ＿ＣＬＫＯＵＴＰ−Ｖ＿ＣＬＫＯＵＴＮ）のＫ’×Ｋ倍だけ上昇する。
したがって、位相調整回路２１において、ＶＲＥＦが上昇するとＱ３のゲート電位が高くなって、抵抗Ｒ２に流れる電流が増加する。これにより、Ｖ＿ＣＬＫＯＵＴＰが低くなって、ＣＬＫＯＵＴＮのＶ＿ＣＬＫＯＵＴＮと一致する。
【００６３】
逆に、Ｖ＿ＣＬＫＯＵＴＰに対してＶ＿ＣＬＫＯＵＴＮが高いと、ＶＲＥＦは直流レベルの差分（Ｖ＿ＣＬＫＯＵＴＰ−Ｖ＿ＣＬＫＯＵＴＮ）のＫ’×Ｋ倍だけ低下する。
したがって、位相調整回路２１において、ＶＲＥＦが低下するとＱ３のゲート電位が低くなって、抵抗Ｒ２に流れる電流が減少する。これにより、Ｖ＿ＣＬＫＯＵＴＰが高くなって、ＣＬＫＯＵＴＮのＶ＿ＣＬＫＯＵＴＮと一致する。
【００６４】
［第２の実施の形態の効果］
このように、本実施の形態は、直流レベル差検出回路３１で、正相クロック出力信号ＣＬＫＯＵＴの直流レベルＶ＿ＣＬＫＯＵＴＰと、逆相クロック出力信号ＣＬＫＯＵＴＮの直流レベルＶ＿ＣＬＫＯＵＴＮとの差分電圧ＶＤＩＦＦを検出して出力し、レファレンス電圧発生回路３２で、差分電圧ＶＤＩＦＦを一定電位からなるオフセット電圧ＶＯＦＦＳＥＴと比較することにより、レファレンス電圧ＶＲＥＦを発生させるようにしたものである。
【００６５】
これにより、ＣＬＫＯＵＴとＣＬＫＯＵＴＮとの直流レベルを一致させるようなレファレンス電圧ＶＲＥＦを、ゲーティッドＶＣＯ回路１００の内部で、フィードバック制御により自動的に生成することができる。したがって、ＶＲＥＦを適正な電圧に調整するための作業を自動化することができ、製造時あるいは使用時における作業負担を大幅に軽減できる。また、外部調整を必要とすることになく、ジッタも極めて少なく、クロックデューティ比がほぼ５０％である、良好なクロック成分を抽出することが可能となる。
【００６６】
また、本実施の形態において、レファレンス電圧発生回路３２で用いるＶＯＦＦＳＥＴについては、ゲーティッドＶＣＯ回路１００の外部から与えても良いが、内部回路で生成してもよい。例えば、前述した式（２）に示したＶＲＥＦ＝Ｋ’×（ＶＯＦＦＳＥＴ１−ＶＯＦＦＳＥＴ）＋ＶＯＦＦＳＥＴ２が、ＣＬＫＯＵＴＰとＣＬＫＯＵＴＮの直流レベルを一致させる電圧ＶＲＥＦと一致するように、レファレンス電圧発生回路３２において、抵抗分割回路により電源電圧ＶＤＤ−ＶＳＳから固定的に生成するようにしてもよい。
【００６７】
また、本実施の形態において、ＶＯＦＦＳＥＴ，ＶＯＦＦＳＥＴ１，ＶＯＦＦＳＥＴ２を必要とするが、ＶＯＦＦＳＥＴ１，ＶＯＦＦＳＥＴ２は、直流レベル差検出回路３１およびレファレンス電圧発生回路３２が動作する上で設定される電圧であり、ＶＯＦＦＳＥＴは回路設計時に設定可能な電位である。したがって、製造時あるいは使用時に調整する必要はない。
【００６８】
［実施の形態の拡張］
以上、実施形態を参照して本発明を説明したが、本発明は上記実施形態に限定されるものではない。本発明の構成や詳細には、本発明のスコープ内で当業者が理解しうる様々な変更をすることができる。また、各実施形態については、矛盾しない範囲で任意に組み合わせて実施することができる。
【００６９】
また、以上の実施の形態では、逆相ゲーティングＧＯＵＴＮと逆相自走クロック信号ＣＬＫＩＮＮとに基づいて、位相調整回路２１でクロック出力信号ＣＬＫＯＵＴの位相調整を行う場合を例として説明したが、用いる信号の組合せについては、これらに限定されるものではない。各実施の形態で説明した回路例と論理的に一致する場合には、他の信号を組合せて用いてもよく、ＭＯＳトランジスタやインバータ等の回路を追加して、信号論理を整合させてもよい。
【符号の説明】
【００７０】
１００…ゲーティッドＶＣＯ回路、１０ゲーティング回路、１１…遅延回路、１２…ＮＡＮＤ回路、２０…リング発振器、２１…位相調整回路、２２…ゲート回路群、３１…直流レベル差検出回路、３１Ａ，３１Ｂ…ローパスフィルタ、３１Ｃ…差動増幅回路、３２…レファレンス電圧発生回路、Ｑ１…ＭＯＳトランジスタ（第１のＭＯＳトランジスタ）、Ｑ２…ＭＯＳトランジスタ（第２のＭＯＳトランジスタ）、Ｑ３…ＭＯＳトランジスタ（第３のＭＯＳトランジスタ）、Ｒ１…抵抗素子（第１の抵抗素子）、Ｒ２…抵抗素子（第２の抵抗素子）、ＩＳ１…定電流源、ＶＤＤ…電源電位（第１の電源電位）、ＶＳＳ…電源電位（第２の電源電位）、ＶＲＥＦ…レファレンス電圧、ＩＮＰＵＴＤＡＴＡ…入力データ信号、ＤＥＬＡＹＮ…逆相遅延信号、ＧＯＵＴ…ゲーティング信号、ＧＯＵＴＮ…逆相ゲーティング信号、ＣＬＫＩＮＮ…逆相自走クロック信号、ＣＬＫＯＵＴＰ…正相クロック出力信号、ＣＬＫＯＵＴＮ…逆相クロック出力信号、Ｖ＿ＣＬＫＯＵＴＰ，Ｖ＿ＣＬＫＯＵＴＮ…直流レベル、ＶＤＩＦＦ…差分電圧、ＶＯＦＦＳＥＴ…オフセット電圧。
【特許請求の範囲】
【請求項１】
入力データ信号に含まれる各パルスの立ち上がりまたは立ち下がりのエッジを検出し、一定時間幅のパルス信号からなるゲーティング信号を当該エッジに位相同期して出力するゲーティング回路と、
直列接続された複数のゲート回路からなるゲート回路群と位相調整回路とがリング状に接続されてなり、当該ゲート回路群と当該位相調整回路とで自走発振することにより、前記入力データ信号のビットレートに相当する周波数の自走クロック信号を生成するとともに、当該位相調整回路で、前記ゲーティング信号に応じて当該自走クロック信号の発振位相を制御することにより、前記入力データ信号のクロック成分を示すクロック出力信号を生成するリング発振器と
を備え、
前記位相調整回路は、前記ゲート回路群から出力された自走クロック信号を入力とする第１のＭＯＳトランジスタおよび前記ゲーティング信号を入力とする第２のＭＯＳトランジスタの並列接続回路と、基準となるレファレンス電圧を入力とする第３のＭＯＳトランジスタとが差動対をなすＣＭＬ回路からなり、当該ＣＭＬ回路で得られた前記自走クロック信号と前記ゲーティング信号との論理和またはその反転論理を前記クロック出力信号として出力する
ことを特徴とするゲーティッドＶＣＯ回路。
【請求項２】
請求項１に記載のゲーティッドＶＣＯ回路において、
前記位相調整回路は、
ゲート端子が前記自走クロック信号に接続され、ドレイン端子が第１の抵抗素子を介して第１の電源電位に接続され、ソース端子が定電流源を介して第２の電源電位に接続された前記第１のＭＯＳトランジスタと、
ゲート端子が前記ゲーティング信号に接続され、ドレイン端子が前記第１のＭＯＳトランジスタの前記ドレイン端子に接続され、ソース端子が前記第１のＭＯＳトランジスタの前記ソース端子に接続された前記第２のＭＯＳトランジスタと、
ゲート端子が前記レファレンス電圧に接続され、ドレイン端子が第２の抵抗素子を介して前記第１の電源電位に接続され、ソース端子が前記第１のＭＯＳトランジスタの前記ソース端子および前記第２のトランジスタの前記ソース端子と共通接続された前記第３のＭＯＳトランジスタとからなる
ことを特徴とするゲーティッドＶＣＯ回路。
【請求項３】
請求項１または請求項２に記載のゲーティッドＶＣＯ回路において、
前記位相調整回路から出力された前記クロック出力信号の正相信号の直流レベルと、前記位相調整回路から出力された前記クロック出力信号の逆相信号の直流レベルとの差分電圧を検出して出力する直流レベル差検出回路と、
前記差分電圧を一定電位からなるオフセット電圧と比較することにより、前記レファレンス電圧を発生させるレファレンス電圧発生回路と
をさらに備えることを特徴とするゲーティッドＶＣＯ回路。
【請求項１】
入力データ信号に含まれる各パルスの立ち上がりまたは立ち下がりのエッジを検出し、一定時間幅のパルス信号からなるゲーティング信号を当該エッジに位相同期して出力するゲーティング回路と、
直列接続された複数のゲート回路からなるゲート回路群と位相調整回路とがリング状に接続されてなり、当該ゲート回路群と当該位相調整回路とで自走発振することにより、前記入力データ信号のビットレートに相当する周波数の自走クロック信号を生成するとともに、当該位相調整回路で、前記ゲーティング信号に応じて当該自走クロック信号の発振位相を制御することにより、前記入力データ信号のクロック成分を示すクロック出力信号を生成するリング発振器と
を備え、
前記位相調整回路は、前記ゲート回路群から出力された自走クロック信号を入力とする第１のＭＯＳトランジスタおよび前記ゲーティング信号を入力とする第２のＭＯＳトランジスタの並列接続回路と、基準となるレファレンス電圧を入力とする第３のＭＯＳトランジスタとが差動対をなすＣＭＬ回路からなり、当該ＣＭＬ回路で得られた前記自走クロック信号と前記ゲーティング信号との論理和またはその反転論理を前記クロック出力信号として出力する
ことを特徴とするゲーティッドＶＣＯ回路。
【請求項２】
請求項１に記載のゲーティッドＶＣＯ回路において、
前記位相調整回路は、
ゲート端子が前記自走クロック信号に接続され、ドレイン端子が第１の抵抗素子を介して第１の電源電位に接続され、ソース端子が定電流源を介して第２の電源電位に接続された前記第１のＭＯＳトランジスタと、
ゲート端子が前記ゲーティング信号に接続され、ドレイン端子が前記第１のＭＯＳトランジスタの前記ドレイン端子に接続され、ソース端子が前記第１のＭＯＳトランジスタの前記ソース端子に接続された前記第２のＭＯＳトランジスタと、
ゲート端子が前記レファレンス電圧に接続され、ドレイン端子が第２の抵抗素子を介して前記第１の電源電位に接続され、ソース端子が前記第１のＭＯＳトランジスタの前記ソース端子および前記第２のトランジスタの前記ソース端子と共通接続された前記第３のＭＯＳトランジスタとからなる
ことを特徴とするゲーティッドＶＣＯ回路。
【請求項３】
請求項１または請求項２に記載のゲーティッドＶＣＯ回路において、
前記位相調整回路から出力された前記クロック出力信号の正相信号の直流レベルと、前記位相調整回路から出力された前記クロック出力信号の逆相信号の直流レベルとの差分電圧を検出して出力する直流レベル差検出回路と、
前記差分電圧を一定電位からなるオフセット電圧と比較することにより、前記レファレンス電圧を発生させるレファレンス電圧発生回路と
をさらに備えることを特徴とするゲーティッドＶＣＯ回路。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【公開番号】特開２０１３−１１０４８９（Ｐ２０１３−１１０４８９Ａ）
【公開日】平成２５年６月６日（２０１３．６．６）
【国際特許分類】
【出願番号】特願２０１１−２５２２９５（Ｐ２０１１−２５２２９５）
【出願日】平成２３年１１月１８日（２０１１．１１．１８）
【出願人】（０００００４２２６）日本電信電話株式会社 (13,992)
【Ｆターム（参考）】
【公開日】平成２５年６月６日（２０１３．６．６）
【国際特許分類】
【出願日】平成２３年１１月１８日（２０１１．１１．１８）
【出願人】（０００００４２２６）日本電信電話株式会社 (13,992)
【Ｆターム（参考）】
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