【課題】ＰＬＣで設計・構成するシリアル・データ通信の高速化を図ることができ、しかも受信データのジッタ許容範囲を明確にできる。
【解決手段】ＤＰＬＬ回路１０のうち、データシフト回路ＤＳ１〜ＤＳ３は受信データからソースクロックＣＬＫで同期を取った複数のシリアル・データを生成する。排他的論理和回路ＥＸ＿ＯＲは一対のシリアル・データから受信データの変化点を検出する。カウンタＤＰＬＣＮＴは、最大カウント値ｎが設定され、変化点から次の変化点までをソースクロックをカウントする。一致判定回路ＡＮＤはカウンタのカウント値が予め設定したカウント値ｎ／２に一致したときに受信クロックとして出力する。ハイレベル・データ・リンク・コントローラ・モジュール（ＨＤＬＣ−ＩＰ）２０は、受信クロックを使って受信データ（シリアル・データ）の転送制御を行う。 （もっと読む）

【課題】設計時のタイミング調整を容易とする受信回路及びエラー検出方法を提供すること
【解決手段】本発明にかかる受信回路は、位相の異なる複数のクロックを用いて、矩形波としてデータが遷移する受信シリアルデータビット列をサンプリングして、前記サンプリングされた受信シリアルデータビットを用いて受信データビット列を生成するＤＬ回路部１と、前記サンプリングされた前記受信シリアルデータビットのうち、所定期間内に位相の異なるクロックを用いてサンプリングされた前記受信シリアルデータビットの値が一致するか否かを比較した結果に基づいて前記受信データビット列のエラー区間を検出するＰＤ回路部２と、を備えるものである。 （もっと読む）

【課題】孤立パルスを確実に検出してデータ判定を実行できるデータ復元回路を提供する。
【解決手段】データ復元回路は、デジタルデータの列のうち２つの連続するデジタルデータを用いて、内挿により第１のデータ切り替わり点の位置を算出すると共に、外挿により第２のデータ切り替わり点の位置を算出する位相検出器と、第１のデータ切り替わり点の平均位置と瞬時位置とに基づいてデジタルデータの列からデータ判定値の列を抽出するデータ判定部と、２つの連続するデジタルデータに挟まれた時間軸上の区間の内に、直前の２つの連続するデジタルデータの外挿直線及び直後の２つの連続するデジタルデータの外挿直線からそれぞれ求めた２つの第２のデータ切り替わり点が位置し且つ２つの外挿直線の傾きの符号が互いに異なる場合、データ判定値の列の当該区間に対応するデータ判定値を、外挿により推定されるデータ値で置き換えるデータ選択部を含むことを特徴とする。 （もっと読む）

【課題】簡易な回路構成で、高速かつジッタ入力に強く、信号エラーの発生を抑止することが可能なＣＤＲ回路、受信装置、および通信システムを提供する。
【解決手段】ＣＤＲ回路３１０は、遅延素子３１２−１〜３１２−４を含み、定期的に信号遷移の挿入されたデータ入力をトリガとしてクロックを抽出する分周器３２０と、分周器で抽出されたクロックに同期して入力データ信号をラッチするラッチ３１５−１〜３１５−８とを有する。 （もっと読む）

【課題】 想定外の伝送レートの入力信号が入力されても、次の入力信号に対するクロックとデータの再生を適切かつ高速に行えるようにする。
【解決手段】 本発明は、位相ロックループと周波数ロックループのうちのいずれか一方に切り替え可能なデュアルループ方式のクロックデータ再生回路５０に関する。この再生回路５０は、各ループのうちのいずれか一方を選択的に動作させるセレクタ５３と、各ループにおいてそれぞれ制御電圧を発生させ、周波数ロックループの動作中に制御電圧をいったん入力信号の到来前の中立状態に戻す電圧発生回路５４と、を備える。 （もっと読む）

【課題】多値変調された変調波についても、正確にナイキスト点を検出する。
【解決手段】４値ＦＳＫで変調された変調波に対し、検波部１１は各シンボル毎にｎ回サンプリングしてアイパターン上で隣接する収束点との距離を示す距離データを生成する処理を、Ｎシンボルに対して行う。クロック再生部２０は、Ｎシンボル期間についてそれぞれ第ｉのサンプリング点の距離データを累算加算した累算値を算出する。クロック再生部２０は、ｎ個の累算値間の傾きを求め、その傾きからナイキスト点を抽出し、ナイキスト点のタイミングでシンボルクロックを発生する。 （もっと読む）

【課題】高速動作するクロック・データリカバリのための正確なクロック信号を生成するクロック生成回路を提供する。
【解決手段】クロック生成回路は、第１入力電圧に応じて第１周波数信号を出力する第１電圧制御発振回路と、第２入力電圧に応じて第２周波数信号を出力する第２電圧制御発振回路と、制御信号を受け取り、第１周波数信号と第２周波数信号との位相差が制御信号に応じた値になるように第１入力電圧と第２入力電圧とを制御する位相調整回路と、第１周波数信号に同期して受信信号を検出して出力する第１判定回路と、第２周波数信号に同期して受信信号を検出して出力する第２判定回路と、第１判定回路の出力と第２判定回路の出力とに基づいて受信信号の位相を検出し、その位相検出の結果に応じて第１入力電圧と第２入力電圧とを制御する位相検出器とを含む。 （もっと読む）

【課題】 構成を簡易にしたタイミングリカバリー回路を提供する。
【解決手段】 クロック入力信号に対するデータ入力信号の位相差を検出して位相差信号を出力すると共に異常時に異常信号を出力する位相比較器１００と、ＶＣＸＯ１０９の制御電圧の中間値若しくはその付近の値の電圧が定電圧として供給され、平滑化された位相差信号と定電圧とを比較し、両信号の差分によりクロック入力信号に対するデータ入力信号の位相が進んでいる場合は位相を遅らせる制御電圧を、位相が遅れている場合は位相を進める制御電圧をＶＣＸＯ１０９に出力するオペアンプ１０５と、オペアンプ１０５の位相差信号が入力される端子とＶＣＸＯ１０９の入力端子との接続を制御し、異常信号によって接続をオンにするスイッチとを有するタイミングリカバリー回路である。 （もっと読む）

【課題】フルディジタル化による回路規模の増大を抑える。
【解決手段】フィルタ部３に入力する信号の同期点（ベースバンド信号波形の振幅が最大となる点）がタイミング同期部５で決定するシンボル同期タイミングによって予め判っているから、そのシンボル同期タイミングに同期したサンプル点のみを選択してフィルタ部３でフィルタ処理することができる。故に、フィルタ部３のダウンサンプラ３１におけるダウンサンプリング数を源信号のビットレートと同程度まで下げることができ、その結果、フィルタ部３の演算量を減少させることができてフルディジタル化による回路規模の増大を抑えることができる。 （もっと読む）

【課題】 大容量のシリアルデータ信号を比較的短い時間で転送でき、且つ、ジッタの影響を十分に抑えることができる位相補正方法及び位相補正装置を提供する。
【解決手段】 ＩｒＤＡ規格のＦＩＲモードの赤外線通信可能な通信制御システムにおいて、受信したシリアルデータ信号をサンプリングタイミングに同期してサンプリングし、サンプリングで検出された補正対象パルス信号が、直前に検出された基準パルス信号の検出タイミングを基準とした２つのパルス開始タイミングの２等分点で検出された場合に、直前のパルス信号とのパルス間隔を求め、パルス間隔が第１基準間隔より短い場合は、補正対象パルス信号が直前の最も近いパルス開始タイミングのパルス信号であると判定し、パルス間隔が第２基準間隔より長い場合は、補正対象パルス信号が後の最も近いパルス開始タイミングのパルス信号であると判定する。 （もっと読む）

【課題】受信装置で受信するデータに発生したビットエラーを低減させる回路を、小規模で簡易な論理ゲートの回路で提供する。
【解決手段】受信装置で受信するデータ列に発生したビットエラーを低減させる回路を、小規模で簡易な論理ゲートの回路で提供する。データ列を伝送する伝送システムであって、データに含まれるデータを取得すべきタイミングを示す第１タイミングエッジと、当該データの値に応じた信号レベルのレベル信号とを有するエッジ有データ波形に成形した第１伝送信号を送信する送信装置と、エッジ有データ波形の第１タイミングエッジにより指定されたタイミングで検出した信号レベルに応じたデータ値を出力する受信装置とを備える伝送システムを提供する。 （もっと読む）

本発明は、注入ロック発振器（１９）と、デジタル位相検出器（２６）を有する位相制御ループ（２５）とを備えた、ベースバンドシリアル信号からクロックを抽出する装置に関する。発振器（１９）はその周波数の値を制御するデジタル制御入力部（２４）を備え、位相制御ループ（２５）は、デジタル位相検出器（２６）から供給されるデジタル信号の相対値を累算し、発振器（１９）用のデジタル形態の制御信号を渡す、カウント回路（３０、３５）を備える。
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【課題】ＮＲＺ符号化されたパルス信号に対しても同期可能であり、かつ従来のＥａｒｌｙ／Ｌａｔｅ ＤＬＬ方式に比べフィンガー数を削減したパルス無線受信装置および同期方法を提供する。
【解決手段】相対差算出手段１５０５は、最大値検出手段１５５１Ａ、１５５１Ｂと最小値検出手段１５５２Ａ、１５５２Ｂおよび加算手段１５５３Ａ、１５５３Ｂ、１５５４を備える。最大値検出手段１５５１Ａは、サンプル手段１５０４から入力される連続したｎ個のサンプル値１５０４Ａから最大値を検出し最大値Ａｍａｘを出力する。同期制御手段１５０６は、相対差算出手段１５０５からの相対振幅差信号ｉＶをもとに包絡線信号とク
ロック信号のタイミングが同期するように、クロック信号の位相を制御する遅延制御信号を生成し、遅延手段１５０３へ出力する。 （もっと読む）

【課題】シリアル伝送されるデータにノイズが混入しても、そのノイズの影響を少なくすることができるクロックリカバリ回路を提供する。
【解決手段】基準クロックから多相クロック生成部５で生成された多位相クロックのうち、入力されたシリアルデータの変化点の中間（真中）に立ち上がりがあるクロックを選択して出力するクロックリカバリ回路１において、入力データのエッジを検出した後に、所定以下の信号幅のノイズ成分を除去するノイズキャンセル部３を設け、ノイズ成分によるクロックの切替えが起らないようにしてクロック選択部４へ出力する。 （もっと読む）

【課題】受信機と送信側の間にタイミング誤差が残るような状況で長いデータを受信する場合でも、正しいビット同期点を表す信号を発生し続けることができるビット同期回路を提供する。
【解決手段】ＦＳＫ復調回路に用いるビット同期回路において、サンプリング・極性判定回路の出力とデータの変化点付近の信号との相関を計算する相関回路１２と、該相関回路１２の出力の絶対値を出力する絶対値回路１３と、該絶対値回路１３の出力を予め決められた数のデータ周期分だけデータ周期内の時間位置を合わせて積分する積分回路１４と、該積分回路１４の出力のピーク位置からビット同期点を求めるピーク判定回路１５と、リセット時にビット同期信号を出力するビット同期カウンタ１６とを有し、該ビット同期カウンタ１６はサンプリングクロックをカウントし、ピーク判定回路１５から出力するピーク判定信号によりリセットされる。 （もっと読む）

【課題】ある程度の高速性を得ながら、信号線数が少なく、回路規模を小さくする事の出来る非同期シリアル通信方法及び非同期シリアル通信装置を提供する。
【解決手段】送信側において、信号レベルを所定のレベルへ変化させた後、所定の第１時間Ｔ１の経過後から別に定めた第２時間Ｔ２以内に１ビットの送出データを送出するステップと、受信側において、信号レベルの変化を検出してから更に別に定めた第３時間Ｔ３（但し、Ｔ３＞Ｔ１＋Ｔ２）の経過後、または該第３時間Ｔ３の経過時点の何れかに、前記１ビットの送出データを取り込むステップとを含む。 （もっと読む）

【課題】レジスタのメモリサイズを増大させることなく、クロック再生処理を確実に行うことを可能とする。
【解決手段】送信信号から抽出されたＰＣＲをバッファリングするレジスタを含むＰＣＲバッファ２２と、受信側基準クロックＣＫｒをカウントするカウンタ２４と、カウンタ２４のカウント値をバッファリングするレジスタを含むＳＴＣバッファ２６と、ＰＣＲバッファ２２及びＳＴＣバッファ２６に保持されている値に基づいて、送信側基準クロックと受信側基準クロックＣＫｒとの誤差を示す信号を生成するＣＰＵ２０と、を備える。このとき、ＰＣＲバッファ２２及びＳＴＣバッファ２６に保持されている値がＣＰＵ２０によって読み出される前に新たなＰＣＲが入力された場合、ＰＣＲバッファ２２及びＳＴＣバッファ２６を更新しない。 （もっと読む）

【課題】トランスミッタ・クロック・ジッタや符号間干渉が大きい場合であっても安定してクロック信号およびデータを復元することができるクロックデータ復元装置を提供する。
【解決手段】クロックデータ復元装置１は、サンプラ部１０、検出部２０、オフセット決定部３０、クロック出力部４０およびＤＡ変換部５０を備える。クロック信号ＣＫ，ＣＫＸの位相は、入力デジタル信号の位相と一致するよう調整される。サンプラ部１０におけるオフセット付与量（±Ｖoff）は、値Ｄ(n-1)がハイレベルである場合の第１信号のデータ遷移時刻の分布のピーク時刻と一致するよう調整され、値Ｄ(n-1)がローレベルである場合の第２信号のデータ遷移時刻の分布のピーク時刻と一致するよう調整される。復元されたクロック信号として、クロック信号ＣＫ，ＣＫＸの何れかが出力される。復元されたデータとして、デジタル値Ｄ(n)の時系列データが出力される。 （もっと読む）

【課題】受信された変調信号のシンボルタイミングを検出して当該変調信号を復調する無線端末装置で、無線通信を行う無線周波数に周波数偏差が生じても、安定してシンボルタイミングを制御する。
【解決手段】サンプリング手段１０３がシンボル周期より短い周期で変調信号の信号値をサンプリングする。抽出手段１１７が複数のサンプリング点における信号値の中からシンボルタイミングの位置にあるとみなされる信号値を抽出し、復調手段１０７が抽出された信号値について復調を行う。サンプリング点復調手段１１０が各サンプリング点における信号値について復調を行い、値検出手段２０１が各サンプリング点における復調結果の電力値を検出し、シンボルタイミング制御手段１１３〜１１６が各サンプリング点における電力値に基づいて抽出手段１１７によりシンボルタイミングであるとみなすタイミングを制御する。 （もっと読む）

【課題】クロック周波数が高くてもクロック復元回路（検証回路）を作る回路素子の最大動作速度の境界で幾つかの設計上の問題の克服を図る。
【解決手段】検証回路80は,循環制御レジスタ(32)の2個以上連続する記憶素子の第1セットに接続され,第1セット記憶素子のいずれかが第1値のときに第1状態を持ち,第1セット記憶素子の全てが第2値のときに第2状態を持つ第1チェック信号を生成する第1チェック手段82と、レジスタの2個以上の連続する記憶素子の第2セットを形成する残りの記憶素子に接続され,第2セット記憶素子のいずれかが第1値のときに第1状態を持ち,第2セット記憶素子の全てが第2値のときに第2状態を持つ第2チェック信号を生成する第2チェック手段84と、第1および第2チェック手段に接続され第1および第2チェック信号が同じ状態を持つとき制御パターンが不正であることを示す検出信号を生成する同一状態検出手段86とを備えるように構成する。 （もっと読む）