クロックリカバリ回路
【課題】シリアル伝送されるデータにノイズが混入しても、そのノイズの影響を少なくすることができるクロックリカバリ回路を提供する。
【解決手段】基準クロックから多相クロック生成部５で生成された多位相クロックのうち、入力されたシリアルデータの変化点の中間（真中）に立ち上がりがあるクロックを選択して出力するクロックリカバリ回路１において、入力データのエッジを検出した後に、所定以下の信号幅のノイズ成分を除去するノイズキャンセル部３を設け、ノイズ成分によるクロックの切替えが起らないようにしてクロック選択部４へ出力する。
【解決手段】基準クロックから多相クロック生成部５で生成された多位相クロックのうち、入力されたシリアルデータの変化点の中間（真中）に立ち上がりがあるクロックを選択して出力するクロックリカバリ回路１において、入力データのエッジを検出した後に、所定以下の信号幅のノイズ成分を除去するノイズキャンセル部３を設け、ノイズ成分によるクロックの切替えが起らないようにしてクロック選択部４へ出力する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＵＳＢ（Universal Serial Bus）、シリアルＡＴＡ(Advanced Technology Attachment)などのプロトコルによってシリアル転送されたデータをサンプルするクロック信号を復元するためのクロックリカバリ回路に関する。
【背景技術】
【０００２】
例えば、ＵＳＢ転送コントローラＬＳＩ（Large Scale Integration）において、外部ＵＳＢケーブルを介して転送されてくるデータを、内部で使用しているクロック信号に同期させることは周知である。この内部で使用しているクロック信号に同期化させる方法としては、多位相クロックを使用してデータ及びクロック信号を復元する方法が開示されている（例えば、特許文献１）。
【０００３】
特許文献１に記載された位相調整器は、エッジ検出部で検出したエッジを初期位相信号として、その初期位相信号をもとに入力データのほぼ真中に立ち上がりが位置するクロックを選択している。
【０００４】
図７に、特許文献１に記載された位相調整器のデータの位相ずれに伴う、クロック信号の出力変化を示す。
【０００５】
まず、図７（ａ）に示すデータの位相が時間ａだけ早まった場合、この時クロック信号はデータの位相に合わせて、立ち上がりエッジが早まる。すなわち、図７内のクロック信号SYN_ClkOのLowパルス時間が短くなることで対応する。
【０００６】
次に、図７（ｂ）に示すデータの位相が時間ｂだけ遅くなった場合、この時クロック信号はデータの位相に合わせて、立ち上がりエッジが遅くなる。すなわち、図７内のSYN_ClkOのLowパルス時間が長くなることで対応する。
【特許文献１】特開２００５−３２８１３８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかしながら、特許文献１に記載の位相調整器を使用した場合、通常の使用では問題は発生しないが、もし、ＵＳＢケーブル内等で発生したノイズが伝搬された場合、そのノイズに対しても同期を取ろうと試みる。
【０００８】
この場合、ノイズに対して同期をとったクロック信号が出力されると、ＵＳＢコントローラＬＳＩ内部の動作に誤動作などの悪影響を及ぼすことがあるという問題があった。
【０００９】
よって、本発明は、シリアル伝送されるデータにノイズが混入しても、そのノイズの影響を少なくすることができるクロックリカバリ回路を提供することを課題としている。
【課題を解決するための手段】
【００１０】
請求項１に記載のクロックリカバリ回路は、入力されるシリアルデータの変化点を検出する変化点検出部と、基準クロック信号から位相をずらした複数のクロック信号を生成する多位相クロック生成部と、前記変化点検出部が検出した変化点信号に基づいて前記多位相クロック生成部が生成した複数のクロック信号のうち、前記入力されるシリアルデータの変化点と次の変化点との中間の位置において立ち上がるクロック信号を選択するクロック選択部と、を有したクロックリカバリ回路において、前記変化点検出部が検出した変化点信号に基づいて前記入力シリアルデータ信号に混入する所定以下のパルス幅を持つノイズ成分を除去するノイズ除去部を有していることを特徴としている。
【００１１】
請求項２に記載のクロックリカバリ回路は、請求項１に記載のクロックリカバリ回路において、前記ノイズ除去部では、前記ノイズ成分の変化点を検出した変化点信号により前記クロック選択部においてクロックの選択が行われないように排他的論理和演算回路を有することを特徴としている。
【００１２】
請求項３に記載のクロックリカバリ回路は、請求項１または２に記載のクロックリカバリ回路において、前記ノイズ除去部が、除去する前記ノイズ成分のパルス幅を任意に設定するパルス幅設定部を設けていることを特徴としている。
【発明の効果】
【００１３】
請求項１に記載のクロックリカバリ回路によれば、ノイズ除去部を設けているために、シリアルデータ信号に混入する所定以下のパルス幅を持つノイズ成分を除去することができる。したがって、シリアル伝送されるデータにノイズが混入しても、そのノイズの影響を少なくすることができる。
【００１４】
請求項２に記載のクロックリカバリ回路によれば、ノイズ除去部が、ノイズ成分による変化点信号でクロック選択部においてクロックの選択が行われないように排他的論理和演算回路を有しているので、ノイズ成分によるクロック選択の変更が行われないことからノイズ成分が後段の回路において取り込まれることが無くなり、ノイズ成分を除去することができる。
【００１５】
請求項３に記載のクロックリカバリ回路によれば、パルス幅設定部を設けているために、ノイズ成分のパルス幅を任意に設定することができる。したがって、データ転送に使用するケーブル、ボード等の環境に対して発生するノイズ幅の増減にプログラマブルに対応可能となる。
【発明を実施するための最良の形態】
【００１６】
以下、本発明の一実施形態を、図１ないし図６を参照して説明する。図１は、本発明の一実施形態にかかるクロックリカバリ回路を示すブロック図である。図２は、ノイズキャンセル部のブロック図である。図３は、多相クロック生成部のブロック図である。図４は、リングオッシレータの回路図である。図５は、図１に示されたクロックリカバリ回路の動作を示すタイミングチャートである。図６は、図５に対応するノイズキャンセル部のブロック図である。
【００１７】
図１に示したクロックリカバリ回路１は、エッジ検出部２と、ノイズキャンセル部３と、クロック選択部４と、多相クロック生成部５と、遅延調整部６と、を有している。
【００１８】
変化点検出部としてのエッジ検出部２は、ラッチ部２ａと検出部２ｂとを有している。
【００１９】
ラッチ部２ａは、複数のフリップフロップ（以降ＦＦとする）ＦＦ１〜ＦＦｎから構成され、各ＦＦは、多相クロック生成部５が生成した多位相クロックｃｌｋ１〜ｃｌｋｎによって入力データをサンプリングしている。
【００２０】
検出部２ｂは、ＦＦ１〜ＦＦｎによってサンプリングされたデータから入力データの変化点を検出して変化点信号としてのエッジ検出信号ｅｇ１〜ｅｇｎを生成し出力する。
【００２１】
ノイズ除去部としてのノイズキャンセル部３は、図２に示すように、入力選択回路３ａ１〜３ａｎと、排他的論理和演算回路３ｂ１〜３ｂｎと、組み合わせ回路３ｃ１〜３ｃｎと、から構成されている。
【００２２】
パルス幅設定部としての入力選択回路３ａ１〜３ａｎは、後述する排他的論理和演算回路３ｂ１〜３ｂｎに入力する信号を選択する回路である。これは、例えば、出力ｓｇ１を生成する場合、図２では排他的論理和演算回路３ｂ１にはｅｇ２〜ｅｇｎを入力しているが、図示しない外部制御信号などにより入力信号をｅｇ２〜ｅｇ（ｎ−１）のように変更することができる。このようにすることで、ｎ相のクロックで入力データをラッチしてエッジ検出部２の出力ｅｇ１〜ｅｇｎを生成した場合は、排他的論理和演算回路には、最大ｎ−１本が入力されクロック信号の１／ｎ周期以下のノイズを除去する。また、排他的論理和演算回路に入力する信号をｅｇ２〜ｅｇ（ｎ−１）のように減らすことでノイズと見なされるパルス幅を広げることができる。つまり排他的論理和演算回路に入力する信号をｎ−２本に減らせば１／（ｎ−１）周期以下のノイズを除去することができる。すなわち、除去するノイズ成分のパルス幅を任意に設定することができる。
【００２３】
排他的論理和演算回路３ｂ１〜３ｂｎは、入力選択回路３ａ１〜３ａｎにおいて選択された複数の信号の排他的論理和演算を行い組み合わせ回路３ｃ１〜３ｃｎへ出力する。
【００２４】
組み合わせ回路３ｃ１〜３ｃｎは、エッジ検出部２からの入力信号ｅｇ１〜ｅｇｎと、排他的論理和演算回路３ｂ１〜３ｂｎの出力信号ｅｘ１〜ｅｘｎと、多位相クロックｃｌｋ１〜ｃｌｋｎとが入力されてノイズキャンセル部３の出力信号ｓｑ１〜ｓｑｎを生成出力する。
【００２５】
クロック選択部４は、ノイズキャンセル部３から入力された信号に基づいて、多相クロック生成部５において生成された位相をずらした複数のクロック信号（すなわちｃｌｋ１〜ｃｌｋｎ）のうち入力データの変化点と次の変化点との中間（ほぼ真中）に立ち上がりが位置するクロック信号を選択して出力する。
【００２６】
多相クロック生成部５は、図３に示すように、位相比較器５ａと、ＬＰＦ５ｂと、ＶＣＯ５ｃと、分周回路５ｄと、から構成されている。
【００２７】
まず、位相比較器５ａにおいて、基準クロック信号と分周回路５ｄの出力信号Ｂとが位相比較され、これに基づいて進み又は遅れを示す信号がＬＰＦ（ループフィルタ）５ｂを介してＶＣＯ（電圧制御発振器）５ｃに入力される。ＶＣＯ５ｃは出力信号を調整の上で出力し、その出力信号は分周回路５ｄで分周され、信号Ｂとして出力される。
【００２８】
ＶＣＯ５ｃは、図４に示すようにリングオッシレータ５ｃ１を有する。このリングオッシレータ５ｃ１は、信号Ｂの位相を均等にずらした複数の出力信号を多位相のクロック信号（ｃｌｋ１〜ｃｌｋｎ）として出力する。
【００２９】
遅延調整部６は、入力データをエッジ検出部２、ノイズキャンセル部３、クロック選択部４の各回路の遅延に合わせて入力データを遅延させて出力する。
【００３０】
次に、本実施形態のクロックリカバリ回路１の動作を図５のタイミングチャートを参照して説明する。
【００３１】
図５に示すタイミングチャートは、多相クロック生成部５が生成するクロックから４相であった場合、すなわち、ラッチ部２ａのＦＦが４つの場合の動作を示している。また、この場合のノイズキャンセル部３のブロック図を図６に示す。
【００３２】
図５は、入力データ、ラッチ部２ａ内ＦＦ１〜ＦＦ４、検出部２ｂ内部、エッジ検出部２出力信号ｅｇ１〜ｅｇ４、ノイズキャンセル部３内部およびクロック選択部４出力信号SYS_clk0_Newを示している。
【００３３】
図５の場合、入力データのうちＡで囲んだ部分がノイズ成分に相当する波形である。Ａ以外の部分では、変化点と変化点の中間（ほぼ真中）に位置するクロックｃｌｋ３が選択されているが、Ａのようなノイズ成分が含まれると、エッジ検出部２ではこのノイズ成分に反応してエッジ検出信号が生成されてしまう（Ｂで囲んだ部分）。
【００３４】
エッジ検出部２が出力するエッジ検出信号ｅｇ１〜ｅｇ４はノイズキャンセル部３に入力される。なお、本実施形態の場合エッジ検出部２の出力信号ｅｇ１はＨｉレベル、ｅｇ２はＬｏｗレベルで一定となっている。また、図５の場合ノイズキャンセル部３の入力選択回路３ａ１〜３ａ４は入力された信号全てを排他的論理和演算回路３ｂ１〜３ｂ４に出力するように設定されている（例えば、排他的論理和演算回路３ｂ１はｅｇ２〜ｅｇ４が入力される）。排他的論理和演算回路３ｂ１〜３ｂ４の出力信号ｅｘ１〜ｅｘ４の前記Ｂで囲んだ部分に相当するＣで囲んだ部分は図示したように全てＬｏｗレベルになる。これはどのクロック信号にも変更されない（前のクロック信号が保持される）ことを意味する。すなわち、変化点検出部が検出した前記ノイズ成分による変化点信号でクロック選択部においてクロックの選択が行われないようにしている。そして、組み合わせ回路３ｃ１を経て出力された信号は、Ｄで囲んだ部分のようにクロック信号の選択の変更が発生しないために（ｓｇ２〜ｓｇ４がＨｉ固定）、最終的なクロック出力であるSYS_clk0_Newもクロックの切替えが発生しない。したがってノイズ成分に対応したクロック信号が生成されないためにノイズが除去される。
【００３５】
また、図５の場合、入力選択回路３ａ１〜３ａ４の入力は３本であるためにクロック信号の１／４周期以下のパルス幅のノイズ成分を除去することができる。勿論制御信号などにより２本に変更すれば１／３周期以下のパルス幅のノイズ成分を除去することもできる。
【００３６】
本実施形態によれば、基準クロックから多相クロック生成部５で生成された多位相クロックのうち、入力されたシリアルデータの変化点の中間（ほぼ真中）に立ち上がりがあるクロックを選択して出力するクロックリカバリ回路１において、入力データのエッジを検出した後に、所定以下の信号幅のノイズ成分を除去するノイズキャンセル部３を設け、ノイズ成分によるクロックの切替えが起らないようにしてクロック選択部４へ出力しているので、ノイズ成分を除去することができるために、シリアル伝送されるデータにノイズ成分が混入しても、そのノイズ成分の影響を少なくすることができる。
【００３７】
また、ノイズキャンセル部３に入力選択回路３ａ１〜３ａｎを設けたことで、除去するノイズのパルス幅を調節することができ、データ転送に使用するケーブル、ボード等の環境に対して発生するノイズ幅の増減にプログラマブルに対応可能となる。
【００３８】
なお、本発明は上記実施形態に限定されるものではない。即ち、本発明の骨子を逸脱しない範囲で種々変形して実施することができる。
【図面の簡単な説明】
【００３９】
【図１】本発明の一実施形態にかかるクロックリカバリ回路を示すブロック図である。
【図２】ノイズキャンセル部のブロック図である。
【図３】多相クロック生成部のブロック図である。
【図４】リングオッシレータの回路図である。
【図５】図１に示されたクロックリカバリ回路の動作を示すタイミングチャートである。
【図６】図５に対応するノイズキャンセル部のブロック図である。
【図７】従来のクロックリカバリ回路の動作を示すタイミングチャートである。
【符号の説明】
【００４０】
１ クロックリカバリ回路
２ エッジ検出部（変化点検出部）
２ａ ラッチ部
２ｂ 検出部
３ ノイズキャンセル部（ノイズ除去部）
３ａ１〜３ａｎ 入力選択回路（パルス幅設定部）
４ クロック選択部
５ 多相クロック生成部（多位相クロック生成部）
ＦＦ１〜ＦＦｎ フリップフロップ
【技術分野】
【０００１】
本発明は、ＵＳＢ（Universal Serial Bus）、シリアルＡＴＡ(Advanced Technology Attachment)などのプロトコルによってシリアル転送されたデータをサンプルするクロック信号を復元するためのクロックリカバリ回路に関する。
【背景技術】
【０００２】
例えば、ＵＳＢ転送コントローラＬＳＩ（Large Scale Integration）において、外部ＵＳＢケーブルを介して転送されてくるデータを、内部で使用しているクロック信号に同期させることは周知である。この内部で使用しているクロック信号に同期化させる方法としては、多位相クロックを使用してデータ及びクロック信号を復元する方法が開示されている（例えば、特許文献１）。
【０００３】
特許文献１に記載された位相調整器は、エッジ検出部で検出したエッジを初期位相信号として、その初期位相信号をもとに入力データのほぼ真中に立ち上がりが位置するクロックを選択している。
【０００４】
図７に、特許文献１に記載された位相調整器のデータの位相ずれに伴う、クロック信号の出力変化を示す。
【０００５】
まず、図７（ａ）に示すデータの位相が時間ａだけ早まった場合、この時クロック信号はデータの位相に合わせて、立ち上がりエッジが早まる。すなわち、図７内のクロック信号SYN_ClkOのLowパルス時間が短くなることで対応する。
【０００６】
次に、図７（ｂ）に示すデータの位相が時間ｂだけ遅くなった場合、この時クロック信号はデータの位相に合わせて、立ち上がりエッジが遅くなる。すなわち、図７内のSYN_ClkOのLowパルス時間が長くなることで対応する。
【特許文献１】特開２００５−３２８１３８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかしながら、特許文献１に記載の位相調整器を使用した場合、通常の使用では問題は発生しないが、もし、ＵＳＢケーブル内等で発生したノイズが伝搬された場合、そのノイズに対しても同期を取ろうと試みる。
【０００８】
この場合、ノイズに対して同期をとったクロック信号が出力されると、ＵＳＢコントローラＬＳＩ内部の動作に誤動作などの悪影響を及ぼすことがあるという問題があった。
【０００９】
よって、本発明は、シリアル伝送されるデータにノイズが混入しても、そのノイズの影響を少なくすることができるクロックリカバリ回路を提供することを課題としている。
【課題を解決するための手段】
【００１０】
請求項１に記載のクロックリカバリ回路は、入力されるシリアルデータの変化点を検出する変化点検出部と、基準クロック信号から位相をずらした複数のクロック信号を生成する多位相クロック生成部と、前記変化点検出部が検出した変化点信号に基づいて前記多位相クロック生成部が生成した複数のクロック信号のうち、前記入力されるシリアルデータの変化点と次の変化点との中間の位置において立ち上がるクロック信号を選択するクロック選択部と、を有したクロックリカバリ回路において、前記変化点検出部が検出した変化点信号に基づいて前記入力シリアルデータ信号に混入する所定以下のパルス幅を持つノイズ成分を除去するノイズ除去部を有していることを特徴としている。
【００１１】
請求項２に記載のクロックリカバリ回路は、請求項１に記載のクロックリカバリ回路において、前記ノイズ除去部では、前記ノイズ成分の変化点を検出した変化点信号により前記クロック選択部においてクロックの選択が行われないように排他的論理和演算回路を有することを特徴としている。
【００１２】
請求項３に記載のクロックリカバリ回路は、請求項１または２に記載のクロックリカバリ回路において、前記ノイズ除去部が、除去する前記ノイズ成分のパルス幅を任意に設定するパルス幅設定部を設けていることを特徴としている。
【発明の効果】
【００１３】
請求項１に記載のクロックリカバリ回路によれば、ノイズ除去部を設けているために、シリアルデータ信号に混入する所定以下のパルス幅を持つノイズ成分を除去することができる。したがって、シリアル伝送されるデータにノイズが混入しても、そのノイズの影響を少なくすることができる。
【００１４】
請求項２に記載のクロックリカバリ回路によれば、ノイズ除去部が、ノイズ成分による変化点信号でクロック選択部においてクロックの選択が行われないように排他的論理和演算回路を有しているので、ノイズ成分によるクロック選択の変更が行われないことからノイズ成分が後段の回路において取り込まれることが無くなり、ノイズ成分を除去することができる。
【００１５】
請求項３に記載のクロックリカバリ回路によれば、パルス幅設定部を設けているために、ノイズ成分のパルス幅を任意に設定することができる。したがって、データ転送に使用するケーブル、ボード等の環境に対して発生するノイズ幅の増減にプログラマブルに対応可能となる。
【発明を実施するための最良の形態】
【００１６】
以下、本発明の一実施形態を、図１ないし図６を参照して説明する。図１は、本発明の一実施形態にかかるクロックリカバリ回路を示すブロック図である。図２は、ノイズキャンセル部のブロック図である。図３は、多相クロック生成部のブロック図である。図４は、リングオッシレータの回路図である。図５は、図１に示されたクロックリカバリ回路の動作を示すタイミングチャートである。図６は、図５に対応するノイズキャンセル部のブロック図である。
【００１７】
図１に示したクロックリカバリ回路１は、エッジ検出部２と、ノイズキャンセル部３と、クロック選択部４と、多相クロック生成部５と、遅延調整部６と、を有している。
【００１８】
変化点検出部としてのエッジ検出部２は、ラッチ部２ａと検出部２ｂとを有している。
【００１９】
ラッチ部２ａは、複数のフリップフロップ（以降ＦＦとする）ＦＦ１〜ＦＦｎから構成され、各ＦＦは、多相クロック生成部５が生成した多位相クロックｃｌｋ１〜ｃｌｋｎによって入力データをサンプリングしている。
【００２０】
検出部２ｂは、ＦＦ１〜ＦＦｎによってサンプリングされたデータから入力データの変化点を検出して変化点信号としてのエッジ検出信号ｅｇ１〜ｅｇｎを生成し出力する。
【００２１】
ノイズ除去部としてのノイズキャンセル部３は、図２に示すように、入力選択回路３ａ１〜３ａｎと、排他的論理和演算回路３ｂ１〜３ｂｎと、組み合わせ回路３ｃ１〜３ｃｎと、から構成されている。
【００２２】
パルス幅設定部としての入力選択回路３ａ１〜３ａｎは、後述する排他的論理和演算回路３ｂ１〜３ｂｎに入力する信号を選択する回路である。これは、例えば、出力ｓｇ１を生成する場合、図２では排他的論理和演算回路３ｂ１にはｅｇ２〜ｅｇｎを入力しているが、図示しない外部制御信号などにより入力信号をｅｇ２〜ｅｇ（ｎ−１）のように変更することができる。このようにすることで、ｎ相のクロックで入力データをラッチしてエッジ検出部２の出力ｅｇ１〜ｅｇｎを生成した場合は、排他的論理和演算回路には、最大ｎ−１本が入力されクロック信号の１／ｎ周期以下のノイズを除去する。また、排他的論理和演算回路に入力する信号をｅｇ２〜ｅｇ（ｎ−１）のように減らすことでノイズと見なされるパルス幅を広げることができる。つまり排他的論理和演算回路に入力する信号をｎ−２本に減らせば１／（ｎ−１）周期以下のノイズを除去することができる。すなわち、除去するノイズ成分のパルス幅を任意に設定することができる。
【００２３】
排他的論理和演算回路３ｂ１〜３ｂｎは、入力選択回路３ａ１〜３ａｎにおいて選択された複数の信号の排他的論理和演算を行い組み合わせ回路３ｃ１〜３ｃｎへ出力する。
【００２４】
組み合わせ回路３ｃ１〜３ｃｎは、エッジ検出部２からの入力信号ｅｇ１〜ｅｇｎと、排他的論理和演算回路３ｂ１〜３ｂｎの出力信号ｅｘ１〜ｅｘｎと、多位相クロックｃｌｋ１〜ｃｌｋｎとが入力されてノイズキャンセル部３の出力信号ｓｑ１〜ｓｑｎを生成出力する。
【００２５】
クロック選択部４は、ノイズキャンセル部３から入力された信号に基づいて、多相クロック生成部５において生成された位相をずらした複数のクロック信号（すなわちｃｌｋ１〜ｃｌｋｎ）のうち入力データの変化点と次の変化点との中間（ほぼ真中）に立ち上がりが位置するクロック信号を選択して出力する。
【００２６】
多相クロック生成部５は、図３に示すように、位相比較器５ａと、ＬＰＦ５ｂと、ＶＣＯ５ｃと、分周回路５ｄと、から構成されている。
【００２７】
まず、位相比較器５ａにおいて、基準クロック信号と分周回路５ｄの出力信号Ｂとが位相比較され、これに基づいて進み又は遅れを示す信号がＬＰＦ（ループフィルタ）５ｂを介してＶＣＯ（電圧制御発振器）５ｃに入力される。ＶＣＯ５ｃは出力信号を調整の上で出力し、その出力信号は分周回路５ｄで分周され、信号Ｂとして出力される。
【００２８】
ＶＣＯ５ｃは、図４に示すようにリングオッシレータ５ｃ１を有する。このリングオッシレータ５ｃ１は、信号Ｂの位相を均等にずらした複数の出力信号を多位相のクロック信号（ｃｌｋ１〜ｃｌｋｎ）として出力する。
【００２９】
遅延調整部６は、入力データをエッジ検出部２、ノイズキャンセル部３、クロック選択部４の各回路の遅延に合わせて入力データを遅延させて出力する。
【００３０】
次に、本実施形態のクロックリカバリ回路１の動作を図５のタイミングチャートを参照して説明する。
【００３１】
図５に示すタイミングチャートは、多相クロック生成部５が生成するクロックから４相であった場合、すなわち、ラッチ部２ａのＦＦが４つの場合の動作を示している。また、この場合のノイズキャンセル部３のブロック図を図６に示す。
【００３２】
図５は、入力データ、ラッチ部２ａ内ＦＦ１〜ＦＦ４、検出部２ｂ内部、エッジ検出部２出力信号ｅｇ１〜ｅｇ４、ノイズキャンセル部３内部およびクロック選択部４出力信号SYS_clk0_Newを示している。
【００３３】
図５の場合、入力データのうちＡで囲んだ部分がノイズ成分に相当する波形である。Ａ以外の部分では、変化点と変化点の中間（ほぼ真中）に位置するクロックｃｌｋ３が選択されているが、Ａのようなノイズ成分が含まれると、エッジ検出部２ではこのノイズ成分に反応してエッジ検出信号が生成されてしまう（Ｂで囲んだ部分）。
【００３４】
エッジ検出部２が出力するエッジ検出信号ｅｇ１〜ｅｇ４はノイズキャンセル部３に入力される。なお、本実施形態の場合エッジ検出部２の出力信号ｅｇ１はＨｉレベル、ｅｇ２はＬｏｗレベルで一定となっている。また、図５の場合ノイズキャンセル部３の入力選択回路３ａ１〜３ａ４は入力された信号全てを排他的論理和演算回路３ｂ１〜３ｂ４に出力するように設定されている（例えば、排他的論理和演算回路３ｂ１はｅｇ２〜ｅｇ４が入力される）。排他的論理和演算回路３ｂ１〜３ｂ４の出力信号ｅｘ１〜ｅｘ４の前記Ｂで囲んだ部分に相当するＣで囲んだ部分は図示したように全てＬｏｗレベルになる。これはどのクロック信号にも変更されない（前のクロック信号が保持される）ことを意味する。すなわち、変化点検出部が検出した前記ノイズ成分による変化点信号でクロック選択部においてクロックの選択が行われないようにしている。そして、組み合わせ回路３ｃ１を経て出力された信号は、Ｄで囲んだ部分のようにクロック信号の選択の変更が発生しないために（ｓｇ２〜ｓｇ４がＨｉ固定）、最終的なクロック出力であるSYS_clk0_Newもクロックの切替えが発生しない。したがってノイズ成分に対応したクロック信号が生成されないためにノイズが除去される。
【００３５】
また、図５の場合、入力選択回路３ａ１〜３ａ４の入力は３本であるためにクロック信号の１／４周期以下のパルス幅のノイズ成分を除去することができる。勿論制御信号などにより２本に変更すれば１／３周期以下のパルス幅のノイズ成分を除去することもできる。
【００３６】
本実施形態によれば、基準クロックから多相クロック生成部５で生成された多位相クロックのうち、入力されたシリアルデータの変化点の中間（ほぼ真中）に立ち上がりがあるクロックを選択して出力するクロックリカバリ回路１において、入力データのエッジを検出した後に、所定以下の信号幅のノイズ成分を除去するノイズキャンセル部３を設け、ノイズ成分によるクロックの切替えが起らないようにしてクロック選択部４へ出力しているので、ノイズ成分を除去することができるために、シリアル伝送されるデータにノイズ成分が混入しても、そのノイズ成分の影響を少なくすることができる。
【００３７】
また、ノイズキャンセル部３に入力選択回路３ａ１〜３ａｎを設けたことで、除去するノイズのパルス幅を調節することができ、データ転送に使用するケーブル、ボード等の環境に対して発生するノイズ幅の増減にプログラマブルに対応可能となる。
【００３８】
なお、本発明は上記実施形態に限定されるものではない。即ち、本発明の骨子を逸脱しない範囲で種々変形して実施することができる。
【図面の簡単な説明】
【００３９】
【図１】本発明の一実施形態にかかるクロックリカバリ回路を示すブロック図である。
【図２】ノイズキャンセル部のブロック図である。
【図３】多相クロック生成部のブロック図である。
【図４】リングオッシレータの回路図である。
【図５】図１に示されたクロックリカバリ回路の動作を示すタイミングチャートである。
【図６】図５に対応するノイズキャンセル部のブロック図である。
【図７】従来のクロックリカバリ回路の動作を示すタイミングチャートである。
【符号の説明】
【００４０】
１ クロックリカバリ回路
２ エッジ検出部（変化点検出部）
２ａ ラッチ部
２ｂ 検出部
３ ノイズキャンセル部（ノイズ除去部）
３ａ１〜３ａｎ 入力選択回路（パルス幅設定部）
４ クロック選択部
５ 多相クロック生成部（多位相クロック生成部）
ＦＦ１〜ＦＦｎ フリップフロップ
【特許請求の範囲】
【請求項１】
入力されるシリアルデータの変化点を検出する変化点検出部と、基準クロック信号から位相をずらした複数のクロック信号を生成する多位相クロック生成部と、前記変化点検出部が検出した変化点信号に基づいて前記多位相クロック生成部が生成した複数のクロック信号のうち、前記入力されるシリアルデータの変化点と次の変化点との中間の位置において立ち上がるクロック信号を選択するクロック選択部と、を有したクロックリカバリ回路において、
前記変化点検出部が検出した変化点信号に基づいて前記入力シリアルデータ信号に混入する所定以下のパルス幅を持つノイズ成分を除去するノイズ除去部を有していることを特徴とするクロックリカバリ回路。
【請求項２】
前記ノイズ除去部では、前記ノイズ成分の変化点を検出した変化点信号により前記クロック選択部においてクロックの選択が行われないように排他的論理和演算回路を有することを特徴とする請求項１に記載のクロックリカバリ回路。
【請求項３】
前記ノイズ除去部では、除去する前記ノイズ成分のパルス幅を任意に設定するパルス幅設定部が、設けられていることを特徴とする請求項１または２に記載のクロックリカバリ回路。
【請求項１】
入力されるシリアルデータの変化点を検出する変化点検出部と、基準クロック信号から位相をずらした複数のクロック信号を生成する多位相クロック生成部と、前記変化点検出部が検出した変化点信号に基づいて前記多位相クロック生成部が生成した複数のクロック信号のうち、前記入力されるシリアルデータの変化点と次の変化点との中間の位置において立ち上がるクロック信号を選択するクロック選択部と、を有したクロックリカバリ回路において、
前記変化点検出部が検出した変化点信号に基づいて前記入力シリアルデータ信号に混入する所定以下のパルス幅を持つノイズ成分を除去するノイズ除去部を有していることを特徴とするクロックリカバリ回路。
【請求項２】
前記ノイズ除去部では、前記ノイズ成分の変化点を検出した変化点信号により前記クロック選択部においてクロックの選択が行われないように排他的論理和演算回路を有することを特徴とする請求項１に記載のクロックリカバリ回路。
【請求項３】
前記ノイズ除去部では、除去する前記ノイズ成分のパルス幅を任意に設定するパルス幅設定部が、設けられていることを特徴とする請求項１または２に記載のクロックリカバリ回路。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【公開番号】特開２００８−２３６１７９（Ｐ２００８−２３６１７９Ａ）
【公開日】平成２０年１０月２日（２００８．１０．２）
【国際特許分類】
【出願番号】特願２００７−７０７９０（Ｐ２００７−７０７９０）
【出願日】平成１９年３月１９日（２００７．３．１９）
【出願人】（０００００６７４７）株式会社リコー (37,907)
【Ｆターム（参考）】
【公開日】平成２０年１０月２日（２００８．１０．２）
【国際特許分類】
【出願日】平成１９年３月１９日（２００７．３．１９）
【出願人】（０００００６７４７）株式会社リコー (37,907)
【Ｆターム（参考）】
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