【課題】高いジッタ耐性を有して多相クロックの位相数と消費電力と半導体チップ面積との増大を軽減する。
【解決手段】クロックデータリカバリ回路１のエッジ検出器１０５の複数のエッジ検出回路１０５Ｍの各回路は、第１と第２のエッジ検出回路１０５Ｍ１、２を含む。第１の検出回路１０５Ｍ１は受信データ信号のデータエッジがエッジ検出位相から−１位相よりも進相なことを検出して第１出力信号を生成して、第２の検出回路１０５Ｍ２は受信データ信号のデータエッジがエッジ検出位相から＋１位相よりも遅相なことを検出して第２出力信号を生成する。第１または第２の出力信号に応答して、エッジ検出位相が−１位相分または＋１位相分変更される。受信データ信号のデータエッジの±１位相の範囲内の存在が検出された場合には、次回のエッジ検出位相は現在の状態に維持される。 （もっと読む）

【課題】ディジタル回路で構成されるＡＤＰＬＬにおいて、位相差０近傍における位相差
検出を改善することができる技術を提供する。
【解決手段】基準信号ＶＲＥＦフィードバック信号ＶＤＩＶとの位相及び周波数を比較するＰＦＤと、ＰＦＤの出力をディジタル値に変換するＴＤＣと、ＴＤＣの出力から高周波雑音成分を除去するＤＬＦと、ＤＬＦの出力に基づいて制御されるＤＣＯと、ＤＣＯの出力を分周しフィードバック信号ＶＤＩＶを出力するＤＩＶによりフィードバックループが構成される。フィードバックループのいずれかの箇所にオフセット値が加算され、フィードバック信号ＶＤＩＶの位相が制御され、ロック時にもＴＤＣに０ではない値が入力される。 （もっと読む）

【課題】本発明は、発振器が出力する出力信号の１周期に小数分周の分解能つまり位相の分解能が依存しないＴＤＣを提供することを目的とする。
【解決手段】本発明は、直列に接続され入力端で発振器が出力する出力信号ＣＫＶを入力される複数の遅延素子２１と、複数の遅延素子２１が出力する複数の遅延クロック信号を、ＰＬＬ回路が入力される基準信号ＦＲＥＦのエッジタイミングでそれぞれラッチする複数のラッチ回路２２と、直列接続された複数の遅延素子２１の入力端で入力される出力信号ＣＫＶと、直列接続された複数の遅延素子２１の出力端で出力される出力デジタル信号が、エッジタイミングを等しくするように、複数の遅延素子２１の遅延時間を調整する遅延時間調整回路３２と、を備えることを特徴とするＴＤＣ２である。 （もっと読む）

【課題】本発明は、遅延素子の遅延時間のばらつきを補償するように、デジタルコードを補正する必要のないＴＤＣを提供することを目的とする。
【解決手段】基準信号の周波数に対して所望倍数の周波数を有する出力信号を出力する発振部と、基準信号についての出力信号の整数分周及び小数分周の和並びに当該所望倍数について差分を計算し、発振部に当該差分を０にするように出力信号を出力させる位相比較部と、を備えるＰＬＬ回路において、ＴＤＣ２は、小数分周の初期値を設定し、初期値を計測値として出力するデジタルコード発生器２３と、初期値に基づく位相比較部及び発振部の動作後に、当該差分を０にする方向に、小数分周の分解能を１ステップとして段階的に、小数分周を初期値から最適値へと更新し、最適値を計測値として出力するデジタルコード発生器２３及び加減算器２４と、を備える。 （もっと読む）

【課題】ＯＣＸＯにおいて、水晶振動子及び発振回路の置かれている雰囲気温度を高い精度でコントロールし、出力周波数について高い安定度が得られること。
【解決手段】第１及び第２の水晶振動子１０、２０の発振出力をｆ１、ｆ２とし、基準温度における前記発振出力の発振周波数を夫々ｆ１ｒ、ｆ２ｒとすると、周波数差検出部３により、｛（ｆ２−ｆ１）／ｆ１｝−｛（ｆ２ｒ−ｆ１ｒ）／ｆ１ｒ｝を演算する。この値を３４ビットのディジタル値で表わすことにより温度に対応してディジタル値を得ることができる。従ってこの値を温度検出値として取り扱い、温度設定値との差分をループフィルタ６１に供給し、ここからのディジタル値を直流電圧に変換し、ヒータ５を制御する。更に前記温度検出値に基づいて、ＯＣＸＯの設定周波数を補正し、雰囲気温度が基準温度からずれたことによる周波数の変動分を補償するようにする。 （もっと読む）

【課題】ＯＣＸＯにおいて、水晶振動子及び発振回路の置かれている雰囲気温度を高い精度でコントロールし、出力周波数について高い安定度が得られること。
【解決手段】第１及び第２の水晶振動子１０、２０の発振出力をｆ１、ｆ２とし、基準温度における前記発振出力の発振周波数を夫々ｆ１ｒ、ｆ２ｒとすると、周波数差検出部３により、｛（ｆ２−ｆ１）／ｆ１｝−｛（ｆ２ｒ−ｆ１ｒ）／ｆ１ｒ｝を演算する。この値を３４ビットのディジタル値で表わすことにより温度に対応してディジタル値を得ることができる。従ってこの値を温度検出値として取り扱い、温度設定値との差分をループフィルタ６１に供給し、ここからのディジタル値を直流電圧に変換し、ヒータ５を制御する。 （もっと読む）

【課題】出力クロック信号を生成して出力するまでに要する時間を短縮させる。
【解決手段】半導体装置は、第１のクロック信号のライズエッジ及び第２のクロック信号のライズエッジを合成して第１及び第２のクロック信号のライズエッジの間にライズエッジを有する第３のクロック信号を生成する第１の位相合成回路と、第１のクロック信号のフォールエッジ及び第２のクロック信号のフォールエッジを合成して第１及び第２のクロック信号のフォールエッジの間にフォールエッジを有する第４のクロック信号を生成する第２の位相合成回路と、第３のクロック信号のライズエッジを受けてライズ／フォールエッジの内の一方の位相を、第４のクロック信号のフォールエッジを受けてライズ／フォールエッジの内の他方の位相を其々調整した出力クロック信号を出力する第３の位相合成回路と、を備える。 （もっと読む）

【課題】ジッタが小さく、面積が小さなクロック再生回路を提供する。
【解決手段】このクロック再生回路は、各ＵＧにおける外部データ信号列Ｄｉｎの最初の立ち上がりエッジに応答して論理レベルが反転される信号ＰＤ＿Ｄｉｎと、内部クロック信号ＶＣＯＣＬＫに同期したクロック信号ＰＤ＿Ｃｉｎとを生成するエッジ抽出回路１と、信号ＰＤ＿Ｄｉｎとクロック信号ＰＤ＿Ｃｉｎの位相を比較し、比較結果を示す信号ＵＰ，ＤＮを出力する位相比較器６とを備える。したがって、各ＵＧで１回だけ位相比較を行なうので、データパターンに依存するジッタを抑制できる。 （もっと読む）

【課題】ディジタル処理を用いたＰＬＬにより周波数シンセサイザを構成するにあたって、Ａ／Ｄ変換部を不要とすること。
【解決手段】設定周波数に応じたディジタル値を積分することにより、位相信号となる鋸波を生成する。一方電圧制御発振器から出力される周波数信号を分周回路を介してエッジ検出部に入力し、前記周波数信号の立ち上がりまたは立ち下がりのエッジを検出して当該周波数信号の周波数に応じた矩形波信号を生成する。そしてラッチ回路にて、前記矩形波信号により鋸波の値をラッチし、この値をループフィルタにて積分し、電圧制御発振器の制御電圧とする。 （もっと読む）

【課題】非線形位相比較器を用いたＣＤＲ回路、受信装置、および送受信システムの再生クロックの位相追従精度を向上させる。
【解決手段】ＣＤＲ回路１０６、受信装置１０１、および送受信システム１００は、受信データ１０５および再生クロック１１９が入力される非線形位相比較器の出力に、受信データに対する、再生クロックに対して位相差を有するクロックの遅れまたは進みに応じて重み付けをし、重み付けされた出力に基づいて再生クロックの位相を調整する。 （もっと読む）

【課題】 入力信号間の時間差を加算する時間差加算器を含むシステムオンチップを提供する。
【解決手段】 時間差加算器１００は、第１入力信号ＳＩＮ１、第２入力信号ＳＩＮ２、第３入力信号ＳＩＮ３、及び第４入力信号ＳＩＮ４に応答して第１出力信号ＳＯＵＴ１及び第２出力信号ＳＯＵＴ２を生成する。時間差加算器１００は、第１入力信号ＳＩＮ１と第２入力信号ＳＩＮ２との間の第１時間差ＴＤ１、及び、第３入力信号ＳＩＮ３と第４入力信号ＳＩＮ４との間の第２時間差ＴＤ２を加算することによって、第１時間差ＴＤ１と第２時間差ＴＤ２との和に相応する時間差（ＴＤ１＋ＴＤ２）を有する第１出力信号ＳＯＵＴ１及び第２出力信号ＳＯＵＴ２を出力する。これにより、低い電源電圧環境において、時間ドメインで信号処理を遂行することができ、性能を向上させることができる。 （もっと読む）

【課題】ＤＬＬ回路の調整を素早く完了する。
【解決手段】第１のクロック信号（図２のＣＬＫＩＮ）を遅延させて第２のクロック信号（図２のＬＣＬＫ）を生成する遅延部（図２の３３、３４が相当する）と、第１のクロック信号と、第２のクロック信号をさらに遅延した信号（図２のＲＣＬＫ）との位相を比較する位相比較回路（図２の３６）と、遅延部の遅延量を決定するカウント値を遅延部に出力すると共に、位相比較回路の位相比較結果に応じてアップダウンするカウンタ回路（図２の３７）と、初期設定動作時において、第１のクロック信号の周期を検知し、検知した周期に応じたカウント値の初期値をカウンタ回路に対して出力する初期遅延量制御回路（図２の３０）と、を備える。 （もっと読む）

【課題】従来技術に比較して回路構成が簡単であってサイズが小さく、しかも高精度で位相補正することができるクロック生成回路を提供する。
【解決手段】基準クロックを、互いに縦続接続された複数の遅延素子により所定の遅延幅で遅延して所定の駆動クロックを発生し、上記複数の遅延素子の初段と最終段からの各駆動クロックを位相比較し、当該位相比較結果に基づいて上記複数の遅延素子の遅延量を制御することにより、上記位相比較結果の位相差が小さくなるように制御するＤＬＬ回路を備えたクロック生成回路であって、上記複数の遅延素子の初段からの駆動クロックのタイミングで、上記最終段からの駆動クロックのレベルを検出して、上記検出レベルを含む判断結果に基づいて、上記位相差が小さくなるように上記複数の遅延素子の遅延量を制御する位相オフセット手段を備えた。 （もっと読む）

【課題】回路規模が小さく、また設計が容易な構成にて、高精度なクロックを生成するＤＬＬ回路を実現する。
【解決手段】ＤＬＬ回路は、外部から入力される動作クロックｃｌｋｓと前記動作クロックと周波数が異なるもしくは等しい入力クロックと所望の周波数を表す設定値ｋから前記動作クロック周波数の前記設定値ｋ分の一の周波数を有する生成クロックｃｌｋｃを生成するクロック生成部１００と、前記生成クロックｃｌｋｃと外部から入力される参照クロックｃｌｋｒの位相差を比較し、その位相差を出力する位相比較部２００と、前記位相比較部２００の出力である位相差から、前記位相差を“０”とするように前記設定値ｋへ補正をする補正値を生成し、前記設定値ｋへ補正値を加算する補正部３００とを備える。 （もっと読む）

【課題】 消費電力を抑えた受信回路を提供する。
【解決手段】 本発明では、差動信号を差動増幅させる際に、差動入力によって発生する電流を対となる差動出力により遮断することで差動信号をラッチする回路を提供する。該ラッチ回路の適用により、受信信号の差動信号電圧差が小さい場合でも伝送データを受信できる為、増幅用アンプの削減が可能となり、受信装置の消費電力の低減を図ることができる。 （もっと読む）

【課題】小型で、省電力で、かつパルスベースの超高速シリアル転送にも用いることのできるデジタルクロックリカバリ回路（ＣＤＲ）を実現することを目的とする。
【解決手段】デジタルロックループ（ＤＬＬ）、エッジ検出器、デジタルコンパレータ等を用いて、データ信号にＤＬＬクロック信号をロックさせ、全ての回路要素をデジタル回路で構成し、クロックデータリカバリ（ＣＤＲ）を実現する。 （もっと読む）

【課題】単一の伝送路で、高速なシリアルデータを伝送可能な伝送技術を提供する。
【解決手段】受信回路１００は、ｐビットに２×ｑ回（ｐ、ｑは実数）の割合で第１レベルから第２レベルへの遷移が生ずるように生成されたシリアルデータＤＳ_ＯＵＴを受ける。ＶＣＯ６０は、入力された制御電圧Ｖｃｎｔ２に応じた周波数を有するサンプリングクロック信号ＣＬＫ４を発生する。第１分周器２２は、サンプリングクロック信号ＣＬＫ４を分周比Ｍで分周する。第２分周器２４は、受信したシリアルデータに応じたクロック信号ＣＬＫ_ＩＮを分周比Ｎで分周する。周波数比較器２０は、第１分周器２２の出力信号と第２分周器２４の出力信号の位相差に応じた位相周波数差信号ＰＦＤを発生する。制御電圧生成回路４２は、位相周波数差信号ＰＦＤに応じて、チャージポンプ回路４０の周波数を調節するための制御電圧Ｖｃｎｔ２を生成する。 （もっと読む）

【課題】周波数シンセサイザにおいて、ループ帯域内位相ノイズの低減を小面積かつ低電流の構成で実現する。
【解決手段】周波数シンセサイザは、発振器１と、発振器１出力の分周信号ＣＫＶと参照信号Ｆｒｅｆとの正規化された位相差を検出するＴＤＣ回路７とを備え、ＴＤＣ回路７によって検出された正規化された位相差に基づいて発振器１の周波数を制御する。ＴＤＣ回路７は、第２の発振器７１１と、第２の発振器７１１の出力信号ＯＳＣ２の周期数をカウントするカウンタ７１２とを備え、カウンタ７１２の出力から、分周信号ＣＫＶの周期に相当するカウンタ値と、分周信号ＣＫＶと参照信号Ｆｒｅｆとの位相差に相当するカウンタ値とを得て、これらのカウンタ値に基づいて、正規化された位相差を算出する。 （もっと読む）

【課題】ＰＷＭコントローラチップのサイズ、コスト及び製造上の複雑を減らす。
【解決手段】位相ロックループ（ＰＬＬ）を用いた電子部品に電力を供給するためのパルス幅変調（ＰＷＭ）コントローラが、提供される。ＰＷＭコントローラは、基準信号を受信する入力ノードと、位相ロックループ（ＰＬＬ）とを備えている。このＰＬＬは、位相信号を受信し且つ前記誤り訂正信号に関係する周波数を有する発振器信号を生成する発振器と、前記発振器に結合され、前記基準信号を受信し、且つ前記基準信号と、フィードバック信号との間の位相差に基づいて前記位相信号を生成させる位相周波数検出器（ＰＦＤ）と、前記ＰＦＤに結合され、周期的にＰＦＤが前記位相信号を生成することができるようにする抑制回路と、前記ＰＦＤに結合され、前記位相信号が同時に活性である時間の長さを制限するように動作可能なフィードフォワード回路とを備えている。 （もっと読む）

【課題】位相雑音特性の劣化を回避し消費電力を低減するデジタルＰＬＬ周波数シンセサイザを提供する。
【解決手段】デジタルＰＬＬ周波数シンセサイザ１０１において、ロック検出後に第１の発振信号位相情報から、前回の発振信号位相情報と位相差εとから推定部２０にて推定した第２の発振信号位相情報に切り替えることにより、通常状態（ロック状態）において誤差を持つ危険を抱えた第１の発振信号位相情報を使用せず、また、従来のリクロックのための高速動作するラッチ回路も不要とする。これにより、位相雑音特性の劣化を回避しつつ、従来に比べて消費電力を低減する。 （もっと読む）