周波数シンセサイザおよび時間デジタル変換器
【課題】周波数シンセサイザにおいて、ループ帯域内位相ノイズの低減を小面積かつ低電流の構成で実現する。
【解決手段】周波数シンセサイザは、発振器１と、発振器１出力の分周信号ＣＫＶと参照信号Ｆｒｅｆとの正規化された位相差を検出するＴＤＣ回路７とを備え、ＴＤＣ回路７によって検出された正規化された位相差に基づいて発振器１の周波数を制御する。ＴＤＣ回路７は、第２の発振器７１１と、第２の発振器７１１の出力信号ＯＳＣ２の周期数をカウントするカウンタ７１２とを備え、カウンタ７１２の出力から、分周信号ＣＫＶの周期に相当するカウンタ値と、分周信号ＣＫＶと参照信号Ｆｒｅｆとの位相差に相当するカウンタ値とを得て、これらのカウンタ値に基づいて、正規化された位相差を算出する。
【解決手段】周波数シンセサイザは、発振器１と、発振器１出力の分周信号ＣＫＶと参照信号Ｆｒｅｆとの正規化された位相差を検出するＴＤＣ回路７とを備え、ＴＤＣ回路７によって検出された正規化された位相差に基づいて発振器１の周波数を制御する。ＴＤＣ回路７は、第２の発振器７１１と、第２の発振器７１１の出力信号ＯＳＣ２の周期数をカウントするカウンタ７１２とを備え、カウンタ７１２の出力から、分周信号ＣＫＶの周期に相当するカウンタ値と、分周信号ＣＫＶと参照信号Ｆｒｅｆとの位相差に相当するカウンタ値とを得て、これらのカウンタ値に基づいて、正規化された位相差を算出する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、時間デジタル変換器（ＴＤＣ：Time-to-Digital Converter）を含むＰＬＬ回路を用いた周波数シンセサイザに関する。
【背景技術】
【０００２】
半導体の微細化、高速化に伴い、位相比較をアナログ的な時間差ではなく、デジタル値によって制御するＰＬＬ回路を用いた周波数シンセサイザが検討されている（例えば、特許文献１〜３を参照。）。
【０００３】
例えば、特許文献１，２に開示された周波数シンセサイザは、位相差検出の分解能を向上させるために、基準周波数信号と発振周波数信号との微小な位相差をデジタル値に変換する時間デジタル変換器を備えている。
【０００４】
図２７は特許文献１，２に開示された時間デジタル変換器の構成を示す。図２７に示す時間デジタル変換器は、基準周波数信号Ｆｒｅｆと発振周波数信号ＣＫＶとの位相差を正規化された位相差εとして出力する。正規化された位相差εとは、信号ＦＲＥＦと信号ＣＫＶとの位相差が信号ＣＫＶの周期に対して占める割合を表したものである。２０１は遅延素子、２０２はラッチレジスタ、２０３はエッジ検出器である。エッジ検出器２０３は位相差に関するデジタル値２０４，２０５を出力する。
【０００５】
図２８は正規化された位相差εの算出方法を説明するための図である。図２８に示すように、基準周波数信号Ｆｒｅｆと発振周波数信号ＣＫＶとに位相差がある状態は、信号Ｆｒｅｆの立ち上がりエッジが信号ＣＫＶのＨｉｇｈ期間にある場合（ａ：Positive Phase Error）と、信号Ｆｒｅｆの立ち上がりエッジが信号ＣＫＶのＬｏｗ期間にある場合（ｂ：Negative Phase Error）との２通りに分けられる。位相差の算出には、信号ＦＲＥＦの立ち上がりエッジから信号ＣＫＶの立ち上がりエッジまでの時間である立ち上がりエッジ遅れ時間Δtrと、信号ＦＲＥＦの立ち上がりエッジから信号ＣＫＶの立ち下がりエッジまでの時間である立ち下がりエッジ遅れ時間Δtfとが用いられる。時間Δtr，Δtfは、図２７の時間デジタル変換器によって求められ、遅延素子２０１の１段あたりの遅延時間Δtで量子化される。
【０００６】
図２８（ａ）に示すPositive Phase Errorの場合は、
ε＝Δtr／２（Δtf−Δtr）
と表される。一方、図２８（ｂ）に示すNegative Phase Errorの場合は、
ε＝Δtr／２（Δtr−Δtf）
と表される。このようにして、正規化された位相差ε、すなわち、信号ＦＲＥＦと信号ＣＫＶとの位相差が信号ＣＫＶの周期に対して占める割合を算出することができる。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】米国特許第６４２９６９３号公報
【特許文献２】特開２００２−７６８８６号公報
【特許文献３】米国特許第６３２６８５１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
上述したように、正規化された位相差εは、量子化された時間Δtr，Δtfを基にして算出される。この場合、位相差εの値の精度、すなわち時間デジタル変換器の解像度ΔｔTDCは、遅延素子１段あたりの遅延に依存し、遅延素子１段あたりの遅延が小さいほど、時間デジタル変換器の解像度ΔｔTDCは小さくなり、位相差εの算出精度が向上する。
【０００９】
また、解像度ΔｔTDCは、下式にように、時間デジタル変換器における量子化ノイズＬを決定する。そしてこの量子化ノイズＬが、周波数シンセサイザにおいて、ループゲイン調整手段により決定される周波数帯域内の低周波の位相ノイズ、すなわち、ループ帯域内位相ノイズを決定している。
【数１】
【００１０】
近年、無線通信機器などの高性能化により、周波数シンセサイザの低雑音化が課題となってきている。上述したような時間デジタル変換器を用いた周波数シンセサイザにおいて、ループ帯域内位相ノイズを削減するためには、解像度ΔｔTDCを小さくする必要がある。そのためには、遅延素子１段当たりの遅延はなるべく小さい方が好ましい。
【００１１】
一方で、信号ＦＲＥＦと信号ＣＫＶとがどのような位相関係にあっても位相差εを算出できるようにするためには、例えば、
（ＣＫＶの周期）×１．５≦（遅延素子１段当たりの遅延）×（遅延素子の段数）
という条件を満たさなければならない。したがって、遅延素子１段当たりの遅延が小さくなればなるほど、遅延素子の段数がより多く必要になる。遅延素子の段数の増大は、回路の消費電流や面積の増大を招くことになり、好ましくない。
【００１２】
本発明は、以上のような問題点を解消するためになされたものであり、ループ帯域内位相ノイズの低減を小面積かつ低電流の構成で実現可能な周波数シンセサイザを提供することを目的とする。
【課題を解決するための手段】
【００１３】
本発明の第１態様では、周波数シンセサイザは、第１の発振器と、前記第１の発振器の出力信号またはその分周信号である対象信号と、参照信号との、正規化された位相差を検出するＴＤＣ回路とを備え、前記ＴＤＣ回路によって検出された正規化された位相差に基づいて、前記第１の発振器の発振周波数を制御するものであり、前記ＴＤＣ回路は、第２の発振器と、前記第２の発振器の出力信号の周期数をカウントするカウンタとを備え、前記カウンタの出力から、前記対象信号の周期に相当するカウンタ値と、前記対象信号と前記参照信号との位相差に相当するカウンタ値とを得て、これらのカウンタ値に基づいて、前記正規化された位相差を算出する。
【００１４】
この態様によると、位相差検出を行うＴＤＣ回路が、第２の発振器と、この第２の発振器の出力信号の周期数をカウントするカウンタとを備えている。そして、このカウンタの出力から、対象信号の周期に相当するカウンタ値と、対象信号と参照信号との位相差に相当するカウンタ値とが得られ、これらのカウンタ値に基づいて、正規化された位相差が算出される。すなわち、位相差検出の手法が従来構成と異なっており、位相差解像度を小さくする場合において、従来構成のように、遅延素子の段数を増大させる必要がない。したがって、小面積かつ低電流であり、ループ帯域内位相ノイズの低減を実現可能な周波数シンセサイザを実現することができる。
【００１５】
本発明の第２態様では、周波数シンセサイザは、発振器と、前記発振器の出力信号を分周する分周器と、前記分周器の出力である対象信号と、参照信号との、正規化された位相差を検出するＴＤＣ回路とを備え、前記ＴＤＣ回路によって検出された正規化された位相差に基づいて、前記発振器の発振周波数を制御するものであり、前記ＴＤＣ回路は、前記発振器の出力信号の周期数をカウントするカウンタを備え、前記カウンタの出力から、前記対象信号の周期に相当するカウンタ値と、前記対象信号と前記参照信号との位相差に相当するカウンタ値とを得て、これらのカウンタ値に基づいて、前記正規化された位相差を算出する。
【００１６】
この態様によると、位相差検出を行うＴＤＣ回路が、発振器の出力信号の周期数をカウントするカウンタを備えている。そして、このカウンタの出力から、対象信号の周期に相当するカウンタ値と、対象信号と参照信号との位相差に相当するカウンタ値とが得られ、これらのカウンタ値に基づいて、正規化された位相差が算出される。すなわち、位相差検出の手法が従来構成と異なっており、位相差解像度を小さくする場合において、従来構成のように、遅延素子の段数を増大させる必要がない。したがって、小面積かつ低電流であり、ループ帯域内位相ノイズの低減を実現可能な周波数シンセサイザを実現することができる。
【発明の効果】
【００１７】
本発明によると、周波数シンセサイザとして、ループ帯域内ノイズ特性の改善を小面積かつ低電流で実現できる構成を実現することができる。
【図面の簡単な説明】
【００１８】
【図１】第１の実施形態に係る周波数シンセサイザの回路構成を示す図である。
【図２】図１におけるＴＤＣ回路が有する発振器の構成例である。
【図３】図１におけるＴＤＣ回路が有するイネーブル生成部の構成例である。
【図４】図１におけるＴＤＣ回路が有するカウンタの構成例である。
【図５】図１におけるＴＤＣ回路が有するコースＴＤＣ部の動作を示す動作波形図である。
【図６】図１におけるＴＤＣ回路が有するファインＴＤＣ部の主要部の詳細な回路構成例である。
【図７】図６のファインＴＤＣ部の動作を示す動作波形図である。
【図８】第１の実施形態の他の構成例に係る周波数シンセサイザの回路構成を示す図である。
【図９】図８におけるＴＤＣ回路が有するファインＴＤＣ部の主要部の詳細な回路構成例である。
【図１０】図９のファインＴＤＣ部の動作を示す動作波形図である。
【図１１】第１の実施形態の他の構成例に係る周波数シンセサイザの回路構成を示す図である。
【図１２】図１１におけるＴＤＣ回路が有するファインＴＤＣ部の主要部の詳細な回路構成例である。
【図１３】図１２のファインＴＤＣ部の動作を示す動作波形図である。
【図１４】第１の実施形態の変形例に係る周波数シンセサイザの回路構成を示す図である。
【図１５】第２の実施形態に係る周波数シンセサイザの回路構成を示す図である。
【図１６】図１５におけるＴＤＣ回路が有するファインＴＤＣ部の主要部の詳細な回路構成例である。
【図１７】図１６のファインＴＤＣ部の動作を示す動作波形図である。
【図１８】第２の実施形態の他の構成例に係る周波数シンセサイザの回路構成を示す図である。
【図１９】図１８におけるＴＤＣ回路が有するファインＴＤＣ部の主要部の詳細な回路構成例である。
【図２０】図１８のファインＴＤＣ部の動作を示す動作波形図である。
【図２１】第２の実施形態に係る周波数シンセサイザの回路構成の変形例である。
【図２２】差動出力を持つ発振器を用いた構成の動作を示す動作波形図である。
【図２３】第３の実施形態に係る周波数シンセサイザの回路構成を示す図である。
【図２４】図２３におけるＴＤＣ回路が有するファインＴＤＣ部の主要部の詳細な回路構成例である。
【図２５】図２４のファインＴＤＣ部の動作を示す動作波形図である。
【図２６】第３の実施形態の他の構成例に係る周波数シンセサイザの回路構成を示す図である。
【図２７】従来の時間デジタル変換器の構成例である。
【図２８】従来の時間デジタル変換器の動作説明図である。
【発明を実施するための形態】
【００１９】
（第１の実施形態）
図１は第１の実施形態に係る周波数シンセサイザの回路構成を示す図である。図１に示すように、本実施形態に係る周波数シンセサイザは、発振器１と、発振器１の出力信号ＯＳＣ１を分周する分周器２と、参照信号Ｆｒｅｆ一周期あたりの分周器２の出力ＣＫＶをカウントする積算器３と、分周器２の出力ＣＫＶと参照信号Ｆｒｅｆとの位相差を検出するＴＤＣ回路(時間デジタル変換器：Time-to-Digital Converter)７と、比較基準信号を生成する基準信号生成部４と、比較基準信号と積算器３およびＴＤＣ回路７の出力からなる比較信号とを比較する位相・周波数比較部５と、位相・周波数比較部５の出力に従って発振器１の発振周波数を制御するループゲイン調整部６とを備えている。すなわち、時間デジタル変換器を含むＰＬＬ回路を用いた周波数シンセサイザが実現されている。
【００２０】
発振器１はインダクタおよびキャパシタを有している。発振器１の出力信号ＯＳＣ１は分周器２によって分周され、この分周信号ＣＫＶがＴＤＣ回路７による位相差検出の対象信号となる。なお、発振器１の出力信号ＯＳＣ１を位相差検出の対象信号としてもかまわない。積算器３は分周信号ＣＫＶを入力とし、参照信号Ｆｒｅｆ一周期あたりの分周信号ＣＫＶの周期数をカウントする。またＴＤＣ回路７は分周信号ＣＫＶを入力とし、分周信号ＣＫＶと参照信号Ｆｒｅｆとの、正規化された位相差を検出する。ここで、正規化された位相差とは、信号ＦＲＥＦと信号ＣＫＶとの位相差が信号ＣＫＶの周期に対して占める割合を指す。積算器３の出力が比較信号の整数部となり、ＴＤＣ回路７の出力が比較信号の分数部となる。
【００２１】
一方、基準信号生成部４は、周波数選局データまたは変調データを入力とし、この入力データを分周または積分することによって、参照信号Ｆｒｅｆと同期した比較基準信号を出力する。位相・周波数比較部５は、基準信号生成部４の出力と、積算器３の出力を整数部、ＴＤＣ回路７の出力を分数部として合成された比較信号とを比較し、その比較結果をループゲイン調整部６に出力する。ループゲイン調整部６は、入力した比較結果を適切なループゲインの信号に変換し、発振器１の周波数を制御する。このような一連の動作によって、周波数シンセサイザを所望の周波数にロックさせることができる。
【００２２】
次に、本実施形態におけるＴＤＣ回路７の構成について説明する。ＴＤＣ回路７は、粗い位相差検出を行うコースＴＤＣ部７１と、より細かな位相差検出を行うファインＴＤＣ部７２とを備えている。ここではまず、コースＴＤＣ部７１を中心に説明を行う。ファインＴＤＣ部７２については後述する。なお、適用製品等によっては、コースＴＤＣ部７１およびファインＴＤＣ部７２のいずれか一方のみを設けるようにしてもかまわない。
【００２３】
＜コースＴＤＣ部＞
ＴＤＣ回路７において、コースＴＤＣ部７１は、第１の発振器としての発振器１とは別の第２の発振器としての発振器７１１と、発振器７１１の出力信号ＯＳＣ２の周期数をカウントするカウンタ７１２と、発振器７１１およびカウンタ７１２のイネーブル信号ＥＮを生成するイネーブル生成部７１３と、カウンタ７１２の出力をデータ入力として受けるとともに分周信号ＣＫＶをクロック入力として受けるラッチ回路７１４と、分周信号ＣＫＶの入力の有無を切り替えるためのスイッチ回路７１５とを有している。ラッチ回路７１４は、カウンタ７１２の出力を分周信号ＣＫＶのタイミングでラッチする。スイッチ回路７１５もイネーブル信号ＥＮによって制御される。
【００２４】
図２は発振器７１１の回路構成例である。図２（ａ）はインバータを奇数段（図では３段）リング状に接続したいわゆるリング発振器形式の回路である。図２（ａ）の回路では、各インバータに供給される電圧または電流をイネーブル信号ＥＮによってオンオフさせることにより、発振動作のオンオフを制御している。また図２（ｂ）に示すように、第１段をＮＡＮＤ回路にしてイネーブル信号ＥＮを接続することにより、発振動作のオンオフを制御する構成としてもよい。なお、発振器７１１の回路構成はここに示したものに限られるものではない。
【００２５】
図３はイネーブル生成部７１３の回路構成例である。図３の回路構成では、イネーブル信号ＥＮは、参照信号Ｆｒｅｆの立ち上がりで“Ｈ”になり、分周信号ＣＫＶの立ち上がりを２回カウントしてから遅延αの後に“Ｌ”になる。すなわち、動作期間が、（参照信号Ｆｒｅｆと分周信号ＣＫＶとの位相差＋分周信号ＣＫＶの１周期＋α）に相当する期間に設定される。なお、イネーブル生成部７１３の回路構成はここに示したものに限られるものではない。
【００２６】
図４はカウンタ７１２の回路構成例である。図４（ａ）の構成では、発振器７１１の出力信号ＯＳＣ２がクロック入力になっており、信号ＯＳＣ２の立ち上がり毎に出力Ｑ０〜Ｑ５がカウントアップされる。すなわち、［Ｑ５：Ｑ０］がバイナリーのカウント値になる。例えば１１番目の立ち上がりでは［Ｑ５：Ｑ０］＝［００１０１１］となり、６３番目の立ち上がりでは最大値［Ｑ５：Ｑ０］＝［１１１１１１］となる。このように、ｎ段のＦＦを設けることによって、（２ｎ−１）までのカウントが可能であり、ＦＦの段数を１つ増やすことによってカウント可能な最大値が倍増する。よって、少ない段数のＦＦによって発振器７１１の出力信号ＯＳＣ２のカウントを行うことができる。また、図４（ｂ）の構成では、コースＴＤＣ部７１とファインＴＤＣ部７２との動作タイミングを合わせるために、クロック入力に遅延素子１０１（遅延Δt0）が挿入されている。
【００２７】
図５（ａ）はコースＴＤＣ部７１の動作の一例を示す動作波形図である。イネーブル信号ＥＮがアクティブ（ここでは“Ｈ”）の間、発振器７１１は発振動作を行い、カウンタ７１２が発振器７１１の出力信号ＯＳＣ２の周期数をカウントする。また、スイッチ回路７１５はイネーブル信号ＥＮがアクティブの間、分周信号ＣＫＶをラッチ回路７１４に伝達する。ラッチ回路７１４は、分周信号ＣＫＶをクロック入力としてカウンタ７１２のカウンタ値をラッチする。
【００２８】
図５（ａ）に示すように、参照信号Ｆｒｅｆの立ち上がりとともにイネーブル信号ＥＮがアクティブになり、発振器７１１およびカウンタ７１２は動作を開始する。ラッチ回路７１４は、分周信号ＣＫＶの最初の立ち上がり時ＴCKAにおけるカウンタ値ＱCKAと、次の立ち上がり時ＴCKBにおけるカウンタ値ＱCKBとをラッチし、これらを算出回路７５に出力する。
【００２９】
算出回路７５は、カウント値ＱCKA，ＱCKBから、分周信号ＣＫＶの周期に相当するカウンタ値と、分周信号ＣＫＶと参照信号Ｆｒｅｆとの位相差に相当するカウンタ値とを求める。すなわち、分周信号ＣＫＶの周期は、
ΔＱCKV＝ＱCKB−ＱCKA
で量子化され、分周信号ＣＫＶと参照信号Ｆｒｅｆとの位相差は、
ΔＱdif＝ＱCKA−１
で量子化される。これにより、正規化された位相差すなわち分数位相差出力εは、
ε＝ΔＱdif／ΔＱCKV＝（ＱCKA−１）／（ＱCKB−ＱCKA）
の演算により算出できる。図５（ａ）の例では、
ＱCKA＝５，ＱCKB＝１５
であり、
ΔＱCKV＝ＱCKB−ＱCKA＝１５−５＝１０
ΔＱdif＝ＱCKA−１＝５−１＝４
∴ε＝ΔＱdif／ΔＱCKV＝４／１０＝０．４
となる。
【００３０】
ここで、イネーブル信号ＥＮによって、発振器７１１の動作期間を位相差の算出に必要な期間だけに設定できるので、消費電流を小さく抑えることが可能になる。
【００３１】
また、図５（ｂ）に示すように、分周信号ＣＫＶの周期を、半周期の測定値を２倍にすることによって求めてもよい。この場合、ラッチ回路７１４は、分周信号ＣＫＶの最初の立ち上がり時ＴCKAにおけるカウンタ値ＱCKAと、最初の立ち下がり時ＴCKBにおけるカウンタ値ＱCKBとをラッチし、これらを算出回路７５に出力する。分周信号ＣＫＶの周期は、
ΔＱCKV＝（ＱCKB−ＱCKA）＊２
で量子化され、正規化された位相差すなわち分数位相差出力εは、
ε＝ΔＱdif／ΔＱCKV＝（ＱCKA−１）／（（ＱCKB−ＱCKA）＊２）
の演算により算出できる。図５（ｂ）の例では、
ＱCKA＝５，ＱCKB＝１０
であり、
ΔＱCKV＝（ＱCKB−ＱCKA）＊２＝（１０−５）＊２＝１０
ΔＱdif＝ＱCKA−１＝５−１＝４
∴ε＝ΔＱdif／ΔＱCKV＝４／１０＝０．４
となる。
【００３２】
この場合、発振器７１１の動作期間を、（参照信号Ｆｒｅｆと分周信号ＣＫＶとの位相差＋分周信号ＣＫＶの半周期＋α）に相当する期間に設定すればよい。すなわち、図５（ａ）の例よりも、発振器７１１の動作期間をさらに短縮することができるので、消費電流をさらに小さく抑えることが可能になる。
【００３３】
＜ファインＴＤＣ部＞
上述したコースＴＤＣ部７１に加えて、ファインＴＤＣ部７２を備えることによって、位相差検出の解像度をさらに向上させることができる。ここでのファインＴＤＣ部７２は、発振器７１１の出力信号ＯＳＣ２と、分周信号ＣＫＶとを入力とし、分周信号ＣＫＶのエッジ位置を示すビット列を生成出力する。
【００３４】
図１において、ファインＴＤＣ部７２は、第１の入力に対して並列に設けられた複数の遅延回路Ａ１１０〜１１３と、各遅延回路Ａ１１０〜１１３の後段にそれぞれ設けられた遅延回路Ｂ１２０〜１２３と、遅延回路Ａ１１０〜１１３および遅延回路Ｂ１２０〜１２３の遅延量を制御する遅延制御回路７２３と、各遅延回路Ｂ１２０〜１２３の出力をデータ入力として受けるとともに、第２の入力をクロック入力として受けるラッチ回路７２４とを備えている。第１の入力には発振器７１１の出力信号ＯＳＣ２が与えられ、第２の入力にはスイッチ回路７１５経由で分周信号ＣＫＶが与えられる。
【００３５】
遅延回路Ａ１１０〜１１３はそれぞれ互いに異なる遅延時間Δt0〜Δt3を持っており、遅延時間Δt0〜Δt3は所定の差Δtbをもって異なっている。すなわち、
Δt1−Δt0＝Δt2−Δt1＝Δt3−Δt2＝Δtb
である。また、遅延回路Ｂ１２０〜１２３は、所定の遅延時間Δtaを有する遅延素子が複数個（Ｎ個）直列に接続されたものである。
【００３６】
図６はファインＴＤＣ部７２の主要部の詳細な回路構成例である。図６の構成では、遅延回路Ｂ１２０〜１２３はそれぞれ、遅延時間Δtaの遅延素子１２ａが５個直列に接続されている。ラッチ回路７２４は、各遅延回路Ｂ１２０〜１２３から、各遅延素子１２ａの入力信号をデータ入力として受ける。すなわち、データ入力として、遅延回路Ｂ１２０から時間差Δtaを持つ信号Ｘ００〜Ｘ４０を受け、同様に、遅延回路Ｂ１２１から時間差Δtaを持つ信号Ｘ０１〜Ｘ４１を受け、遅延回路Ｂ１２２から時間差Δtaを持つ信号Ｘ０２〜Ｘ４２を受け、遅延回路Ｂ１２３から時間差Δtaを持つ信号Ｘ０３〜Ｘ４３を受ける。
【００３７】
ここで、遅延Δtaが小さいほど位相差検出の解像度を高めることができるが、遅延Δtaの短縮にはデバイス特性上の限界がある。そこで、遅延回路Ｂ１２０〜１２３の前段に遅延時間が差Δtbを持って異なっている遅延回路Ａ１１０〜１１３を配置することによって、各遅延回路Ｂ１２０〜１２３から出力される信号Ｘ００〜Ｘ４０，Ｘ０１〜Ｘ４１，Ｘ０２〜Ｘ４２，Ｘ０３〜Ｘ４３に時間差Δtbを持たせている。これにより、遅延素子１２ａの遅延Δtaより小さい解像度Δtbを得ることができる。
【００３８】
また、ファインＴＤＣ部７２と分周信号ＣＫＶとのタイミングを合わせるために、ラッチ回路７２４のクロック入力に、遅延Δt0の遅延素子１０２を挿入している。このとき、コースＴＤＣ部７１のラッチ回路７１４のクロック入力にも、同様に遅延Δt0の遅延素子が挿入されている。また、コースＴＤＣ部７１とファインＴＤＣ部７２とのタイミングを合わせるために、図４（ｂ）に示すように、カウンタ７１２のクロック入力に遅延Δt0の遅延素子１０１が挿入されている。
【００３９】
図７はファインＴＤＣ部７２の動作例を示す動作波形図である。なお、図７では、動作を分かりやすくするために、発振器７１１の出力信号ＯＳＣ２の周期を大きく記載している。また、ラッチ回路７２４のデータ入力には、遅延回路Ｂ１２０，１２１，１２２，１２３からそれぞれ、４個ずつの信号Ｘ００〜Ｘ３０，Ｘ０１〜Ｘ３１，Ｘ０２〜Ｘ３２，Ｘ０３〜Ｘ３３が与えられるものとする。
【００４０】
図７に示すように、参照信号Ｆｒｅｆの立ち上がりとともに発振器７１１およびカウンタ７１２は動作を開始する。ラッチ回路７２４は、分周信号ＣＫＶ（ただしΔt0遅延したもの）の最初の立ち上がり時ＴCKAおよび次の立ち上がり時ＴCKBにおいて、信号Ｘ００〜Ｘ３０，Ｘ０１〜Ｘ３１，Ｘ０２〜Ｘ３２，Ｘ０３〜Ｘ３３をラッチする。例えばＴCKAでは、信号Ｘ００〜Ｘ３０は“１０００”、信号Ｘ０１〜Ｘ３１は“１００１”、信号Ｘ０２〜Ｘ３２は“０００１”、信号Ｘ０３〜Ｘ３３は“０００１”である。これらを信号の時間順に並べて組み合わせると“１１１０ ００００ ００００ ００１１”（デコード値ＱA**）となり、このビット列の０と１の切り替わり位置からＴCKAのタイミングをサンプリングできる。すなわち、分周信号ＣＫＶの立ち上がりエッジ位置ＴCKAを示すビット列が得られる。
【００４１】
図７の例では、カウンタ７１２のＣＫ入力と遅延回路Ｂ１２０の出力の遅延をそれぞれΔt0に合わせているので、ＴCKAにおいて分周信号ＣＫＶと信号ＯＳＣ２との位相差の剰余値が全くない場合、サンプリング値は“...０００１”となる。したがって、上述した“...００１１”の場合、下位ビットから数えて最初に０に切り替わるまでのビット数が２なので、余剰値ΔＱ2Aは、
ΔＱ2A＝２−１＝１
となる。
【００４２】
同様に、ＴCKBではビット列“００００ ００１１ １１１１ １１１１”（デコード値ＱB**）が得られる。したがって、余剰値ΔＱ2Bは、下位ビットから数えて最初に０に切り替わるまでのビット数が１０なので、
ΔＱ2B＝１０−１＝９
となる。
【００４３】
このようにして算出回路７５は、デコード値ＱA**から、ＴCKAにおける分周信号ＣＫＶと信号ＯＳＣ２との位相差の剰余値ΔＱ2Aを算出し、デコード値ＱB**から、ＴCKBにおける分周信号ＣＫＶと信号ＯＳＣ２との位相差の剰余値ΔＱ2Bを算出する。そして、分周信号ＣＫＶの周期は、
ΔＱCKV＝（ＱCKB−ＱCKA）＋（ΔＱ2B−ΔＱ2A）／ΔＱCK2
で得られ、分周信号ＣＫＶと参照信号Ｆｒｅｆとの位相差は、
ΔＱdif＝ＱCKA−１＋ΔＱ2A／ΔＱCK2
で得られる。ただし、ΔＱCK2＝ＴCK2／Δtbである（ＴCK2は発振器７１１の周期）。これにより、正規化された位相差すなわち分数位相差出力εは、
ε＝ΔＱdif／ΔＱCKV
＝（ＱCKA−１＋ΔＱ2A／ΔＱCK2）／（（ＱCKB−ＱCKA）＋（ΔＱ2B−ΔＱ2A）／ΔＱCK2）
の演算により算出できる。図７の例では、
ＴCK2＝２２＊Δtb，Δta＝４＊Δtb，∴ΔＱCK2＝ＴCK2／Δtb＝２２
ＱCKA＝２，ＱCKB＝５，ΔＱ2A＝１，ΔＱ2B＝９
であり、
ΔＱCKV＝ＱCKB−ＱCKA＋（ΔＱ2B−ΔＱ2A）／ΔＱCK2
＝（５−２）＋（９−１）／２２＝３．３６４
ΔＱdif＝ＱCKA−１＋ΔＱ2A／ΔＱCK2
＝（２−１）＋１／２２＝１．０４５
∴ε＝ΔＱdif／ΔＱCKV＝１．０４５／３．３６４＝０．３１１
となる。
【００４４】
なお、ＴCK2／Δtb、Δta／Δtbの値に関しては、デコード値の周期性から判別が可能である。例えば図７の例では、Δta＝４＊Δtb、すなわち遅延回路Ｂ１２０〜１２３でΔtbが丁度一周するタイミングとしていたが、もしここに遅延回路Ｂ１２４が追加されたとしても、そのデコード値は、
Ｑ04＝Ｑ10、Ｑ14＝Ｑ20、Ｑ24＝Ｑ30
となり重複する。このことから、遅延回路Ｂ１２３までのデコード値Ｑ*0〜Ｑ*3が有効となり、Δta＝４＊Δtbであることが分かる。また、有効なデコード値、例えば上述の“１１１０ ００００ ００００ ００１１”において０が１１ビット続いていることから、信号ＯＳＣ２のＬｏ期間がΔtb＊１１であることが分かる。同様にして、Ｈｉ期間も１の連続数から予め算出しておけばよい。
【００４５】
本実施形態では、ファインＴＤＣ部７２をコースＴＤＣ部７１と組み合わせて用いているので、ファインＴＤＣ部７２の各遅延回路Ｂの遅延素子の段数を少なく抑えることができる。したがって、回路の小面積化と、位相検出の解像度の向上すなわち位相ノイズの低減との両立が可能になる。
【００４６】
なお、図６の構成では、ファインＴＤＣ部７２と分周信号ＣＫＶとのタイミングを合わせるために、ラッチ回路７２４のクロック入力に遅延Δt0の遅延素子１０２を挿入しているが、この遅延Δt0は、動作開始時に調整を行うなどして最適化すればよい。また、この遅延素子１０２は、上述した位相差算出の正確を期すために挿入されたものであり、省いてもかまわない。すなわち、この遅延素子１０２がない場合は、上述した位相デコード値が同じ値だけずれることになり、よってデコード値の差分は変化しない。このため、実質的な影響はない。ただし、この遅延素子１０２を挿入しない場合には、コースＴＤＣ部７１とファインＴＤＣ部７２とのラッチタイミングがずれないように、コースＴＤＣ部７１のラッチ回路７１４のクロック入力にも遅延素子を入れないようにする。ただし、図４（ｂ）のカウンタ７１２に挿入された遅延素子１０１は、ファインＴＤＣ部７２とのタイミングを合わせるために必要である。
【００４７】
なお、コースＴＤＣ部７１によって計算される整数部と、ファインＴＤＣ部７２によって計算される分数部との整合をとる方法は、ここで説明した方法に限定されるものではない。
【００４８】
なお、図６では記載を省略しているが、図１に示すような遅延制御回路７２３を用いて、遅延回路Ａ１１０〜１１３の各遅延素子１２ａが持つ遅延Δtaを最小解像度Δtbの整数倍に予め制御しておけば、算出回路７５での計算が正確かつ容易になる。また、遅延回路Ｂ１２０〜１２３は、その遅延値Δt0〜Δt3が微小差Δtbを持つように、例えば、負荷容量が少しずつ異なっている構成でも良いし、遅延素子のサイズが少しずつ異なっている構成でもよい。
【００４９】
（他の構成例その１）
図８は本実施形態の他の構成例に係る周波数シンセサイザの回路構成を示す図である。図８において、図１と共通の構成要素については同一の符号を付しており、ここではその詳細な説明を省略する。
【００５０】
上述の構成では、ファインＴＤＣ部７２は、第１の入力として発振器７１１の出力信号ＯＳＣ２を受け、これを遅延させて得た複数の信号を分周信号ＣＫＶのタイミングでラッチし、分周信号ＣＫＶのエッジ位置を示すビット列を生成していた。これに対して、本構成例では、ファインＴＤＣ部７２Ａは、第１の入力として分周信号ＣＫＶを受けるものとし、これを遅延させて得た複数の信号のタイミングで、発振器７１１の出力信号ＯＳＣ２をラッチし、分周信号ＣＫＶのエッジ位置を示すビット列を生成する。
【００５１】
すなわち、図８の構成において、図１の構成と異なるのは、ファインＴＤＣ部７２Ａが、第１の入力にスイッチ回路７１５を介して分周信号ＣＫＶを受けており、第２の入力に発振器７１１の出力信号ＯＳＣ２を受けている点である。分周信号ＣＫＶは各遅延回路Ａ１１０〜１１３に与えられており、出力信号ＯＳＣ２はラッチ回路７２４Ａに与えられている。また、ラッチ回路７２４Ａは、遅延回路Ｂ１２０〜１２３の出力をクロック入力として受けるとともに、発振器７１１の出力信号ＯＳＣ２をデータ入力として受ける。
【００５２】
図９はファインＴＤＣ部７２Ａの主要部の詳細な回路構成例である。図９において、ラッチ回路７２４Ａ以外の構成は図６と同様である。ラッチ回路７２４Ａは、各遅延回路Ｂ１２０〜１２３から、各遅延素子１２ａの入力信号をクロック入力として受ける。すなわち、クロック入力として、遅延回路Ｂ１２０から時間差Δtaを持つ信号Ｘ００〜Ｘ４０を受け、同様に、遅延回路Ｂ１２１から時間差Δtaを持つ信号Ｘ０１〜Ｘ４１を受け、遅延回路Ｂ１２２から時間差Δtaを持つ信号Ｘ０２〜Ｘ４２を受け、遅延回路Ｂ１２３から時間差Δtaを持つ信号Ｘ０３〜Ｘ４３を受ける。またデータ入力として、遅延素子１０２によって遅延された信号ＯＳＣ２を受ける。
【００５３】
図１０はファインＴＤＣ部７２Ａの動作例を示す動作波形図である。図１０では、ラッチ回路７２４Ａのクロック入力には、遅延回路Ｂ１２０，１２１，１２２，１２３からそれぞれ、４個ずつの信号Ｘ００〜Ｘ３０，Ｘ０１〜Ｘ３１，Ｘ０２〜Ｘ３２，Ｘ０３〜Ｘ３３が与えられるものとしている。
【００５４】
図１０に示すように、参照信号Ｆｒｅｆの立ち上がりとともに発振器７１１およびカウンタ７１２は動作を開始する。ラッチ回路７２４Ａは、分周信号ＣＫＶの最初の立ち上がり時ＴCKAの後、分周信号ＣＫＶを遅延させて得た信号Ｘ００〜Ｘ３０，Ｘ０１〜Ｘ３１，Ｘ０２〜Ｘ３２，Ｘ０３〜Ｘ３３のタイミングで、発振器７１１の出力信号ＯＳＣ２（ただしΔt0遅延したもの）をラッチする。例えば、信号Ｘ００〜Ｘ３０のタイミングでは“０００１”が得られ、信号Ｘ０１〜Ｘ３１のタイミングでは“１００１”が得られ、信号Ｘ０２〜Ｘ３２のタイミングでは“１０００”が得られ、信号Ｘ０３〜Ｘ３３のタイミングでは“１０００”が得られる。これらを信号の時間順に並べて組み合わせると“１１１０ ００００ ００００ ００１１”（デコード値ＱA**）となり、このビット列の０と１の切り替わり位置からＴCKAのタイミングをサンプリングできる。すなわち、分周信号ＣＫＶの立ち上がりエッジ位置ＴCKAを示すビット列が得られる。同様に、次の立ち上がり時ＴCKBについても、ビット列“１１１１ １１１１ １１１０ ００００”（デコード値ＱB**）が得られる。
【００５５】
ここで、図８および図９の回路構成では、分周信号ＣＫＶを遅延させてラッチ回路７２４Ａのクロック入力として用いている。ＴCKAにおいて分周信号ＣＫＶと信号ＯＳＣ２との位相差の剰余値が全くない場合、サンプリング値は“...１１１１...００００...１１１１”となる。０から１への次のデータ切り替わりは、発振器７１１の出力信号ＯＳＣ２のほぼ１周期後になる。以降、分数部が増えていくに従い０から１への次のデータ切り替わりまでの時間（桁数）が短くなり、最も１に近いときで“...１１１１...０００１”となる。よって、分数部への換算のためには、ファインＴＤＣ部７２Ａで得られた値に対し、０から１が立ち上がるまでの桁数をデコード値とし、得られた分数値を１から引けばよい。なお、ＴCK2／Δtb，Δta／Δtbの値に関しては、上述の実施形態の例と同様にして、デコード値の周期性から判別が可能である。
【００５６】
すなわち算出回路７５において、分周信号ＣＫＶの周期は、
ΔＱCKV＝（ＱCKB−ＱCKA）＋（（１−ΔＱ2B／ΔＱCK2）−（1−ΔＱ2A／ΔＱCK2））
＝（ＱCKB−ＱCKA）＋（ΔＱ2A−ΔＱ2B）／ΔＱCK2
で得られ、分周信号ＣＫＶと参照信号Ｆｒｅｆとの位相差は、
ΔＱdif＝ＱCKA−１＋（１−ΔＱ2A／ΔＱCK2）
により得られる。これにより、正規化された位相差すなわち分数位相差出力εは、
ε＝ΔＱdif／ΔＱCKV
＝（ＱCKA−１＋（１−ΔＱ2A／ΔＱCK2））／（（ＱCKB−ＱCKA）＋（ΔＱ2A−ΔＱ2B）／ΔＱCK2）
の演算により算出できる。図１０の例では、
ＱCKA＝２，ＱCKB＝５，ΔＱ2A＝１３，ΔＱ2B＝５
であり、
ΔＱCKV＝ＱCKB−ＱCKA＋（ΔＱ2A−ΔＱ2B）／ΔＱCK2
＝（５−２）＋（１３−５）／２２＝３．３６４
ΔＱdif＝ＱCKA−１＋（１−ΔＱ2A／ΔＱCK2）
＝（２−１）＋（１−１３／２２）＝１．４０９
∴ε＝ΔＱdif／ΔＱCKV＝１．４０９／３．３６４＝０．４１９
となる。
【００５７】
本構成例では、より周波数の低い分周信号ＣＫＶを遅延対象の信号として用いており、各遅延回路Ａ１１０〜１１３および各遅延回路Ｂ１２０〜１２３は、分周信号ＣＫＶの立ち上がり時ＴCKA，ＴCKBの付近のみ動作させればよい。よって、回路の消費電流をさらに削減することが可能になる。
【００５８】
（他の構成例その２）
図１１は本実施形態の他の構成例に係る周波数シンセサイザの回路構成を示す図である。図１１において、図１と共通の構成要素については同一の符号を付しており、ここではその詳細な説明を省略する。
【００５９】
図１１において、ファインＴＤＣ部７２Ｂは、第１の入力に対して並列に設けられた複数の遅延回路Ａ１１０〜１１３と、第２の入力に対して設けられた遅延回路Ｂ１３０と、遅延回路Ａ１１０〜１１３，遅延回路Ｂ１３０の遅延量を制御する遅延制御回路７２３と、各遅延回路Ａ１１０〜１１３の出力をクロック入力として受けるとともに、遅延回路Ｂ１３０の出力をデータ入力として受けるラッチ回路７２４Ｂとを備えている。第１の入力にはスイッチ回路７１５経由で分周信号ＣＫＶが与えられ、第２の入力には発振器７１１の出力信号ＯＳＣ２が与えられる。
【００６０】
遅延回路Ａ１１０〜１１３はそれぞれ互いに異なる遅延時間Δt0〜Δt3を持っており、遅延時間Δt0〜Δt3は所定の差Δtbをもって異なっている。すなわち、
Δt1−Δt0＝Δt2−Δt1＝Δt3−Δt2＝Δtb
である。また、遅延回路Ｂ１３０は、所定の遅延時間Δtaを有する遅延素子が複数個（Ｎ個）直列に接続されたものである。
【００６１】
図１２はファインＴＤＣ部７２Ｂの主要部の詳細な回路構成例である。図１２の構成では、遅延回路Ｂ１３０は、遅延Δtaの遅延素子１３ａが５個直列に接続されている。ラッチ回路７２４Ｂは、クロック入力として、各遅延回路Ａ１１０〜１１３から信号Ｘ００〜Ｘ０３を受けるとともに、データ入力として、遅延回路Ｂ１３０から時間差Δtaを持つ信号Ｙ１〜Ｙ４を受ける。
【００６２】
本構成例でも、ファインＴＤＣ部７２Ｂは、分周信号ＣＫＶのエッジ位置を示すビット列を生成することができる。しかも、ラッチ回路７２４Ｂのクロック入力とデータ入力の両方に遅延回路を配置したマトリックス構成にすることによって、上述した構成と比べて遅延回路の個数が大幅に削減されており、したがって、回路の消費電力と面積のさらなる削減を実現することができる。
【００６３】
図１３はファインＴＤＣ部７２Ｂの動作例を示す動作波形図である。図１３（ａ）に示すように、参照信号Ｆｒｅｆの立ち上がりとともに発振器７１１およびカウンタ７１２は動作を開始する。ラッチ回路７２４Ｂは、分周信号ＣＫＶの最初の立ち上がり時ＴCKAの後、分周信号ＣＫＶを遅延させて得た信号Ｘ００，Ｘ０１，Ｘ０２，Ｘ０３のタイミング（ＴCKA0，ＴCKA1，ＴCKA2，ＴCKA3：時間差Δtb）で、発振器７１１の出力信号ＯＳＣ２を遅延して得た信号Ｙ１〜Ｙ４（時間差Δta）をラッチする。例えば、信号Ｘ００のタイミングでは“０００１”が得られ、信号Ｘ０１のタイミングでは“１００１”が得られ、信号Ｘ０２のタイミングでは“１０００”が得られ、信号Ｘ０３のタイミングでは“１０００”が得られる。これらを時間順に並べて組み合わせると“１１００ ００００ ００００ ０１１１”（デコード値ＱA**）となり、このビット列の０と１の切り替わり位置からＴCKAのタイミングをサンプリングできる。すなわち、分周信号ＣＫＶの立ち上がりエッジ位置ＴCKAを示すビット列が得られる。同様に、次の立ち上がり時ＴCKBについても、ビット列“０００１ １１１１ １１１１ １１００”（デコード値ＱB**）が得られる。
【００６４】
ここで、図１１および図１２の回路構成では、ＴCKAにおいて分周信号ＣＫＶと信号ＯＳＣ２との位相差の剰余値が全くない場合、サンプリング値は“...１１１１...００００”となる。以降、分数部が増えて行くに従い、“...１１１１...００００１”、“...１１１１...００００１１”と１から０へ変化するまでの１の桁数が増えていく。よって、分数部への換算のためには、ファインＴＤＣ部７２Ｂで得られた値に対し、１から０が立ち下がるまでの桁数をデコード値とすればよい。
【００６５】
図１３（ｂ）は８段構成（遅延回路Ａ１１０〜１１７）の場合のラッチ回路７２４Ｂの各出力のラッチタイミングを示す図である。図１３（ｂ）では、分周信号ＣＫＶおよび発振器７１１の出力信号ＯＳＣ２を基準として、ラッチ回路７２４Ｂの出力ＱＢ１０〜ＱＢ１７，ＱＢ２０〜ＱＢ２７，ＱＢ３０〜ＱＢ３７，ＱＢ４０〜ＱＢ４７がどのタイミングに相当するものであるかを図示している。図１３（ｂ）から分かるように、遅延回路Ｂ１３０によってデータ入力が遅延することによってラッチタイミングが早まっていくのに対し、遅延回路Ａ１１０〜１１３によってクロック入力が遅延することによってラッチタイミングが遅れていく。
【００６６】
なお、ＴCK2／Δtb，Δta／Δtbの値に関しては、上述の実施形態の例と同様にして、デコード値の周期性から判別が可能である。図１１，１２，１３（ａ）の例では、Δta＝４＊Δtb、すなわち遅延回路Ａ１１０〜１１３でΔtbが丁度一周するタイミングとしていたが、図１３（ｂ）のように遅延回路Ａ１１４〜１１７が追加されたとしても、以降のデコード値は重複しており、省けばよいことが図示されている。
【００６７】
算出回路７５において、分周信号ＣＫＶの周期は、
ΔＱCKV＝（ＱCKB−ＱCKA）＋（ΔＱ2B／ΔＱCK2−ΔＱ2A／ΔＱCK2）
＝（ＱCKB−ＱCKA）＋（ΔＱ2B−ΔＱ2A）／ΔＱCK2
で得られ、分周信号ＣＫＶと参照信号Ｆｒｅｆとの位相差は、
ΔＱdif＝ＱCKA−１＋ΔＱ2A／ΔＱCK2
により得られる。これにより、正規化された位相差すなわち分数位相差出力εは、
ε＝ΔＱdif／ΔＱCKV
＝（ＱCKA−１＋ΔＱ2A／ΔＱCK2）／（（ＱCKB−ＱCKA）＋（ΔＱ2B−ΔＱ2A）／ΔＱCK2）
の演算により算出できる。図１３（ａ）の例では、
ＱCKA＝２，ＱCKB＝５，ΔＱ2A＝３，ΔＱ2B＝１３
であり、
ΔＱCKV＝ＱCKB−ＱCKA＋（ΔＱ2B−ΔＱ2A）／ΔＱCK2
＝（５−２）＋（１３−３）／２２＝３．４５５
ΔＱdif＝ＱCKA−１＋ΔＱ2A／ΔＱCK2
＝（２−１）＋３／２２＝１．１３６
∴ε＝ΔＱdif／ΔＱCKV＝１．１３６／３．４５５＝０．３２９
となる。
【００６８】
図１および図６や図８および図９の構成では、遅延Δtaの遅延素子が、直列段数×遅延回路Ｂの並列数分だけ必要であった。これに対して、本構成例では、遅延回路の配置をマトリックス構成にしているため、遅延Δtaの遅延素子は直列段数分だけで済む。このため、遅延回路の面積および電流を大幅に削減することができる。
【００６９】
また、図８および図９の構成では、図１および図６の構成に対して、遅延素子を通る信号（分周信号ＣＫＶ）の周波数が低くなり電流削減可能であるというメリットがある反面、周波数の高い発振器出力信号ＯＳＣ２に対するラッチ回路の入力負荷が大きくなるといったデメリットがある。これに対して本構成例では、発振器出力信号ＯＳＣ２が、遅延回路Ｂ１３０を構成する各遅延素子の出力から分配されてラッチ回路に与えられるため、信号あたりの入力数が減り、各信号に対するラッチ回路の入力負荷が軽減される、というメリットも得られる。
【００７０】
図１４は本実施形態の変形例に係る周波数シンセサイザの回路構成を示す図である。図１４では、図１と共通の構成要素には図１と同一の符号を付しており、ここではその詳細な説明を省略する。
【００７１】
参照信号Ｆｒｅｆに対して発振器７１１の立ち上がりに遅延があったとしても、その遅延量が安定しているのであれば、位相差の算出値は変わらないので特に問題ない。ただし、参照信号Ｆｒｅｆに対して発振器７１１の立ち上がりが無視できないほど不安定であるときは、図１４に示すように遅延回路７６を設けて、参照信号Ｆｒｅｆに微小な遅延Δtcを与えた信号をラッチ回路７１４，７２４に与えるのが好ましい。ラッチ回路７１４，７２４は、参照信号Ｆｒｅｆに微小な遅延Δtcを与えた信号に従ってラッチした値を位相差算出の初期値として用いて、カウンタ値やデコード値からその初期値を減じた後、位相差を算出すればよい。
【００７２】
（第２の実施形態）
図１５は第２の実施形態に係る周波数シンセサイザの回路構成を示す図である。図１５において、図１と共通の構成要素には図１と同一の符号を付しており、ここではその詳細な説明を省略する。
【００７３】
本実施形態において、ＴＤＣ回路７は、粗い位相差検出を行うコースＴＤＣ部７３と、より細かな位相差検出を行うファインＴＤＣ部７４とを備えている。コースＴＤＣ部７３は、第１の実施形態におけるコースＴＤＣ部７１とほぼ同様の構成からなるが、発振器７１１を有しておらず、発振器７１１の出力信号ＯＳＣ２の代わりに、発振ループを構成する発振器１の出力信号ＯＳＣ１を入力とする点が異なっている。すなわち、発振器１の出力信号ＯＳＣ１の周期数をカウンタ７１２によってカウントし、このカウンタ７１２の出力をラッチ回路７１４が分周信号ＣＫＶのタイミングでラッチする。
【００７４】
また、ファインＴＤＣ部７４は、第１の実施形態におけるファインＴＤＣ部７２とほぼ同様の構成からなるが、発振器７１１の出力信号ＯＳＣ２の代わりに発振器１の出力信号ＯＳＣ１を第１の入力とする点と、ラッチ回路７４４が分周信号ＣＫＶに加えて参照信号Ｆｒｅｆをクロック入力として受ける点とが異なっている。
【００７５】
図１６はファインＴＤＣ部７４の主要部の詳細な回路構成例である。図１６の構成では、発振器１の出力信号ＯＳＣ１が遅延回路Ａ１１０〜１１３に入力されており、また、参照信号Ｆｒｅｆが、遅延値Δt0の遅延素子１０３を介してラッチ回路７４４にクロック入力として与えられている。それ以外の構成は図６と同様である。
【００７６】
図１７はファインＴＤＣ部７４の動作例を示す動作波形図である。ここでは、分周器２は４分周の機能を有するものとしている。また、ラッチ回路７４４のデータ入力には、遅延回路Ｂ１２０，１２１，１２２，１２３からそれぞれ、４個ずつの信号Ｘ００〜Ｘ３０，Ｘ０１〜Ｘ３１，Ｘ０２〜Ｘ３２，Ｘ０３〜Ｘ３３が与えられるものとする。
【００７７】
図１７に示すように、この場合、発振器１の出力信号ＯＳＣ１の立ち上がりは、参照信号Ｆｒｅｆの立ち上がりと必ずしも位相が合っていない。このため、参照信号Ｆｒｅｆの立ち上がり時ＴCKRにおいてラッチ回路７４４はラッチを行い、得られたビット列を位相差算出の初期値として用いる。すなわち、ラッチ回路７４４は、参照信号Ｆｒｅｆ（ただしΔt0遅延したもの）の立ち上がり時ＴCKRおよび分周信号ＣＫＶ（ただしΔt0遅延したもの）の最初の立ち上がり時ＴCKAにおいて、信号Ｘ００〜Ｘ３０，Ｘ０１〜Ｘ３１，Ｘ０２〜Ｘ３２，Ｘ０３〜Ｘ３３をラッチする。例えばＴCKAでは、信号Ｘ００〜Ｘ３０は“１１００”、信号Ｘ０１〜Ｘ３１は“１１００”、信号Ｘ０２〜Ｘ３２は“１０００”、信号Ｘ００〜Ｘ３３は“１０００”である。これらを信号の時間順に並べて組み合わせると“００００ ００００ ００１１ １１１１”（デコード値ＱA**）となり、このビット列の０と１の切り替わり位置からＴCKAのタイミングをサンプリングできる。すなわち、分周信号ＣＫＶの立ち上がりエッジ位置ＴCKAを示すビット列が得られる。同様に、ＴCKRではビット列“００００ ０００１ １１１１ １１１１”（デコード値ＱR**）が得られる。ただし、分周信号ＣＫＶの周期は出力信号ＯＳＣ１の整数倍になっており、例えば図１７では分周器２が４分周機能を有するため、分周信号ＣＫＶの次の立ち上がり時ＴCKBはＴCKAの４周期後になる。すなわち、図１７に示すように、ＴCKAとＴCKBのデコード値は同じになるため、ＴCKBのタイミングでラッチを行う必要は必ずしもない。なお、図１６では、ラッチ回路７４４において、デコード値ＱB**を出力する構成については省略している。
【００７８】
算出回路７５は、デコード値ＱR**から、ＴCKRにおける参照信号Ｆｒｅｆと信号ＯＳＣ１との位相差の剰余値ΔＱ2Rを算出し、デコード値ＱA**から、図７の例と同様にして、ＴCKAにおける分周信号ＣＫＶと信号ＯＳＣ１との位相差の剰余値ΔＱ2Aを算出する。そして、分周信号ＣＫＶと参照信号Ｆｒｅｆとの位相差は、
ΔＱdif＝ＱCKA＋（ΔＱ2A−ΔＱ2R）／ΔＱCK1
で得られる。ただし、ΔＱCK1＝ＴCK1／Δtbである（ＴCK1は発振器１の周期）。
【００７９】
一方、図１７の例では、分周信号ＣＫＶの周期は、発振器１の出力でカウントすると、
ΔＱCKV＝（ＱCKB−ＱCKA）＝４
で安定している。これにより、正規化された位相差すなわち分数位相差出力εは、
ε＝ΔＱdif／ΔＱCKV
＝（ＱCKA＋（ΔＱ2A−ΔＱ2R）／ΔＱCK1）／（ＱCKB−ＱCKA）
の演算により算出できる。
【００８０】
図１７の例では、
ＴCK1＝２２＊Δtb、Δta＝４＊Δtb、∴ΔＱCK1＝ＴCK1／Δtb＝２２
ＱCKA＝１，ＱCKB＝５，ΔＱ2A＝ΔＱ2B＝６−１＝５
ΔＱ2R＝９−１＝８
であり、
ΔＱCKV＝ＱCKB−ＱCKA＋（ΔＱ2B−ΔＱ2A）／ΔＱCK1
＝（５−１）＋（５−５）／２２＝４
である。ΔＱ2B＝ΔＱ2Aであり、上述のΔＱCKV＝ＱCKB−ＱCKAが成立していることが確認できる。
【００８１】
ΔＱdif＝ＱCKA＋（ΔＱ2A−ΔＱ2R）／ΔＱCK1
＝１＋（５−８）／２２＝０．８６４
∴ε＝ΔＱdif／ΔＱCKV＝０．８６４／４＝０．２１６
となる。なお、図１６の構成は図６と類似しており、ΔＱ2A，ΔＱ2Rの算出方法は図７と同様になる。
【００８２】
図１７の例では、分周信号ＣＫＶの周期がΔＱCKV＝４と安定しているので、位相差の算出が容易になる。また、図１７に示すように、本実施形態では、ファインＴＤＣ部７４を参照信号Ｆｒｅｆの立ち上がりより少なくとも少し前から立ち上げておく必要がある。これは電力増加要因となるが、例えば、ファインＴＤＣ部７４を参照信号Ｆｒｅｆの立ち上がりから立ち上げるようにし、ファインＴＤＣ部７４において遅延させた参照信号Ｆｒｅｆを他の回路で用いる構成にすることによって、消費電力の削減が可能である。
【００８３】
図１５の構成では、周波数シンセサイザのメイン発振器１がＴＤＣ回路７における位相差検出のために用いられている。このため、第１の実施形態のように、位相差検出のために必要な期間だけ発振器７１１を動作させるということができず、発振器１は全期間で発振させる必要がある。したがって、例えばコ−スＴＤＣ部７３の分解能を上げるために、発振器１の周波数を高くすると、消費電力が大きくなってしまう。一方、回路面積は第１の実施形態よりも小さくなるので、消費電力の仕様がさほど厳しくないアプリケーションに対しては好ましいといえる。
【００８４】
（他の構成例その１）
また、図１５の構成では、ファインＴＤＣ部７４は、第１の入力として発振器１の出力信号ＯＳＣ１を受けるものとしたが、これに代えて、第１の実施形態の（他の構成例その１）で示したものと同様に、ファインＴＤＣ部７４が、第１の入力として分周信号ＣＫＶを受けるものとし、これを遅延させて得た複数の信号のタイミングで、発振器１の出力信号ＯＳＣ１をラッチする構成としてもよい。
【００８５】
（他の構成例その２）
図１８は本実施形態の他の構成例に係る周波数シンセサイザの回路構成を示す図である。図１８において、図１１および図１５と共通の構成要素については同一の符号を付しており、ここではその詳細な説明を省略する。
【００８６】
図１８において、ファインＴＤＣ部７４Ｂは、第１の入力に対して並列に設けられた複数の遅延回路Ａ１１０〜１１３と、第２の入力に対して設けられた遅延回路Ｂ１３０と、第３の入力に対して並列に設けられた複数の遅延回路Ａ１１５〜１１８と、遅延回路Ａ１１０〜１１３，１１５〜１１８，遅延回路Ｂ１３０の遅延量を制御する遅延制御回路７２３と、各遅延回路Ａ１１０〜１１３，１１５〜１１８の出力をクロック入力として受けるとともに、遅延回路Ｂ１３０の出力をデータ入力として受けるラッチ回路７４４Ｂとを備えている。第１の入力にはスイッチ回路７１５経由で分周信号ＣＫＶが与えられ、第２の入力には発振器１の出力信号ＯＳＣ１が与えられ、第３の入力には参照信号Ｆｒｅｆが与えられる。
【００８７】
遅延回路Ａ１１０〜１１３はそれぞれ互いに異なる遅延時間Δt0〜Δt3を持っており、遅延時間Δt0〜Δt3は所定の差Δtbをもって異なっている。すなわち、
Δt1−Δt0＝Δt2−Δt1＝Δt3−Δt2＝Δtb
である。同様に、遅延回路Ａ１１５〜１１８はそれぞれ互いに異なる遅延時間Δt0〜Δt3を持っている。また、遅延回路Ｂ１３０は、所定の遅延時間Δtaを有する遅延素子が複数個（Ｎ個）直列に接続されたものである。
【００８８】
図１９はファインＴＤＣ部７４Ｂの主要部の詳細な回路構成例である。図１９の構成では、遅延回路Ｂ１３０は、遅延値Δtaの遅延素子１３ａが５個直列に接続されている。ラッチ回路７４４Ｂは、クロック入力として、各遅延回路Ａ１１０〜１１３から信号Ｘ００〜Ｘ０３を受けるとともに、各遅延回路Ａ１１５〜１１８から信号Ｚ００〜Ｚ０３を受け、データ入力として、遅延回路Ｂ１３０から時間差Δtaを持つ信号Ｙ１〜Ｙ４を受ける。
【００８９】
本構成例でも、ファインＴＤＣ７４Ｂは、分周信号ＣＫＶおよび参照信号Ｆｒｅｆのエッジ位置を示すビット列を生成することができる。しかも、ラッチ回路７４４Ｂのクロック入力とデータ入力の両方に遅延回路を配置したマトリックス構成にすることによって、上述した構成と比べて遅延回路の個数が大幅に削減されており、したがって、回路の消費電力と面積のさらなる削減を実現することができる。
【００９０】
図２０はファインＴＤＣ部７４Ｂの動作例を示す動作波形図である。図２０に示すように、ラッチ回路７４４Ｂは、参照信号Ｆｒｅｆの立ち上がり時ＴCKRの後、参照信号Ｆｒｅｆを遅延させて得た信号Ｚ００，Ｚ０１，Ｚ０２，Ｚ０３のタイミング（時間差Δtb）で、発振器１の出力信号ＯＳＣ１を遅延して得た信号Ｙ１〜Ｙ４（時間差Δta）をラッチする。例えば、信号Ｚ００のタイミングでは“００１１”が得られ、信号Ｚ０１のタイミングでは“００１１”が得られ、信号Ｚ０２のタイミングでは“００１１”が得られ、信号Ｚ０３のタイミングでは“０１１１”が得られる。これらを時間順に並べて組み合わせると“...００００ ０００１ １１１１ １１１１”（デコード値ＱR**）となり、このビット列の０と１の切り替わり位置からＴCKRのタイミングをサンプリングできる。同様に、分周信号ＣＫＶの最初の立ち上がり時ＴCKAについても、ビット列“...００００ ００００ ００１１ １１１１”（デコード値ＱA**）が得られる。
【００９１】
ここで、図１８および図１９の回路構成では、図１１および図１２と同様にして、分数部への換算のためには、ファインＴＤＣ部７４Ｂで得られた値に対し、１から０が立ち下がるまでの桁数をデコード値とすればよい。
【００９２】
算出回路７５は、デコード値ＱR**から、ＴCKRにおける参照信号Ｆｒｅｆと信号ＯＳＣ１との位相差の剰余値ΔＱ2Rを算出し、デコード値ＱA**から、ＴCKAにおける分周信号ＣＫＶと信号ＯＳＣ１との位相差の剰余値ΔＱ2Aを算出する。正規化された位相差すなわち分数位相差出力εの算出方法は、図１７の動作と同様である。
【００９３】
すなわち、図２０の例では、算出回路７５において、分周信号ＣＫＶの周期ΔＱCKVは、
ΔＱCKV＝ＱCKB−ＱCKA
で得られ、分周信号ＣＫＶと参照信号Ｆｒｅｆとの位相差ΔＱdifは、
ΔＱdif＝ＱCKA＋（ΔＱ2A−ΔＱ2R）／ΔＱCK1
により得られる。これにより、正規化された位相差すなわち分数位相差出力εは、
ε＝ΔＱdif／ΔＱCKV
＝（ＱCKA＋（ΔＱ2A−ΔＱ2R）／ΔＱCK1）／（ＱCKB−ＱCKA）
の演算により算出できる。
【００９４】
図２０の例では、
ＴCK1＝２２＊Δtb，Δta＝４＊Δtb
∴ ΔＱCK1＝ＴCK1／Δtb＝２２
ＱCKA＝１，ＱCKB＝５，ΔＱ2A＝ΔＱ2B＝６
ΔＱ2R＝９
であり、
ΔＱCKV＝ＱCKB−ＱCKA
＝５−１＝４
ΔＱdif＝ＱCKA＋（ΔＱ2A−ΔＱ2R）／ΔＱCK1
＝１＋（６−９）／２２＝０．８６４
∴ε＝ΔＱdif／ΔＱCKV＝０．８６４／４＝０．２１６
となる。なお、図１９の構成は図１２と類似しており、ΔＱ2A，ΔＱ2Rの算出方法は図１３と同様になる。
【００９５】
図１５および図１６の構成では、遅延Δtaの遅延素子が、直列段数×遅延回路Ｂの並列数分だけ必要であった。これに対して、本構成例では、遅延回路の配置をマトリックス構成にしているため、遅延Δtaの遅延素子は直列段数分だけで済む。このため、遅延回路の面積および電流を大幅に削減することができる。
【００９６】
なお、発振器１の出力信号ＯＳＣ１をＴＤＣ回路７の入力とする代わりに、出力信号ＯＳＣ１を逓倍器によって周波数を上げた信号をＴＤＣ回路７の入力としてもよい。図２１は本実施形態に係る周波数シンセサイザの回路構成の変形例であり、図１８の構成において、逓倍器１１を設けて、発振器１の出力信号ＯＳＣ１を逓倍器１１によって逓倍した信号をＴＤＣ回路７の入力としたものである。なお、図１５の構成に同様の変形を行ってもかまわない。
【００９７】
また本実施形態において、発振器１として差動出力を持つ発振器を用い、図２２に示すように、発振器１の正相出力と逆相出力の両方をカウントするようにしてもよい。この場合、図２２に示すように、ファインＴＤＣ部の測定期間をさらに発振器１の出力信号ＯＳＣ１の半周期分短くすることが可能となり、ファインＴＤＣ部の面積・電流のさらなる削減が可能になる。
【００９８】
（第３の実施形態）
図２３は第３の実施形態に係る周波数シンセサイザの回路構成を示す図である。図２３の構成は、第１の実施形態の図１１に示す構成例を基にして、発振器７１１を用いず、コースＴＤＣ部７１も省いて簡略化したものである。図１１と共通の構成要素には図１１と同一の符号を付しており、ここではその詳細な説明を省略する。
【００９９】
図２３において、ファインＴＤＣ部７５は、第１の入力に対して並列に設けられた複数の遅延回路Ａ１１０〜１１３と、第２の入力に対して設けられた遅延回路Ｂ１３０と、遅延回路Ａ１１０〜１１３，遅延回路Ｂ１３０の遅延量を制御する遅延制御回路７２３と、各遅延回路Ａ１１０〜１１３の出力をクロック入力として受けるとともに、遅延回路Ｂ１３０の出力をデータ入力として受けるラッチ回路７５４とを備えている。第１の入力には参照信号Ｆｒｅｆが与えられ、第２の入力にはスイッチ回路７１５経由で分周信号ＣＫＶが与えられる。
【０１００】
遅延回路Ａ１１０〜１１３はそれぞれ互いに異なる遅延時間Δt0〜Δt3を持っており、遅延時間Δt0〜Δt3は所定の差Δtbをもって異なっている。すなわち、
Δt1−Δt0＝Δt2−Δt1＝Δt3−Δt2＝Δtb
である。また、遅延回路Ｂ１３０は、所定の遅延時間Δtaを有する遅延素子が複数個（Ｎ個）直列に接続されたものである。
【０１０１】
図２４はファインＴＤＣ部７５の主要部の詳細な回路構成例である。図２４の構成では、遅延回路Ｂ１３０は、遅延値Δtaの遅延素子が５個直列に接続されている。ラッチ回路７５４は、クロック入力として、各遅延回路Ａ１１０〜１１３から信号Ｘ００〜Ｘ０３を受けるとともに、データ入力として、遅延回路Ｂ１３０から時間差Δtaを持つ信号Ｙ１〜Ｙ４を受ける。
【０１０２】
本構成例でも、ファインＴＤＣ７５は、分周信号ＣＫＶのエッジ位置を示すビット列を生成することができる。しかも、ラッチ回路７５４のクロック入力とデータ入力の両方に遅延回路を配置したマトリックス構成にすることによって、遅延回路の個数が大幅に削減されており、したがって、回路の消費電力と面積のさらなる削減を実現することができる。
【０１０３】
図２５はファインＴＤＣ部７５の動作例を示す動作波形図である。図２５に示すように、ラッチ回路７５４は、参照信号Ｆｒｅｆの立ち上がり時ＴCKRの後、参照信号Ｆｒｅｆを遅延させて得た信号Ｘ００，Ｘ０１，Ｘ０２，Ｘ０３のタイミング（時間差Δtb）で、分周信号ＣＶＫを遅延して得た信号Ｙ１〜Ｙ４（時間差Δta）をラッチする。例えば、信号Ｘ００のタイミングでは“１１１０”が得られ、信号Ｘ０１のタイミングでは“１１１０”が得られ、信号Ｘ０２のタイミングでは“１１００”が得られ、信号Ｘ０３のタイミングでは“１１００”が得られる。これらを時間順に並べて組み合わせると“１１１１ １１１１ １１００ ００００”となり、このビット列の０と１の切り替わり位置から分周信号ＣＫＶのエッジ位置をサンプリングできる。
【０１０４】
このように本実施形態によると、ＴＤＣ回路７に新たな発振器を用いず、かつ、簡易な構成のファインＴＤＣ部７５のみを設けているため、回路の面積および電流を大幅に削減することができる。なお、例えば要求される時間解像度や、カバーすべき測定時間の範囲等によっては、第１および第２の実施形態に示したように、コースＴＤＣ部と組み合わせて構成してもかまわない。
【０１０５】
なお、要求される時間解像度が比較的緩く、かつ、カバーすべき測定時間の範囲が大きい場合には、例えば図２６に示すように、第１の入力を受ける遅延回路Ａ１１０〜１１３の遅延時間の差をΔtbよりも大きな値例えばΔt0とし、第２の入力を受ける遅延回路Ｂ１３０における各遅延素子の遅延値Δtaを、
Δta＝Ｎ＊Δt0
としてもよい。遅延時間は、トランジスタサイズや負荷容量等の調整によって最適化すればよい。
【産業上の利用可能性】
【０１０６】
本発明では、ループ帯域内位相ノイズが抑制された周波数シンセサイザを小面積かつ低電流で実現可能であるので、例えば、半導体集積回路の低コスト化および低消費電力化に有用である。
【符号の説明】
【０１０７】
１ 発振器（第１の発振器）
７ ＴＤＣ回路
１１ 逓倍器
１２ａ，１３ａ 遅延素子
７２，７２Ａ，７２Ｂ ファインＴＤＣ部
７４，７４Ｂ ファインＴＤＣ部
１１０〜１１３ 遅延回路Ａ
１１５〜１１８ 第２の遅延回路Ａ
１２０〜１２３ 遅延回路Ｂ
１３０ 遅延回路Ｂ
７１１ 発振器（第２の発振器）
７１２ カウンタ
７２４，７２４Ａ，７２４Ｂ ラッチ回路
７４４，７４４Ｂ ラッチ回路
７５４ ラッチ回路
ＣＫＶ 分周信号（対象信号）
Ｆｒｅｆ 参照信号
【技術分野】
【０００１】
本発明は、時間デジタル変換器（ＴＤＣ：Time-to-Digital Converter）を含むＰＬＬ回路を用いた周波数シンセサイザに関する。
【背景技術】
【０００２】
半導体の微細化、高速化に伴い、位相比較をアナログ的な時間差ではなく、デジタル値によって制御するＰＬＬ回路を用いた周波数シンセサイザが検討されている（例えば、特許文献１〜３を参照。）。
【０００３】
例えば、特許文献１，２に開示された周波数シンセサイザは、位相差検出の分解能を向上させるために、基準周波数信号と発振周波数信号との微小な位相差をデジタル値に変換する時間デジタル変換器を備えている。
【０００４】
図２７は特許文献１，２に開示された時間デジタル変換器の構成を示す。図２７に示す時間デジタル変換器は、基準周波数信号Ｆｒｅｆと発振周波数信号ＣＫＶとの位相差を正規化された位相差εとして出力する。正規化された位相差εとは、信号ＦＲＥＦと信号ＣＫＶとの位相差が信号ＣＫＶの周期に対して占める割合を表したものである。２０１は遅延素子、２０２はラッチレジスタ、２０３はエッジ検出器である。エッジ検出器２０３は位相差に関するデジタル値２０４，２０５を出力する。
【０００５】
図２８は正規化された位相差εの算出方法を説明するための図である。図２８に示すように、基準周波数信号Ｆｒｅｆと発振周波数信号ＣＫＶとに位相差がある状態は、信号Ｆｒｅｆの立ち上がりエッジが信号ＣＫＶのＨｉｇｈ期間にある場合（ａ：Positive Phase Error）と、信号Ｆｒｅｆの立ち上がりエッジが信号ＣＫＶのＬｏｗ期間にある場合（ｂ：Negative Phase Error）との２通りに分けられる。位相差の算出には、信号ＦＲＥＦの立ち上がりエッジから信号ＣＫＶの立ち上がりエッジまでの時間である立ち上がりエッジ遅れ時間Δtrと、信号ＦＲＥＦの立ち上がりエッジから信号ＣＫＶの立ち下がりエッジまでの時間である立ち下がりエッジ遅れ時間Δtfとが用いられる。時間Δtr，Δtfは、図２７の時間デジタル変換器によって求められ、遅延素子２０１の１段あたりの遅延時間Δtで量子化される。
【０００６】
図２８（ａ）に示すPositive Phase Errorの場合は、
ε＝Δtr／２（Δtf−Δtr）
と表される。一方、図２８（ｂ）に示すNegative Phase Errorの場合は、
ε＝Δtr／２（Δtr−Δtf）
と表される。このようにして、正規化された位相差ε、すなわち、信号ＦＲＥＦと信号ＣＫＶとの位相差が信号ＣＫＶの周期に対して占める割合を算出することができる。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】米国特許第６４２９６９３号公報
【特許文献２】特開２００２−７６８８６号公報
【特許文献３】米国特許第６３２６８５１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
上述したように、正規化された位相差εは、量子化された時間Δtr，Δtfを基にして算出される。この場合、位相差εの値の精度、すなわち時間デジタル変換器の解像度ΔｔTDCは、遅延素子１段あたりの遅延に依存し、遅延素子１段あたりの遅延が小さいほど、時間デジタル変換器の解像度ΔｔTDCは小さくなり、位相差εの算出精度が向上する。
【０００９】
また、解像度ΔｔTDCは、下式にように、時間デジタル変換器における量子化ノイズＬを決定する。そしてこの量子化ノイズＬが、周波数シンセサイザにおいて、ループゲイン調整手段により決定される周波数帯域内の低周波の位相ノイズ、すなわち、ループ帯域内位相ノイズを決定している。
【数１】
【００１０】
近年、無線通信機器などの高性能化により、周波数シンセサイザの低雑音化が課題となってきている。上述したような時間デジタル変換器を用いた周波数シンセサイザにおいて、ループ帯域内位相ノイズを削減するためには、解像度ΔｔTDCを小さくする必要がある。そのためには、遅延素子１段当たりの遅延はなるべく小さい方が好ましい。
【００１１】
一方で、信号ＦＲＥＦと信号ＣＫＶとがどのような位相関係にあっても位相差εを算出できるようにするためには、例えば、
（ＣＫＶの周期）×１．５≦（遅延素子１段当たりの遅延）×（遅延素子の段数）
という条件を満たさなければならない。したがって、遅延素子１段当たりの遅延が小さくなればなるほど、遅延素子の段数がより多く必要になる。遅延素子の段数の増大は、回路の消費電流や面積の増大を招くことになり、好ましくない。
【００１２】
本発明は、以上のような問題点を解消するためになされたものであり、ループ帯域内位相ノイズの低減を小面積かつ低電流の構成で実現可能な周波数シンセサイザを提供することを目的とする。
【課題を解決するための手段】
【００１３】
本発明の第１態様では、周波数シンセサイザは、第１の発振器と、前記第１の発振器の出力信号またはその分周信号である対象信号と、参照信号との、正規化された位相差を検出するＴＤＣ回路とを備え、前記ＴＤＣ回路によって検出された正規化された位相差に基づいて、前記第１の発振器の発振周波数を制御するものであり、前記ＴＤＣ回路は、第２の発振器と、前記第２の発振器の出力信号の周期数をカウントするカウンタとを備え、前記カウンタの出力から、前記対象信号の周期に相当するカウンタ値と、前記対象信号と前記参照信号との位相差に相当するカウンタ値とを得て、これらのカウンタ値に基づいて、前記正規化された位相差を算出する。
【００１４】
この態様によると、位相差検出を行うＴＤＣ回路が、第２の発振器と、この第２の発振器の出力信号の周期数をカウントするカウンタとを備えている。そして、このカウンタの出力から、対象信号の周期に相当するカウンタ値と、対象信号と参照信号との位相差に相当するカウンタ値とが得られ、これらのカウンタ値に基づいて、正規化された位相差が算出される。すなわち、位相差検出の手法が従来構成と異なっており、位相差解像度を小さくする場合において、従来構成のように、遅延素子の段数を増大させる必要がない。したがって、小面積かつ低電流であり、ループ帯域内位相ノイズの低減を実現可能な周波数シンセサイザを実現することができる。
【００１５】
本発明の第２態様では、周波数シンセサイザは、発振器と、前記発振器の出力信号を分周する分周器と、前記分周器の出力である対象信号と、参照信号との、正規化された位相差を検出するＴＤＣ回路とを備え、前記ＴＤＣ回路によって検出された正規化された位相差に基づいて、前記発振器の発振周波数を制御するものであり、前記ＴＤＣ回路は、前記発振器の出力信号の周期数をカウントするカウンタを備え、前記カウンタの出力から、前記対象信号の周期に相当するカウンタ値と、前記対象信号と前記参照信号との位相差に相当するカウンタ値とを得て、これらのカウンタ値に基づいて、前記正規化された位相差を算出する。
【００１６】
この態様によると、位相差検出を行うＴＤＣ回路が、発振器の出力信号の周期数をカウントするカウンタを備えている。そして、このカウンタの出力から、対象信号の周期に相当するカウンタ値と、対象信号と参照信号との位相差に相当するカウンタ値とが得られ、これらのカウンタ値に基づいて、正規化された位相差が算出される。すなわち、位相差検出の手法が従来構成と異なっており、位相差解像度を小さくする場合において、従来構成のように、遅延素子の段数を増大させる必要がない。したがって、小面積かつ低電流であり、ループ帯域内位相ノイズの低減を実現可能な周波数シンセサイザを実現することができる。
【発明の効果】
【００１７】
本発明によると、周波数シンセサイザとして、ループ帯域内ノイズ特性の改善を小面積かつ低電流で実現できる構成を実現することができる。
【図面の簡単な説明】
【００１８】
【図１】第１の実施形態に係る周波数シンセサイザの回路構成を示す図である。
【図２】図１におけるＴＤＣ回路が有する発振器の構成例である。
【図３】図１におけるＴＤＣ回路が有するイネーブル生成部の構成例である。
【図４】図１におけるＴＤＣ回路が有するカウンタの構成例である。
【図５】図１におけるＴＤＣ回路が有するコースＴＤＣ部の動作を示す動作波形図である。
【図６】図１におけるＴＤＣ回路が有するファインＴＤＣ部の主要部の詳細な回路構成例である。
【図７】図６のファインＴＤＣ部の動作を示す動作波形図である。
【図８】第１の実施形態の他の構成例に係る周波数シンセサイザの回路構成を示す図である。
【図９】図８におけるＴＤＣ回路が有するファインＴＤＣ部の主要部の詳細な回路構成例である。
【図１０】図９のファインＴＤＣ部の動作を示す動作波形図である。
【図１１】第１の実施形態の他の構成例に係る周波数シンセサイザの回路構成を示す図である。
【図１２】図１１におけるＴＤＣ回路が有するファインＴＤＣ部の主要部の詳細な回路構成例である。
【図１３】図１２のファインＴＤＣ部の動作を示す動作波形図である。
【図１４】第１の実施形態の変形例に係る周波数シンセサイザの回路構成を示す図である。
【図１５】第２の実施形態に係る周波数シンセサイザの回路構成を示す図である。
【図１６】図１５におけるＴＤＣ回路が有するファインＴＤＣ部の主要部の詳細な回路構成例である。
【図１７】図１６のファインＴＤＣ部の動作を示す動作波形図である。
【図１８】第２の実施形態の他の構成例に係る周波数シンセサイザの回路構成を示す図である。
【図１９】図１８におけるＴＤＣ回路が有するファインＴＤＣ部の主要部の詳細な回路構成例である。
【図２０】図１８のファインＴＤＣ部の動作を示す動作波形図である。
【図２１】第２の実施形態に係る周波数シンセサイザの回路構成の変形例である。
【図２２】差動出力を持つ発振器を用いた構成の動作を示す動作波形図である。
【図２３】第３の実施形態に係る周波数シンセサイザの回路構成を示す図である。
【図２４】図２３におけるＴＤＣ回路が有するファインＴＤＣ部の主要部の詳細な回路構成例である。
【図２５】図２４のファインＴＤＣ部の動作を示す動作波形図である。
【図２６】第３の実施形態の他の構成例に係る周波数シンセサイザの回路構成を示す図である。
【図２７】従来の時間デジタル変換器の構成例である。
【図２８】従来の時間デジタル変換器の動作説明図である。
【発明を実施するための形態】
【００１９】
（第１の実施形態）
図１は第１の実施形態に係る周波数シンセサイザの回路構成を示す図である。図１に示すように、本実施形態に係る周波数シンセサイザは、発振器１と、発振器１の出力信号ＯＳＣ１を分周する分周器２と、参照信号Ｆｒｅｆ一周期あたりの分周器２の出力ＣＫＶをカウントする積算器３と、分周器２の出力ＣＫＶと参照信号Ｆｒｅｆとの位相差を検出するＴＤＣ回路(時間デジタル変換器：Time-to-Digital Converter)７と、比較基準信号を生成する基準信号生成部４と、比較基準信号と積算器３およびＴＤＣ回路７の出力からなる比較信号とを比較する位相・周波数比較部５と、位相・周波数比較部５の出力に従って発振器１の発振周波数を制御するループゲイン調整部６とを備えている。すなわち、時間デジタル変換器を含むＰＬＬ回路を用いた周波数シンセサイザが実現されている。
【００２０】
発振器１はインダクタおよびキャパシタを有している。発振器１の出力信号ＯＳＣ１は分周器２によって分周され、この分周信号ＣＫＶがＴＤＣ回路７による位相差検出の対象信号となる。なお、発振器１の出力信号ＯＳＣ１を位相差検出の対象信号としてもかまわない。積算器３は分周信号ＣＫＶを入力とし、参照信号Ｆｒｅｆ一周期あたりの分周信号ＣＫＶの周期数をカウントする。またＴＤＣ回路７は分周信号ＣＫＶを入力とし、分周信号ＣＫＶと参照信号Ｆｒｅｆとの、正規化された位相差を検出する。ここで、正規化された位相差とは、信号ＦＲＥＦと信号ＣＫＶとの位相差が信号ＣＫＶの周期に対して占める割合を指す。積算器３の出力が比較信号の整数部となり、ＴＤＣ回路７の出力が比較信号の分数部となる。
【００２１】
一方、基準信号生成部４は、周波数選局データまたは変調データを入力とし、この入力データを分周または積分することによって、参照信号Ｆｒｅｆと同期した比較基準信号を出力する。位相・周波数比較部５は、基準信号生成部４の出力と、積算器３の出力を整数部、ＴＤＣ回路７の出力を分数部として合成された比較信号とを比較し、その比較結果をループゲイン調整部６に出力する。ループゲイン調整部６は、入力した比較結果を適切なループゲインの信号に変換し、発振器１の周波数を制御する。このような一連の動作によって、周波数シンセサイザを所望の周波数にロックさせることができる。
【００２２】
次に、本実施形態におけるＴＤＣ回路７の構成について説明する。ＴＤＣ回路７は、粗い位相差検出を行うコースＴＤＣ部７１と、より細かな位相差検出を行うファインＴＤＣ部７２とを備えている。ここではまず、コースＴＤＣ部７１を中心に説明を行う。ファインＴＤＣ部７２については後述する。なお、適用製品等によっては、コースＴＤＣ部７１およびファインＴＤＣ部７２のいずれか一方のみを設けるようにしてもかまわない。
【００２３】
＜コースＴＤＣ部＞
ＴＤＣ回路７において、コースＴＤＣ部７１は、第１の発振器としての発振器１とは別の第２の発振器としての発振器７１１と、発振器７１１の出力信号ＯＳＣ２の周期数をカウントするカウンタ７１２と、発振器７１１およびカウンタ７１２のイネーブル信号ＥＮを生成するイネーブル生成部７１３と、カウンタ７１２の出力をデータ入力として受けるとともに分周信号ＣＫＶをクロック入力として受けるラッチ回路７１４と、分周信号ＣＫＶの入力の有無を切り替えるためのスイッチ回路７１５とを有している。ラッチ回路７１４は、カウンタ７１２の出力を分周信号ＣＫＶのタイミングでラッチする。スイッチ回路７１５もイネーブル信号ＥＮによって制御される。
【００２４】
図２は発振器７１１の回路構成例である。図２（ａ）はインバータを奇数段（図では３段）リング状に接続したいわゆるリング発振器形式の回路である。図２（ａ）の回路では、各インバータに供給される電圧または電流をイネーブル信号ＥＮによってオンオフさせることにより、発振動作のオンオフを制御している。また図２（ｂ）に示すように、第１段をＮＡＮＤ回路にしてイネーブル信号ＥＮを接続することにより、発振動作のオンオフを制御する構成としてもよい。なお、発振器７１１の回路構成はここに示したものに限られるものではない。
【００２５】
図３はイネーブル生成部７１３の回路構成例である。図３の回路構成では、イネーブル信号ＥＮは、参照信号Ｆｒｅｆの立ち上がりで“Ｈ”になり、分周信号ＣＫＶの立ち上がりを２回カウントしてから遅延αの後に“Ｌ”になる。すなわち、動作期間が、（参照信号Ｆｒｅｆと分周信号ＣＫＶとの位相差＋分周信号ＣＫＶの１周期＋α）に相当する期間に設定される。なお、イネーブル生成部７１３の回路構成はここに示したものに限られるものではない。
【００２６】
図４はカウンタ７１２の回路構成例である。図４（ａ）の構成では、発振器７１１の出力信号ＯＳＣ２がクロック入力になっており、信号ＯＳＣ２の立ち上がり毎に出力Ｑ０〜Ｑ５がカウントアップされる。すなわち、［Ｑ５：Ｑ０］がバイナリーのカウント値になる。例えば１１番目の立ち上がりでは［Ｑ５：Ｑ０］＝［００１０１１］となり、６３番目の立ち上がりでは最大値［Ｑ５：Ｑ０］＝［１１１１１１］となる。このように、ｎ段のＦＦを設けることによって、（２ｎ−１）までのカウントが可能であり、ＦＦの段数を１つ増やすことによってカウント可能な最大値が倍増する。よって、少ない段数のＦＦによって発振器７１１の出力信号ＯＳＣ２のカウントを行うことができる。また、図４（ｂ）の構成では、コースＴＤＣ部７１とファインＴＤＣ部７２との動作タイミングを合わせるために、クロック入力に遅延素子１０１（遅延Δt0）が挿入されている。
【００２７】
図５（ａ）はコースＴＤＣ部７１の動作の一例を示す動作波形図である。イネーブル信号ＥＮがアクティブ（ここでは“Ｈ”）の間、発振器７１１は発振動作を行い、カウンタ７１２が発振器７１１の出力信号ＯＳＣ２の周期数をカウントする。また、スイッチ回路７１５はイネーブル信号ＥＮがアクティブの間、分周信号ＣＫＶをラッチ回路７１４に伝達する。ラッチ回路７１４は、分周信号ＣＫＶをクロック入力としてカウンタ７１２のカウンタ値をラッチする。
【００２８】
図５（ａ）に示すように、参照信号Ｆｒｅｆの立ち上がりとともにイネーブル信号ＥＮがアクティブになり、発振器７１１およびカウンタ７１２は動作を開始する。ラッチ回路７１４は、分周信号ＣＫＶの最初の立ち上がり時ＴCKAにおけるカウンタ値ＱCKAと、次の立ち上がり時ＴCKBにおけるカウンタ値ＱCKBとをラッチし、これらを算出回路７５に出力する。
【００２９】
算出回路７５は、カウント値ＱCKA，ＱCKBから、分周信号ＣＫＶの周期に相当するカウンタ値と、分周信号ＣＫＶと参照信号Ｆｒｅｆとの位相差に相当するカウンタ値とを求める。すなわち、分周信号ＣＫＶの周期は、
ΔＱCKV＝ＱCKB−ＱCKA
で量子化され、分周信号ＣＫＶと参照信号Ｆｒｅｆとの位相差は、
ΔＱdif＝ＱCKA−１
で量子化される。これにより、正規化された位相差すなわち分数位相差出力εは、
ε＝ΔＱdif／ΔＱCKV＝（ＱCKA−１）／（ＱCKB−ＱCKA）
の演算により算出できる。図５（ａ）の例では、
ＱCKA＝５，ＱCKB＝１５
であり、
ΔＱCKV＝ＱCKB−ＱCKA＝１５−５＝１０
ΔＱdif＝ＱCKA−１＝５−１＝４
∴ε＝ΔＱdif／ΔＱCKV＝４／１０＝０．４
となる。
【００３０】
ここで、イネーブル信号ＥＮによって、発振器７１１の動作期間を位相差の算出に必要な期間だけに設定できるので、消費電流を小さく抑えることが可能になる。
【００３１】
また、図５（ｂ）に示すように、分周信号ＣＫＶの周期を、半周期の測定値を２倍にすることによって求めてもよい。この場合、ラッチ回路７１４は、分周信号ＣＫＶの最初の立ち上がり時ＴCKAにおけるカウンタ値ＱCKAと、最初の立ち下がり時ＴCKBにおけるカウンタ値ＱCKBとをラッチし、これらを算出回路７５に出力する。分周信号ＣＫＶの周期は、
ΔＱCKV＝（ＱCKB−ＱCKA）＊２
で量子化され、正規化された位相差すなわち分数位相差出力εは、
ε＝ΔＱdif／ΔＱCKV＝（ＱCKA−１）／（（ＱCKB−ＱCKA）＊２）
の演算により算出できる。図５（ｂ）の例では、
ＱCKA＝５，ＱCKB＝１０
であり、
ΔＱCKV＝（ＱCKB−ＱCKA）＊２＝（１０−５）＊２＝１０
ΔＱdif＝ＱCKA−１＝５−１＝４
∴ε＝ΔＱdif／ΔＱCKV＝４／１０＝０．４
となる。
【００３２】
この場合、発振器７１１の動作期間を、（参照信号Ｆｒｅｆと分周信号ＣＫＶとの位相差＋分周信号ＣＫＶの半周期＋α）に相当する期間に設定すればよい。すなわち、図５（ａ）の例よりも、発振器７１１の動作期間をさらに短縮することができるので、消費電流をさらに小さく抑えることが可能になる。
【００３３】
＜ファインＴＤＣ部＞
上述したコースＴＤＣ部７１に加えて、ファインＴＤＣ部７２を備えることによって、位相差検出の解像度をさらに向上させることができる。ここでのファインＴＤＣ部７２は、発振器７１１の出力信号ＯＳＣ２と、分周信号ＣＫＶとを入力とし、分周信号ＣＫＶのエッジ位置を示すビット列を生成出力する。
【００３４】
図１において、ファインＴＤＣ部７２は、第１の入力に対して並列に設けられた複数の遅延回路Ａ１１０〜１１３と、各遅延回路Ａ１１０〜１１３の後段にそれぞれ設けられた遅延回路Ｂ１２０〜１２３と、遅延回路Ａ１１０〜１１３および遅延回路Ｂ１２０〜１２３の遅延量を制御する遅延制御回路７２３と、各遅延回路Ｂ１２０〜１２３の出力をデータ入力として受けるとともに、第２の入力をクロック入力として受けるラッチ回路７２４とを備えている。第１の入力には発振器７１１の出力信号ＯＳＣ２が与えられ、第２の入力にはスイッチ回路７１５経由で分周信号ＣＫＶが与えられる。
【００３５】
遅延回路Ａ１１０〜１１３はそれぞれ互いに異なる遅延時間Δt0〜Δt3を持っており、遅延時間Δt0〜Δt3は所定の差Δtbをもって異なっている。すなわち、
Δt1−Δt0＝Δt2−Δt1＝Δt3−Δt2＝Δtb
である。また、遅延回路Ｂ１２０〜１２３は、所定の遅延時間Δtaを有する遅延素子が複数個（Ｎ個）直列に接続されたものである。
【００３６】
図６はファインＴＤＣ部７２の主要部の詳細な回路構成例である。図６の構成では、遅延回路Ｂ１２０〜１２３はそれぞれ、遅延時間Δtaの遅延素子１２ａが５個直列に接続されている。ラッチ回路７２４は、各遅延回路Ｂ１２０〜１２３から、各遅延素子１２ａの入力信号をデータ入力として受ける。すなわち、データ入力として、遅延回路Ｂ１２０から時間差Δtaを持つ信号Ｘ００〜Ｘ４０を受け、同様に、遅延回路Ｂ１２１から時間差Δtaを持つ信号Ｘ０１〜Ｘ４１を受け、遅延回路Ｂ１２２から時間差Δtaを持つ信号Ｘ０２〜Ｘ４２を受け、遅延回路Ｂ１２３から時間差Δtaを持つ信号Ｘ０３〜Ｘ４３を受ける。
【００３７】
ここで、遅延Δtaが小さいほど位相差検出の解像度を高めることができるが、遅延Δtaの短縮にはデバイス特性上の限界がある。そこで、遅延回路Ｂ１２０〜１２３の前段に遅延時間が差Δtbを持って異なっている遅延回路Ａ１１０〜１１３を配置することによって、各遅延回路Ｂ１２０〜１２３から出力される信号Ｘ００〜Ｘ４０，Ｘ０１〜Ｘ４１，Ｘ０２〜Ｘ４２，Ｘ０３〜Ｘ４３に時間差Δtbを持たせている。これにより、遅延素子１２ａの遅延Δtaより小さい解像度Δtbを得ることができる。
【００３８】
また、ファインＴＤＣ部７２と分周信号ＣＫＶとのタイミングを合わせるために、ラッチ回路７２４のクロック入力に、遅延Δt0の遅延素子１０２を挿入している。このとき、コースＴＤＣ部７１のラッチ回路７１４のクロック入力にも、同様に遅延Δt0の遅延素子が挿入されている。また、コースＴＤＣ部７１とファインＴＤＣ部７２とのタイミングを合わせるために、図４（ｂ）に示すように、カウンタ７１２のクロック入力に遅延Δt0の遅延素子１０１が挿入されている。
【００３９】
図７はファインＴＤＣ部７２の動作例を示す動作波形図である。なお、図７では、動作を分かりやすくするために、発振器７１１の出力信号ＯＳＣ２の周期を大きく記載している。また、ラッチ回路７２４のデータ入力には、遅延回路Ｂ１２０，１２１，１２２，１２３からそれぞれ、４個ずつの信号Ｘ００〜Ｘ３０，Ｘ０１〜Ｘ３１，Ｘ０２〜Ｘ３２，Ｘ０３〜Ｘ３３が与えられるものとする。
【００４０】
図７に示すように、参照信号Ｆｒｅｆの立ち上がりとともに発振器７１１およびカウンタ７１２は動作を開始する。ラッチ回路７２４は、分周信号ＣＫＶ（ただしΔt0遅延したもの）の最初の立ち上がり時ＴCKAおよび次の立ち上がり時ＴCKBにおいて、信号Ｘ００〜Ｘ３０，Ｘ０１〜Ｘ３１，Ｘ０２〜Ｘ３２，Ｘ０３〜Ｘ３３をラッチする。例えばＴCKAでは、信号Ｘ００〜Ｘ３０は“１０００”、信号Ｘ０１〜Ｘ３１は“１００１”、信号Ｘ０２〜Ｘ３２は“０００１”、信号Ｘ０３〜Ｘ３３は“０００１”である。これらを信号の時間順に並べて組み合わせると“１１１０ ００００ ００００ ００１１”（デコード値ＱA**）となり、このビット列の０と１の切り替わり位置からＴCKAのタイミングをサンプリングできる。すなわち、分周信号ＣＫＶの立ち上がりエッジ位置ＴCKAを示すビット列が得られる。
【００４１】
図７の例では、カウンタ７１２のＣＫ入力と遅延回路Ｂ１２０の出力の遅延をそれぞれΔt0に合わせているので、ＴCKAにおいて分周信号ＣＫＶと信号ＯＳＣ２との位相差の剰余値が全くない場合、サンプリング値は“...０００１”となる。したがって、上述した“...００１１”の場合、下位ビットから数えて最初に０に切り替わるまでのビット数が２なので、余剰値ΔＱ2Aは、
ΔＱ2A＝２−１＝１
となる。
【００４２】
同様に、ＴCKBではビット列“００００ ００１１ １１１１ １１１１”（デコード値ＱB**）が得られる。したがって、余剰値ΔＱ2Bは、下位ビットから数えて最初に０に切り替わるまでのビット数が１０なので、
ΔＱ2B＝１０−１＝９
となる。
【００４３】
このようにして算出回路７５は、デコード値ＱA**から、ＴCKAにおける分周信号ＣＫＶと信号ＯＳＣ２との位相差の剰余値ΔＱ2Aを算出し、デコード値ＱB**から、ＴCKBにおける分周信号ＣＫＶと信号ＯＳＣ２との位相差の剰余値ΔＱ2Bを算出する。そして、分周信号ＣＫＶの周期は、
ΔＱCKV＝（ＱCKB−ＱCKA）＋（ΔＱ2B−ΔＱ2A）／ΔＱCK2
で得られ、分周信号ＣＫＶと参照信号Ｆｒｅｆとの位相差は、
ΔＱdif＝ＱCKA−１＋ΔＱ2A／ΔＱCK2
で得られる。ただし、ΔＱCK2＝ＴCK2／Δtbである（ＴCK2は発振器７１１の周期）。これにより、正規化された位相差すなわち分数位相差出力εは、
ε＝ΔＱdif／ΔＱCKV
＝（ＱCKA−１＋ΔＱ2A／ΔＱCK2）／（（ＱCKB−ＱCKA）＋（ΔＱ2B−ΔＱ2A）／ΔＱCK2）
の演算により算出できる。図７の例では、
ＴCK2＝２２＊Δtb，Δta＝４＊Δtb，∴ΔＱCK2＝ＴCK2／Δtb＝２２
ＱCKA＝２，ＱCKB＝５，ΔＱ2A＝１，ΔＱ2B＝９
であり、
ΔＱCKV＝ＱCKB−ＱCKA＋（ΔＱ2B−ΔＱ2A）／ΔＱCK2
＝（５−２）＋（９−１）／２２＝３．３６４
ΔＱdif＝ＱCKA−１＋ΔＱ2A／ΔＱCK2
＝（２−１）＋１／２２＝１．０４５
∴ε＝ΔＱdif／ΔＱCKV＝１．０４５／３．３６４＝０．３１１
となる。
【００４４】
なお、ＴCK2／Δtb、Δta／Δtbの値に関しては、デコード値の周期性から判別が可能である。例えば図７の例では、Δta＝４＊Δtb、すなわち遅延回路Ｂ１２０〜１２３でΔtbが丁度一周するタイミングとしていたが、もしここに遅延回路Ｂ１２４が追加されたとしても、そのデコード値は、
Ｑ04＝Ｑ10、Ｑ14＝Ｑ20、Ｑ24＝Ｑ30
となり重複する。このことから、遅延回路Ｂ１２３までのデコード値Ｑ*0〜Ｑ*3が有効となり、Δta＝４＊Δtbであることが分かる。また、有効なデコード値、例えば上述の“１１１０ ００００ ００００ ００１１”において０が１１ビット続いていることから、信号ＯＳＣ２のＬｏ期間がΔtb＊１１であることが分かる。同様にして、Ｈｉ期間も１の連続数から予め算出しておけばよい。
【００４５】
本実施形態では、ファインＴＤＣ部７２をコースＴＤＣ部７１と組み合わせて用いているので、ファインＴＤＣ部７２の各遅延回路Ｂの遅延素子の段数を少なく抑えることができる。したがって、回路の小面積化と、位相検出の解像度の向上すなわち位相ノイズの低減との両立が可能になる。
【００４６】
なお、図６の構成では、ファインＴＤＣ部７２と分周信号ＣＫＶとのタイミングを合わせるために、ラッチ回路７２４のクロック入力に遅延Δt0の遅延素子１０２を挿入しているが、この遅延Δt0は、動作開始時に調整を行うなどして最適化すればよい。また、この遅延素子１０２は、上述した位相差算出の正確を期すために挿入されたものであり、省いてもかまわない。すなわち、この遅延素子１０２がない場合は、上述した位相デコード値が同じ値だけずれることになり、よってデコード値の差分は変化しない。このため、実質的な影響はない。ただし、この遅延素子１０２を挿入しない場合には、コースＴＤＣ部７１とファインＴＤＣ部７２とのラッチタイミングがずれないように、コースＴＤＣ部７１のラッチ回路７１４のクロック入力にも遅延素子を入れないようにする。ただし、図４（ｂ）のカウンタ７１２に挿入された遅延素子１０１は、ファインＴＤＣ部７２とのタイミングを合わせるために必要である。
【００４７】
なお、コースＴＤＣ部７１によって計算される整数部と、ファインＴＤＣ部７２によって計算される分数部との整合をとる方法は、ここで説明した方法に限定されるものではない。
【００４８】
なお、図６では記載を省略しているが、図１に示すような遅延制御回路７２３を用いて、遅延回路Ａ１１０〜１１３の各遅延素子１２ａが持つ遅延Δtaを最小解像度Δtbの整数倍に予め制御しておけば、算出回路７５での計算が正確かつ容易になる。また、遅延回路Ｂ１２０〜１２３は、その遅延値Δt0〜Δt3が微小差Δtbを持つように、例えば、負荷容量が少しずつ異なっている構成でも良いし、遅延素子のサイズが少しずつ異なっている構成でもよい。
【００４９】
（他の構成例その１）
図８は本実施形態の他の構成例に係る周波数シンセサイザの回路構成を示す図である。図８において、図１と共通の構成要素については同一の符号を付しており、ここではその詳細な説明を省略する。
【００５０】
上述の構成では、ファインＴＤＣ部７２は、第１の入力として発振器７１１の出力信号ＯＳＣ２を受け、これを遅延させて得た複数の信号を分周信号ＣＫＶのタイミングでラッチし、分周信号ＣＫＶのエッジ位置を示すビット列を生成していた。これに対して、本構成例では、ファインＴＤＣ部７２Ａは、第１の入力として分周信号ＣＫＶを受けるものとし、これを遅延させて得た複数の信号のタイミングで、発振器７１１の出力信号ＯＳＣ２をラッチし、分周信号ＣＫＶのエッジ位置を示すビット列を生成する。
【００５１】
すなわち、図８の構成において、図１の構成と異なるのは、ファインＴＤＣ部７２Ａが、第１の入力にスイッチ回路７１５を介して分周信号ＣＫＶを受けており、第２の入力に発振器７１１の出力信号ＯＳＣ２を受けている点である。分周信号ＣＫＶは各遅延回路Ａ１１０〜１１３に与えられており、出力信号ＯＳＣ２はラッチ回路７２４Ａに与えられている。また、ラッチ回路７２４Ａは、遅延回路Ｂ１２０〜１２３の出力をクロック入力として受けるとともに、発振器７１１の出力信号ＯＳＣ２をデータ入力として受ける。
【００５２】
図９はファインＴＤＣ部７２Ａの主要部の詳細な回路構成例である。図９において、ラッチ回路７２４Ａ以外の構成は図６と同様である。ラッチ回路７２４Ａは、各遅延回路Ｂ１２０〜１２３から、各遅延素子１２ａの入力信号をクロック入力として受ける。すなわち、クロック入力として、遅延回路Ｂ１２０から時間差Δtaを持つ信号Ｘ００〜Ｘ４０を受け、同様に、遅延回路Ｂ１２１から時間差Δtaを持つ信号Ｘ０１〜Ｘ４１を受け、遅延回路Ｂ１２２から時間差Δtaを持つ信号Ｘ０２〜Ｘ４２を受け、遅延回路Ｂ１２３から時間差Δtaを持つ信号Ｘ０３〜Ｘ４３を受ける。またデータ入力として、遅延素子１０２によって遅延された信号ＯＳＣ２を受ける。
【００５３】
図１０はファインＴＤＣ部７２Ａの動作例を示す動作波形図である。図１０では、ラッチ回路７２４Ａのクロック入力には、遅延回路Ｂ１２０，１２１，１２２，１２３からそれぞれ、４個ずつの信号Ｘ００〜Ｘ３０，Ｘ０１〜Ｘ３１，Ｘ０２〜Ｘ３２，Ｘ０３〜Ｘ３３が与えられるものとしている。
【００５４】
図１０に示すように、参照信号Ｆｒｅｆの立ち上がりとともに発振器７１１およびカウンタ７１２は動作を開始する。ラッチ回路７２４Ａは、分周信号ＣＫＶの最初の立ち上がり時ＴCKAの後、分周信号ＣＫＶを遅延させて得た信号Ｘ００〜Ｘ３０，Ｘ０１〜Ｘ３１，Ｘ０２〜Ｘ３２，Ｘ０３〜Ｘ３３のタイミングで、発振器７１１の出力信号ＯＳＣ２（ただしΔt0遅延したもの）をラッチする。例えば、信号Ｘ００〜Ｘ３０のタイミングでは“０００１”が得られ、信号Ｘ０１〜Ｘ３１のタイミングでは“１００１”が得られ、信号Ｘ０２〜Ｘ３２のタイミングでは“１０００”が得られ、信号Ｘ０３〜Ｘ３３のタイミングでは“１０００”が得られる。これらを信号の時間順に並べて組み合わせると“１１１０ ００００ ００００ ００１１”（デコード値ＱA**）となり、このビット列の０と１の切り替わり位置からＴCKAのタイミングをサンプリングできる。すなわち、分周信号ＣＫＶの立ち上がりエッジ位置ＴCKAを示すビット列が得られる。同様に、次の立ち上がり時ＴCKBについても、ビット列“１１１１ １１１１ １１１０ ００００”（デコード値ＱB**）が得られる。
【００５５】
ここで、図８および図９の回路構成では、分周信号ＣＫＶを遅延させてラッチ回路７２４Ａのクロック入力として用いている。ＴCKAにおいて分周信号ＣＫＶと信号ＯＳＣ２との位相差の剰余値が全くない場合、サンプリング値は“...１１１１...００００...１１１１”となる。０から１への次のデータ切り替わりは、発振器７１１の出力信号ＯＳＣ２のほぼ１周期後になる。以降、分数部が増えていくに従い０から１への次のデータ切り替わりまでの時間（桁数）が短くなり、最も１に近いときで“...１１１１...０００１”となる。よって、分数部への換算のためには、ファインＴＤＣ部７２Ａで得られた値に対し、０から１が立ち上がるまでの桁数をデコード値とし、得られた分数値を１から引けばよい。なお、ＴCK2／Δtb，Δta／Δtbの値に関しては、上述の実施形態の例と同様にして、デコード値の周期性から判別が可能である。
【００５６】
すなわち算出回路７５において、分周信号ＣＫＶの周期は、
ΔＱCKV＝（ＱCKB−ＱCKA）＋（（１−ΔＱ2B／ΔＱCK2）−（1−ΔＱ2A／ΔＱCK2））
＝（ＱCKB−ＱCKA）＋（ΔＱ2A−ΔＱ2B）／ΔＱCK2
で得られ、分周信号ＣＫＶと参照信号Ｆｒｅｆとの位相差は、
ΔＱdif＝ＱCKA−１＋（１−ΔＱ2A／ΔＱCK2）
により得られる。これにより、正規化された位相差すなわち分数位相差出力εは、
ε＝ΔＱdif／ΔＱCKV
＝（ＱCKA−１＋（１−ΔＱ2A／ΔＱCK2））／（（ＱCKB−ＱCKA）＋（ΔＱ2A−ΔＱ2B）／ΔＱCK2）
の演算により算出できる。図１０の例では、
ＱCKA＝２，ＱCKB＝５，ΔＱ2A＝１３，ΔＱ2B＝５
であり、
ΔＱCKV＝ＱCKB−ＱCKA＋（ΔＱ2A−ΔＱ2B）／ΔＱCK2
＝（５−２）＋（１３−５）／２２＝３．３６４
ΔＱdif＝ＱCKA−１＋（１−ΔＱ2A／ΔＱCK2）
＝（２−１）＋（１−１３／２２）＝１．４０９
∴ε＝ΔＱdif／ΔＱCKV＝１．４０９／３．３６４＝０．４１９
となる。
【００５７】
本構成例では、より周波数の低い分周信号ＣＫＶを遅延対象の信号として用いており、各遅延回路Ａ１１０〜１１３および各遅延回路Ｂ１２０〜１２３は、分周信号ＣＫＶの立ち上がり時ＴCKA，ＴCKBの付近のみ動作させればよい。よって、回路の消費電流をさらに削減することが可能になる。
【００５８】
（他の構成例その２）
図１１は本実施形態の他の構成例に係る周波数シンセサイザの回路構成を示す図である。図１１において、図１と共通の構成要素については同一の符号を付しており、ここではその詳細な説明を省略する。
【００５９】
図１１において、ファインＴＤＣ部７２Ｂは、第１の入力に対して並列に設けられた複数の遅延回路Ａ１１０〜１１３と、第２の入力に対して設けられた遅延回路Ｂ１３０と、遅延回路Ａ１１０〜１１３，遅延回路Ｂ１３０の遅延量を制御する遅延制御回路７２３と、各遅延回路Ａ１１０〜１１３の出力をクロック入力として受けるとともに、遅延回路Ｂ１３０の出力をデータ入力として受けるラッチ回路７２４Ｂとを備えている。第１の入力にはスイッチ回路７１５経由で分周信号ＣＫＶが与えられ、第２の入力には発振器７１１の出力信号ＯＳＣ２が与えられる。
【００６０】
遅延回路Ａ１１０〜１１３はそれぞれ互いに異なる遅延時間Δt0〜Δt3を持っており、遅延時間Δt0〜Δt3は所定の差Δtbをもって異なっている。すなわち、
Δt1−Δt0＝Δt2−Δt1＝Δt3−Δt2＝Δtb
である。また、遅延回路Ｂ１３０は、所定の遅延時間Δtaを有する遅延素子が複数個（Ｎ個）直列に接続されたものである。
【００６１】
図１２はファインＴＤＣ部７２Ｂの主要部の詳細な回路構成例である。図１２の構成では、遅延回路Ｂ１３０は、遅延Δtaの遅延素子１３ａが５個直列に接続されている。ラッチ回路７２４Ｂは、クロック入力として、各遅延回路Ａ１１０〜１１３から信号Ｘ００〜Ｘ０３を受けるとともに、データ入力として、遅延回路Ｂ１３０から時間差Δtaを持つ信号Ｙ１〜Ｙ４を受ける。
【００６２】
本構成例でも、ファインＴＤＣ部７２Ｂは、分周信号ＣＫＶのエッジ位置を示すビット列を生成することができる。しかも、ラッチ回路７２４Ｂのクロック入力とデータ入力の両方に遅延回路を配置したマトリックス構成にすることによって、上述した構成と比べて遅延回路の個数が大幅に削減されており、したがって、回路の消費電力と面積のさらなる削減を実現することができる。
【００６３】
図１３はファインＴＤＣ部７２Ｂの動作例を示す動作波形図である。図１３（ａ）に示すように、参照信号Ｆｒｅｆの立ち上がりとともに発振器７１１およびカウンタ７１２は動作を開始する。ラッチ回路７２４Ｂは、分周信号ＣＫＶの最初の立ち上がり時ＴCKAの後、分周信号ＣＫＶを遅延させて得た信号Ｘ００，Ｘ０１，Ｘ０２，Ｘ０３のタイミング（ＴCKA0，ＴCKA1，ＴCKA2，ＴCKA3：時間差Δtb）で、発振器７１１の出力信号ＯＳＣ２を遅延して得た信号Ｙ１〜Ｙ４（時間差Δta）をラッチする。例えば、信号Ｘ００のタイミングでは“０００１”が得られ、信号Ｘ０１のタイミングでは“１００１”が得られ、信号Ｘ０２のタイミングでは“１０００”が得られ、信号Ｘ０３のタイミングでは“１０００”が得られる。これらを時間順に並べて組み合わせると“１１００ ００００ ００００ ０１１１”（デコード値ＱA**）となり、このビット列の０と１の切り替わり位置からＴCKAのタイミングをサンプリングできる。すなわち、分周信号ＣＫＶの立ち上がりエッジ位置ＴCKAを示すビット列が得られる。同様に、次の立ち上がり時ＴCKBについても、ビット列“０００１ １１１１ １１１１ １１００”（デコード値ＱB**）が得られる。
【００６４】
ここで、図１１および図１２の回路構成では、ＴCKAにおいて分周信号ＣＫＶと信号ＯＳＣ２との位相差の剰余値が全くない場合、サンプリング値は“...１１１１...００００”となる。以降、分数部が増えて行くに従い、“...１１１１...００００１”、“...１１１１...００００１１”と１から０へ変化するまでの１の桁数が増えていく。よって、分数部への換算のためには、ファインＴＤＣ部７２Ｂで得られた値に対し、１から０が立ち下がるまでの桁数をデコード値とすればよい。
【００６５】
図１３（ｂ）は８段構成（遅延回路Ａ１１０〜１１７）の場合のラッチ回路７２４Ｂの各出力のラッチタイミングを示す図である。図１３（ｂ）では、分周信号ＣＫＶおよび発振器７１１の出力信号ＯＳＣ２を基準として、ラッチ回路７２４Ｂの出力ＱＢ１０〜ＱＢ１７，ＱＢ２０〜ＱＢ２７，ＱＢ３０〜ＱＢ３７，ＱＢ４０〜ＱＢ４７がどのタイミングに相当するものであるかを図示している。図１３（ｂ）から分かるように、遅延回路Ｂ１３０によってデータ入力が遅延することによってラッチタイミングが早まっていくのに対し、遅延回路Ａ１１０〜１１３によってクロック入力が遅延することによってラッチタイミングが遅れていく。
【００６６】
なお、ＴCK2／Δtb，Δta／Δtbの値に関しては、上述の実施形態の例と同様にして、デコード値の周期性から判別が可能である。図１１，１２，１３（ａ）の例では、Δta＝４＊Δtb、すなわち遅延回路Ａ１１０〜１１３でΔtbが丁度一周するタイミングとしていたが、図１３（ｂ）のように遅延回路Ａ１１４〜１１７が追加されたとしても、以降のデコード値は重複しており、省けばよいことが図示されている。
【００６７】
算出回路７５において、分周信号ＣＫＶの周期は、
ΔＱCKV＝（ＱCKB−ＱCKA）＋（ΔＱ2B／ΔＱCK2−ΔＱ2A／ΔＱCK2）
＝（ＱCKB−ＱCKA）＋（ΔＱ2B−ΔＱ2A）／ΔＱCK2
で得られ、分周信号ＣＫＶと参照信号Ｆｒｅｆとの位相差は、
ΔＱdif＝ＱCKA−１＋ΔＱ2A／ΔＱCK2
により得られる。これにより、正規化された位相差すなわち分数位相差出力εは、
ε＝ΔＱdif／ΔＱCKV
＝（ＱCKA−１＋ΔＱ2A／ΔＱCK2）／（（ＱCKB−ＱCKA）＋（ΔＱ2B−ΔＱ2A）／ΔＱCK2）
の演算により算出できる。図１３（ａ）の例では、
ＱCKA＝２，ＱCKB＝５，ΔＱ2A＝３，ΔＱ2B＝１３
であり、
ΔＱCKV＝ＱCKB−ＱCKA＋（ΔＱ2B−ΔＱ2A）／ΔＱCK2
＝（５−２）＋（１３−３）／２２＝３．４５５
ΔＱdif＝ＱCKA−１＋ΔＱ2A／ΔＱCK2
＝（２−１）＋３／２２＝１．１３６
∴ε＝ΔＱdif／ΔＱCKV＝１．１３６／３．４５５＝０．３２９
となる。
【００６８】
図１および図６や図８および図９の構成では、遅延Δtaの遅延素子が、直列段数×遅延回路Ｂの並列数分だけ必要であった。これに対して、本構成例では、遅延回路の配置をマトリックス構成にしているため、遅延Δtaの遅延素子は直列段数分だけで済む。このため、遅延回路の面積および電流を大幅に削減することができる。
【００６９】
また、図８および図９の構成では、図１および図６の構成に対して、遅延素子を通る信号（分周信号ＣＫＶ）の周波数が低くなり電流削減可能であるというメリットがある反面、周波数の高い発振器出力信号ＯＳＣ２に対するラッチ回路の入力負荷が大きくなるといったデメリットがある。これに対して本構成例では、発振器出力信号ＯＳＣ２が、遅延回路Ｂ１３０を構成する各遅延素子の出力から分配されてラッチ回路に与えられるため、信号あたりの入力数が減り、各信号に対するラッチ回路の入力負荷が軽減される、というメリットも得られる。
【００７０】
図１４は本実施形態の変形例に係る周波数シンセサイザの回路構成を示す図である。図１４では、図１と共通の構成要素には図１と同一の符号を付しており、ここではその詳細な説明を省略する。
【００７１】
参照信号Ｆｒｅｆに対して発振器７１１の立ち上がりに遅延があったとしても、その遅延量が安定しているのであれば、位相差の算出値は変わらないので特に問題ない。ただし、参照信号Ｆｒｅｆに対して発振器７１１の立ち上がりが無視できないほど不安定であるときは、図１４に示すように遅延回路７６を設けて、参照信号Ｆｒｅｆに微小な遅延Δtcを与えた信号をラッチ回路７１４，７２４に与えるのが好ましい。ラッチ回路７１４，７２４は、参照信号Ｆｒｅｆに微小な遅延Δtcを与えた信号に従ってラッチした値を位相差算出の初期値として用いて、カウンタ値やデコード値からその初期値を減じた後、位相差を算出すればよい。
【００７２】
（第２の実施形態）
図１５は第２の実施形態に係る周波数シンセサイザの回路構成を示す図である。図１５において、図１と共通の構成要素には図１と同一の符号を付しており、ここではその詳細な説明を省略する。
【００７３】
本実施形態において、ＴＤＣ回路７は、粗い位相差検出を行うコースＴＤＣ部７３と、より細かな位相差検出を行うファインＴＤＣ部７４とを備えている。コースＴＤＣ部７３は、第１の実施形態におけるコースＴＤＣ部７１とほぼ同様の構成からなるが、発振器７１１を有しておらず、発振器７１１の出力信号ＯＳＣ２の代わりに、発振ループを構成する発振器１の出力信号ＯＳＣ１を入力とする点が異なっている。すなわち、発振器１の出力信号ＯＳＣ１の周期数をカウンタ７１２によってカウントし、このカウンタ７１２の出力をラッチ回路７１４が分周信号ＣＫＶのタイミングでラッチする。
【００７４】
また、ファインＴＤＣ部７４は、第１の実施形態におけるファインＴＤＣ部７２とほぼ同様の構成からなるが、発振器７１１の出力信号ＯＳＣ２の代わりに発振器１の出力信号ＯＳＣ１を第１の入力とする点と、ラッチ回路７４４が分周信号ＣＫＶに加えて参照信号Ｆｒｅｆをクロック入力として受ける点とが異なっている。
【００７５】
図１６はファインＴＤＣ部７４の主要部の詳細な回路構成例である。図１６の構成では、発振器１の出力信号ＯＳＣ１が遅延回路Ａ１１０〜１１３に入力されており、また、参照信号Ｆｒｅｆが、遅延値Δt0の遅延素子１０３を介してラッチ回路７４４にクロック入力として与えられている。それ以外の構成は図６と同様である。
【００７６】
図１７はファインＴＤＣ部７４の動作例を示す動作波形図である。ここでは、分周器２は４分周の機能を有するものとしている。また、ラッチ回路７４４のデータ入力には、遅延回路Ｂ１２０，１２１，１２２，１２３からそれぞれ、４個ずつの信号Ｘ００〜Ｘ３０，Ｘ０１〜Ｘ３１，Ｘ０２〜Ｘ３２，Ｘ０３〜Ｘ３３が与えられるものとする。
【００７７】
図１７に示すように、この場合、発振器１の出力信号ＯＳＣ１の立ち上がりは、参照信号Ｆｒｅｆの立ち上がりと必ずしも位相が合っていない。このため、参照信号Ｆｒｅｆの立ち上がり時ＴCKRにおいてラッチ回路７４４はラッチを行い、得られたビット列を位相差算出の初期値として用いる。すなわち、ラッチ回路７４４は、参照信号Ｆｒｅｆ（ただしΔt0遅延したもの）の立ち上がり時ＴCKRおよび分周信号ＣＫＶ（ただしΔt0遅延したもの）の最初の立ち上がり時ＴCKAにおいて、信号Ｘ００〜Ｘ３０，Ｘ０１〜Ｘ３１，Ｘ０２〜Ｘ３２，Ｘ０３〜Ｘ３３をラッチする。例えばＴCKAでは、信号Ｘ００〜Ｘ３０は“１１００”、信号Ｘ０１〜Ｘ３１は“１１００”、信号Ｘ０２〜Ｘ３２は“１０００”、信号Ｘ００〜Ｘ３３は“１０００”である。これらを信号の時間順に並べて組み合わせると“００００ ００００ ００１１ １１１１”（デコード値ＱA**）となり、このビット列の０と１の切り替わり位置からＴCKAのタイミングをサンプリングできる。すなわち、分周信号ＣＫＶの立ち上がりエッジ位置ＴCKAを示すビット列が得られる。同様に、ＴCKRではビット列“００００ ０００１ １１１１ １１１１”（デコード値ＱR**）が得られる。ただし、分周信号ＣＫＶの周期は出力信号ＯＳＣ１の整数倍になっており、例えば図１７では分周器２が４分周機能を有するため、分周信号ＣＫＶの次の立ち上がり時ＴCKBはＴCKAの４周期後になる。すなわち、図１７に示すように、ＴCKAとＴCKBのデコード値は同じになるため、ＴCKBのタイミングでラッチを行う必要は必ずしもない。なお、図１６では、ラッチ回路７４４において、デコード値ＱB**を出力する構成については省略している。
【００７８】
算出回路７５は、デコード値ＱR**から、ＴCKRにおける参照信号Ｆｒｅｆと信号ＯＳＣ１との位相差の剰余値ΔＱ2Rを算出し、デコード値ＱA**から、図７の例と同様にして、ＴCKAにおける分周信号ＣＫＶと信号ＯＳＣ１との位相差の剰余値ΔＱ2Aを算出する。そして、分周信号ＣＫＶと参照信号Ｆｒｅｆとの位相差は、
ΔＱdif＝ＱCKA＋（ΔＱ2A−ΔＱ2R）／ΔＱCK1
で得られる。ただし、ΔＱCK1＝ＴCK1／Δtbである（ＴCK1は発振器１の周期）。
【００７９】
一方、図１７の例では、分周信号ＣＫＶの周期は、発振器１の出力でカウントすると、
ΔＱCKV＝（ＱCKB−ＱCKA）＝４
で安定している。これにより、正規化された位相差すなわち分数位相差出力εは、
ε＝ΔＱdif／ΔＱCKV
＝（ＱCKA＋（ΔＱ2A−ΔＱ2R）／ΔＱCK1）／（ＱCKB−ＱCKA）
の演算により算出できる。
【００８０】
図１７の例では、
ＴCK1＝２２＊Δtb、Δta＝４＊Δtb、∴ΔＱCK1＝ＴCK1／Δtb＝２２
ＱCKA＝１，ＱCKB＝５，ΔＱ2A＝ΔＱ2B＝６−１＝５
ΔＱ2R＝９−１＝８
であり、
ΔＱCKV＝ＱCKB−ＱCKA＋（ΔＱ2B−ΔＱ2A）／ΔＱCK1
＝（５−１）＋（５−５）／２２＝４
である。ΔＱ2B＝ΔＱ2Aであり、上述のΔＱCKV＝ＱCKB−ＱCKAが成立していることが確認できる。
【００８１】
ΔＱdif＝ＱCKA＋（ΔＱ2A−ΔＱ2R）／ΔＱCK1
＝１＋（５−８）／２２＝０．８６４
∴ε＝ΔＱdif／ΔＱCKV＝０．８６４／４＝０．２１６
となる。なお、図１６の構成は図６と類似しており、ΔＱ2A，ΔＱ2Rの算出方法は図７と同様になる。
【００８２】
図１７の例では、分周信号ＣＫＶの周期がΔＱCKV＝４と安定しているので、位相差の算出が容易になる。また、図１７に示すように、本実施形態では、ファインＴＤＣ部７４を参照信号Ｆｒｅｆの立ち上がりより少なくとも少し前から立ち上げておく必要がある。これは電力増加要因となるが、例えば、ファインＴＤＣ部７４を参照信号Ｆｒｅｆの立ち上がりから立ち上げるようにし、ファインＴＤＣ部７４において遅延させた参照信号Ｆｒｅｆを他の回路で用いる構成にすることによって、消費電力の削減が可能である。
【００８３】
図１５の構成では、周波数シンセサイザのメイン発振器１がＴＤＣ回路７における位相差検出のために用いられている。このため、第１の実施形態のように、位相差検出のために必要な期間だけ発振器７１１を動作させるということができず、発振器１は全期間で発振させる必要がある。したがって、例えばコ−スＴＤＣ部７３の分解能を上げるために、発振器１の周波数を高くすると、消費電力が大きくなってしまう。一方、回路面積は第１の実施形態よりも小さくなるので、消費電力の仕様がさほど厳しくないアプリケーションに対しては好ましいといえる。
【００８４】
（他の構成例その１）
また、図１５の構成では、ファインＴＤＣ部７４は、第１の入力として発振器１の出力信号ＯＳＣ１を受けるものとしたが、これに代えて、第１の実施形態の（他の構成例その１）で示したものと同様に、ファインＴＤＣ部７４が、第１の入力として分周信号ＣＫＶを受けるものとし、これを遅延させて得た複数の信号のタイミングで、発振器１の出力信号ＯＳＣ１をラッチする構成としてもよい。
【００８５】
（他の構成例その２）
図１８は本実施形態の他の構成例に係る周波数シンセサイザの回路構成を示す図である。図１８において、図１１および図１５と共通の構成要素については同一の符号を付しており、ここではその詳細な説明を省略する。
【００８６】
図１８において、ファインＴＤＣ部７４Ｂは、第１の入力に対して並列に設けられた複数の遅延回路Ａ１１０〜１１３と、第２の入力に対して設けられた遅延回路Ｂ１３０と、第３の入力に対して並列に設けられた複数の遅延回路Ａ１１５〜１１８と、遅延回路Ａ１１０〜１１３，１１５〜１１８，遅延回路Ｂ１３０の遅延量を制御する遅延制御回路７２３と、各遅延回路Ａ１１０〜１１３，１１５〜１１８の出力をクロック入力として受けるとともに、遅延回路Ｂ１３０の出力をデータ入力として受けるラッチ回路７４４Ｂとを備えている。第１の入力にはスイッチ回路７１５経由で分周信号ＣＫＶが与えられ、第２の入力には発振器１の出力信号ＯＳＣ１が与えられ、第３の入力には参照信号Ｆｒｅｆが与えられる。
【００８７】
遅延回路Ａ１１０〜１１３はそれぞれ互いに異なる遅延時間Δt0〜Δt3を持っており、遅延時間Δt0〜Δt3は所定の差Δtbをもって異なっている。すなわち、
Δt1−Δt0＝Δt2−Δt1＝Δt3−Δt2＝Δtb
である。同様に、遅延回路Ａ１１５〜１１８はそれぞれ互いに異なる遅延時間Δt0〜Δt3を持っている。また、遅延回路Ｂ１３０は、所定の遅延時間Δtaを有する遅延素子が複数個（Ｎ個）直列に接続されたものである。
【００８８】
図１９はファインＴＤＣ部７４Ｂの主要部の詳細な回路構成例である。図１９の構成では、遅延回路Ｂ１３０は、遅延値Δtaの遅延素子１３ａが５個直列に接続されている。ラッチ回路７４４Ｂは、クロック入力として、各遅延回路Ａ１１０〜１１３から信号Ｘ００〜Ｘ０３を受けるとともに、各遅延回路Ａ１１５〜１１８から信号Ｚ００〜Ｚ０３を受け、データ入力として、遅延回路Ｂ１３０から時間差Δtaを持つ信号Ｙ１〜Ｙ４を受ける。
【００８９】
本構成例でも、ファインＴＤＣ７４Ｂは、分周信号ＣＫＶおよび参照信号Ｆｒｅｆのエッジ位置を示すビット列を生成することができる。しかも、ラッチ回路７４４Ｂのクロック入力とデータ入力の両方に遅延回路を配置したマトリックス構成にすることによって、上述した構成と比べて遅延回路の個数が大幅に削減されており、したがって、回路の消費電力と面積のさらなる削減を実現することができる。
【００９０】
図２０はファインＴＤＣ部７４Ｂの動作例を示す動作波形図である。図２０に示すように、ラッチ回路７４４Ｂは、参照信号Ｆｒｅｆの立ち上がり時ＴCKRの後、参照信号Ｆｒｅｆを遅延させて得た信号Ｚ００，Ｚ０１，Ｚ０２，Ｚ０３のタイミング（時間差Δtb）で、発振器１の出力信号ＯＳＣ１を遅延して得た信号Ｙ１〜Ｙ４（時間差Δta）をラッチする。例えば、信号Ｚ００のタイミングでは“００１１”が得られ、信号Ｚ０１のタイミングでは“００１１”が得られ、信号Ｚ０２のタイミングでは“００１１”が得られ、信号Ｚ０３のタイミングでは“０１１１”が得られる。これらを時間順に並べて組み合わせると“...００００ ０００１ １１１１ １１１１”（デコード値ＱR**）となり、このビット列の０と１の切り替わり位置からＴCKRのタイミングをサンプリングできる。同様に、分周信号ＣＫＶの最初の立ち上がり時ＴCKAについても、ビット列“...００００ ００００ ００１１ １１１１”（デコード値ＱA**）が得られる。
【００９１】
ここで、図１８および図１９の回路構成では、図１１および図１２と同様にして、分数部への換算のためには、ファインＴＤＣ部７４Ｂで得られた値に対し、１から０が立ち下がるまでの桁数をデコード値とすればよい。
【００９２】
算出回路７５は、デコード値ＱR**から、ＴCKRにおける参照信号Ｆｒｅｆと信号ＯＳＣ１との位相差の剰余値ΔＱ2Rを算出し、デコード値ＱA**から、ＴCKAにおける分周信号ＣＫＶと信号ＯＳＣ１との位相差の剰余値ΔＱ2Aを算出する。正規化された位相差すなわち分数位相差出力εの算出方法は、図１７の動作と同様である。
【００９３】
すなわち、図２０の例では、算出回路７５において、分周信号ＣＫＶの周期ΔＱCKVは、
ΔＱCKV＝ＱCKB−ＱCKA
で得られ、分周信号ＣＫＶと参照信号Ｆｒｅｆとの位相差ΔＱdifは、
ΔＱdif＝ＱCKA＋（ΔＱ2A−ΔＱ2R）／ΔＱCK1
により得られる。これにより、正規化された位相差すなわち分数位相差出力εは、
ε＝ΔＱdif／ΔＱCKV
＝（ＱCKA＋（ΔＱ2A−ΔＱ2R）／ΔＱCK1）／（ＱCKB−ＱCKA）
の演算により算出できる。
【００９４】
図２０の例では、
ＴCK1＝２２＊Δtb，Δta＝４＊Δtb
∴ ΔＱCK1＝ＴCK1／Δtb＝２２
ＱCKA＝１，ＱCKB＝５，ΔＱ2A＝ΔＱ2B＝６
ΔＱ2R＝９
であり、
ΔＱCKV＝ＱCKB−ＱCKA
＝５−１＝４
ΔＱdif＝ＱCKA＋（ΔＱ2A−ΔＱ2R）／ΔＱCK1
＝１＋（６−９）／２２＝０．８６４
∴ε＝ΔＱdif／ΔＱCKV＝０．８６４／４＝０．２１６
となる。なお、図１９の構成は図１２と類似しており、ΔＱ2A，ΔＱ2Rの算出方法は図１３と同様になる。
【００９５】
図１５および図１６の構成では、遅延Δtaの遅延素子が、直列段数×遅延回路Ｂの並列数分だけ必要であった。これに対して、本構成例では、遅延回路の配置をマトリックス構成にしているため、遅延Δtaの遅延素子は直列段数分だけで済む。このため、遅延回路の面積および電流を大幅に削減することができる。
【００９６】
なお、発振器１の出力信号ＯＳＣ１をＴＤＣ回路７の入力とする代わりに、出力信号ＯＳＣ１を逓倍器によって周波数を上げた信号をＴＤＣ回路７の入力としてもよい。図２１は本実施形態に係る周波数シンセサイザの回路構成の変形例であり、図１８の構成において、逓倍器１１を設けて、発振器１の出力信号ＯＳＣ１を逓倍器１１によって逓倍した信号をＴＤＣ回路７の入力としたものである。なお、図１５の構成に同様の変形を行ってもかまわない。
【００９７】
また本実施形態において、発振器１として差動出力を持つ発振器を用い、図２２に示すように、発振器１の正相出力と逆相出力の両方をカウントするようにしてもよい。この場合、図２２に示すように、ファインＴＤＣ部の測定期間をさらに発振器１の出力信号ＯＳＣ１の半周期分短くすることが可能となり、ファインＴＤＣ部の面積・電流のさらなる削減が可能になる。
【００９８】
（第３の実施形態）
図２３は第３の実施形態に係る周波数シンセサイザの回路構成を示す図である。図２３の構成は、第１の実施形態の図１１に示す構成例を基にして、発振器７１１を用いず、コースＴＤＣ部７１も省いて簡略化したものである。図１１と共通の構成要素には図１１と同一の符号を付しており、ここではその詳細な説明を省略する。
【００９９】
図２３において、ファインＴＤＣ部７５は、第１の入力に対して並列に設けられた複数の遅延回路Ａ１１０〜１１３と、第２の入力に対して設けられた遅延回路Ｂ１３０と、遅延回路Ａ１１０〜１１３，遅延回路Ｂ１３０の遅延量を制御する遅延制御回路７２３と、各遅延回路Ａ１１０〜１１３の出力をクロック入力として受けるとともに、遅延回路Ｂ１３０の出力をデータ入力として受けるラッチ回路７５４とを備えている。第１の入力には参照信号Ｆｒｅｆが与えられ、第２の入力にはスイッチ回路７１５経由で分周信号ＣＫＶが与えられる。
【０１００】
遅延回路Ａ１１０〜１１３はそれぞれ互いに異なる遅延時間Δt0〜Δt3を持っており、遅延時間Δt0〜Δt3は所定の差Δtbをもって異なっている。すなわち、
Δt1−Δt0＝Δt2−Δt1＝Δt3−Δt2＝Δtb
である。また、遅延回路Ｂ１３０は、所定の遅延時間Δtaを有する遅延素子が複数個（Ｎ個）直列に接続されたものである。
【０１０１】
図２４はファインＴＤＣ部７５の主要部の詳細な回路構成例である。図２４の構成では、遅延回路Ｂ１３０は、遅延値Δtaの遅延素子が５個直列に接続されている。ラッチ回路７５４は、クロック入力として、各遅延回路Ａ１１０〜１１３から信号Ｘ００〜Ｘ０３を受けるとともに、データ入力として、遅延回路Ｂ１３０から時間差Δtaを持つ信号Ｙ１〜Ｙ４を受ける。
【０１０２】
本構成例でも、ファインＴＤＣ７５は、分周信号ＣＫＶのエッジ位置を示すビット列を生成することができる。しかも、ラッチ回路７５４のクロック入力とデータ入力の両方に遅延回路を配置したマトリックス構成にすることによって、遅延回路の個数が大幅に削減されており、したがって、回路の消費電力と面積のさらなる削減を実現することができる。
【０１０３】
図２５はファインＴＤＣ部７５の動作例を示す動作波形図である。図２５に示すように、ラッチ回路７５４は、参照信号Ｆｒｅｆの立ち上がり時ＴCKRの後、参照信号Ｆｒｅｆを遅延させて得た信号Ｘ００，Ｘ０１，Ｘ０２，Ｘ０３のタイミング（時間差Δtb）で、分周信号ＣＶＫを遅延して得た信号Ｙ１〜Ｙ４（時間差Δta）をラッチする。例えば、信号Ｘ００のタイミングでは“１１１０”が得られ、信号Ｘ０１のタイミングでは“１１１０”が得られ、信号Ｘ０２のタイミングでは“１１００”が得られ、信号Ｘ０３のタイミングでは“１１００”が得られる。これらを時間順に並べて組み合わせると“１１１１ １１１１ １１００ ００００”となり、このビット列の０と１の切り替わり位置から分周信号ＣＫＶのエッジ位置をサンプリングできる。
【０１０４】
このように本実施形態によると、ＴＤＣ回路７に新たな発振器を用いず、かつ、簡易な構成のファインＴＤＣ部７５のみを設けているため、回路の面積および電流を大幅に削減することができる。なお、例えば要求される時間解像度や、カバーすべき測定時間の範囲等によっては、第１および第２の実施形態に示したように、コースＴＤＣ部と組み合わせて構成してもかまわない。
【０１０５】
なお、要求される時間解像度が比較的緩く、かつ、カバーすべき測定時間の範囲が大きい場合には、例えば図２６に示すように、第１の入力を受ける遅延回路Ａ１１０〜１１３の遅延時間の差をΔtbよりも大きな値例えばΔt0とし、第２の入力を受ける遅延回路Ｂ１３０における各遅延素子の遅延値Δtaを、
Δta＝Ｎ＊Δt0
としてもよい。遅延時間は、トランジスタサイズや負荷容量等の調整によって最適化すればよい。
【産業上の利用可能性】
【０１０６】
本発明では、ループ帯域内位相ノイズが抑制された周波数シンセサイザを小面積かつ低電流で実現可能であるので、例えば、半導体集積回路の低コスト化および低消費電力化に有用である。
【符号の説明】
【０１０７】
１ 発振器（第１の発振器）
７ ＴＤＣ回路
１１ 逓倍器
１２ａ，１３ａ 遅延素子
７２，７２Ａ，７２Ｂ ファインＴＤＣ部
７４，７４Ｂ ファインＴＤＣ部
１１０〜１１３ 遅延回路Ａ
１１５〜１１８ 第２の遅延回路Ａ
１２０〜１２３ 遅延回路Ｂ
１３０ 遅延回路Ｂ
７１１ 発振器（第２の発振器）
７１２ カウンタ
７２４，７２４Ａ，７２４Ｂ ラッチ回路
７４４，７４４Ｂ ラッチ回路
７５４ ラッチ回路
ＣＫＶ 分周信号（対象信号）
Ｆｒｅｆ 参照信号
【特許請求の範囲】
【請求項１】
第１の発振器と、
前記第１の発振器の出力信号またはその分周信号である対象信号と、参照信号との、正規化された位相差を検出するＴＤＣ回路とを備え、
前記ＴＤＣ回路によって検出された正規化された位相差に基づいて、前記第１の発振器の発振周波数を制御するものであり、
前記ＴＤＣ回路は、
第２の発振器と、
前記第２の発振器の出力信号の周期の数をカウントするカウンタとを備え、
前記カウンタの出力から、前記対象信号の周期に相当するカウンタ値と、前記対象信号と前記参照信号との位相差に相当するカウンタ値とを得て、これらのカウンタ値に基づいて、前記正規化された位相差を算出するものである
ことを特徴とする周波数シンセサイザ。
【請求項２】
請求項１記載の周波数シンセサイザにおいて、
前記ＴＤＣ回路は、
前記カウンタの出力をデータ入力として受けるとともに、前記対象信号をクロック入力として受けるラッチ回路を備え、
前記第２の発振器および前記カウンタは、前記参照信号に応じたイネーブル信号に従って、動作を開始する
ことを特徴とする周波数シンセサイザ。
【請求項３】
請求項１記載の周波数シンセサイザにおいて、
前記ＴＤＣ回路は、
前記第２の発振器の出力信号と、前記対象信号とを入力とし、前記対象信号のエッジ位置を示すビット列を生成出力するファインＴＤＣ部をさらに備え、
前記ファインＴＤＣ部から出力されたビット列を用いて、前記正規化された位相差を算出するものである
ことを特徴とする周波数シンセサイザ。
【請求項４】
請求項３記載の周波数シンセサイザにおいて、
前記ファインＴＤＣ部は
第１の入力に対して並列に設けられており、遅延時間が所定の差をもって異なっている、複数の遅延回路Ａと、
前記各遅延回路Ａの後段にそれぞれ設けられており、所定の遅延時間を有する遅延素子が複数個、直列に接続されてなる、複数の遅延回路Ｂと、
前記各遅延回路Ｂから、少なくとも１つの前記遅延素子の入力信号をデータ入力として受けるとともに、第２の入力をクロック入力として受けるラッチ回路とを備え、
前記第１の入力に、前記第２の発振器の出力信号を受けるとともに、前記第２の入力に、前記対象信号を受けるものである
ことを特徴とする周波数シンセサイザ。
【請求項５】
請求項３記載の周波数シンセサイザにおいて、
前記ファインＴＤＣ部は
第１の入力に対して並列に配置されており、遅延時間が所定の差をもって異なっている、複数の遅延回路Ａと、
前記各遅延回路Ａの後段にそれぞれ設けられており、所定の遅延時間を有する遅延素子が複数個、直列に接続されてなる、複数の遅延回路Ｂと、
前記各遅延回路Ｂから、少なくとも１つの前記遅延素子の入力信号をクロック入力として受けるとともに、第２の入力をデータ入力として受けるラッチ回路とを備え、
前記第１の入力に、前記対象信号を受けるとともに、前記第２の入力に、前記第２の発振器の出力信号を受けるものである
ことを特徴とする周波数シンセサイザ。
【請求項６】
請求項３記載の周波数シンセサイザにおいて、
前記ファインＴＤＣ部は
第１の入力に対して並列に設けられており、遅延時間が所定の差をもって異なっている、複数の遅延回路Ａと、
第２の入力に対して設けられており、所定の遅延時間を有する遅延素子が複数個、直列に接続されてなる、遅延回路Ｂと、
前記各遅延回路Ａの出力をクロック入力として受けるとともに、前記遅延回路Ｂから、少なくとも１つの前記遅延素子の入力信号をデータ入力として受けるラッチ回路とを備え、
前記第１の入力に、前記対象信号を受けるとともに、前記第２の入力に、前記第２の発振器の出力信号を受けるものである
ことを特徴とする周波数シンセサイザ。
【請求項７】
発振器と、
前記発振器の出力信号を分周する分周器と、
前記分周器の出力である対象信号と、参照信号との、正規化された位相差を検出するＴＤＣ回路とを備え、
前記ＴＤＣ回路によって検出された正規化された位相差に基づいて、前記発振器の発振周波数を制御するものであり、
前記ＴＤＣ回路は、
前記発振器の出力信号の周期数をカウントするカウンタを備え、
前記カウンタの出力から、前記対象信号の周期に相当するカウンタ値と、前記対象信号と前記参照信号との位相差に相当するカウンタ値とを得て、これらのカウンタ値に基づいて、前記正規化された位相差を算出するものである
ことを特徴とする周波数シンセサイザ。
【請求項８】
請求項７記載の周波数シンセサイザにおいて、
前記ＴＤＣ回路は、
前記カウンタの出力をデータ入力として受けるとともに、前記対象信号をクロック入力として受けるラッチ回路を備え、
前記カウンタは、前記参照信号に応じたイネーブル信号に従って、動作を開始する
ことを特徴とする周波数シンセサイザ。
【請求項９】
請求項７記載の周波数シンセサイザにおいて、
前記ＴＤＣ回路は、
前記発振器の出力信号と、前記対象信号および参照信号とを入力とし、前記対象信号のエッジ位置を示すビット列を生成出力するファインＴＤＣ部をさらに備え、
前記ファインＴＤＣ部から出力されたビット列を用いて、前記正規化された位相差を算出するものである
ことを特徴とする周波数シンセサイザ。
【請求項１０】
請求項９記載の周波数シンセサイザにおいて、
前記ファインＴＤＣ部は
第１の入力に対して並列に配置されており、遅延時間が所定の差をもって異なっている、複数の遅延回路Ａと、
前記各遅延回路Ａの後段にそれぞれ設けられており、所定の遅延時間を有する遅延素子が複数個、直列に接続されてなる、複数の遅延回路Ｂと、
前記各遅延回路Ｂから、少なくとも１つの前記遅延素子の入力信号をデータ入力として受けるとともに、第２および第３の入力をクロック入力として受けるラッチ回路とを備え、
前記第１の入力に、前記発振器の出力信号を受け、前記第２の入力に、前記対象信号を受け、前記第３の入力に、前記参照信号を受けるものである
ことを特徴とする周波数シンセサイザ。
【請求項１１】
請求項９記載の周波数シンセサイザにおいて、
前記ファインＴＤＣ部は
第１の入力に対して並列に配置されており、遅延時間が所定の差をもって異なっている、複数の遅延回路Ａと、
第２の入力に対して配置されており、所定の遅延時間を有する遅延素子が複数個、直列に接続されてなる、遅延回路Ｂと、
第３の入力に対して並列に配置されており、遅延時間が所定の差をもって異なっている、複数の第２の遅延回路Ａと、
前記各遅延回路Ａおよび前記各第２の遅延回路Ａの出力をクロック入力として受けるとともに、前記遅延回路Ｂから、少なくとも１つの前記遅延素子の入力信号をデータ入力として受けるラッチ回路とを備え、
前記第１の入力に、前記対象信号を受け、前記第２の入力に、前記発振器の出力信号を受け、前記第３の入力に、前記参照信号を受けるものである
ことを特徴とする周波数シンセサイザ。
【請求項１２】
請求項７記載の周波数シンセサイザにおいて、
前記発振器は、差動出力を有するものであり、
前記ＴＤＣ回路における前記カウンタは、前記発振器の正相出力と逆相出力の両方について、カウントを行う
ことを特徴とする周波数シンセサイザ。
【請求項１３】
請求項７記載の周波数シンセサイザにおいて、
前記発振器の出力信号を逓倍する逓倍器をさらに備え、
前記ＴＤＣ回路における前記カウンタは、前記発振器の出力信号に代えて、前記逓倍器の出力信号を受け、カウントを行う
ことを特徴とする周波数シンセサイザ。
【請求項１４】
請求項９記載の周波数シンセサイザにおいて、
前記発振器の出力信号を逓倍する逓倍器をさらに備え、
前記ファインＴＤＣ部は、前記発振器の出力信号に代えて、前記逓倍器の出力信号を受ける
ことを特徴とする周波数シンセサイザ。
【請求項１５】
第１の信号と第２の信号との時間差を量子化する時間デジタル変換回路であって、
前記第１の信号を受ける第１の入力に対して並列に設けられており、遅延時間が所定の差をもって異なっている、複数の遅延回路Ａと、
前記第２の信号を受ける第２の入力に対して設けられており、所定の遅延時間を有する遅延素子が複数個、直列に接続されてなる、遅延回路Ｂと、
前記各遅延回路Ａの出力をクロック入力として受けるとともに、前記遅延回路Ｂから、少なくとも１つの前記遅延素子の入力信号をデータ入力として受け、前記第１の信号に対する前記第２の信号のエッジ位置を示すビット列を生成出力するラッチ回路とを備えた
ことを特徴とする時間デジタル変換回路。
【請求項１６】
発振器と、
前記発振器の出力信号またはその分周信号である対象信号と、参照信号との、正規化された位相差を検出するＴＤＣ回路とを備え、
前記ＴＤＣ回路によって検出された正規化された位相差に基づいて、前記発振器の発振周波数を制御するものであり、
前記ＴＤＣ回路は、
前記参照信号を受ける第１の入力に対して並列に設けられており、遅延時間が所定の差をもって異なっている、複数の遅延回路Ａと、
前記対象信号を受ける第２の入力に対して設けられており、所定の遅延時間を有する遅延素子が複数個、直列に接続されてなる、遅延回路Ｂと、
前記各遅延回路Ａの出力をクロック入力として受けるとともに、前記遅延回路Ｂから、少なくとも１つの前記遅延素子の入力信号をデータ入力として受け、前記参照信号に対する前記対象信号のエッジ位置を示すビット列を生成出力するラッチ回路とを備えたものである
ことを特徴とする周波数シンセサイザ。
【請求項１】
第１の発振器と、
前記第１の発振器の出力信号またはその分周信号である対象信号と、参照信号との、正規化された位相差を検出するＴＤＣ回路とを備え、
前記ＴＤＣ回路によって検出された正規化された位相差に基づいて、前記第１の発振器の発振周波数を制御するものであり、
前記ＴＤＣ回路は、
第２の発振器と、
前記第２の発振器の出力信号の周期の数をカウントするカウンタとを備え、
前記カウンタの出力から、前記対象信号の周期に相当するカウンタ値と、前記対象信号と前記参照信号との位相差に相当するカウンタ値とを得て、これらのカウンタ値に基づいて、前記正規化された位相差を算出するものである
ことを特徴とする周波数シンセサイザ。
【請求項２】
請求項１記載の周波数シンセサイザにおいて、
前記ＴＤＣ回路は、
前記カウンタの出力をデータ入力として受けるとともに、前記対象信号をクロック入力として受けるラッチ回路を備え、
前記第２の発振器および前記カウンタは、前記参照信号に応じたイネーブル信号に従って、動作を開始する
ことを特徴とする周波数シンセサイザ。
【請求項３】
請求項１記載の周波数シンセサイザにおいて、
前記ＴＤＣ回路は、
前記第２の発振器の出力信号と、前記対象信号とを入力とし、前記対象信号のエッジ位置を示すビット列を生成出力するファインＴＤＣ部をさらに備え、
前記ファインＴＤＣ部から出力されたビット列を用いて、前記正規化された位相差を算出するものである
ことを特徴とする周波数シンセサイザ。
【請求項４】
請求項３記載の周波数シンセサイザにおいて、
前記ファインＴＤＣ部は
第１の入力に対して並列に設けられており、遅延時間が所定の差をもって異なっている、複数の遅延回路Ａと、
前記各遅延回路Ａの後段にそれぞれ設けられており、所定の遅延時間を有する遅延素子が複数個、直列に接続されてなる、複数の遅延回路Ｂと、
前記各遅延回路Ｂから、少なくとも１つの前記遅延素子の入力信号をデータ入力として受けるとともに、第２の入力をクロック入力として受けるラッチ回路とを備え、
前記第１の入力に、前記第２の発振器の出力信号を受けるとともに、前記第２の入力に、前記対象信号を受けるものである
ことを特徴とする周波数シンセサイザ。
【請求項５】
請求項３記載の周波数シンセサイザにおいて、
前記ファインＴＤＣ部は
第１の入力に対して並列に配置されており、遅延時間が所定の差をもって異なっている、複数の遅延回路Ａと、
前記各遅延回路Ａの後段にそれぞれ設けられており、所定の遅延時間を有する遅延素子が複数個、直列に接続されてなる、複数の遅延回路Ｂと、
前記各遅延回路Ｂから、少なくとも１つの前記遅延素子の入力信号をクロック入力として受けるとともに、第２の入力をデータ入力として受けるラッチ回路とを備え、
前記第１の入力に、前記対象信号を受けるとともに、前記第２の入力に、前記第２の発振器の出力信号を受けるものである
ことを特徴とする周波数シンセサイザ。
【請求項６】
請求項３記載の周波数シンセサイザにおいて、
前記ファインＴＤＣ部は
第１の入力に対して並列に設けられており、遅延時間が所定の差をもって異なっている、複数の遅延回路Ａと、
第２の入力に対して設けられており、所定の遅延時間を有する遅延素子が複数個、直列に接続されてなる、遅延回路Ｂと、
前記各遅延回路Ａの出力をクロック入力として受けるとともに、前記遅延回路Ｂから、少なくとも１つの前記遅延素子の入力信号をデータ入力として受けるラッチ回路とを備え、
前記第１の入力に、前記対象信号を受けるとともに、前記第２の入力に、前記第２の発振器の出力信号を受けるものである
ことを特徴とする周波数シンセサイザ。
【請求項７】
発振器と、
前記発振器の出力信号を分周する分周器と、
前記分周器の出力である対象信号と、参照信号との、正規化された位相差を検出するＴＤＣ回路とを備え、
前記ＴＤＣ回路によって検出された正規化された位相差に基づいて、前記発振器の発振周波数を制御するものであり、
前記ＴＤＣ回路は、
前記発振器の出力信号の周期数をカウントするカウンタを備え、
前記カウンタの出力から、前記対象信号の周期に相当するカウンタ値と、前記対象信号と前記参照信号との位相差に相当するカウンタ値とを得て、これらのカウンタ値に基づいて、前記正規化された位相差を算出するものである
ことを特徴とする周波数シンセサイザ。
【請求項８】
請求項７記載の周波数シンセサイザにおいて、
前記ＴＤＣ回路は、
前記カウンタの出力をデータ入力として受けるとともに、前記対象信号をクロック入力として受けるラッチ回路を備え、
前記カウンタは、前記参照信号に応じたイネーブル信号に従って、動作を開始する
ことを特徴とする周波数シンセサイザ。
【請求項９】
請求項７記載の周波数シンセサイザにおいて、
前記ＴＤＣ回路は、
前記発振器の出力信号と、前記対象信号および参照信号とを入力とし、前記対象信号のエッジ位置を示すビット列を生成出力するファインＴＤＣ部をさらに備え、
前記ファインＴＤＣ部から出力されたビット列を用いて、前記正規化された位相差を算出するものである
ことを特徴とする周波数シンセサイザ。
【請求項１０】
請求項９記載の周波数シンセサイザにおいて、
前記ファインＴＤＣ部は
第１の入力に対して並列に配置されており、遅延時間が所定の差をもって異なっている、複数の遅延回路Ａと、
前記各遅延回路Ａの後段にそれぞれ設けられており、所定の遅延時間を有する遅延素子が複数個、直列に接続されてなる、複数の遅延回路Ｂと、
前記各遅延回路Ｂから、少なくとも１つの前記遅延素子の入力信号をデータ入力として受けるとともに、第２および第３の入力をクロック入力として受けるラッチ回路とを備え、
前記第１の入力に、前記発振器の出力信号を受け、前記第２の入力に、前記対象信号を受け、前記第３の入力に、前記参照信号を受けるものである
ことを特徴とする周波数シンセサイザ。
【請求項１１】
請求項９記載の周波数シンセサイザにおいて、
前記ファインＴＤＣ部は
第１の入力に対して並列に配置されており、遅延時間が所定の差をもって異なっている、複数の遅延回路Ａと、
第２の入力に対して配置されており、所定の遅延時間を有する遅延素子が複数個、直列に接続されてなる、遅延回路Ｂと、
第３の入力に対して並列に配置されており、遅延時間が所定の差をもって異なっている、複数の第２の遅延回路Ａと、
前記各遅延回路Ａおよび前記各第２の遅延回路Ａの出力をクロック入力として受けるとともに、前記遅延回路Ｂから、少なくとも１つの前記遅延素子の入力信号をデータ入力として受けるラッチ回路とを備え、
前記第１の入力に、前記対象信号を受け、前記第２の入力に、前記発振器の出力信号を受け、前記第３の入力に、前記参照信号を受けるものである
ことを特徴とする周波数シンセサイザ。
【請求項１２】
請求項７記載の周波数シンセサイザにおいて、
前記発振器は、差動出力を有するものであり、
前記ＴＤＣ回路における前記カウンタは、前記発振器の正相出力と逆相出力の両方について、カウントを行う
ことを特徴とする周波数シンセサイザ。
【請求項１３】
請求項７記載の周波数シンセサイザにおいて、
前記発振器の出力信号を逓倍する逓倍器をさらに備え、
前記ＴＤＣ回路における前記カウンタは、前記発振器の出力信号に代えて、前記逓倍器の出力信号を受け、カウントを行う
ことを特徴とする周波数シンセサイザ。
【請求項１４】
請求項９記載の周波数シンセサイザにおいて、
前記発振器の出力信号を逓倍する逓倍器をさらに備え、
前記ファインＴＤＣ部は、前記発振器の出力信号に代えて、前記逓倍器の出力信号を受ける
ことを特徴とする周波数シンセサイザ。
【請求項１５】
第１の信号と第２の信号との時間差を量子化する時間デジタル変換回路であって、
前記第１の信号を受ける第１の入力に対して並列に設けられており、遅延時間が所定の差をもって異なっている、複数の遅延回路Ａと、
前記第２の信号を受ける第２の入力に対して設けられており、所定の遅延時間を有する遅延素子が複数個、直列に接続されてなる、遅延回路Ｂと、
前記各遅延回路Ａの出力をクロック入力として受けるとともに、前記遅延回路Ｂから、少なくとも１つの前記遅延素子の入力信号をデータ入力として受け、前記第１の信号に対する前記第２の信号のエッジ位置を示すビット列を生成出力するラッチ回路とを備えた
ことを特徴とする時間デジタル変換回路。
【請求項１６】
発振器と、
前記発振器の出力信号またはその分周信号である対象信号と、参照信号との、正規化された位相差を検出するＴＤＣ回路とを備え、
前記ＴＤＣ回路によって検出された正規化された位相差に基づいて、前記発振器の発振周波数を制御するものであり、
前記ＴＤＣ回路は、
前記参照信号を受ける第１の入力に対して並列に設けられており、遅延時間が所定の差をもって異なっている、複数の遅延回路Ａと、
前記対象信号を受ける第２の入力に対して設けられており、所定の遅延時間を有する遅延素子が複数個、直列に接続されてなる、遅延回路Ｂと、
前記各遅延回路Ａの出力をクロック入力として受けるとともに、前記遅延回路Ｂから、少なくとも１つの前記遅延素子の入力信号をデータ入力として受け、前記参照信号に対する前記対象信号のエッジ位置を示すビット列を生成出力するラッチ回路とを備えたものである
ことを特徴とする周波数シンセサイザ。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【公開番号】特開２０１２−１０９８４５（Ｐ２０１２−１０９８４５Ａ）
【公開日】平成２４年６月７日（２０１２．６．７）
【国際特許分類】
【出願番号】特願２０１０−２５７７３０（Ｐ２０１０−２５７７３０）
【出願日】平成２２年１１月１８日（２０１０．１１．１８）
【出願人】（０００００５８２１）パナソニック株式会社 (73,050)
【Ｆターム（参考）】
【公開日】平成２４年６月７日（２０１２．６．７）
【国際特許分類】
【出願日】平成２２年１１月１８日（２０１０．１１．１８）
【出願人】（０００００５８２１）パナソニック株式会社 (73,050)
【Ｆターム（参考）】
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