【課題】専用の電源を不要として、小型化と省エネを実現した原子発振器を提供する。
【解決手段】本実施形態に係る原子発振器１００は、アルカリ金属原子（Ｎａ、Ｒｂ、Ｃｓ）が封入された原子セル３と、アルカリ金属原子に電磁誘起透過現象を発現させるための共鳴光２を照射する半導体レーザー（光源）１と、原子セル３を透過した透過光（共鳴光対）４を検出する光検出手段５と、アルカリ金属原子が発する蛍光６の強度に応じた電力を発電する太陽電池（発電手段）７と、太陽電池７から供給された電力によってアルカリ金属原子に与える磁場を発生するコイル（磁場発生手段）８と、光検出手段５で検知した信号を同期制御する制御手段９と、を備えて構成されている。 （もっと読む）

【課題】半導体装置の入出力クロックスキューを抑制する。
【解決手段】Ｉ／Ｏ電圧電源で駆動される第１のバッファ１及び第２のバッファ８と、Ｉ／Ｏ電圧電源の電圧レベルを示す電圧判定信号を生成する電圧判定部５と、第１のバッファ１を介して入力された入力クロック信号に基づいて出力クロック信号の位相を調整して第２のバッファへ出力するエコークロック生成部７と、電圧判定信号と位相の調整量との関係を選択するモード情報を記憶する記憶部６と、を有し、エコークロック生成部７は、電圧判定信号とモード情報とに基づいて出力クロック信号の位相の調整量を決定する。 （もっと読む）

【課題】出力クロック信号の周波数制御を精度良く行うことが容易となるＰＬＬ回路を提供する。
【解決手段】流出または流入の出力電流を出力するものであって、パルス信号に応じて前記出力電流のオン／オフが切替えられるチャージポンプと、周期性を有する多値の参照信号に応じて前記パルス信号を生成する、パルス信号生成部と、を備え、前記出力電流に応じた出力クロック信号を生成するＰＬＬ回路であって、前記参照信号に応じて前記出力電流の電流量を調節する、電流量調節部を備えたＰＬＬ回路とする。 （もっと読む）

【課題】 外部基準信号の入力断で高速にスイッチを切り替えて一定の電圧を発振器の制御電圧として出力でき、出力周波数の変動量を最小限に抑えることができる周波数シンセサイザを提供する。
【解決手段】 制御回路１１が、検波回路１０からの検波出力を入力し、外部基準入力信号「入」の場合には、ＳＷ３にＰＬＬ−ＩＣ１の出力をループフィルタ４に出力させる切替信号を出力し、外部基準入力信号「断」の場合には、ＳＷ３に可変抵抗２の出力をループフィルタ４に出力させる切替信号を出力し、スイッチ高速切替回路１２が、外部基準入力信号の「断」を検出して制御回路１１より高速にＳＷ３に可変抵抗２の出力をループフィルタ４に出力させる切替信号を出力する周波数シンセサイザである。 （もっと読む）

【課題】 段数切替型の遅延回路において、段数切替時に発生するハザードを抑制する。
【解決手段】 本発明の段数切替型の遅延回路は、段数切替前後で遅延回路の内部ノードの論理状態が変化しないように、遅延のための経路として選択されていない段に遅延回路の入力が接続されている。これにより、遅延回路のハザードの発生を抑制することができ、ひいては遅延回路を備えるＤＬＬ回路や半導体装置の論理規模を低減でき、低消費電力化に寄与し、また、半導体装置の処理速度を向上させることができる。 （もっと読む）

【課題】回路規模の増大を抑制しつつ、ＶＣＯの発振周波数を広い範囲で変化させることができるＰＬＬ回路及びその制御方法を提供すること。
【解決手段】本発明にかかるＰＬＬ回路１は、ＶＣＯ１１と、制御ロジック１４と、位相比較器１３と、を備える。ＶＣＯ１１は、両端の電位差に応じて容量値が変化する可変容量素子を有し、電位差に応じた発振周波数の出力信号を出力する。制御ロジック１４は、可変容量素子の一端に所定の電圧を印加した状態で、基準信号と出力信号との周波数差に基づいて、当該可変容量素子の他端に印加する制御電圧Ｖｔｃを決定する。位相比較器１３は、可変容量素子の他端の電圧を制御ロジック１４により決定された制御電圧Ｖｔｃに固定した状態で、基準信号と出力信号との位相差に基づいて、可変容量素子の一端に印加する制御電圧Ｖｔａを決定する。 （もっと読む）

【課題】クロック信号にジッタ成分が重畳している場合であってもＤＬＬ回路を正しくロックさせる。
【解決手段】カウンタ部１０２のカウント値に応じてクロック信号ＬＣＬＫを生成するディレイライン１０１と、クロック信号ＬＣＬＫを反転させるか否かを制御する反転制御部１０３とを備える。カウンタ部１０２のカウント値を第１の初期値にリセットした後、反転制御部１０３はクロック信号ＬＣＬＫを反転させ又は反転させることなく出力する。次に、カウンタ部１０２のカウント値を第２の初期値にリセットする。本発明によれば、ジッタなどの影響によってクロック信号ＬＣＬＫを誤って反転させ、或いは誤って反転させなかった場合であっても、ダウンカウント（またはアップカウント）が多数回連続することがなくなる。これにより、第１及び第２の初期値としてオフセットした値を用いることが可能となる。 （もっと読む）

【課題】ＰＬＬのチャージポンプ回路からの出力電流ミスマッチにより、ＰＬＬの特性劣化に繋がるリファレンススプリアスが発生する問題がある。
【解決手段】基準信号とフィードバック信号との位相差に応じて第１、第２のパルス信号を出力する位相比較器と、第１の制御信号に応じて、前記第１、第２のパルス信号のパルス幅をそれぞれ調整した第３、第４のパルス信号を生成するパルス幅調整回路と、前記第３、第４のパルス信号に応じて出力電流を生成するチャージポンプと、前記チャージポンプの出力に接続され、電流を電圧に変換するループフィルタと、前記ループフィルタの変換した電圧を積分した検出結果を出力する検出回路と、前記検出結果に応じて、前記第１の制御信号を生成する制御回路と、を有するＰＬＬ回路。 （もっと読む）

【課題】 入力信号間の時間差を加算する時間差加算器を含むシステムオンチップを提供する。
【解決手段】 時間差加算器１００は、第１入力信号ＳＩＮ１、第２入力信号ＳＩＮ２、第３入力信号ＳＩＮ３、及び第４入力信号ＳＩＮ４に応答して第１出力信号ＳＯＵＴ１及び第２出力信号ＳＯＵＴ２を生成する。時間差加算器１００は、第１入力信号ＳＩＮ１と第２入力信号ＳＩＮ２との間の第１時間差ＴＤ１、及び、第３入力信号ＳＩＮ３と第４入力信号ＳＩＮ４との間の第２時間差ＴＤ２を加算することによって、第１時間差ＴＤ１と第２時間差ＴＤ２との和に相応する時間差（ＴＤ１＋ＴＤ２）を有する第１出力信号ＳＯＵＴ１及び第２出力信号ＳＯＵＴ２を出力する。これにより、低い電源電圧環境において、時間ドメインで信号処理を遂行することができ、性能を向上させることができる。 （もっと読む）

【課題】ＤＬＬ回路の調整を素早く完了する。
【解決手段】第１のクロック信号（図２のＣＬＫＩＮ）を遅延させて第２のクロック信号（図２のＬＣＬＫ）を生成する遅延部（図２の３３、３４が相当する）と、第１のクロック信号と、第２のクロック信号をさらに遅延した信号（図２のＲＣＬＫ）との位相を比較する位相比較回路（図２の３６）と、遅延部の遅延量を決定するカウント値を遅延部に出力すると共に、位相比較回路の位相比較結果に応じてアップダウンするカウンタ回路（図２の３７）と、初期設定動作時において、第１のクロック信号の周期を検知し、検知した周期に応じたカウント値の初期値をカウンタ回路に対して出力する初期遅延量制御回路（図２の３０）と、を備える。 （もっと読む）

【課題】ＣＰＵに供給するクロック信号の周波数に関わらず、周辺回路に所定の周波数のクロック信号を供給することができるクロック信号生成回路及びクロック信号生成方法を提供する。
【解決手段】本発明にかかるクロック信号生成回路は、ＣＰＵに入力される第１クロック信号から、周辺回路に入力される所定の周波数を有する第２クロック信号を生成する。外部から入力される逓倍比及び分周比のうち少なくとも１に基づき、発振子が出力するクロック信号から入力される第１クロック信号を生成する第１クロック生成部と、第１クロック信号から第２クロックを作成するための基準値を算出する基準値算出部と、第１クロック信号のカウント値と基準値との比較結果に基づき、第２クロックを生成する第２クロック生成部とを有し、基準値算出部は、逓倍比及び分周比のうち少なくとも１つが変更され第１のクロック信号の周波数が変更されると、基準値を再度算出する。 （もっと読む）

【課題】周波数安定度の高い原子発振器を得ることが可能な原子発振器用の光学モジュールを提供する。
【解決手段】光学モジュール２は、量子干渉効果を利用する原子発振器用の光学モジュールであって、所定の波長を有する基本波Ｆ、当該基本波Ｆの側帯波Ｗ１，Ｗ２、を含む光Ｌ１を出射する光源１０と、光源１０からの光Ｌ１が入射し、当該入射した光Ｌ１のうち側帯波Ｗ１，Ｗ２を透過させる波長選択部２０と、アルカリ金属ガスを封入し、波長選択部２０を透過した光が照射されるガスセル３０と、ガスセル３０に照射された光のうちガスセル３０を透過した光の強度を検出する光検出部４０と、を含み、
波長選択部２０は、ファイバーブラッググレーティング２０ａと、ファイバーブラッググレーティングの温度を制御する温度制御部２０ｂと、を有する。 （もっと読む）

【課題】周波数安定度の高い原子発振器を得ることが可能な原子発振器用の光学モジュールを提供する。
【解決手段】光学モジュール２は、量子干渉効果を利用する原子発振器用の光学モジュール２であって、所定の波長を有する基本波Ｆ、当該基本波の側帯波Ｗ１，Ｗ２、を含む光Ｌ１を出射する光源１０と、光源１０からの光が入射し、当該入射した光のうち側帯波Ｗ１，Ｗ２を透過させる波長選択部２０と、アルカリ金属ガスを封入し、波長選択部２０を透過した光Ｌ２が照射されるガスセル３０と、ガスセル３０に照射された光のうちガスセル３０を透過した光の強度を検出する光検出部４０と、を含み、波長選択部２０は、所定の波長範囲の光を透過させる光フィルター部２０ａと、光フィルター部２０ａが透過させる光の波長範囲を変化させる光フィルター特性制御部２０ｂと、を有する。 （もっと読む）

【課題】周波数安定度の高い原子発振器を得ることが可能な原子発振器用の光学モジュールを提供する。
【解決手段】光学モジュール２は、量子干渉効果を利用する原子発振器用の光学モジュールであって、所定の波長を有する基本波Ｆ、当該基本波Ｆの側帯波Ｗ１，Ｗ２、を含む光Ｌ１を出射する光源１０と、光源１０からの光Ｌ１が入射し、当該入射した光Ｌ１のうち側帯波Ｗ１，Ｗ２を透過させる波長選択部２０と、アルカリ金属ガスを封入し、波長選択部２０を透過した光が照射されるガスセル３０と、ガスセル３０に照射された光のうちガスセル３０を透過した光の強度を検出する光検出部４０と、を含み、波長選択部２０は、ファイバーブラッググレーティング２０ａと、ファイバーブラッググレーティング２０ａに電圧を印加する電圧印加部２０ｂと、を有する。 （もっと読む）

【課題】Ｔｒａｃｋｉｎｇバンクの最小１ｂｉｔ以下の周波数分解能を実現でき、かつＣ／Ｎ特性の劣化を防止できるＰＬＬ回路を提供することを目的とする。
【解決手段】ＰＬＬ回路１０１は、デジタル信号の値で周波数を離散的に調整し、微小周波数を１のアナログ信号の電圧値で調整し、所望の周波数の出力信号を出力する発振器１０と、基準信号と発振器１０の出力信号との位相差及び周波数差を表すデジタル値を出力する比較器１１と、比較器１１の出力するデジタル値を複数のデジタル信号として出力するループフィルタ４４と、ループフィルタ４４が出力する前記デジタル信号のうち発振器１０で微小周波数の調整に対応する１のデジタル信号が直接入力され、入力されたデジタル信号をアナログ信号に変換するデジタルアナログ変換器１３と、デジタルアナログ変換器１３からのアナログ信号の高周波成分を除去するローパスフィルタ１４と、を備える。 （もっと読む）

【課題】 信号の分周比を比較的少なくし、また位相雑音の増加も抑圧した上で微少な周波数変化した信号を生成するPLL回路を実現する。
【解決手段】 本発明は、所定の電圧を加減することにより出力周波数を制御する相関回路入力される電圧に応じて出力周波数が変化する電圧制御発振器と、電圧制御発振器の出力を分周する第１の分周回路と、外部から入力される基準周波数を分周する第２の分周回路と、第１の分周回路と前記第２の分周回路との出力の位相に応じたパルスを出力する位相比較器と、位相比較器の出力から低周波成分を抽出し、電圧制御発生器に入力するローパスフィルタとを有する。 （もっと読む）

【課題】単一の伝送路で、高速なシリアルデータを伝送可能な伝送技術を提供する。
【解決手段】受信回路１００は、ｐビットに２×ｑ回（ｐ、ｑは実数）の割合で第１レベルから第２レベルへの遷移が生ずるように生成されたシリアルデータＤＳ_ＯＵＴを受ける。ＶＣＯ６０は、入力された制御電圧Ｖｃｎｔ２に応じた周波数を有するサンプリングクロック信号ＣＬＫ４を発生する。第１分周器２２は、サンプリングクロック信号ＣＬＫ４を分周比Ｍで分周する。第２分周器２４は、受信したシリアルデータに応じたクロック信号ＣＬＫ_ＩＮを分周比Ｎで分周する。周波数比較器２０は、第１分周器２２の出力信号と第２分周器２４の出力信号の位相差に応じた位相周波数差信号ＰＦＤを発生する。制御電圧生成回路４２は、位相周波数差信号ＰＦＤに応じて、チャージポンプ回路４０の周波数を調節するための制御電圧Ｖｃｎｔ２を生成する。 （もっと読む）

【課題】周波数シンセサイザにおいて、ループ帯域内位相ノイズの低減を小面積かつ低電流の構成で実現する。
【解決手段】周波数シンセサイザは、発振器１と、発振器１出力の分周信号ＣＫＶと参照信号Ｆｒｅｆとの正規化された位相差を検出するＴＤＣ回路７とを備え、ＴＤＣ回路７によって検出された正規化された位相差に基づいて発振器１の周波数を制御する。ＴＤＣ回路７は、第２の発振器７１１と、第２の発振器７１１の出力信号ＯＳＣ２の周期数をカウントするカウンタ７１２とを備え、カウンタ７１２の出力から、分周信号ＣＫＶの周期に相当するカウンタ値と、分周信号ＣＫＶと参照信号Ｆｒｅｆとの位相差に相当するカウンタ値とを得て、これらのカウンタ値に基づいて、正規化された位相差を算出する。 （もっと読む）

【課題】レプリカ回路の精度を抜本的に向上する。
【解決手段】半導体装置１０は、少なくともフィードバッククロック信号ＲＣＬＫ１に基づいて外部クロック信号ＣＫ，／ＣＫを遅延させてなる内部クロック信号ＲＬＣＬＫを出力するＤＬＬ回路７０と、内部クロック信号ＲＬＣＬＫに同期してデータを出力する複数の出力バッファ６４ａと、出力バッファ６４ａのレプリカであり、内部クロック信号ＲＬＣＬＫに同期してフィードバッククロック信号ＲＣＬＫ１を生成し、ＤＬＬ回路７０に供給する出力レプリカ７３と、ＤＬＬ回路７０から内部クロック信号ＲＬＣＬＫを受け、複数の出力バッファ６４ａ及び出力レプリカ７３に伝送するクロックツリー７２とを備え、クロックツリー７２は、それぞれＤＬＬ回路７０から複数の出力バッファ６４ａ及び出力レプリカ７３に至る内部クロック信号ＲＬＣＬＫの複数の伝送経路の信号線負荷が互いに実質的に等しくなるよう構成される。 （もっと読む）