周波数シンセサイザ
【課題】 外部基準信号の入力断で高速にスイッチを切り替えて一定の電圧を発振器の制御電圧として出力でき、出力周波数の変動量を最小限に抑えることができる周波数シンセサイザを提供する。
【解決手段】 制御回路１１が、検波回路１０からの検波出力を入力し、外部基準入力信号「入」の場合には、ＳＷ３にＰＬＬ−ＩＣ１の出力をループフィルタ４に出力させる切替信号を出力し、外部基準入力信号「断」の場合には、ＳＷ３に可変抵抗２の出力をループフィルタ４に出力させる切替信号を出力し、スイッチ高速切替回路１２が、外部基準入力信号の「断」を検出して制御回路１１より高速にＳＷ３に可変抵抗２の出力をループフィルタ４に出力させる切替信号を出力する周波数シンセサイザである。
【解決手段】 制御回路１１が、検波回路１０からの検波出力を入力し、外部基準入力信号「入」の場合には、ＳＷ３にＰＬＬ−ＩＣ１の出力をループフィルタ４に出力させる切替信号を出力し、外部基準入力信号「断」の場合には、ＳＷ３に可変抵抗２の出力をループフィルタ４に出力させる切替信号を出力し、スイッチ高速切替回路１２が、外部基準入力信号の「断」を検出して制御回路１１より高速にＳＷ３に可変抵抗２の出力をループフィルタ４に出力させる切替信号を出力する周波数シンセサイザである。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、周波数シンセサイザに係り、特に、外部基準信号の入力が切断した時にＰＬＬループから固定電圧へ切り替わる際の周波数変動を抑えることができる周波数シンセサイザに関する。
【背景技術】
【０００２】
［従来の技術］
［従来の周波数シンセサイザ：図７］
従来の周波数シンセサイザについて図７を参照しながら説明する。図７は、従来の周波数シンセサイザの構成ブロック図である。
従来の周波数シンセサイザは、図７に示すように、ＰＬＬ（Phase Locked Loop）−ＩＣ（Integrated Circuit）（１）１と、可変抵抗２と、スイッチ（ＳＷ）３と、ループフィルタ（１）４と、ＯＣＸＯ（Oven Controlled Crystal Oscillator）５と、ＰＬＬ−ＩＣ（２）６と、ループフィルタ（２）７と、ＶＣＯ（Voltage Controlled Oscillator）８と、ＡＭＰ（Amplifier）９と、検波回路１０と、制御回路１１とを備えている。
【０００３】
［従来の周波数シンセサイザの動作］
従来の周波数シンセサイザは、図７に示すように、ＯＣＸＯが例えば１０ＭＨｚ又は４０ＭＨｚで発振するものであり、ＰＬＬ−ＩＣ（１）１で外部基準（ＲＥＦ）入力信号（例えばルビジウム信号等の１０ＭＨｚ）と同期される。
そして、その同期した信号を基準としてＰＬＬ−ＩＣ（２）６とＶＣＯ８を用いて高周波のシンセサイザ（例えば１ＧＨｚ）を構成している。
【０００４】
制御回路１１は、ＰＬＬ−ＩＣ１，６に対して、所望の周波数となるような設定データを出力し、出力周波数を決定する。
また、制御回路は、外部ＲＥＦ入力信号の有無を、検波回路１０を介して判定し、入力がある場合は、ＳＷ３をＰＬＬ−ＩＣ（１）１側として、ＰＬＬループを構成するが、入力がない場合は、ＳＷ３を可変抵抗２側として、可変抵抗２で決まる一定の電圧値をＯＣＸＯ５の制御端子に供給する。
【０００５】
［関連技術］
尚、関連する先行技術として、特開平０６−０２９８３７号公報「位相同期回路」（三菱電機株式会社）［特許文献１］、特開２００２−１３５１１５号公報「クロック供給装置」（日本電気株式会社）［特許文献２］、特開２００３−２５８６２９号公報「ＰＬＬ回路及びその制御方法」（日本電気通信システム株式会社）［特許文献３］がある。
【０００６】
特許文献１には、位相同期回路において、基準信号の入力場局を基準信号入力検出回路で監視し、基準信号が入力されていない時は、スイッチを直流電源側に切り替え、基準信号が入力された時は、電圧制御発振器を起動すると同時にスイッチを充放電ルート側に切り替えることが示されている。
【０００７】
特許文献２には、クロック供給装置において、入力信号がクロック又はバイポーラデータのいずれかを入力信号監視手段が判断し、入力信号の断を入力信号断検出手段が検出し、入力信号の断或いは切り替え時にホールドオーバー制御手段が出力クロックの位相変動を防ぐことが示されている。
【０００８】
特許文献３には、ＰＬＬ回路において、瞬断検出器が入力リファレンス信号の瞬断を検出し、一次ループゲイン部の出力を「０」に固定し、瞬断復旧後に、一次ループゲイン部の出力固定を解除すると同時に分周器のカウンタをリセットして強制的に位相合わせの制御を行うことが示されている。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開平０６−０２９８３７号公報
【特許文献２】特開２００２−１３５１１５号公報
【特許文献３】特開２００３−２５８６２９号公報
【発明の概要】
【発明が解決しようとする課題】
【００１０】
しかしながら、従来の周波数シンセサイザでは、何らかの要因で外部ＲＥＦ入力信号が有り（入り）の状態から無し（断）の状態になった場合に、ＳＷ３はＰＬＬループ側から可変抵抗２で決まる一定電圧側に切り替わるようになっているが、外部ＲＥＦ入力信号が無くなった瞬間に、ＰＬＬ−ＩＣ（１）１は位相比較できなくなり、ＳＷ３で可変抵抗２に切り替わるまでの時間が長いと、ＰＬＬ−ＩＣ（１）１のチャージポンプ出力が不安定になってしまい、出力周波数が所望の周波数からずれてしまうという問題点があった。
【００１１】
［外部ＲＥＦ入力信号が断となった場合の状況：図８］
外部ＲＥＦ入力信号が断となった場合の状況について図８を参照しながら説明する。図８は、外部ＲＥＦ入力信号が断となった場合の従来の状況を示す図である。
横軸を時間として、図８の一段目には外部ＲＥＦ入力信号、二段目にはＳＷ切替信号、三段目にはチャージポンプ出力となるＯＣＸＯ制御電圧、四段目にはＡＭＰ９からの出力周波数が示されている。
【００１２】
図８に示すように、Ａの時点まで外部ＲＥＦ入力信号が有り（存在）の場合、次の瞬間から外部ＲＥＦ入力信号が無し（不存在）となるが、制御回路１１で外部ＲＥＦ入力信号の断を判定してＳＷ３にＳＷ切替信号を出力することになる。
但し、ＳＷ切替信号が出力されるのは、Ａの時点より遅れてＢの時点となる。
Ａ時点からＢ時点までの時間経過で、チャージポンプ出力に電位変化ΔＶ1 が発生し、その電位変化によってＯＣＸＯ制御電圧が不安定となり、結果的には出力周波数が変動するものであった。
【００１３】
［外部ＲＥＦ入力信号が断となった場合の詳細状況：図９］
外部ＲＥＦ入力信号が断となった場合の詳細状況について図９を参照しながら説明する。図９は、外部ＲＥＦ入力信号が断となった場合の従来の詳細状況を示す図である。
出力周波数の変動の詳細は、図９に示すように、例えば、ＯＣＸＯ周波数が４０ＭＨｚで、ＯＣＸＯ制御電圧範囲が制御電圧０〜５Ｖ、ＶＦ感度２ｐｐｍ／Ｖ（８０Ｈｚ／Ｖ）、ＶＣＯ出力周波数が８０４，２９２，８５７Ｈｚである場合に、出力周波数の変動は０．２ｐｐｍとなっている。
【００１４】
尚、特許文献１〜３では、基準信号の断（無し）を検出して固定電圧を電圧制御発振器に制御電圧として出力し、基準信号の入力（有り）を検出すると、ＰＬＬループを形成するものであるが、基準信号の入力の有無を単一の回路で検出するものであるから、外部基準信号の断により高速にスイッチを切り替えて、出力周波数の変動量を最小限にするものとはなっていないものである。
【００１５】
本発明は上記実情に鑑みて為されたもので、外部基準信号の入力断で高速にスイッチを切り替えて一定の電圧を発振器の制御電圧として出力でき、出力周波数の変動量を最小限に抑えることができる周波数シンセサイザを提供することを目的とする。
【課題を解決するための手段】
【００１６】
上記従来例の問題点を解決するための本発明は、周波数シンセサイザであって、恒温槽付水晶発振器（基準信号用電圧制御発振器）と、電圧制御発振器（出力信号用電圧制御発振器）と、外部基準入力信号と基準信号用電圧制御発振器からの出力信号を入力し、位相比較し、位相差に応じた信号を出力する第１のＰＬＬ−ＩＣと、電源電圧に接続し、可変可能な特定の電圧を出力する可変抵抗と、第１のＰＬＬ−ＩＣの出力と可変抵抗の出力を外部からの切替信号により選択して出力するスイッチと、スイッチで選択された出力を平滑化して基準信号用電圧制御発振器の制御電圧として出力する第１のループフィルタと、基準信号用電圧制御発振器からの出力信号と出力信号用電圧制御発振器からの出力信号を入力し、位相比較し、位相差に応じた信号を出力する第２のＰＬＬ−ＩＣと、第２のＰＬＬ−ＩＣからの出力を平滑化して出力信号用電圧制御発振器の制御電圧として出力する第２のループフィルタと、出力信号用電圧制御発振器の出力を増幅する増幅器と、外部基準入力信号を入力して検波する検波回路と、検波回路からの検波出力を入力し、外部基準入力信号が入力されている「入」の場合には、スイッチに第１のＰＬＬ−ＩＣの出力を第１のループフィルタに出力させる切替信号を出力し、外部基準入力信号が入力されていない「断」の場合には、スイッチに可変抵抗の出力を第１のループフィルタに出力させる切替信号を出力し、第１のＰＬＬ−ＩＣと第２のＰＬＬ−ＩＣに所望の周波数を出力させるためのデータを設定する制御回路と、外部基準入力信号の「断」を検出して制御回路より高速にスイッチに可変抵抗の出力を第１のループフィルタに出力させる切替信号を出力するスイッチ高速切替回路とを有することを特徴とする。
【００１７】
本発明は、上記周波数シンセサイザにおいて、スイッチ高速切替回路が、外部基準入力信号の入力がないとパルス信号を出力しないワンショットマルチバイブレータと、制御回路からの切替信号を一方の入力端子に入力し、ワンショットマルチバイブレータからの信号を他方の入力端子に入力し、論理積の信号を切替信号としてスイッチに出力する論理積回路とを有することを特徴とする。
【００１８】
本発明は、上記周波数シンセサイザにおいて、スイッチ高速切替回路が、外部基準入力信号の入力がないとパルス信号を出力しないワンショットマルチバイブレータと、ワンショットマルチバイブレータの出力をベースに入力し、エミッタには電源電圧が印加され、コレクタから出力が得られるＰＮＰ型の第１のトランジスタと、該コレクタの出力がベースに入力され、エミッタが接地し、コレクタから出力が得られるＮＰＮ型の第２のトランジスタと、制御回路からの出力がベースに入力され、エミッタが接地され、コレクタから出力が得られるＮＰＮ型の第３のトランジスタと、第２のトランジスタのコレクタと第３のトランジスタのコレクタが、電源電圧に接続するプルアップ抵抗に接続してスイッチの切替信号の入力端子に接続することを特徴とする。
【００１９】
本発明は、上記周波数シンセサイザにおいて、スイッチ高速切替回路が、外部基準入力信号を入力して分周する第１のカウンタと、第１のカウンタ出力を内部の基準信号でラッチして遅延させる複数段のフリップフロップと、複数段のフリップフロップの異なる出力の排他的論理和を出力する排他的論理和回路と、排他的論理和回路の出力でリセット動作を行い、内部の基準信号を分周する第２のカウンタと、第２のカウンタ出力をクロックとして入力し、可変抵抗の出力を第１のループフィルタに出力させる切替信号をハイレベルの信号として出力すると共に、排他的論理和回路の反転出力でリセット動作を行うクリア付フリップフロップとを有することを特徴とする。
【００２０】
本発明は、上記周波数シンセサイザにおいて、スイッチ高速切替回路では、第１のカウンタと第２のカウンタが、パワーオンリセット信号でリセットし、クリア付フリップフロップが、パワーオンリセット信号の反転出力でリセットすることを特徴とする。
【発明の効果】
【００２１】
本発明によれば、制御回路が、検波回路からの検波出力を入力し、外部基準入力信号が入力されている「入」の場合には、スイッチに第１のＰＬＬ−ＩＣの出力を第１のループフィルタに出力させる切替信号を出力し、外部基準入力信号が入力されていない「断」の場合には、スイッチに可変抵抗の出力を第１のループフィルタに出力させる切替信号を出力し、第１のＰＬＬ−ＩＣと第２のＰＬＬ−ＩＣに所望の周波数を出力させるためのデータを設定し、スイッチ高速切替回路が、外部基準入力信号の「断」を検出して制御回路より高速にスイッチに可変抵抗の出力を第１のループフィルタに出力させる切替信号を出力する周波数シンセサイザとしているので、外部基準信号の入力断で高速にスイッチを切り替えて可変抵抗からの一定の電圧を用いて発振器の制御電圧として出力でき、出力周波数の変動を抑えることができる効果がある。
【図面の簡単な説明】
【００２２】
【図１】本発明の実施の形態に係る周波数シンセサイザの構成ブロック図である。
【図２】ＳＷ高速切替回路の構成例１を示す回路図である。
【図３】ＳＷ高速切替回路の構成例２を示す回路図である。
【図４】ＳＷ高速切替回路の構成例３を示す回路図である。
【図５】ＳＷ高速切替回路のタイミングチャートである。
【図６】本シンセサイザにおける外部ＲＥＦ入力信号が断となった場合の詳細状況を示す図である。
【図７】従来の周波数シンセサイザの構成ブロック図である。
【図８】外部ＲＥＦ入力信号が断となった場合の従来の状況を示す図である。
【図９】外部ＲＥＦ入力信号が断となった場合の従来の詳細状況を示す図である。
【発明を実施するための形態】
【００２３】
本発明の実施の形態について図面を参照しながら説明する。
［実施の形態の概要］
本発明の実施の形態に係る周波数シンセサイザは、外部基準入力信号が「断」となった場合に、スイッチ高速切替回路が、制御回路より高速にスイッチを第１のＰＬＬ−ＩＣから可変抵抗に切り替えるスイッチ切替信号を出力するようにしているので、外部基準入力信号の「断」から自走までの期間が短くなり、出力周波数の変動を抑えることができるものである。
【００２４】
［本ＰＬＬ回路：図１］
本発明の実施の形態に係る周波数シンセサイザについて図１を参照しながら説明する。図１は、本発明の実施の形態に係る周波数シンセサイザの構成ブロック図である。
本発明の実施の形態に係る周波数シンセサイザ（本シンセサイザ）は、図１に示すように、ＰＬＬ−ＩＣ（１）１と、可変抵抗２と、スイッチ（ＳＷ）３と、ループフィルタ（１）４と、ＯＣＸＯ５と、ＰＬＬ−ＩＣ（２）６と、ループフィルタ（２）７と、ＶＣＯ８と、ＡＭＰ９と、検波回路１０と、制御回路（マイコン）１１と、ＳＷ高速切替回路１２とを基本的に有している。
図７の従来の周波数シンセサイザと比較して、ＳＷ高速切替回路１２が設けられ、ＳＷ３が制御回路１１の制御に加えて、ＳＷ高速切替回路１２からの制御によってＳＷ３を高速に切替動作する点で相違している。
【００２５】
［本シンセサイザの各部］
本シンセサイザの各部について具体的に説明する。
ＰＬＬ−ＩＣ（１）１は、外部基準（ＲＥＦ）入力信号、例えばルビジウム信号等の１０ＭＨｚの信号を入力すると共に、ＯＣＸＯ５からの出力信号を入力し、ＯＣＸＯ５からの信号を分周し、外部ＲＥＦ入力信号との位相比較を行い、位相差をパルス幅の電圧でＳＷ３の一方の入力端子に出力する。
従って、ＰＬＬ−ＩＣは、分周器、位相比較器、チャージポンプ等の回路構成をワンチップに収納したものである。
尚、ＰＬＬ−ＩＣ（１）１には、所望の周波数を得るための、制御回路１１からＰＬＬ−ＩＣ（１）用の設定データが入力され、設定される。
【００２６】
可変抵抗２は、一端が電源電圧に接続し、他端が接地され、抵抗値を可変にすることで、ＳＷ３の他方の入力端子に特定の固定電圧を出力する。
スイッチ（ＳＷ）３は、ＳＷ高速切替回路１２又は制御回路１１からのＳＷ切替信号に基づいて、２つの入力端子のいずれかを選択し、ループフィルタ（１）４にＰＬＬ−ＩＣ（１）１からの出力信号又は可変抵抗２からの固定電圧を出力する。
【００２７】
ループフィルタ（１）４は、ＳＷ３からの出力を平滑化し、制御電圧としてＯＣＸＯ５に出力する。
ＯＣＸＯ（恒温槽付水晶発振器）５は、ループフィルタ（１）４からの出力を制御電圧として入力し、例えば、４０ＭＨｚの発振周波数をＰＬＬ−ＩＣ（２）６及びＰＬＬ−ＩＣ（１）１に出力する。
尚、ＯＣＸＯ５は、請求項における「基準信号用電圧制御発振器」に相当する。
【００２８】
ＰＬＬ−ＩＣ（２）６は、ＯＣＸＯ５からの出力信号とＶＣＯ８からの出力信号を入力し、ＶＣＯ８からの信号を分周し、ＯＣＸＯ５からの信号との位相比較を行い、位相差をパルス幅の電圧でループフィルタ（２）７に出力する。
尚、ＰＬＬ−ＩＣ（２）６には、所望の周波数を得るための、制御回路１１からＰＬＬ−ＩＣ（２）用の設定データが入力され、設定される。
【００２９】
ループフィルタ（２）７は、ループフィルタ（１）４と同様に、ＰＬＬ−ＩＣ（２）６からの出力を平滑化し、制御電圧としてＶＣＯ８に出力する。
ＶＣＯ（電圧制御発振器）８は、ループフィルタ（２）７からの出力を制御電圧として発振動作を行い、ＡＭＰ９及びＰＬＬ−ＩＣ（２）６に発振信号を出力する。
尚、ＶＣＯ８は、請求項における「出力信号用電圧制御発振器」に相当する。
ＡＭＰ（増幅器）９は、ＶＣＯ８からの発振信号を増幅して出力する。
【００３０】
検波回路１０は、外部ＲＥＦ入力信号を分岐して入力し、入力信号の検波を行い、検波出力（検波結果）を制御回路１１に出力する。
そして、検波回路１０は、外部ＲＥＦ入力信号が断となったことを検出し、また、外部ＲＥＦ入力信号が「断」から「入」となったことも検出して、制御回路１１に出力する。
【００３１】
制御回路１１は、マイコンで構成されており、最適なＰＬＬ−ＩＣ（１）用の設定データをＰＬＬ−ＩＣ（１）１に、ＰＬＬ−ＩＣ（２）用の設定データをＰＬＬ−ＩＣ（２）６に出力する。
また、制御回路１１は、検波回路１０から外部ＲＥＦ入力信号の「断」検出が入力されると、ＳＷ３に可変抵抗２を選択するようＳＷ切替信号を出力する。
更に、制御回路１１は、検波回路１０から外部ＲＥＦ入力信号の「入」検出が入力されると、ＳＷ３にＰＬＬ−ＩＣ（１）１を選択するようＳＷ切替信号を出力する。
【００３２】
ＳＷ高速切替回路１２は、本実施の形態における特徴的な構成であり、外部ＲＥＦ入力信号の「断」が発生すると、制御回路１１よりも早くＳＷ３に可変抵抗２の固定電圧を選択するＳＷ切替信号を出力するものである。
ＳＷ高速切替回路１２が、制御回路１１より高速にＳＷ３の切替動作を実現することにより、外部ＲＥＦ入力信号が「断」となってからＳＷ３が可変抵抗２に切り替わるまでの時間を短くすることができ、それにより、出力周波数の変動を抑えることができる。
ＳＷ高速切替回路１２は、具体的には、後述する図２，３，４に示したような回路で実現される。
【００３３】
［ＳＷ高速切替回路の構成例１：図２］
ＳＷ高速切替回路の構成例１について図２を参照しながら説明する。図２は、ＳＷ高速切替回路の構成例１を示す回路図である。
ＳＷ高速切替回路の構成例１は、図２に示すように、外部ＲＥＦ入力信号を入力することで、再トリガ信号により出力パルス幅を拡張可能なワンショットマルチバイブレータ１２ａと、上記パルスによりＯＮ／ＯＦＦする２つのＰＮＰ型トランジスタＴｒ１，ＮＰＮ型トランジスタＴｒ２と、マイコン（制御回路）１１からの出力によってＯＮ／ＯＦＦするＮＰＮ型トランジスタＴｒ３とを備え、トランジスタＴｒ３のコレクタに接続するプルアップ抵抗Ｒｐを介して電源電圧に印加され、トランジスタＴｒ３のコレクタとトランジスタＴｒ２のコレクタがワイヤードＯＲ接続されて、ＳＷ３の切替制御端子に入力されている。
【００３４】
外部ＲＥＦ入力信号をワンショットマルチバイブレータ１２ａに入力させる。入力する外部ＲＥＦ入力信号の周波数に応じて、ワンショットマルチバイブレータ１２ａに設けられた抵抗Ｒ、コンデンサＣの値を設定することで、連続的に再トリガが掛かり、ワンショットマルチバイブレータ１２ａの出力をＨｉｇｈ固定にする。
すると、ＰＮＰ型トランジスタＴｒ１のコレクタはオフになり、ＮＰＮ型トランジスタＴｒ２のコレクタもオフになり、プルアップ抵抗Ｒｐに印加される電源電圧によりＳＷ３に入力されるＳＷ切替信号はＨｉｇｈ状態（ＰＬＬ−ＩＣ（１）１とループフィルタ（１）４を接続する状態）となる。
【００３５】
また、外部ＲＥＦ入力信号が「断」になると、再トリガ信号入力が無くなることにより抵抗Ｒ、コンデンサＣで設定された時定数時間経過後にワンショットマルチバイブレータ１２ａの出力がＬｏｗ状態となり、ＰＮＰ型トランジスタＴｒ１のコレクタはオンになり、ＮＰＮ型トランジスタＴｒ２のコレクタもオンになり、プルアップ抵抗Ｒｐを介してＮＰＮ型トランジスタＴｒ２に電流が流れ、ＳＷ３に入力されるＳＷ切替信号はＬｏｗ状態（可変抵抗２とループフィルタ（１）４を接続する状態）となる。
【００３６】
図２におけるマイコン１１は、出力端子の前段に反転回路が設けられた構成となっており、ＳＷ３をＰＬＬ−ＩＣ（１）１に接続するためのＳＷ切替信号は反転回路によりＬｏｗ状態で出力され、ＳＷ３を可変抵抗２側に接続するためのＳＷ切替信号は反転回路によりＨｉｇｈ状態で出力される。
マイコン１１からのＳＷ切替信号はＬｏｗ状態であれば、トランジスタＴｒ３はオフであり、プルアップ抵抗Ｒｐに印加される電源電圧によりＳＷ３に入力されるＳＷ切替信号はＨｉｇｈ状態となる。
また、マイコン１１からのＳＷ切替信号がＨｉｇｈ状態であれば、トランジスタＴｒ３はオンであり、プルアップ抵抗Ｒｐを介してトランジスタＴｒ３に電流が流れ、ＳＷ３に入力されるＳＷ切替信号はＬｏｗ状態となる。
【００３７】
以上のように、外部ＲＥＦ入力信号が「断」の時は、ＳＷ切替信号がＬｏｗとなり、マイコン１１からの制御信号を待たずして強制的にＳＷ３を可変抵抗２側に切り替える。
外部ＲＥＦ入力信号の停止をハード的に検出し、外部ＲＥＦ入力信号がなくなった際に、高速に可変抵抗２側にＳＷ３を切り替えることで、出力周波数の変動を抑えることができる。
【００３８】
［ＳＷ高速切替回路の構成例２：図３］
次に、ＳＷ高速切替回路の構成例２について図３を参照しながら説明する。図３は、ＳＷ高速切替回路の構成例２を示す回路図である。
ＳＷ高速切替回路の構成例２は、図３に示すように、外部ＲＥＦ入力信号を入力することで再トリガ信号によりパルス幅を拡張出力し（Ｈｉｇｈ状態）、外部ＲＥＦ入力信号が「断」の検出によりパルスを停止する（Ｌｏｗ状態）ワンショットマルチバイブレータ１２ａと、ワンショットマルチバイブレータ１２ａからの出力信号とマイコン１１からの出力信号を入力し、論理積を演算するＡＮＤ回路１２ｂとを備え、ＡＮＤ回路１２ｂからの論理積の出力信号（ＳＷ切替信号）がＳＷ３の切替制御端子に入力されている。
【００３９】
具体的には、外部ＲＥＦ入力信号が「入」の時、ワンショットマルチバイブレータ１２ａから連続したパルスが出力され、Ｈｉｇｈ状態であり、外部ＲＥＦ入力信号が「断」の時、ワンショットマルチバイブレータ１２ａからパルスが出力されず、Ｌｏｗ状態となる。
また、マイコン１１は、ＳＷ３にＰＬＬ−ＩＣ（１）１を選択させる場合には、ＳＷ切替信号としてＨｉｇｈ状態の信号を出力しているので、ＡＮＤ回路１２ｂの出力は、ワンショットマルチバイブレータ１２ａの出力がＨｉｇｈの時にＨｉｇｈ状態となり、それ以外はＬｏｗ状態となってＳＷ３に出力され、可変抵抗２側に切り替えられる。
【００４０】
特に、ワンショットマルチバイブレータ１２ａが外部ＲＥＦ入力信号の「断」に対してマイコン１１より高速にＬｏｗとなるため、マイコン１１からの出力がまだＨｉｇｈ状態のままであっても、ＡＮＤ回路１２ｂの出力はＬｏｗ状態となる。
【００４１】
［ＳＷ高速切替回路の構成例３：図４］
次に、ＳＷ高速切替回路の構成例３について図４を参照しながら説明する。図４は、ＳＷ高速切替回路の構成例３を示す回路図である。
ＳＷ高速切替回路の構成例３は、図４に示すように、カウンタＡと、３段のＤフリップフロップと、カウンタＢとを有している。
【００４２】
カウンタＡのＣＬＲ端子には、パワーオンリセット信号（負論理）をインバータ回路により反転した信号が入力される。
パワーオンリセット信号は負論理の信号であり、パワーオンリセットでない場合はＨｉｇｈレベルの信号がインバータ回路に入力され、反転されてＬｏｗレベルの信号が出力される。
【００４３】
また、ＰＬＬ基準クロック（外部基準信号）がカウンタＡの反転ＣＬＫ端子に入力され、カウンタＡのＱC端子からの出力が１段目のＤフリップフロップのＤ端子に入力され、そのＱ端子の出力が２段目のＤフリップフロップのＤ端子に入力され、そのＱ端子の出力が３段目のＤフリップフロップのＤ端子に入力され、そのＱ端子の出力が排他的論理和（排他的ＯＲ）回路の一方の入力端子に入力され、排他的ＯＲ回路の他方の入力端子には、２段目のＤフリップフロップのＱ端子からの出力が入力される。
【００４４】
内部基準信号源の信号が、３段のＤフリップフロップのＣＬＫ端子に入力されると共に、カウンタＢの反転ＣＬＫ端子に入力される。内部基準信号源の信号は、外部基準信号とは非同期である。
パワーオンリセット信号（負論理）をインバータ回路により反転した信号が、論理和（ＯＲ）回路の一方の入力端子に入力され、ＯＲ回路の他方の入力端子には排他的ＯＲ回路からの出力が入力され、ＯＲ回路からの出力は、カウンタＢのＣＬＲ端子に入力される。
【００４５】
そして、カウンタＢのＱC端子からの出力が、クリア付ＤフリップフロップのＣＬＫ端子に入力され、そのＤ端子には"Ｈ"（Ｈｉｇｈレベル）固定の電圧が印加され、ＯＲ回路の出力がインバータ回路で反転されてＣＬＲ端子に入力され、Ｑ端子からの出力が自走切替制御信号となる。
【００４６】
［ＳＷ高速切替回路のタイミングチャート：図５］
図４に示したＳＷ高速切替回路の動作タイミングについて図５を参照しながら説明する。図５は、ＳＷ高速切替回路のタイミングチャートである。
図５における（１）〜（１３）は、図４の図中に示した（１）〜（１３）部分の信号状態を示している。
【００４７】
具体的には、（１）は、例えば１０ＭＨｚのＰＬＬ基準クロック信号（外部基準信号）を示し、途中で外部基準信号の接続断、若しくは停止が発生し（下矢印部分）、その後に外部基準信号の再接続、若しくは動作再開した状況を示している。
（２）は、カウンタＡのＱA端子出力を示し、（１）の２分周信号で５ＭＨｚとなる。（３）は、カウンタＡのＱB端子出力を示し、（２）の２分周信号で２．５ＭＨｚとなる。（４）は、カウンタＡのＱC端子出力を示し、（３）の２分周信号で１．２５ＭＨｚとなる。
【００４８】
（５）は、内部基準信号源からの別のクロックで、５ＭＨｚより高い、例えば８ＭＨｚの周波数の停止しない信号で（４）とは非同期の信号である。
（６）は、（４）の信号を（５）の信号でラッチした信号であり、（７）は、（６）の信号を（５）の信号でラッチした信号であり、（８）は、（７）の信号を（５）の信号でラッチした信号である。
（４）信号と（５）信号は非同期のため、メタステーブル対策として（５）信号の立ち上がりエッジ３発で同期化し、２段目と３段目の出力から（９）信号を生成する。
【００４９】
（９）は、（７）と（８）の排他的ＯＲ信号で、カウンタＢのＣＬＲ信号となる。（１０）は、カウンタＢのＱA端子出力を示し、（５）の２分周信号である。（１１）は、カウンタＢのＱB端子出力を示し、（１０）の２分周信号である。（１２）は、カウンタＢのＱC端子出力を示し、（１１）の２分周信号である。
【００５０】
（１３）は、自走切替制御信号を示し、（１２）信号の立ち上がりで"Ｈ"固定の電圧に変化し、（９）の信号の立ち上がりでクリアされる。（１）信号の下矢印部分から（１３）信号の立ち上がりまでが、外部基準信号停止から自走切替完了までの時間となる。
ここで、自走切替制御信号のクリアは、再入力（再開）された外部基準信号を内部基準信号源のクロックでラッチしてリセットとなる（９）信号の立ち上がりで為されるようになっているので、外部基準信号の再開から高速にＳＷ３にＰＬＬ−ＩＣ（１）１を選択するＳＷ切替信号を出力できる。
【００５１】
［具体的な動作タイミング］
具体的には、（１）信号が正常入力中の"Ｈ"期間及び"Ｌ"期間の各々の時間と、（５）信号の周期との関係から、カウンタＡとカウンタＢの分周出力をどのように選択するかは以下の条件に基づいて決定する。
【００５２】
［第１の条件］
第１の条件は、カウンタＡの分周出力（（４）信号の（Ａ）期間又は（Ｂ）期間の短い方の時間）が（５）信号（周期（Ｃ））の２周期より長く（（５）信号の立ち上がりエッジが確実に２回入る）、かつ３．５周期よりも短い場合は、カウンタＢのＱB出力を用いることで切り替えは最短となる。尚、カウンタＢのＱC出力、ＱD出力でも使用可能である。
【００５３】
［第２の条件］
第２の条件は、カウンタＡの分周出力が（５）信号の２周期より長く（（５）信号の立ち上がりエッジが確実に２回入る）、かつ３．５周期以上５．５周期未満の場合は、カウンタＢのＱC出力を用いることで切り替えは最短となる。尚、カウンタＢのＱD出力でも使用可能である。
【００５４】
［第３の条件］
第３の条件は、カウンタＡの分周出力が（５）信号の２周期より長く（（５）信号の立ち上がりエッジが確実に２回入る）、かつ５．５周期以上９．５周期未満の場合は、カウンタＢのＱD出力を用いることで切り替えは最短となる。
【００５５】
［第４の条件］
第４の条件は、第１の条件と第２の条件におけるカウンタＡの分周出力の差は、２周期、第２の条件と第３の条件におけるカウンタＡの分周出力の差は、４周期であり、以下、８周期、１６周期、・・・と２のべき乗の周期分増える毎に、（１３）信号を生成するためのＤフリップフロップのクロック（ＣＬＫ）端子へ入力するカウンタＢの出力の分周段を１段ずつ増やすようにし、その分周出力を用いることで切り替えは最短となる。
【００５６】
上記第１〜４の条件において、カウンタ及びフリップフロップのセットアップ、ホールドの時間条件を満たすように設計する必要がある。
結果として、ＳＷ切替信号は、Ｌｏｗとなり、マイコン１１からの制御信号を待たずして強制的にＳＷ３を可変抵抗２側に切り替える。
【００５７】
本シンセサイザは、ＰＬＬ−ＩＣ１への外部ＲＥＦ入力信号停止をハード的に検出し、外部ＲＥＦ入力信号がなくなった際に、高速に可変抵抗２側に切り替え、出力周波数の変動を抑えるものであり、これにより、外部基準信号がなくなった場合の周波数変動量を最小限に抑えることができる効果がある。
尚、本シンセサイザが、純デジタル回路にて構成され、ＬＳＩに内蔵されるような場合は図４のような構成例が適している。
【００５８】
［外部ＲＥＦ入力信号が断の時の状況：図６］
外部ＲＥＦ入力信号が断となった場合の詳細状況について図６を参照しながら説明する。図６は、本シンセサイザにおける外部ＲＥＦ入力信号が断となった場合の詳細状況を示す図である。
出力周波数の変動の詳細は、図６に示すように、時間Ａから時間Ｂまでの期間が短い場合の周波数変化を示しており、例えば、ＯＣＸＯ周波数が４０ＭＨｚで、ＯＣＸＯ制御電圧範囲が制御電圧０〜５Ｖ、ＶＦ感度２ｐｐｍ／Ｖ（８０Ｈｚ／Ｖ）、ＶＣＯ出力周波数が８０４，２９２，８５７Ｈｚである場合に、出力周波数の変動に０．０３ｐｐｍ抑えることができる。
【００５９】
［実施の形態の効果］
本シンセサイザによれば、外部ＲＥＦ入力信号「断」の場合に、ＳＷ高速切替回路１２が内部基準信号のクロックを用いて制御回路１１より高速にＳＷ３をＰＬＬ−ＩＣ（１）１から可変抵抗２に切り替えるＳＷ切替信号を出力するようにしているので、外部ＲＥＦ入力信号「断」から自走までの期間が短くなり、出力周波数の変動を抑えることができる効果がある。
【産業上の利用可能性】
【００６０】
本発明は、外部基準信号の入力断で高速にスイッチを切り替えて一定の電圧を発振器の制御電圧として出力でき、出力周波数の変動量を最小限に抑えることができる周波数シンセサイザに好適である。
【符号の説明】
【００６１】
１...ＰＬＬ−ＩＣ（１）、 ２...可変抵抗、 ３...スイッチ（ＳＷ）、 ４...ループフィルタ（１）、 ５...ＯＣＸＯ、 ６...ＰＬＬ−ＩＣ（２）、 ７...ループフィルタ（２）、 ８...ＶＣＯ、 ９...ＡＭＰ、 １０...検波回路、 １１...制御回路（マイコン）、 １２...ＳＷ高速切替回路、 １２ａ...ワンショットマルチバイブレータ、 １２ｂ...論理積（ＡＮＤ）回路
【技術分野】
【０００１】
本発明は、周波数シンセサイザに係り、特に、外部基準信号の入力が切断した時にＰＬＬループから固定電圧へ切り替わる際の周波数変動を抑えることができる周波数シンセサイザに関する。
【背景技術】
【０００２】
［従来の技術］
［従来の周波数シンセサイザ：図７］
従来の周波数シンセサイザについて図７を参照しながら説明する。図７は、従来の周波数シンセサイザの構成ブロック図である。
従来の周波数シンセサイザは、図７に示すように、ＰＬＬ（Phase Locked Loop）−ＩＣ（Integrated Circuit）（１）１と、可変抵抗２と、スイッチ（ＳＷ）３と、ループフィルタ（１）４と、ＯＣＸＯ（Oven Controlled Crystal Oscillator）５と、ＰＬＬ−ＩＣ（２）６と、ループフィルタ（２）７と、ＶＣＯ（Voltage Controlled Oscillator）８と、ＡＭＰ（Amplifier）９と、検波回路１０と、制御回路１１とを備えている。
【０００３】
［従来の周波数シンセサイザの動作］
従来の周波数シンセサイザは、図７に示すように、ＯＣＸＯが例えば１０ＭＨｚ又は４０ＭＨｚで発振するものであり、ＰＬＬ−ＩＣ（１）１で外部基準（ＲＥＦ）入力信号（例えばルビジウム信号等の１０ＭＨｚ）と同期される。
そして、その同期した信号を基準としてＰＬＬ−ＩＣ（２）６とＶＣＯ８を用いて高周波のシンセサイザ（例えば１ＧＨｚ）を構成している。
【０００４】
制御回路１１は、ＰＬＬ−ＩＣ１，６に対して、所望の周波数となるような設定データを出力し、出力周波数を決定する。
また、制御回路は、外部ＲＥＦ入力信号の有無を、検波回路１０を介して判定し、入力がある場合は、ＳＷ３をＰＬＬ−ＩＣ（１）１側として、ＰＬＬループを構成するが、入力がない場合は、ＳＷ３を可変抵抗２側として、可変抵抗２で決まる一定の電圧値をＯＣＸＯ５の制御端子に供給する。
【０００５】
［関連技術］
尚、関連する先行技術として、特開平０６−０２９８３７号公報「位相同期回路」（三菱電機株式会社）［特許文献１］、特開２００２−１３５１１５号公報「クロック供給装置」（日本電気株式会社）［特許文献２］、特開２００３−２５８６２９号公報「ＰＬＬ回路及びその制御方法」（日本電気通信システム株式会社）［特許文献３］がある。
【０００６】
特許文献１には、位相同期回路において、基準信号の入力場局を基準信号入力検出回路で監視し、基準信号が入力されていない時は、スイッチを直流電源側に切り替え、基準信号が入力された時は、電圧制御発振器を起動すると同時にスイッチを充放電ルート側に切り替えることが示されている。
【０００７】
特許文献２には、クロック供給装置において、入力信号がクロック又はバイポーラデータのいずれかを入力信号監視手段が判断し、入力信号の断を入力信号断検出手段が検出し、入力信号の断或いは切り替え時にホールドオーバー制御手段が出力クロックの位相変動を防ぐことが示されている。
【０００８】
特許文献３には、ＰＬＬ回路において、瞬断検出器が入力リファレンス信号の瞬断を検出し、一次ループゲイン部の出力を「０」に固定し、瞬断復旧後に、一次ループゲイン部の出力固定を解除すると同時に分周器のカウンタをリセットして強制的に位相合わせの制御を行うことが示されている。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開平０６−０２９８３７号公報
【特許文献２】特開２００２−１３５１１５号公報
【特許文献３】特開２００３−２５８６２９号公報
【発明の概要】
【発明が解決しようとする課題】
【００１０】
しかしながら、従来の周波数シンセサイザでは、何らかの要因で外部ＲＥＦ入力信号が有り（入り）の状態から無し（断）の状態になった場合に、ＳＷ３はＰＬＬループ側から可変抵抗２で決まる一定電圧側に切り替わるようになっているが、外部ＲＥＦ入力信号が無くなった瞬間に、ＰＬＬ−ＩＣ（１）１は位相比較できなくなり、ＳＷ３で可変抵抗２に切り替わるまでの時間が長いと、ＰＬＬ−ＩＣ（１）１のチャージポンプ出力が不安定になってしまい、出力周波数が所望の周波数からずれてしまうという問題点があった。
【００１１】
［外部ＲＥＦ入力信号が断となった場合の状況：図８］
外部ＲＥＦ入力信号が断となった場合の状況について図８を参照しながら説明する。図８は、外部ＲＥＦ入力信号が断となった場合の従来の状況を示す図である。
横軸を時間として、図８の一段目には外部ＲＥＦ入力信号、二段目にはＳＷ切替信号、三段目にはチャージポンプ出力となるＯＣＸＯ制御電圧、四段目にはＡＭＰ９からの出力周波数が示されている。
【００１２】
図８に示すように、Ａの時点まで外部ＲＥＦ入力信号が有り（存在）の場合、次の瞬間から外部ＲＥＦ入力信号が無し（不存在）となるが、制御回路１１で外部ＲＥＦ入力信号の断を判定してＳＷ３にＳＷ切替信号を出力することになる。
但し、ＳＷ切替信号が出力されるのは、Ａの時点より遅れてＢの時点となる。
Ａ時点からＢ時点までの時間経過で、チャージポンプ出力に電位変化ΔＶ1 が発生し、その電位変化によってＯＣＸＯ制御電圧が不安定となり、結果的には出力周波数が変動するものであった。
【００１３】
［外部ＲＥＦ入力信号が断となった場合の詳細状況：図９］
外部ＲＥＦ入力信号が断となった場合の詳細状況について図９を参照しながら説明する。図９は、外部ＲＥＦ入力信号が断となった場合の従来の詳細状況を示す図である。
出力周波数の変動の詳細は、図９に示すように、例えば、ＯＣＸＯ周波数が４０ＭＨｚで、ＯＣＸＯ制御電圧範囲が制御電圧０〜５Ｖ、ＶＦ感度２ｐｐｍ／Ｖ（８０Ｈｚ／Ｖ）、ＶＣＯ出力周波数が８０４，２９２，８５７Ｈｚである場合に、出力周波数の変動は０．２ｐｐｍとなっている。
【００１４】
尚、特許文献１〜３では、基準信号の断（無し）を検出して固定電圧を電圧制御発振器に制御電圧として出力し、基準信号の入力（有り）を検出すると、ＰＬＬループを形成するものであるが、基準信号の入力の有無を単一の回路で検出するものであるから、外部基準信号の断により高速にスイッチを切り替えて、出力周波数の変動量を最小限にするものとはなっていないものである。
【００１５】
本発明は上記実情に鑑みて為されたもので、外部基準信号の入力断で高速にスイッチを切り替えて一定の電圧を発振器の制御電圧として出力でき、出力周波数の変動量を最小限に抑えることができる周波数シンセサイザを提供することを目的とする。
【課題を解決するための手段】
【００１６】
上記従来例の問題点を解決するための本発明は、周波数シンセサイザであって、恒温槽付水晶発振器（基準信号用電圧制御発振器）と、電圧制御発振器（出力信号用電圧制御発振器）と、外部基準入力信号と基準信号用電圧制御発振器からの出力信号を入力し、位相比較し、位相差に応じた信号を出力する第１のＰＬＬ−ＩＣと、電源電圧に接続し、可変可能な特定の電圧を出力する可変抵抗と、第１のＰＬＬ−ＩＣの出力と可変抵抗の出力を外部からの切替信号により選択して出力するスイッチと、スイッチで選択された出力を平滑化して基準信号用電圧制御発振器の制御電圧として出力する第１のループフィルタと、基準信号用電圧制御発振器からの出力信号と出力信号用電圧制御発振器からの出力信号を入力し、位相比較し、位相差に応じた信号を出力する第２のＰＬＬ−ＩＣと、第２のＰＬＬ−ＩＣからの出力を平滑化して出力信号用電圧制御発振器の制御電圧として出力する第２のループフィルタと、出力信号用電圧制御発振器の出力を増幅する増幅器と、外部基準入力信号を入力して検波する検波回路と、検波回路からの検波出力を入力し、外部基準入力信号が入力されている「入」の場合には、スイッチに第１のＰＬＬ−ＩＣの出力を第１のループフィルタに出力させる切替信号を出力し、外部基準入力信号が入力されていない「断」の場合には、スイッチに可変抵抗の出力を第１のループフィルタに出力させる切替信号を出力し、第１のＰＬＬ−ＩＣと第２のＰＬＬ−ＩＣに所望の周波数を出力させるためのデータを設定する制御回路と、外部基準入力信号の「断」を検出して制御回路より高速にスイッチに可変抵抗の出力を第１のループフィルタに出力させる切替信号を出力するスイッチ高速切替回路とを有することを特徴とする。
【００１７】
本発明は、上記周波数シンセサイザにおいて、スイッチ高速切替回路が、外部基準入力信号の入力がないとパルス信号を出力しないワンショットマルチバイブレータと、制御回路からの切替信号を一方の入力端子に入力し、ワンショットマルチバイブレータからの信号を他方の入力端子に入力し、論理積の信号を切替信号としてスイッチに出力する論理積回路とを有することを特徴とする。
【００１８】
本発明は、上記周波数シンセサイザにおいて、スイッチ高速切替回路が、外部基準入力信号の入力がないとパルス信号を出力しないワンショットマルチバイブレータと、ワンショットマルチバイブレータの出力をベースに入力し、エミッタには電源電圧が印加され、コレクタから出力が得られるＰＮＰ型の第１のトランジスタと、該コレクタの出力がベースに入力され、エミッタが接地し、コレクタから出力が得られるＮＰＮ型の第２のトランジスタと、制御回路からの出力がベースに入力され、エミッタが接地され、コレクタから出力が得られるＮＰＮ型の第３のトランジスタと、第２のトランジスタのコレクタと第３のトランジスタのコレクタが、電源電圧に接続するプルアップ抵抗に接続してスイッチの切替信号の入力端子に接続することを特徴とする。
【００１９】
本発明は、上記周波数シンセサイザにおいて、スイッチ高速切替回路が、外部基準入力信号を入力して分周する第１のカウンタと、第１のカウンタ出力を内部の基準信号でラッチして遅延させる複数段のフリップフロップと、複数段のフリップフロップの異なる出力の排他的論理和を出力する排他的論理和回路と、排他的論理和回路の出力でリセット動作を行い、内部の基準信号を分周する第２のカウンタと、第２のカウンタ出力をクロックとして入力し、可変抵抗の出力を第１のループフィルタに出力させる切替信号をハイレベルの信号として出力すると共に、排他的論理和回路の反転出力でリセット動作を行うクリア付フリップフロップとを有することを特徴とする。
【００２０】
本発明は、上記周波数シンセサイザにおいて、スイッチ高速切替回路では、第１のカウンタと第２のカウンタが、パワーオンリセット信号でリセットし、クリア付フリップフロップが、パワーオンリセット信号の反転出力でリセットすることを特徴とする。
【発明の効果】
【００２１】
本発明によれば、制御回路が、検波回路からの検波出力を入力し、外部基準入力信号が入力されている「入」の場合には、スイッチに第１のＰＬＬ−ＩＣの出力を第１のループフィルタに出力させる切替信号を出力し、外部基準入力信号が入力されていない「断」の場合には、スイッチに可変抵抗の出力を第１のループフィルタに出力させる切替信号を出力し、第１のＰＬＬ−ＩＣと第２のＰＬＬ−ＩＣに所望の周波数を出力させるためのデータを設定し、スイッチ高速切替回路が、外部基準入力信号の「断」を検出して制御回路より高速にスイッチに可変抵抗の出力を第１のループフィルタに出力させる切替信号を出力する周波数シンセサイザとしているので、外部基準信号の入力断で高速にスイッチを切り替えて可変抵抗からの一定の電圧を用いて発振器の制御電圧として出力でき、出力周波数の変動を抑えることができる効果がある。
【図面の簡単な説明】
【００２２】
【図１】本発明の実施の形態に係る周波数シンセサイザの構成ブロック図である。
【図２】ＳＷ高速切替回路の構成例１を示す回路図である。
【図３】ＳＷ高速切替回路の構成例２を示す回路図である。
【図４】ＳＷ高速切替回路の構成例３を示す回路図である。
【図５】ＳＷ高速切替回路のタイミングチャートである。
【図６】本シンセサイザにおける外部ＲＥＦ入力信号が断となった場合の詳細状況を示す図である。
【図７】従来の周波数シンセサイザの構成ブロック図である。
【図８】外部ＲＥＦ入力信号が断となった場合の従来の状況を示す図である。
【図９】外部ＲＥＦ入力信号が断となった場合の従来の詳細状況を示す図である。
【発明を実施するための形態】
【００２３】
本発明の実施の形態について図面を参照しながら説明する。
［実施の形態の概要］
本発明の実施の形態に係る周波数シンセサイザは、外部基準入力信号が「断」となった場合に、スイッチ高速切替回路が、制御回路より高速にスイッチを第１のＰＬＬ−ＩＣから可変抵抗に切り替えるスイッチ切替信号を出力するようにしているので、外部基準入力信号の「断」から自走までの期間が短くなり、出力周波数の変動を抑えることができるものである。
【００２４】
［本ＰＬＬ回路：図１］
本発明の実施の形態に係る周波数シンセサイザについて図１を参照しながら説明する。図１は、本発明の実施の形態に係る周波数シンセサイザの構成ブロック図である。
本発明の実施の形態に係る周波数シンセサイザ（本シンセサイザ）は、図１に示すように、ＰＬＬ−ＩＣ（１）１と、可変抵抗２と、スイッチ（ＳＷ）３と、ループフィルタ（１）４と、ＯＣＸＯ５と、ＰＬＬ−ＩＣ（２）６と、ループフィルタ（２）７と、ＶＣＯ８と、ＡＭＰ９と、検波回路１０と、制御回路（マイコン）１１と、ＳＷ高速切替回路１２とを基本的に有している。
図７の従来の周波数シンセサイザと比較して、ＳＷ高速切替回路１２が設けられ、ＳＷ３が制御回路１１の制御に加えて、ＳＷ高速切替回路１２からの制御によってＳＷ３を高速に切替動作する点で相違している。
【００２５】
［本シンセサイザの各部］
本シンセサイザの各部について具体的に説明する。
ＰＬＬ−ＩＣ（１）１は、外部基準（ＲＥＦ）入力信号、例えばルビジウム信号等の１０ＭＨｚの信号を入力すると共に、ＯＣＸＯ５からの出力信号を入力し、ＯＣＸＯ５からの信号を分周し、外部ＲＥＦ入力信号との位相比較を行い、位相差をパルス幅の電圧でＳＷ３の一方の入力端子に出力する。
従って、ＰＬＬ−ＩＣは、分周器、位相比較器、チャージポンプ等の回路構成をワンチップに収納したものである。
尚、ＰＬＬ−ＩＣ（１）１には、所望の周波数を得るための、制御回路１１からＰＬＬ−ＩＣ（１）用の設定データが入力され、設定される。
【００２６】
可変抵抗２は、一端が電源電圧に接続し、他端が接地され、抵抗値を可変にすることで、ＳＷ３の他方の入力端子に特定の固定電圧を出力する。
スイッチ（ＳＷ）３は、ＳＷ高速切替回路１２又は制御回路１１からのＳＷ切替信号に基づいて、２つの入力端子のいずれかを選択し、ループフィルタ（１）４にＰＬＬ−ＩＣ（１）１からの出力信号又は可変抵抗２からの固定電圧を出力する。
【００２７】
ループフィルタ（１）４は、ＳＷ３からの出力を平滑化し、制御電圧としてＯＣＸＯ５に出力する。
ＯＣＸＯ（恒温槽付水晶発振器）５は、ループフィルタ（１）４からの出力を制御電圧として入力し、例えば、４０ＭＨｚの発振周波数をＰＬＬ−ＩＣ（２）６及びＰＬＬ−ＩＣ（１）１に出力する。
尚、ＯＣＸＯ５は、請求項における「基準信号用電圧制御発振器」に相当する。
【００２８】
ＰＬＬ−ＩＣ（２）６は、ＯＣＸＯ５からの出力信号とＶＣＯ８からの出力信号を入力し、ＶＣＯ８からの信号を分周し、ＯＣＸＯ５からの信号との位相比較を行い、位相差をパルス幅の電圧でループフィルタ（２）７に出力する。
尚、ＰＬＬ−ＩＣ（２）６には、所望の周波数を得るための、制御回路１１からＰＬＬ−ＩＣ（２）用の設定データが入力され、設定される。
【００２９】
ループフィルタ（２）７は、ループフィルタ（１）４と同様に、ＰＬＬ−ＩＣ（２）６からの出力を平滑化し、制御電圧としてＶＣＯ８に出力する。
ＶＣＯ（電圧制御発振器）８は、ループフィルタ（２）７からの出力を制御電圧として発振動作を行い、ＡＭＰ９及びＰＬＬ−ＩＣ（２）６に発振信号を出力する。
尚、ＶＣＯ８は、請求項における「出力信号用電圧制御発振器」に相当する。
ＡＭＰ（増幅器）９は、ＶＣＯ８からの発振信号を増幅して出力する。
【００３０】
検波回路１０は、外部ＲＥＦ入力信号を分岐して入力し、入力信号の検波を行い、検波出力（検波結果）を制御回路１１に出力する。
そして、検波回路１０は、外部ＲＥＦ入力信号が断となったことを検出し、また、外部ＲＥＦ入力信号が「断」から「入」となったことも検出して、制御回路１１に出力する。
【００３１】
制御回路１１は、マイコンで構成されており、最適なＰＬＬ−ＩＣ（１）用の設定データをＰＬＬ−ＩＣ（１）１に、ＰＬＬ−ＩＣ（２）用の設定データをＰＬＬ−ＩＣ（２）６に出力する。
また、制御回路１１は、検波回路１０から外部ＲＥＦ入力信号の「断」検出が入力されると、ＳＷ３に可変抵抗２を選択するようＳＷ切替信号を出力する。
更に、制御回路１１は、検波回路１０から外部ＲＥＦ入力信号の「入」検出が入力されると、ＳＷ３にＰＬＬ−ＩＣ（１）１を選択するようＳＷ切替信号を出力する。
【００３２】
ＳＷ高速切替回路１２は、本実施の形態における特徴的な構成であり、外部ＲＥＦ入力信号の「断」が発生すると、制御回路１１よりも早くＳＷ３に可変抵抗２の固定電圧を選択するＳＷ切替信号を出力するものである。
ＳＷ高速切替回路１２が、制御回路１１より高速にＳＷ３の切替動作を実現することにより、外部ＲＥＦ入力信号が「断」となってからＳＷ３が可変抵抗２に切り替わるまでの時間を短くすることができ、それにより、出力周波数の変動を抑えることができる。
ＳＷ高速切替回路１２は、具体的には、後述する図２，３，４に示したような回路で実現される。
【００３３】
［ＳＷ高速切替回路の構成例１：図２］
ＳＷ高速切替回路の構成例１について図２を参照しながら説明する。図２は、ＳＷ高速切替回路の構成例１を示す回路図である。
ＳＷ高速切替回路の構成例１は、図２に示すように、外部ＲＥＦ入力信号を入力することで、再トリガ信号により出力パルス幅を拡張可能なワンショットマルチバイブレータ１２ａと、上記パルスによりＯＮ／ＯＦＦする２つのＰＮＰ型トランジスタＴｒ１，ＮＰＮ型トランジスタＴｒ２と、マイコン（制御回路）１１からの出力によってＯＮ／ＯＦＦするＮＰＮ型トランジスタＴｒ３とを備え、トランジスタＴｒ３のコレクタに接続するプルアップ抵抗Ｒｐを介して電源電圧に印加され、トランジスタＴｒ３のコレクタとトランジスタＴｒ２のコレクタがワイヤードＯＲ接続されて、ＳＷ３の切替制御端子に入力されている。
【００３４】
外部ＲＥＦ入力信号をワンショットマルチバイブレータ１２ａに入力させる。入力する外部ＲＥＦ入力信号の周波数に応じて、ワンショットマルチバイブレータ１２ａに設けられた抵抗Ｒ、コンデンサＣの値を設定することで、連続的に再トリガが掛かり、ワンショットマルチバイブレータ１２ａの出力をＨｉｇｈ固定にする。
すると、ＰＮＰ型トランジスタＴｒ１のコレクタはオフになり、ＮＰＮ型トランジスタＴｒ２のコレクタもオフになり、プルアップ抵抗Ｒｐに印加される電源電圧によりＳＷ３に入力されるＳＷ切替信号はＨｉｇｈ状態（ＰＬＬ−ＩＣ（１）１とループフィルタ（１）４を接続する状態）となる。
【００３５】
また、外部ＲＥＦ入力信号が「断」になると、再トリガ信号入力が無くなることにより抵抗Ｒ、コンデンサＣで設定された時定数時間経過後にワンショットマルチバイブレータ１２ａの出力がＬｏｗ状態となり、ＰＮＰ型トランジスタＴｒ１のコレクタはオンになり、ＮＰＮ型トランジスタＴｒ２のコレクタもオンになり、プルアップ抵抗Ｒｐを介してＮＰＮ型トランジスタＴｒ２に電流が流れ、ＳＷ３に入力されるＳＷ切替信号はＬｏｗ状態（可変抵抗２とループフィルタ（１）４を接続する状態）となる。
【００３６】
図２におけるマイコン１１は、出力端子の前段に反転回路が設けられた構成となっており、ＳＷ３をＰＬＬ−ＩＣ（１）１に接続するためのＳＷ切替信号は反転回路によりＬｏｗ状態で出力され、ＳＷ３を可変抵抗２側に接続するためのＳＷ切替信号は反転回路によりＨｉｇｈ状態で出力される。
マイコン１１からのＳＷ切替信号はＬｏｗ状態であれば、トランジスタＴｒ３はオフであり、プルアップ抵抗Ｒｐに印加される電源電圧によりＳＷ３に入力されるＳＷ切替信号はＨｉｇｈ状態となる。
また、マイコン１１からのＳＷ切替信号がＨｉｇｈ状態であれば、トランジスタＴｒ３はオンであり、プルアップ抵抗Ｒｐを介してトランジスタＴｒ３に電流が流れ、ＳＷ３に入力されるＳＷ切替信号はＬｏｗ状態となる。
【００３７】
以上のように、外部ＲＥＦ入力信号が「断」の時は、ＳＷ切替信号がＬｏｗとなり、マイコン１１からの制御信号を待たずして強制的にＳＷ３を可変抵抗２側に切り替える。
外部ＲＥＦ入力信号の停止をハード的に検出し、外部ＲＥＦ入力信号がなくなった際に、高速に可変抵抗２側にＳＷ３を切り替えることで、出力周波数の変動を抑えることができる。
【００３８】
［ＳＷ高速切替回路の構成例２：図３］
次に、ＳＷ高速切替回路の構成例２について図３を参照しながら説明する。図３は、ＳＷ高速切替回路の構成例２を示す回路図である。
ＳＷ高速切替回路の構成例２は、図３に示すように、外部ＲＥＦ入力信号を入力することで再トリガ信号によりパルス幅を拡張出力し（Ｈｉｇｈ状態）、外部ＲＥＦ入力信号が「断」の検出によりパルスを停止する（Ｌｏｗ状態）ワンショットマルチバイブレータ１２ａと、ワンショットマルチバイブレータ１２ａからの出力信号とマイコン１１からの出力信号を入力し、論理積を演算するＡＮＤ回路１２ｂとを備え、ＡＮＤ回路１２ｂからの論理積の出力信号（ＳＷ切替信号）がＳＷ３の切替制御端子に入力されている。
【００３９】
具体的には、外部ＲＥＦ入力信号が「入」の時、ワンショットマルチバイブレータ１２ａから連続したパルスが出力され、Ｈｉｇｈ状態であり、外部ＲＥＦ入力信号が「断」の時、ワンショットマルチバイブレータ１２ａからパルスが出力されず、Ｌｏｗ状態となる。
また、マイコン１１は、ＳＷ３にＰＬＬ−ＩＣ（１）１を選択させる場合には、ＳＷ切替信号としてＨｉｇｈ状態の信号を出力しているので、ＡＮＤ回路１２ｂの出力は、ワンショットマルチバイブレータ１２ａの出力がＨｉｇｈの時にＨｉｇｈ状態となり、それ以外はＬｏｗ状態となってＳＷ３に出力され、可変抵抗２側に切り替えられる。
【００４０】
特に、ワンショットマルチバイブレータ１２ａが外部ＲＥＦ入力信号の「断」に対してマイコン１１より高速にＬｏｗとなるため、マイコン１１からの出力がまだＨｉｇｈ状態のままであっても、ＡＮＤ回路１２ｂの出力はＬｏｗ状態となる。
【００４１】
［ＳＷ高速切替回路の構成例３：図４］
次に、ＳＷ高速切替回路の構成例３について図４を参照しながら説明する。図４は、ＳＷ高速切替回路の構成例３を示す回路図である。
ＳＷ高速切替回路の構成例３は、図４に示すように、カウンタＡと、３段のＤフリップフロップと、カウンタＢとを有している。
【００４２】
カウンタＡのＣＬＲ端子には、パワーオンリセット信号（負論理）をインバータ回路により反転した信号が入力される。
パワーオンリセット信号は負論理の信号であり、パワーオンリセットでない場合はＨｉｇｈレベルの信号がインバータ回路に入力され、反転されてＬｏｗレベルの信号が出力される。
【００４３】
また、ＰＬＬ基準クロック（外部基準信号）がカウンタＡの反転ＣＬＫ端子に入力され、カウンタＡのＱC端子からの出力が１段目のＤフリップフロップのＤ端子に入力され、そのＱ端子の出力が２段目のＤフリップフロップのＤ端子に入力され、そのＱ端子の出力が３段目のＤフリップフロップのＤ端子に入力され、そのＱ端子の出力が排他的論理和（排他的ＯＲ）回路の一方の入力端子に入力され、排他的ＯＲ回路の他方の入力端子には、２段目のＤフリップフロップのＱ端子からの出力が入力される。
【００４４】
内部基準信号源の信号が、３段のＤフリップフロップのＣＬＫ端子に入力されると共に、カウンタＢの反転ＣＬＫ端子に入力される。内部基準信号源の信号は、外部基準信号とは非同期である。
パワーオンリセット信号（負論理）をインバータ回路により反転した信号が、論理和（ＯＲ）回路の一方の入力端子に入力され、ＯＲ回路の他方の入力端子には排他的ＯＲ回路からの出力が入力され、ＯＲ回路からの出力は、カウンタＢのＣＬＲ端子に入力される。
【００４５】
そして、カウンタＢのＱC端子からの出力が、クリア付ＤフリップフロップのＣＬＫ端子に入力され、そのＤ端子には"Ｈ"（Ｈｉｇｈレベル）固定の電圧が印加され、ＯＲ回路の出力がインバータ回路で反転されてＣＬＲ端子に入力され、Ｑ端子からの出力が自走切替制御信号となる。
【００４６】
［ＳＷ高速切替回路のタイミングチャート：図５］
図４に示したＳＷ高速切替回路の動作タイミングについて図５を参照しながら説明する。図５は、ＳＷ高速切替回路のタイミングチャートである。
図５における（１）〜（１３）は、図４の図中に示した（１）〜（１３）部分の信号状態を示している。
【００４７】
具体的には、（１）は、例えば１０ＭＨｚのＰＬＬ基準クロック信号（外部基準信号）を示し、途中で外部基準信号の接続断、若しくは停止が発生し（下矢印部分）、その後に外部基準信号の再接続、若しくは動作再開した状況を示している。
（２）は、カウンタＡのＱA端子出力を示し、（１）の２分周信号で５ＭＨｚとなる。（３）は、カウンタＡのＱB端子出力を示し、（２）の２分周信号で２．５ＭＨｚとなる。（４）は、カウンタＡのＱC端子出力を示し、（３）の２分周信号で１．２５ＭＨｚとなる。
【００４８】
（５）は、内部基準信号源からの別のクロックで、５ＭＨｚより高い、例えば８ＭＨｚの周波数の停止しない信号で（４）とは非同期の信号である。
（６）は、（４）の信号を（５）の信号でラッチした信号であり、（７）は、（６）の信号を（５）の信号でラッチした信号であり、（８）は、（７）の信号を（５）の信号でラッチした信号である。
（４）信号と（５）信号は非同期のため、メタステーブル対策として（５）信号の立ち上がりエッジ３発で同期化し、２段目と３段目の出力から（９）信号を生成する。
【００４９】
（９）は、（７）と（８）の排他的ＯＲ信号で、カウンタＢのＣＬＲ信号となる。（１０）は、カウンタＢのＱA端子出力を示し、（５）の２分周信号である。（１１）は、カウンタＢのＱB端子出力を示し、（１０）の２分周信号である。（１２）は、カウンタＢのＱC端子出力を示し、（１１）の２分周信号である。
【００５０】
（１３）は、自走切替制御信号を示し、（１２）信号の立ち上がりで"Ｈ"固定の電圧に変化し、（９）の信号の立ち上がりでクリアされる。（１）信号の下矢印部分から（１３）信号の立ち上がりまでが、外部基準信号停止から自走切替完了までの時間となる。
ここで、自走切替制御信号のクリアは、再入力（再開）された外部基準信号を内部基準信号源のクロックでラッチしてリセットとなる（９）信号の立ち上がりで為されるようになっているので、外部基準信号の再開から高速にＳＷ３にＰＬＬ−ＩＣ（１）１を選択するＳＷ切替信号を出力できる。
【００５１】
［具体的な動作タイミング］
具体的には、（１）信号が正常入力中の"Ｈ"期間及び"Ｌ"期間の各々の時間と、（５）信号の周期との関係から、カウンタＡとカウンタＢの分周出力をどのように選択するかは以下の条件に基づいて決定する。
【００５２】
［第１の条件］
第１の条件は、カウンタＡの分周出力（（４）信号の（Ａ）期間又は（Ｂ）期間の短い方の時間）が（５）信号（周期（Ｃ））の２周期より長く（（５）信号の立ち上がりエッジが確実に２回入る）、かつ３．５周期よりも短い場合は、カウンタＢのＱB出力を用いることで切り替えは最短となる。尚、カウンタＢのＱC出力、ＱD出力でも使用可能である。
【００５３】
［第２の条件］
第２の条件は、カウンタＡの分周出力が（５）信号の２周期より長く（（５）信号の立ち上がりエッジが確実に２回入る）、かつ３．５周期以上５．５周期未満の場合は、カウンタＢのＱC出力を用いることで切り替えは最短となる。尚、カウンタＢのＱD出力でも使用可能である。
【００５４】
［第３の条件］
第３の条件は、カウンタＡの分周出力が（５）信号の２周期より長く（（５）信号の立ち上がりエッジが確実に２回入る）、かつ５．５周期以上９．５周期未満の場合は、カウンタＢのＱD出力を用いることで切り替えは最短となる。
【００５５】
［第４の条件］
第４の条件は、第１の条件と第２の条件におけるカウンタＡの分周出力の差は、２周期、第２の条件と第３の条件におけるカウンタＡの分周出力の差は、４周期であり、以下、８周期、１６周期、・・・と２のべき乗の周期分増える毎に、（１３）信号を生成するためのＤフリップフロップのクロック（ＣＬＫ）端子へ入力するカウンタＢの出力の分周段を１段ずつ増やすようにし、その分周出力を用いることで切り替えは最短となる。
【００５６】
上記第１〜４の条件において、カウンタ及びフリップフロップのセットアップ、ホールドの時間条件を満たすように設計する必要がある。
結果として、ＳＷ切替信号は、Ｌｏｗとなり、マイコン１１からの制御信号を待たずして強制的にＳＷ３を可変抵抗２側に切り替える。
【００５７】
本シンセサイザは、ＰＬＬ−ＩＣ１への外部ＲＥＦ入力信号停止をハード的に検出し、外部ＲＥＦ入力信号がなくなった際に、高速に可変抵抗２側に切り替え、出力周波数の変動を抑えるものであり、これにより、外部基準信号がなくなった場合の周波数変動量を最小限に抑えることができる効果がある。
尚、本シンセサイザが、純デジタル回路にて構成され、ＬＳＩに内蔵されるような場合は図４のような構成例が適している。
【００５８】
［外部ＲＥＦ入力信号が断の時の状況：図６］
外部ＲＥＦ入力信号が断となった場合の詳細状況について図６を参照しながら説明する。図６は、本シンセサイザにおける外部ＲＥＦ入力信号が断となった場合の詳細状況を示す図である。
出力周波数の変動の詳細は、図６に示すように、時間Ａから時間Ｂまでの期間が短い場合の周波数変化を示しており、例えば、ＯＣＸＯ周波数が４０ＭＨｚで、ＯＣＸＯ制御電圧範囲が制御電圧０〜５Ｖ、ＶＦ感度２ｐｐｍ／Ｖ（８０Ｈｚ／Ｖ）、ＶＣＯ出力周波数が８０４，２９２，８５７Ｈｚである場合に、出力周波数の変動に０．０３ｐｐｍ抑えることができる。
【００５９】
［実施の形態の効果］
本シンセサイザによれば、外部ＲＥＦ入力信号「断」の場合に、ＳＷ高速切替回路１２が内部基準信号のクロックを用いて制御回路１１より高速にＳＷ３をＰＬＬ−ＩＣ（１）１から可変抵抗２に切り替えるＳＷ切替信号を出力するようにしているので、外部ＲＥＦ入力信号「断」から自走までの期間が短くなり、出力周波数の変動を抑えることができる効果がある。
【産業上の利用可能性】
【００６０】
本発明は、外部基準信号の入力断で高速にスイッチを切り替えて一定の電圧を発振器の制御電圧として出力でき、出力周波数の変動量を最小限に抑えることができる周波数シンセサイザに好適である。
【符号の説明】
【００６１】
１...ＰＬＬ−ＩＣ（１）、 ２...可変抵抗、 ３...スイッチ（ＳＷ）、 ４...ループフィルタ（１）、 ５...ＯＣＸＯ、 ６...ＰＬＬ−ＩＣ（２）、 ７...ループフィルタ（２）、 ８...ＶＣＯ、 ９...ＡＭＰ、 １０...検波回路、 １１...制御回路（マイコン）、 １２...ＳＷ高速切替回路、 １２ａ...ワンショットマルチバイブレータ、 １２ｂ...論理積（ＡＮＤ）回路
【特許請求の範囲】
【請求項１】
周波数シンセサイザであって、
基準信号用電圧制御発振器と、
出力信号用電圧制御発振器と、
外部基準入力信号と前記基準信号用電圧制御発振器からの出力信号を入力し、位相比較し、位相差に応じた信号を出力する第１のＰＬＬ−ＩＣと、
電源電圧に接続し、可変可能な特定の電圧を出力する可変抵抗と、
前記第１のＰＬＬ−ＩＣの出力と前記可変抵抗の出力を外部からの切替信号により選択して出力するスイッチと、
前記スイッチで選択された出力を平滑化して前記基準信号用電圧制御発振器の制御電圧として出力する第１のループフィルタと、
前記基準信号用電圧制御発振器からの出力信号と前記出力信号用電圧制御発振器からの出力信号を入力し、位相比較し、位相差に応じた信号を出力する第２のＰＬＬ−ＩＣと、
前記第２のＰＬＬ−ＩＣからの出力を平滑化して前記出力信号用電圧制御発振器の制御電圧として出力する第２のループフィルタと、
前記出力信号用電圧制御発振器の出力を増幅する増幅器と、
前記外部基準入力信号を入力して検波する検波回路と、
前記検波回路からの検波出力を入力し、前記外部基準入力信号が入力されている「入」の場合には、前記スイッチに前記第１のＰＬＬ−ＩＣの出力を前記第１のループフィルタに出力させる切替信号を出力し、前記外部基準入力信号が入力されていない「断」の場合には、前記スイッチに前記可変抵抗の出力を前記第１のループフィルタに出力させる切替信号を出力し、前記第１のＰＬＬ−ＩＣと前記第２のＰＬＬ−ＩＣに所望の周波数を出力させるためのデータを設定する制御回路と、
前記外部基準入力信号の「断」を検出して前記制御回路より高速に前記スイッチに前記可変抵抗の出力を前記第１のループフィルタに出力させる切替信号を出力するスイッチ高速切替回路とを有することを特徴とする周波数シンセサイザ。
【請求項２】
スイッチ高速切替回路は、
前記外部基準入力信号の入力がないとパルス信号を出力しないワンショットマルチバイブレータと、
制御回路からの切替信号を一方の入力端子に入力し、前記ワンショットマルチバイブレータからの信号を他方の入力端子に入力し、論理積の信号を切替信号としてスイッチに出力する論理積回路とを有することを特徴とする請求項１記載の周波数シンセサイザ。
【請求項３】
スイッチ高速切替回路は、
前記外部基準入力信号の入力がないとパルス信号を出力しないワンショットマルチバイブレータと、
前記ワンショットマルチバイブレータの出力をベースに入力し、エミッタには電源電圧が印加され、コレクタから出力が得られるＰＮＰ型の第１のトランジスタと、前記コレクタの出力がベースに入力され、エミッタが接地し、コレクタから出力が得られるＮＰＮ型の第２のトランジスタと、
前記制御回路からの出力がベースに入力され、エミッタが接地され、コレクタから出力が得られるＮＰＮ型の第３のトランジスタと、
前記第２のトランジスタのコレクタと前記第３のトランジスタのコレクタが、電源電圧に接続するプルアップ抵抗に接続してスイッチの切替信号の入力端子に接続することを特徴とする請求項１記載の周波数シンセサイザ。
【請求項４】
スイッチ高速切替回路は、
外部基準入力信号を入力して分周する第１のカウンタと、
前記第１のカウンタ出力を内部の基準信号でラッチして遅延させる複数段のフリップフロップと、
前記複数段のフリップフロップの異なる出力の排他的論理和を出力する排他的論理和回路と、
前記排他的論理和回路の出力でリセット動作を行い、前記内部の基準信号を分周する第２のカウンタと、
前記第２のカウンタ出力をクロックとして入力し、可変抵抗の出力を第１のループフィルタに出力させる切替信号をハイレベルの信号として出力すると共に、前記排他的論理和回路の反転出力でリセット動作を行うクリア付フリップフロップとを有することを特徴とする請求項１記載の周波数シンセサイザ。
【請求項５】
スイッチ高速切替回路は、
第１のカウンタと第２のカウンタが、パワーオンリセット信号でリセットし、
クリア付フリップフロップが、前記パワーオンリセット信号の反転出力でリセットすることを特徴とする請求項４記載の周波数シンセサイザ。
【請求項１】
周波数シンセサイザであって、
基準信号用電圧制御発振器と、
出力信号用電圧制御発振器と、
外部基準入力信号と前記基準信号用電圧制御発振器からの出力信号を入力し、位相比較し、位相差に応じた信号を出力する第１のＰＬＬ−ＩＣと、
電源電圧に接続し、可変可能な特定の電圧を出力する可変抵抗と、
前記第１のＰＬＬ−ＩＣの出力と前記可変抵抗の出力を外部からの切替信号により選択して出力するスイッチと、
前記スイッチで選択された出力を平滑化して前記基準信号用電圧制御発振器の制御電圧として出力する第１のループフィルタと、
前記基準信号用電圧制御発振器からの出力信号と前記出力信号用電圧制御発振器からの出力信号を入力し、位相比較し、位相差に応じた信号を出力する第２のＰＬＬ−ＩＣと、
前記第２のＰＬＬ−ＩＣからの出力を平滑化して前記出力信号用電圧制御発振器の制御電圧として出力する第２のループフィルタと、
前記出力信号用電圧制御発振器の出力を増幅する増幅器と、
前記外部基準入力信号を入力して検波する検波回路と、
前記検波回路からの検波出力を入力し、前記外部基準入力信号が入力されている「入」の場合には、前記スイッチに前記第１のＰＬＬ−ＩＣの出力を前記第１のループフィルタに出力させる切替信号を出力し、前記外部基準入力信号が入力されていない「断」の場合には、前記スイッチに前記可変抵抗の出力を前記第１のループフィルタに出力させる切替信号を出力し、前記第１のＰＬＬ−ＩＣと前記第２のＰＬＬ−ＩＣに所望の周波数を出力させるためのデータを設定する制御回路と、
前記外部基準入力信号の「断」を検出して前記制御回路より高速に前記スイッチに前記可変抵抗の出力を前記第１のループフィルタに出力させる切替信号を出力するスイッチ高速切替回路とを有することを特徴とする周波数シンセサイザ。
【請求項２】
スイッチ高速切替回路は、
前記外部基準入力信号の入力がないとパルス信号を出力しないワンショットマルチバイブレータと、
制御回路からの切替信号を一方の入力端子に入力し、前記ワンショットマルチバイブレータからの信号を他方の入力端子に入力し、論理積の信号を切替信号としてスイッチに出力する論理積回路とを有することを特徴とする請求項１記載の周波数シンセサイザ。
【請求項３】
スイッチ高速切替回路は、
前記外部基準入力信号の入力がないとパルス信号を出力しないワンショットマルチバイブレータと、
前記ワンショットマルチバイブレータの出力をベースに入力し、エミッタには電源電圧が印加され、コレクタから出力が得られるＰＮＰ型の第１のトランジスタと、前記コレクタの出力がベースに入力され、エミッタが接地し、コレクタから出力が得られるＮＰＮ型の第２のトランジスタと、
前記制御回路からの出力がベースに入力され、エミッタが接地され、コレクタから出力が得られるＮＰＮ型の第３のトランジスタと、
前記第２のトランジスタのコレクタと前記第３のトランジスタのコレクタが、電源電圧に接続するプルアップ抵抗に接続してスイッチの切替信号の入力端子に接続することを特徴とする請求項１記載の周波数シンセサイザ。
【請求項４】
スイッチ高速切替回路は、
外部基準入力信号を入力して分周する第１のカウンタと、
前記第１のカウンタ出力を内部の基準信号でラッチして遅延させる複数段のフリップフロップと、
前記複数段のフリップフロップの異なる出力の排他的論理和を出力する排他的論理和回路と、
前記排他的論理和回路の出力でリセット動作を行い、前記内部の基準信号を分周する第２のカウンタと、
前記第２のカウンタ出力をクロックとして入力し、可変抵抗の出力を第１のループフィルタに出力させる切替信号をハイレベルの信号として出力すると共に、前記排他的論理和回路の反転出力でリセット動作を行うクリア付フリップフロップとを有することを特徴とする請求項１記載の周波数シンセサイザ。
【請求項５】
スイッチ高速切替回路は、
第１のカウンタと第２のカウンタが、パワーオンリセット信号でリセットし、
クリア付フリップフロップが、前記パワーオンリセット信号の反転出力でリセットすることを特徴とする請求項４記載の周波数シンセサイザ。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【公開番号】特開２０１３−５５５２１（Ｐ２０１３−５５５２１Ａ）
【公開日】平成２５年３月２１日（２０１３．３．２１）
【国際特許分類】
【出願番号】特願２０１１−１９２６１７（Ｐ２０１１−１９２６１７）
【出願日】平成２３年９月５日（２０１１．９．５）
【出願人】（０００２３２４８３）日本電波工業株式会社 (1,148)
【Ｆターム（参考）】
【公開日】平成２５年３月２１日（２０１３．３．２１）
【国際特許分類】
【出願日】平成２３年９月５日（２０１１．９．５）
【出願人】（０００２３２４８３）日本電波工業株式会社 (1,148)
【Ｆターム（参考）】
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