【課題】２分周、８分周、さらには８分周可能な回路規模の小さな低消費電力の注入同期型分周回路の実現。
【解決手段】偶数個Mの遅延要素DL1-DL4を有するリングオシレータ11と、入力発振信号から同期信号を生成して複数個の遅延要素の少なくとも一部に注入する同期信号注入回路と、を有し、入力発振信号の分周信号を出力する分周回路であって、遅延要素のオン・オフする分周トランジスタの一方の被制御端子が注入ノードであり、同期信号注入回路は、M/2個離れた２つの遅延要素の注入ノードに接続されるように並列に設けられた２個の補助注入トランジスタを有する注入差動対M1-M4と、入力発振信号RF4+,RF4-が制御端子に入力され、注入差動対の注入ノードとの接続ノードに、入力発振信号の差動信号を発生するように注入差動対に接続された信号注入トランジスタM5,M6と、を有する分周回路。 （もっと読む）

【課題】磁気量子数ｍ_F＝０におけるＥＩＴ信号のピーク値を高くした原子発振器を提供する。
【解決手段】本発明の原子発振器１００は、アルカリ金属原子に電磁誘起透過現象を発現させるための第１の共鳴光、及び第２の共鳴光を発生する半導体レーザー（光源）１と、半導体レーザー１から発生した共鳴光１ａを円偏光するλ／４波長板２と、アルカリ金属原子が封入された原子セル３と、原子セル３から出射した共鳴光３ａの強度を検出する光検出手段５と、アルカリ金属原子に所定の強度の直流磁場を与える直流磁場発生手段４と、直流磁場の強度に応じた所定の周波数の交流磁場をアルカリ金属原子に与える交流磁場発生手段８と、光検出手段５から出力された共鳴光の中心波長を制御する中心波長制御手段９と、アルカリ金属原子にＥＩＴ現象を発現させるように、第１の共鳴光と第２の共鳴光との周波数差を制御する制御手段１０と、を備えて構成されている。 （もっと読む）

【課題】回路規模の増大を抑止しつつ、ループ帯域の切替に際して生じるオフセットを補償する。
【解決手段】半導体装置(１１０)を構成する位相検出器(１１１)は、発振器(１１４)の出力信号を帰還した帰還信号と参照信号との間の位相差を検出し、位相差に応じた値を示す位相差値を生成する。増幅器(１１２)は、外部からの制御信号に応じて決定される増幅率で、位相差値を増幅する。フィルタ(１１３)は、増幅器(１１２)の出力値を平滑化する。発振器(１１４)は、フィルタ(１１３)の出力値に応じて、出力信号の周波数を制御する。 （もっと読む）

【課題】ＰＬＬ回路において、ＶＣＯのゲインが低くても、ＶＣＯを構成するトランジスタの動作速度に関係なく、ターゲット周波数にロックさせることができ、かつ内蔵ループフィルタのＭＯＳ容量の電圧依存性に起因するジッタを抑制できるようにする。
【解決手段】ＰＬＬ部のチャージポンプ２０及びループフィルタ３０をスリープ状態にし、校正部６０のループフィルタ６２の出力電圧Ｖ’inと校正用電源６６の出力電圧Ｖdd／２とを電圧比較器６３で比較する。比較結果を基に、Ｖ’in≒Ｖdd／２となるように、電流制御装置６４によりデジタル制御電圧を生成し、デジタルアナログ変換器６５によりアナログ制御電圧Ｖ+、Ｖ-に変換し、ＶＣＯ４０内の電圧電流変換回路４１に供給する。 （もっと読む）

【課題】出力クロック信号の周波数制御を精度良く行うことが容易となるＰＬＬ回路を提供する。
【解決手段】流出または流入の出力電流を出力するものであって、パルス信号に応じて前記出力電流のオン／オフが切替えられるチャージポンプと、周期性を有する多値の参照信号に応じて前記パルス信号を生成する、パルス信号生成部と、を備え、前記出力電流に応じた出力クロック信号を生成するＰＬＬ回路であって、前記参照信号に応じて前記出力電流の電流量を調節する、電流量調節部を備えたＰＬＬ回路とする。 （もっと読む）

【課題】 外部基準信号の入力断からスイッチを切り替えて一定の電圧を発振器の制御電圧として出力するに際して、出力周波数の変動量を最小限に抑えることができる周波数シンセサイザを提供する。
【解決手段】 制御回路１１が、検波回路１０からの検波出力を入力し、外部基準入力信号「入」の場合には、ＳＷ３にＰＬＬ−ＩＣ１の出力をループフィルタ４に出力させる切替信号を出力し、外部基準入力信号が「断」となった場合には、ＳＷ３に可変電圧供給回路１２からの出力電圧にループフィルタ４に出力させる切替信号を出力し、更にループフィルタ４からの出力電圧を１／Ｎ分圧器１３で分圧した電圧を微調制御電圧とし、オフセット電圧供給回路１５からの電圧を粗調電圧として加算器１４で加算してＯＣＸＯ５の制御電圧として出力する周波数シンセサイザである。 （もっと読む）

【課題】クロックのばらつきが引き起こすジッタを抑制することが可能なデューティ補正付き位相調整回路及びシリアライザを提供することを目的としている。
【解決手段】正クロック信号及び負クロック信号が入力され前記正クロック信号と前記負クロック信号のデューティ及び位相を調整した正クロック出力信号及び負クロック出力信号を出力する。 （もっと読む）

【課題】無線通信機器における局部発振器を提供する。
【解決手段】局部発振器が位相ロック・ループを含む。位相ロック・ループは電圧制御発振器２３と新規のＶＣＯ制御回路２７を含む。ＶＣＯ制御回路はプログラム可能で設定可能であることが出来る。１つの例では、前記ＶＣＯの電力状態を変更するために、命令が前記ＶＣＯ制御回路に受信される。命令は、セルラー電話における無線チャネル状態の検出された変化（例えば、信号対雑音判定の変化）に応答して、他の回路によって発せられる。応答して、ＶＣＯ制御回路は、ＰＬＬのループ帯域幅を徐々に拡大し、次に該ＶＣＯバイアス電流を徐々に変更して該ＶＣＯ電力状態を変更し、そして次にＰＬＬのループ帯域幅を縮小して元の帯域幅に戻す、制御信号を出力する。ＰＬＬ帯域幅を拡大すること、ＶＣＯ電力状態を変更すること、及びＰＬＬ帯域幅を縮小すること、の全過程はＰＬＬがロックされたままで行われる。 （もっと読む）

【課題】チューニングラインに設けられるラインフィルタのフィルタ特性の低下を防止すること。
【解決手段】この位相同期回路は、チャージポンプ（３５）から出力されるパルス信号を積分するローパスフィルタ（１９）と、ローパスフィルタ（１９）から電圧制御発振回路（１７Ａ）に対して制御電圧を供給する制御電圧供給ライン（Ｌ_ＵＨＦ）に設けられたラインフィルタ（２０）と、を具備し、ラインフィルタ（２０）のキャパシタ（Ｃ１）の一端をチャージポンプ（３５）の出力端子からＣＰ電流切替回路（３６）の抵抗（ｒ）を介してグランドに高周波的に接続した。 （もっと読む）

【課題】アナログデジタル変換器のサンプリングクロックのジッタの影響を、低消費電力でデジタル補正する。
【解決手段】アナログデジタル変換器のサンプリングクロックを、サンプリングクロックよりも低周波数かつ低ジッタの基準クロックを源振とする位相同期ループ(PLL)により生成する。サンプリングクロックと基準クロックが同期するタイミングにおけるタイミング誤差を時間デジタル変換器(TDC)によりデジタル値に変換する。なお、基準クロックが存在しないサンプリングタイミングにおけるタイミング誤差については、検出されたタイミング誤差を補間して生成する。これにより、各サンプリングタイミングにおけるサンプリングクロックのジッタ値を取得する。当該ジッタ値からサンプリング電圧誤差を算出し、アナログデジタル変換器の出力をデジタル補正する。 （もっと読む）

【課題】 外部基準信号の入力断で高速にスイッチを切り替えて一定の電圧を発振器の制御電圧として出力でき、出力周波数の変動量を最小限に抑えることができる周波数シンセサイザを提供する。
【解決手段】 制御回路１１が、検波回路１０からの検波出力を入力し、外部基準入力信号「入」の場合には、ＳＷ３にＰＬＬ−ＩＣ１の出力をループフィルタ４に出力させる切替信号を出力し、外部基準入力信号「断」の場合には、ＳＷ３に可変抵抗２の出力をループフィルタ４に出力させる切替信号を出力し、スイッチ高速切替回路１２が、外部基準入力信号の「断」を検出して制御回路１１より高速にＳＷ３に可変抵抗２の出力をループフィルタ４に出力させる切替信号を出力する周波数シンセサイザである。 （もっと読む）

【課題】低消費電力のＰＬＬ回路を提供する。
【解決手段】位相比較回路１１は、基準信号と、フィードバック信号の位相を比較し、比較結果に応じた２種の位相差信号（ＵＰ信号とＤＮ信号）をチャージポンプ１２に供給し、バイアス回路１６は、チャージポンプ１２にバイアス電流を供給し、制御回路１７は、２種の位相差信号のうち一方または両方が活性化状態のときにバイアス回路１６の動作を行わせ、２種の位相差信号の両方が非活性化状態のときに、バイアス回路１６を停止させる。 （もっと読む）

【課題】特性の制御を安定させること。
【解決手段】制御装置１２０は、第１演算器１２２と、更新制御回路１２３と、取得部１２５と、第２演算器１２６と、を備えている。第１演算器１２２は、処理装置の第１特性の検出結果に基づいて、第１特性を変化させる処理装置のパラメータを操作する。更新制御回路１２３は、第１演算器１２２の機能を更新する場合に、第１演算器１２２によるパラメータの操作を停止させる。取得部１２５は、パラメータの操作量と、第１特性を変化させる処理装置の第２特性の変化量との関係を示す関係情報を取得する。第２演算器１２６は、更新制御回路１２３によって第１演算器１２２によるパラメータの操作が停止している場合に、取得部１２５によって取得された関係情報と、第２特性の検出結果の変化量と、に基づく操作量によってパラメータを操作する。 （もっと読む）

【課題】安価な構成で、基準パルスと検出パルスの位相差を広範囲、且つ精密に検出でき、外乱に対しても同期はずれの生じる危険性を少なくして、精密なＰＬＬ制御が可能な速度制御装置を提供する。
【解決手段】本発明のモータ速度制御装置１２０は、ｔｇｔ＿ｆｒｑに基づくｒｅｆｃｌｋを出力する基準クロック発生器１０１と、モータ１０７の所定回転角度ごとに所定数のｆｇを出力するエンコーダ１０８と、ｒｅｆｐｕｌｓｅを出力する分周器１０２と、整数位相差ｐｈ＿ｉｎｔとして出力する整数位相差検出器１０３と、ｒｅｆｐｕｌｓｅのエッジとｆｇｐｕｌｓｅとの時間差を検出してｒｅｆｃｌｋ単位で計測してｐｈ＿ｆｒｃとして出力する小数位相差検出器１０４と、ｐｈ＿ｉｎｔとｐｈ＿ｆｒｃを混合器１０５で所定の比率で加算してｐｈｅｒｒとし、ｐｈｅｒｒに基づいてモータ１０７を駆動制御する制御部１０６と、を備えて構成されている。 （もっと読む）

【課題】位相雑音の劣化を抑制することができる高周波発振源を得ることを目的とする。
【解決手段】所定の周波数で発振する基準発振器１と、その基準発振器の出力波が注入されていない場合の発振周波数が、その基準発振器の出力波の周波数の整数倍に設定されている（または設定される）注入同期発振器とを備え、その基準発振器から注入同期発振器に注入される電力を、注入同期発振器の低離調周波数の位相雑音が基準発振器の位相雑音と(同じ周波数で比較した場合に)等しくなるように、かつ高離調周波数の位相雑音が注入電力がない時の注入同期発振器の位相雑音と(同じ周波数で比較した場合に)等しくなるように適切な注入電力とする電力調整手段を設ける。 （もっと読む）

【課題】ＰＬＬ回路をベースとしたＣＤＲ回路を使用したトランシーバ間において、再同期を高速に行うことを目的とする。
【解決手段】ＰＬＬ回路により構成されるクロック抽出部１６に、受信信号を受信していない非受信状態の場合には、受信信号を受信している受信状態から非受信状態へ移行する時点におけるクロック信号の位相を示す位相情報を保持しておく受信側位相保持部２２を追加する。データ送信時には、受信側位相保持部２２が保持した位相情報を用いて生成されたクロック信号を用いて送信データを送信する。 （もっと読む）

【課題】ループフィルタをオンチップ化する際、トランジスタの素子サイズのバラツキによるＰＬＬ回路の特性バラツキを軽減して、回路規模と消費電力の増大を軽減する。
【解決手段】半導体集積回路は、位相周波数比較器１とループアッテネータ２とチャージポンプ３とループフィルタ４と電圧制御発振器５と分周器６を具備するフェーズロックドループ回路を内蔵する。アッテネータ２は、サンプリング回路２１とカウンタ２２とを含む。回路２１にサンプリングパルスＳＰＬ＿ＣＬＫと位相周波数比較器１から出力される第１と第２の出力信号が供給され、回路２１はサンプリング出力信号を出力する。カウンタ２２は回路２１から出力される所定個数のサンプリングパルスのカウントアップを完了すると、カウントアップ完了出力信号を出力する。チャージポンプ３は、カウントアップ完了出力信号に応答してループフィルタ４に充電電流または放電電流を出力する。 （もっと読む）

【課題】ばらつき条件（温度、電源電圧、経年変化等）下の安定動作を補償しかつ低ゲインの電圧−周波数特性を実現できる位相同期回路を提供する。
【解決手段】バラクタアレイを有するＶＣＯ１０１と、ＶＣＯ１０１の特性をモニターするモニター回路１０２と、モニター結果に応じてバラクタアレイに供給するオフセット量を切り替えるオフセット発生回路１０３とを備える。ばらつき条件下のＶＣＯの特性をモニターした結果からバラクタアレイのオフセット量を調整することで、位相同期回路の動作不良を防ぐ。 （もっと読む）

【課題】同期信号の検出が困難なときにも正確な発振周波数のクロック信号を生成できるようにした発振周波数補正装置を提供する。
【解決手段】電源投入時の劣化検出タイミングにおいて、定電流源２３から抵抗器２２に通電して得られたＡ／Ｄ変換器６のＡＤ変換値（抵抗器２２の端子電圧Ｖ_Ｒ）に基づいて、ＣＰＵ２が逓倍数設定値ＦＭＵＬＲを補正する。この場合、定電流源２０を用いることなく定電流源２３が作動して抵抗器２２に通電する。ＣＰＵ２は、抵抗器２２の端子電圧を測定することでＣＲ発振器１４内の抵抗器Ｒ１の抵抗値の経年変化を反映し、この変化に基づいてＣＲ発振回路８のクロック信号ＣＬＫの逓倍数設定値ＦＭＵＬＲを補正する。 （もっと読む）

【課題】電圧制御発振器の制御利得を発振周波数に対して比較的一定に維持し、位相ノイズを低減したプログラマブルバラクタ装置を提供する。
【解決手段】プログラマブルバラクタ装置１００は、複数のデジタルバラクタビットＢ０、Ｂ１、Ｂ２によって制御される複数のバイナリ重み付けバラクタ１０４，１０６，１０８を含み得る。プログラマブルバラクタ装置は、複数のバイナリ重み付けバラクタと、プログラマブルバラクタ装置の実効容量を低減するために複数のバイナリ重み付けバラクタの１つまたはそれ以上を選択的にディセーブルとする制御とを含み得る。プログラマブルバラクタ装置の実効容量を変化させる方法は、複数のバイナリ重み付けバラクタを設けることと、プログラマブルバラクタ装置の実効容量を低減するために複数のバイナリ重み付けバラクタの１つまたはそれ以上を選択的にディセーブルとすることとを含み得る。 （もっと読む）