半導体集積回路およびその動作方法
【課題】ループフィルタをオンチップ化する際、トランジスタの素子サイズのバラツキによるＰＬＬ回路の特性バラツキを軽減して、回路規模と消費電力の増大を軽減する。
【解決手段】半導体集積回路は、位相周波数比較器１とループアッテネータ２とチャージポンプ３とループフィルタ４と電圧制御発振器５と分周器６を具備するフェーズロックドループ回路を内蔵する。アッテネータ２は、サンプリング回路２１とカウンタ２２とを含む。回路２１にサンプリングパルスＳＰＬ＿ＣＬＫと位相周波数比較器１から出力される第１と第２の出力信号が供給され、回路２１はサンプリング出力信号を出力する。カウンタ２２は回路２１から出力される所定個数のサンプリングパルスのカウントアップを完了すると、カウントアップ完了出力信号を出力する。チャージポンプ３は、カウントアップ完了出力信号に応答してループフィルタ４に充電電流または放電電流を出力する。
【解決手段】半導体集積回路は、位相周波数比較器１とループアッテネータ２とチャージポンプ３とループフィルタ４と電圧制御発振器５と分周器６を具備するフェーズロックドループ回路を内蔵する。アッテネータ２は、サンプリング回路２１とカウンタ２２とを含む。回路２１にサンプリングパルスＳＰＬ＿ＣＬＫと位相周波数比較器１から出力される第１と第２の出力信号が供給され、回路２１はサンプリング出力信号を出力する。カウンタ２２は回路２１から出力される所定個数のサンプリングパルスのカウントアップを完了すると、カウントアップ完了出力信号を出力する。チャージポンプ３は、カウントアップ完了出力信号に応答してループフィルタ４に充電電流または放電電流を出力する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、フェーズロックドループ(ＰＬＬ)回路を内蔵する半導体集積回路およびその動作方法に関し、特にループフィルタをオンチップ化する際、トランジスタの素子サイズのバラツキによるＰＬＬ回路の特性バラツキを軽減して、また半導体集積回路の回路規模と消費電力の増大を軽減するのに有益な技術に関するものである。
【背景技術】
【０００２】
従来から、フェーズロックドループ(ＰＬＬ)回路が半導体集積回路に搭載され、このＰＬＬ回路は大規模論理集積回路等の論理回路を動作させるためのクロック信号を生成するものである。
【０００３】
下記特許文献１と下記特許文献２とには、ＰＬＬ回路のループフィルタをオンチップ化するために、位相比較器の位相出力端子とループフィルタの入力端子との間に、主チャージポンプ回路と補助チャージポンプ回路に接続されることが記載されている。下記特許文献１に記載されたＰＬＬ回路では、主チャージポンプ回路と補助チャージポンプ回路とは位相比較器の位相出力信号に応答して互いに同相の出力の充放電動作を実行して、補助チャージポンプ回路の出力はループフィルタの電圧電流変換器の入力に接続される一方、主チャージポンプ回路の出力はループフィルタの電圧電流変換器の出力に接続される。下記特許文献２に記載されたＰＬＬ回路では、主チャージポンプ回路と補助チャージポンプ回路とは位相比較器の位相出力信号に応答して互いに逆相の出力の充放電動作を実行して、主チャージポンプ回路の出力はループフィルタの抵抗の一端に接続される一方、補助チャージポンプ回路の出力はループフィルタの抵抗の他端に接続され、抵抗の他端と接地電位との間にはフィルタ容量が接続される。
【０００４】
下記特許文献３には、チャージ・ポンプＰＬＬ回路の面積を縮小するために、電流ミラー回路を使用して総ループフィルタ電圧からループフィルタ電圧の積分電圧の一成分を減じることが記載されている。
【０００５】
下記特許文献４には、位相同期発振回路のループフィルタを高集積回路化して小型化するために、位相検出回路の出力するチャージ信号又はディスチャージ信号のパルス幅を、カウンタとデコーダとアップダウンカウンタとからなるデジタル回路でデジタル信号に変換して、このデジタル信号をＤ／Ａ変換回路によってアナログ信号に変換して、このアナログ信号をループフィルタが出力するアナログ電圧と同様に電圧制御発振回路に供給することが記載されている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開平１０−２３３６８２号 公報
【特許文献２】特開２００９−１５２９１０号 公報
【特許文献３】特開２００７−４３７１２号 公報
【特許文献４】特開昭６２−４０８２７号 公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
本発明者等は本発明に先立って、ＣＤ(Compact Disc)やＢＤ(Blu-Ray Disc)等の光ディスクの書き込み動作(記録動作)と読み出し動作(再生動作)とを実行可能な光ディスク記録再生用半導体集積回路の開発に従事した。この光ディスク記録再生用半導体集積回路ではＣＤの４倍速再生用の１６ＭＨｚの周波数の再生クロックとＢＤの１６倍速再生用の１，０５６ＭＨｚの周波数の再生クロックとが必要であるので、ＰＬＬ回路の動作周波数範囲が広いものである。一方、ＰＬＬ回路にはアナログＰＬＬとデジタルＰＬＬとがあるが、一般的なアナログＰＬＬはループフィルタが半導体集積回路へのオンチップ化が困難である一方、デジタルＰＬＬはデジタルループフィルタが半導体集積回路へのオンチップ化が容易であるがＤ／Ａ変換器が必要で半導体集積回路の回路規模と消費電力とが増大すると言う問題がある。
【０００８】
ＰＬＬ回路のループフィルタをオンチップ化するために、本発明に先立って本発明者等は上記特許文献２に記載された方式と上記特許文献３に記載された方式と上記特許文献４に記載された方式とを、詳細に検討したものである。
【０００９】
上記特許文献２に記載された方式では、主チャージポンプ回路の主チャージポンプ充放電電流は１００μＡに設定され、補助チャージポンプ回路の補助チャージポンプ充放電電流は８０μＡに設定される。この差の２０μＡの差電流によって、ループフィルタのフィルタ容量が充放電される。しかし、主チャージポンプ充放電電流の電流値と補助チャージポンプ充放電電流の電流値とは、主チャージポンプ回路のＭＯＳトランジスタの素子サイズと補助チャージポンプ回路のＭＯＳトランジスタの素子サイズとに依存してバラツキを有する。特に、微細化半導体製造プロセスによってＭＯＳトランジスタの素子サイズの相対的なバラツキが増大してループフィルタのフィルタ容量を充放電する差電流がバラツキを示す。さらにこの差電流を微小にすればするほど、電流バラツキの割合は大きく見えるので、ＰＬＬ回路の特性バラツキが大きいと言う問題が本発明に先立った本発明者等による検討によって明らかとされた。
【００１０】
上記特許文献３に記載された方式では、ＰＬＬ回路に電流ミラー回路が使用されるので、電流ミラー回路を構成するＭＯＳトランジスタの素子サイズがバラツキを示すので、ＰＬＬ回路の特性バラツキが大きいと言う問題が本発明に先立った本発明者等による検討によって明らかとされた。
【００１１】
上記特許文献４に記載された方式では、ＰＬＬ回路にＤ／Ａ変換回路が使用されるので、半導体集積回路の回路規模と消費電力とが増大すると言う問題が本発明に先立った本発明者等による検討によって明らかとされた。
【００１２】
本発明は、以上のような本発明に先立った本発明者等による検討の結果、なされたものである。
【００１３】
従って、本発明の目的とするところは、ＰＬＬ回路のループフィルタをオンチップ化する際に、トランジスタの素子サイズのバラツキによるＰＬＬ回路の特性バラツキを軽減して、また半導体集積回路の回路規模と消費電力の増大を軽減することにある。
【００１４】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１５】
本願において開示される発明のうちの代表的なものについて簡単に説明すれば下記のとおりである。
【００１６】
すなわち、本発明の代表的な実施の形態による半導体集積回路は、位相周波数比較器(１)と、ループアッテネータ(２)と、チャージポンプ(３)と、ループフィルタ(４)と、電圧制御発振器(５)と、分周器(６)とを具備するフェーズロックドループ回路を内蔵する。
【００１７】
前記位相周波数比較器は、基準信号(８)と前記分周器の出力信号である帰還信号(９)との位相差を比較して、位相比較出力信号としての第１出力信号(１１)と第２出力信号(１２)とを出力する。
【００１８】
前記ループアッテネータは、前記位相周波数比較器から出力される前記位相比較出力信号としての前記第１出力信号と前記第２出力信号に応答して、前記チャージポンプに供給されるチャージポンプ駆動出力信号を出力する。
【００１９】
前記チャージポンプは、前記ループアッテネータから出力される前記チャージポンプ駆動出力信号に応答して、前記ループフィルタに充電電流または放電電流を出力する。
【００２０】
前記ループフィルタは、前記チャージポンプから出力される前記充電電流または前記放電電流に応答して、前記電圧制御発振器に供給される制御電圧(Ｖc)を出力する。
【００２１】
前記電圧制御発振器は、前記ループフィルタから出力される前記制御電圧に応答して、前記分周器に供給される発振出力信号(１６)を出力する。
【００２２】
前記分周器は、前記電圧制御発振器から出力される前記発振出力信号を分周することによって、前記位相周波数比較器に供給される前記帰還信号を出力する。
【００２３】
前記基準信号(８)の位相よりも前記帰還信号(９)の位相が遅延している場合には、前記第１出力信号(１１)のパルス幅の長い第１パルス(ＵＰ)と前記第２出力信号(１２)のパルス幅の短い第２パルス(ＤＮ)のパルス幅の差は、前記基準信号(８)の前記位相に対する前記帰還信号(９)の前記位相の遅延に対応する。
【００２４】
前記ループアッテネータ(２)は、少なくともサンプリング回路(２１)とカウンタ(２２)とを含む。
【００２５】
前記サンプリング回路にはサンプリングパルス(ＳＰＬ＿ＣＬＫ)と前記位相周波数比較器から出力される前記第１出力信号と前記第２出力信号とが供給されることによって、前記サンプリング回路はサンプリング出力信号を出力する。
【００２６】
前記基準信号の前記位相よりも前記帰還信号の前記位相が遅延している場合には、前記サンプリング回路は前記位相周波数比較器から出力される前記第１出力信号の前記第１パルスの前記パルス幅の期間中に供給される前記サンプリングパルスを前記サンプリング出力信号として出力する。
【００２７】
前記カウンタは、前記サンプリング回路から前記サンプリング出力信号として出力される所定個数の前記サンプリングパルスのカウントアップを完了すると、カウントアップ完了出力信号を出力する。
【００２８】
前記チャージポンプは、前記ループアッテネータの前記カウンタから出力される前記カウントアップ完了出力信号に応答して、前記ループフィルタに前記充電電流または前記放電電流を出力することを特徴とするものである(図１、図２参照)。
【発明の効果】
【００２９】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記の通りである。
【００３０】
すなわち、本発明によれば、ＰＬＬ回路のループフィルタをオンチップ化する際に、トランジスタの素子サイズのバラツキによるＰＬＬ回路の特性バラツキを軽減して、また半導体集積回路の回路規模と消費電力の増大を軽減することができる。
【図面の簡単な説明】
【００３１】
【図１】図１は、本発明の１つの実施の形態による半導体集積回路にオンチップ集積化されたＰＬＬ回路の構成を説明するための図である。
【図２】図２は、図１に示した本発明の１つの実施の形態によるＰＬＬ回路が定常ロック動作を実行する期間でのＰＬＬ回路の各部の波形を示す図である。
【図３】図３は、図１に示した本発明の１つの実施の形態によるＰＬＬ回路のループアッテネータ(ＬＡ)２のサンプリング回路(Ｓａｍｐ)２１の構成を示す図である。
【図４】図４は、図３に示す本発明の１つの実施の形態によるサンプリング回路(Ｓａｍｐ)２１の動作を説明するための図である。
【図５】図５は、図１に示した本発明の１つの実施の形態によるＰＬＬ回路のループアッテネータ(ＬＡ)２のカウンタ(Ｃｕｎｔ)２２の構成を示す図である。
【図６】図６は、図５に示す本発明の１つの実施の形態によるカウンタ(Ｃｕｎｔ)２２の動作を説明するための図である。
【図７】図７は、図１に示した本発明の１つの実施の形態によるＰＬＬ回路のループアッテネータ(ＬＡ)２のワンショットパルス生成器(ＯＳＰ)２３の構成を示す図である。
【図８】図８は、図７に示す本発明の１つの実施の形態によるワンショットパルス生成器(ＯＳＰ)２３の動作を説明するための図である。
【図９】図９は、図１に示した本発明の１つの実施の形態によるＰＬＬ回路のチャージポンプ(ＣＰ)３の構成を示す図である。
【図１０】図１０に示した本発明の実施の形態２によるＰＬＬ回路は、シリアルＡＴＡインターフェースユニットに使用されるスプレッドスペトクラムクロック発生器(ＳＳＣＧ)を構成するフラクショナルＰＬＬ回路として構成されたものである。
【図１１】図１１は、図１０に示したスプレッドスペトクラムクロック発生器(ＳＳＣＧ)を構成するフラクショナルＰＬＬ回路から生成されるＰＬＬ出力信号の周波数ｆＰＬＬＯＵＴが時間とともにどのように変化するかを示す図である。
【図１２】図１２は、図１０に示したスプレッドスペトクラムクロック発生器(ＳＳＣＧ)を構成するフラクショナルＰＬＬ回路から生成されるＰＬＬ出力信号の周波数スペクトラムを示す図である。
【図１３】図１３は、周辺装置としてホストコンピュータに接続される本発明の更に他の実施の形態による記録再生ユニット３４の構成を示す図である。
【図１４】図１４は、周辺装置としてホストコンピュータに接続される本発明の他の実施の形態によるインターフェースユニット３６の構成を示す図である。
【発明を実施するための形態】
【００３２】
１．実施の形態の概要
まず、本願において開示される発明の代表的な実施の形態について概要を説明する。代表的な実施の形態についての概要説明で括弧を付して参照する図面の参照符号は、それが付された構成要素の概念に含まれるものを例示するに過ぎない。
【００３３】
〔１〕本発明の代表的な実施の形態による半導体集積回路は、位相周波数比較器(１)と、ループアッテネータ(２)と、チャージポンプ(３)と、ループフィルタ(４)と、電圧制御発振器(５)と、分周器(６)とを具備するフェーズロックドループ回路を内蔵する。
【００３４】
前記位相周波数比較器は、基準信号(８)と前記分周器の出力信号である帰還信号(９)との位相差を比較して、位相比較出力信号としての第１出力信号(１１)と第２出力信号(１２)とを出力する。
【００３５】
前記ループアッテネータは、前記位相周波数比較器から出力される前記位相比較出力信号としての前記第１出力信号と前記第２出力信号に応答して、前記チャージポンプに供給されるチャージポンプ駆動出力信号を出力する。
【００３６】
前記チャージポンプは、前記ループアッテネータから出力される前記チャージポンプ駆動出力信号に応答して、前記ループフィルタに充電電流または放電電流を出力する。
【００３７】
前記ループフィルタは、前記チャージポンプから出力される前記充電電流または前記放電電流に応答して、前記電圧制御発振器に供給される制御電圧(Ｖc)を出力する。
【００３８】
前記電圧制御発振器は、前記ループフィルタから出力される前記制御電圧に応答して、前記分周器に供給される発振出力信号(１６)を出力する。
【００３９】
前記分周器は、前記電圧制御発振器から出力される前記発振出力信号を分周することによって、前記位相周波数比較器に供給される前記帰還信号を出力する。
【００４０】
前記基準信号(８)の位相よりも前記帰還信号(９)の位相が遅延している場合には、前記第１出力信号(１１)のパルス幅の長い第１パルス(ＵＰ)と前記第２出力信号(１２)のパルス幅の短い第２パルス(ＤＮ)のパルス幅の差は、前記基準信号(８)の前記位相に対する前記帰還信号(９)の前記位相の遅延に対応する。
【００４１】
前記ループアッテネータ(２)は、少なくともサンプリング回路(２１)とカウンタ(２２)とを含む。
【００４２】
前記サンプリング回路にはサンプリングパルス(ＳＰＬ＿ＣＬＫ)と前記位相周波数比較器から出力される前記第１出力信号と前記第２出力信号とが供給されることによって、前記サンプリング回路はサンプリング出力信号を出力する。
【００４３】
前記基準信号の前記位相よりも前記帰還信号の前記位相が遅延している場合には、前記サンプリング回路は前記位相周波数比較器から出力される前記第１出力信号の前記第１パルスの前記パルス幅の期間中に供給される前記サンプリングパルスを前記サンプリング出力信号として出力する。
【００４４】
前記カウンタは、前記サンプリング回路から前記サンプリング出力信号として出力される所定個数の前記サンプリングパルスのカウントアップを完了すると、カウントアップ完了出力信号を出力する。
【００４５】
前記チャージポンプは、前記ループアッテネータの前記カウンタから出力される前記カウントアップ完了出力信号に応答して、前記ループフィルタに前記充電電流または前記放電電流を出力することを特徴とするものである(図１、図２参照)。
【００４６】
前記実施の形態によれば、ＰＬＬ回路のループフィルタをオンチップ化する際に、トランジスタの素子サイズのバラツキによるＰＬＬ回路の特性バラツキを軽減して、また半導体集積回路の回路規模と消費電力の増大を軽減することができる。
【００４７】
好適な実施の形態では、前記カウンタが前記所定個数の前記サンプリングパルスの前記カウントアップを完了して前記カウントアップ完了出力信号を出力することに応答して前記カウンタがリセットされ、リセットされた前記カウンタは前記サンプリング回路から前記サンプリング出力信号として出力される前記サンプリングパルスのカウントアップを再度開始することを特徴とするものである(図１、図２参照)。
【００４８】
他の好適な実施の形態では、前記ループアッテネータは、ワンショットパルス生成器(２３)を更に含む。
【００４９】
前記ワンショットパルス生成器には前記サンプリングパルスと前記カウンタから出力される前記カウントアップ完了出力信号が供給されることによって、前記ワンショットパルス生成器は前記サンプリングパルスのパルス幅と略等しいパルス幅を有するワンショットパルス出力信号(ＯＳＰ＿ＵＰ)を前記チャージポンプ駆動出力信号として出力することを特徴とするものである(図１、図２参照)。
【００５０】
別の好適な実施の形態では、前記ワンショットパルス生成器は、第１フリップフロップ(ＦＦ１)と、第２フリップフロップ(ＦＦ２)と、インバータ(Ｉｎｖ１)と、排他的論理和回路(ＥＸ−ＯＲ)と、ＡＮＤ回路(ＡＮＤ)とによって構成される。
【００５１】
前記第１フリップフロップのデータ入力端子と前記第２フリップフロップのデータ入力端子には前記カウンタから出力される前記カウントアップ完了出力信号が供給されて、前記第１フリップフロップのクロック入力端子と前記インバータの入力端子に前記サンプリングパルスが供給される。
【００５２】
前記インバータの出力端子から出力される反転サンプリングパルスが前記第２フリップフロップのクロック入力端子に供給され、前記第１フリップフロップの出力データと前記第２フリップフロップの出力データＱ２とは前記排他的論理和回路の第１入力端子と第２入力端子とにそれぞれ供給される。
【００５３】
前記ＡＮＤ回路の第１入力端子と第２入力端子とに前記カウントアップ完了出力信号と前記排他的論理和回路の出力信号とがそれぞれ供給されて、前記ＡＮＤ回路の出力端子から前記ワンショットパルス出力信号が出力されることを特徴とするものである(図７、図８参照)。
【００５４】
更に他の好適な実施の形態では、スタンバイ状態において、所定のレベルのスタンバイ制御信号(１０)に応答して、前記位相周波数比較器と前記サンプリング回路と前記カウンタと前記ワンショットパルス生成器と前記チャージポンプと前記ループフィルタと前記分周器とは、低消費電力状態に制御されることを特徴とするものである(図１参照)。
【００５５】
より好適な実施の形態による半導体集積回路は、前記スタンバイ状態の終了後の前記所定のレベルと異なるレベルの前記スタンバイ制御信号に応答して、前記スタンバイ状態の終了後の所定の経過期間に前記カウンタに供給されるカウンタ制御信号(１７)を出力するコントローラ(７)を更に具備する。
【００５６】
前記スタンバイ状態の終了後の前記所定の経過期間に前記カウンタは、前記コントローラから出力される前記カウンタ制御信号に応答して、前記所定個数よりも少ない個数の前記サンプリングパルスのカウントアップを完了すると、前記カウントアップ完了出力信号を出力することを特徴とするものである(図１参照)。
【００５７】
他のより好適な実施の形態では、前記フェーズロックドループ回路は、前記分周器(６)に接続された変調器(１８)を更に含む。
【００５８】
前記変調器(１８)の出力に応答することよって前記分周器(６)は異なる値の分周数の間で変化することによって、前記分周器(６)の平均分周数が整数部と分数部との和であるフラクショナルＰＬＬの動作モードで前記フェーズロックドループ回路が動作することを特徴とするものである(図１０参照)。
【００５９】
更に他のより好適な実施の形態では、前記フラクショナルＰＬＬの前記動作モードで動作する前記フェーズロックドループ回路はオンチップ化されたシリアルＡＴＡインターフェースユニットで使用されるスプレッドスペトクラムクロック発生器(ＳＳＣＧ)を構成することを特徴とするものである(図１３、図１４参照)。
【００６０】
具体的な実施の形態では、前記シリアルＡＴＡインターフェースユニットを含む前記半導体集積回路は記憶ディスク装置(２９、３０)とホスト装置(３２)との間に接続可能とされている。
【００６１】
前記半導体集積回路は、前記記憶ディスク装置から読み出し信号を読み出して前記ホスト装置に読み出しデータを供給する一方、前記ホスト装置から書き込みデータを受けて前記記憶ディスク装置へ書き込み信号を供給することを特徴とするものである(図１３、図１４参照)。
【００６２】
〔２〕本発明の別の観点の代表的な実施の形態は、位相周波数比較器(１)と、ループアッテネータ(２)と、チャージポンプ(３)と、ループフィルタ(４)と、電圧制御発振器(５)と、分周器(６)とを具備するフェーズロックドループ回路を内蔵する半導体集積回路の動作方法である。
【００６３】
前記位相周波数比較器は、基準信号(８)と前記分周器の出力信号である帰還信号(９)との位相差を比較して、位相比較出力信号としての第１出力信号(１１)と第２出力信号(１２)とを出力する。
【００６４】
前記ループアッテネータは、前記位相周波数比較器から出力される前記位相比較出力信号としての前記第１出力信号と前記第２出力信号に応答して、前記チャージポンプに供給されるチャージポンプ駆動出力信号を出力する。
【００６５】
前記チャージポンプは、前記ループアッテネータから出力される前記チャージポンプ駆動出力信号に応答して、前記ループフィルタに充電電流または放電電流を出力する。
【００６６】
前記ループフィルタは、前記チャージポンプから出力される前記充電電流または前記放電電流に応答して、前記電圧制御発振器に供給される制御電圧(Ｖc)を出力する。
【００６７】
前記電圧制御発振器は、前記ループフィルタから出力される前記制御電圧に応答して、前記分周器に供給される発振出力信号(１６)を出力する。
【００６８】
前記分周器は、前記電圧制御発振器から出力される前記発振出力信号を分周することによって、前記位相周波数比較器に供給される前記帰還信号を出力する。
【００６９】
前記基準信号(８)の位相よりも前記帰還信号(９)の位相が遅延している場合には、前記第１出力信号(１１)のパルス幅の長い第１パルス(ＵＰ)と前記第２出力信号(１２)のパルス幅の短い第２パルス(ＤＮ)のパルス幅の差は、前記基準信号(８)の前記位相に対する前記帰還信号(９)の前記位相の遅延に対応する。
【００７０】
前記ループアッテネータ(２)は、少なくともサンプリング回路(２１)とカウンタ(２２)とを含む。
【００７１】
前記サンプリング回路にはサンプリングパルス(ＳＰＬ＿ＣＬＫ)と前記位相周波数比較器から出力される前記第１出力信号と前記第２出力信号とが供給されることによって、前記サンプリング回路はサンプリング出力信号を出力する。
【００７２】
前記基準信号の前記位相よりも前記帰還信号の前記位相が遅延している場合には、前記サンプリング回路は前記位相周波数比較器から出力される前記第１出力信号の前記第１パルスの前記パルス幅の期間中に供給される前記サンプリングパルスを前記サンプリング出力信号として出力する。
【００７３】
前記カウンタは、前記サンプリング回路から前記サンプリング出力信号として出力される所定個数の前記サンプリングパルスのカウントアップを完了すると、カウントアップ完了出力信号を出力する。
【００７４】
前記チャージポンプは、前記ループアッテネータの前記カウンタから出力される前記カウントアップ完了出力信号に応答して、前記ループフィルタに前記充電電流または前記放電電流を出力することを特徴とするものである(図１、図２参照)。
【００７５】
前記実施の形態によれば、ＰＬＬ回路のループフィルタをオンチップ化する際に、トランジスタの素子サイズのバラツキによるＰＬＬ回路の特性バラツキを軽減して、また半導体集積回路の回路規模と消費電力の増大を軽減することができる。
【００７６】
２．実施の形態の詳細
次に、実施の形態について更に詳述する。尚、発明を実施するための最良の形態を説明するための全図において、前記の図と同一の機能を有する部品には同一の符号を付して、その繰り返しの説明は省略する。
【００７７】
［実施の形態１］
《ＰＬＬ回路の構成》
図１は、本発明の１つの実施の形態による半導体集積回路にオンチップ集積化されたＰＬＬ回路の構成を説明するための図である。
【００７８】
図１に示した本発明の１つの実施の形態のオンチップ集積化ＰＬＬ回路は、位相周波数比較器(ＰＦＤ)１、ループアッテネータ(ＬＡ)２、チャージポンプ(ＣＰ)３、ループフィルタ(ＬＦ)４、電圧制御発振器(ＶＣＯ)５、分周器(Ｎ)６、コントローラ(ＣＮＴ)７によって構成されている。ループアッテネータ(ＬＡ)２は、サンプリング回路(Ｓａｍｐ)２１と、カウンタ(Ｃｕｎｔ)２２と、ワンショットパルス生成器(ＯＳＰ)２３とを、含んでいる。
【００７９】
位相周波数比較器(ＰＦＤ)１は、基準信号(ＦＲＥＦ)８と帰還信号(ＦＢ)９とを入力信号として、位相比較出力信号として第１出力信号(ＵＰ)１１と第２出力信号(ＤＮ)１２を出力する。基準信号(ＦＲＥＦ)８の位相よりも帰還信号(ＦＢ)９の位相が遅延している場合には、電圧制御発振器(ＶＣＯ)５の発振周波数を増加するために、第１出力信号(ＵＰ)１１のハイレベル期間と第２出力信号(ＤＮ)１２のハイレベル期間の差は、基準信号(ＦＲＥＦ)８の位相に対する帰還信号(ＦＢ)９の位相の遅延に対応するものとなる。第１出力信号(ＵＰ)１１のハイレベル期間が第２出力信号(ＤＮ)１２のハイレベル期間よりも長いので、電圧制御発振器(ＶＣＯ)５の発振周波数が増加して、基準信号(ＦＲＥＦ)８の位相に対する帰還信号(ＦＢ)９の位相の遅延が減少して、基準信号(ＦＲＥＦ)８の位相と帰還信号(ＦＢ)９の位相とが一致するＰＬＬのロック状態となる。このＰＬＬのロック状態では、第１出力信号(ＵＰ)１１と第２出力信号(ＤＮ)１２は狭い同一幅のハイレベル期間となる。
【００８０】
《ループアッテネータ》
図１に示した本発明の１つの実施の形態による半導体集積回路では、ＰＬＬ回路のループフィルタ(ＬＦ)４のオンチップ化実現のためにサンプリング回路(Ｓａｍｐ)２１とカウンタ(Ｃｕｎｔ)２２とワンショットパルス生成器(ＯＳＰ)２３とを含んだループアッテネータ(ＬＡ)２が、位相周波数比較器(ＰＦＤ)１の出力とチャージポンプ(ＣＰ)３の入力との間に配置されている。
【００８１】
サンプリング回路(Ｓａｍｐ)２１は、サンプリングパルスＳＰＬ＿ＣＬＫに応答して、位相周波数比較器(ＰＦＤ)１の第１出力信号(ＵＰ)１１と第２出力信号(ＤＮ)１２とのうち長い方のハイレベル期間中に含まれるサンプリングパルスＳＰＬ＿ＣＬＫのパルス信号を出力する。従って、基準信号(ＦＲＥＦ)８の位相よりも帰還信号(ＦＢ)９の位相が遅延している場合には、サンプリング回路(Ｓａｍｐ)２１は長い方の第１出力信号(ＵＰ)１１のハイレベル期間にサンプリングパルスＳＰＬ＿ＣＬＫのパルス信号を出力する。従って、サンプリング回路(Ｓａｍｐ)２１は、基準信号(ＦＲＥＦ)８の位相に対する帰還信号(ＦＢ)９の位相の遅延量を、サンプリングパルスＳＰＬ＿ＣＬＫのパルス信号の出力個数に変換するものである。
【００８２】
反対に、基準信号(ＦＲＥＦ)８の位相よりも帰還信号(ＦＢ)９の位相が進んでいる場合には、サンプリング回路(Ｓａｍｐ)２１は長い方の第２出力信号(ＤＮ)１２のハイレベル期間にサンプリングパルスＳＰＬ＿ＣＬＫのパルス信号を出力する。従って、サンプリング回路(Ｓａｍｐ)２１は、基準信号(ＦＲＥＦ)８の位相に対する帰還信号(ＦＢ)９の位相の進相量を、サンプリングパルスＳＰＬ＿ＣＬＫのパルス信号の出力個数に変換するものである。
【００８３】
カウンタ(Ｃｕｎｔ)２２は、サンプリング回路(Ｓａｍｐ)２１から出力されるサンプリングパルスＳＰＬ＿ＣＬＫのパルス信号をカウントアップする。カウンタ(Ｃｕｎｔ)２２のカウントアップによって所定の個数のサンプリングパルスＳＰＬ＿ＣＬＫのパルス信号のカウントアップが完了すると、カウンタ(Ｃｕｎｔ)２２はカウントアップ完了出力信号を生成する。またカウンタ(Ｃｕｎｔ)２２は所定の個数のサンプリングパルスＳＰＬ＿ＣＬＫのパルス信号のカウントアップが完了してカウントアップ完了出力信号を生成すると、ハイレベルのリセット信号ＲＥＳＥＴによってリセットされる。従って、リセットされたカウンタ(Ｃｕｎｔ)２２は、サンプリング回路(Ｓａｍｐ)２１から出力されるサンプリングパルスＳＰＬ＿ＣＬＫのパルス信号のカウントアップを再度開始する。
【００８４】
ワンショットパルス生成器(ＯＳＰ)２３は、カウンタ(Ｃｕｎｔ)２２から生成されるカウントアップ完了出力信号に応答して、サンプリングパルスＳＰＬ＿ＣＬＫのパルス幅と略等しいパルス幅を持つワンショットパルス出力信号を生成する。
【００８５】
《チャージポンプ》
ワンショットパルス生成器(ＯＳＰ)２３から生成されるワンショットパルス出力信号に応答して、チャージポンプ(ＣＰ)３はループフィルタ(ＬＦ)４に充放電電流を供給する。例えば、基準信号(ＦＲＥＦ)８の位相より帰還信号(ＦＢ)９の位相が遅延している場合には、チャージポンプ(ＣＰ)３はループフィルタ(ＬＦ)４に充電電流を供給するので、ループフィルタ(ＬＦ)４の制御電圧Ｖcが増加して、電圧制御発振器(ＶＣＯ)５の発振周波数が増加して、基準信号(ＦＲＥＦ)８の位相に対する帰還信号(ＦＢ)９の位相の遅延が減少して、基準信号(ＦＲＥＦ)８の位相と帰還信号(ＦＢ)９の位相とが一致するＰＬＬのロック状態となる。反対に、基準信号(ＦＲＥＦ)８の位相よりも帰還信号(ＦＢ)９の位相が進んでいる場合には、チャージポンプ(ＣＰ)３はループフィルタ(ＬＦ)４に放電電流を供給するので、ループフィルタ(ＬＦ)４の制御電圧Ｖcが減少して、電圧制御発振器(ＶＣＯ)５の発振周波数が減少して、基準信号(ＦＲＥＦ)８の位相に対する帰還信号(ＦＢ)９の位相の進相量が減少して基準信号(ＦＲＥＦ)８の位相と帰還信号(ＦＢ)９の位相とが一致するＰＬＬのロック状態となる。
【００８６】
《ループフィルタ》
図１に示した本発明の１つの実施の形態による半導体集積回路では、ループフィルタ(ＬＦ)４として３次のラグリードフィルタが使用されている。
【００８７】
このループフィルタ(ＬＦ)４では、第１の抵抗(Ｒ1)４１と第１の容量(Ｃ1)４２とが直列に接続され、第１の容量(Ｃ1)４２の他端は接地電位に接続されている。第２の容量(Ｃ2)４３は、第１の抵抗(Ｒ1)４１と第１の容量(Ｃ1)４２との直列接続と並列に接続され、第２の容量(Ｃ2)４３の他端は接地電位に接続されている。
【００８８】
第２の抵抗(Ｒ2)４４の一端は第１の抵抗(Ｒ1)４１と第２の容量(Ｃ2)４３との接続ノードに接続され、他端は第３の容量(Ｃ3)４５に接続され、第３の容量(Ｃ3)４５の他端は接地電位に接続されている。
【００８９】
第２の抵抗(Ｒ2)４４と第３の容量(Ｃ3)４５とが接続された出力ノード１５(Ｖc)には、電圧制御発振器(ＶＣＯ)５へ供給される制御電圧Ｖcが生成される。
【００９０】
チャージポンプ(ＣＰ)３の充放電出力信号は、第１の抵抗(Ｒ1)４１と第２の容量(Ｃ2)４３と第２の抵抗(Ｒ2)４４とが接続された入力ノード１３に供給される。
【００９１】
ループフィルタ(ＬＦ)４の第１の容量(Ｃ1)４２はチャージポンプ(ＣＰ)３からの充放電電流を充放電電圧に変換して、第１の抵抗(Ｒ1)４１はクロスオーバー周波数での位相シフトが１８０°以下として位相余裕を改善するために挿入されたものである。第２の容量(Ｃ2)４３は、チャージポンプ(ＣＰ)３の充電電流と放電電流とのミスマッチ、チャージポンプ(ＣＰ)３の充放電スイッチからのクロックフィードスルーによるリップル成分を低減する。第２の抵抗(Ｒ2)４４と第３の容量(Ｃ3)４５とからなるローパスフィルタは、ループフィルタ(ＬＦ)４の出力ノード１５に生成される制御電圧Ｖcのリップル成分を更に低減する。
【００９２】
《分周器による電圧制御発振器の出力フィードバック》
ループフィルタ(ＬＦ)４の出力ノード１５に生成される制御電圧Ｖcが供給される電圧制御発振器(ＶＣＯ)５は、制御電圧Ｖcによって制御された周波数を持つ出力信号１６を生成する。出力信号１６はＰＬＬ回路の出力信号となると同時に、分周器(Ｎ)６に供給される。事前に設定された分周比Ｎに従って分周器(Ｎ)６は、電圧制御発振器(ＶＣＯ)５の出力信号１６を分周する分周動作を実行する。分周器(Ｎ)からの分周出力信号は帰還信号(ＦＢ)９として位相周波数比較器(ＰＦＤ)１の他方の入力端子に入力され、位相周波数比較器(ＰＦＤ)１の一方の入力端子に入力される基準信号(ＦＲＥＦ)８の位相と比較される。
【００９３】
分周器(Ｎ)６の出力からの帰還信号(ＦＢ)９の位相が基準信号(ＦＲＥＦ)８の位相よりも遅延していると、位相周波数比較器(ＰＦＤ)１は帰還信号(ＦＢ)９の位相を進めるためのアップ信号としての第１出力信号(ＵＰ)１１を生成する。アップ信号としての第１出力信号(ＵＰ)１１に応答してチャージポンプ(ＣＰ)３はループフィルタ(ＬＦ)４の充電動作を実行するので、ループフィルタ(ＬＦ)４の制御電圧Ｖcが上昇する。その結果、制御電圧Ｖcの上昇に応答して電圧制御発振器(ＶＣＯ)５の発振周波数が増加して、分周器(Ｎ)６の出力からの帰還信号(ＦＢ)９の位相が進んで基準信号(ＦＲＥＦ)８の位相と一致するようになる。
【００９４】
反対に、分周器(Ｎ)６の出力からの帰還信号(ＦＢ)９の位相が基準信号(ＦＲＥＦ)８の位相よりも進相していると、位相周波数比較器(ＰＦＤ)１は帰還信号(ＦＢ)９の位相を遅延させるためのダウン信号としての第２出力信号(ＤＮ)１２を生成する。ダウン信号としての第２出力信号(ＤＮ)１２に応答して、チャージポンプ(ＣＰ)３はループフィルタ(ＬＦ)４の放電動作を実行するので、ループフィルタ(ＬＦ)４の制御電圧Ｖcが低下する。その結果、制御電圧Ｖcの低下に応答して電圧制御発振器(ＶＣＯ)５の発振周波数が減少して、分周器(Ｎ)６の出力からの帰還信号(ＦＢ)９の位相が遅延して基準信号(ＦＲＥＦ)８の位相と一致するようになる。
【００９５】
《定常ロック動作》
図２は、図１に示した本発明の１つの実施の形態によるＰＬＬ回路が定常ロック動作を実行する期間でのＰＬＬ回路の各部の波形を示す図である。
【００９６】
図２の上部には、サンプリングパルスＳＰＬ＿ＣＬＫの波形が示され、基準信号(ＦＲＥＦ)８の位相よりも帰還信号(ＦＢ)９の位相が遅延している場合の位相周波数比較器(ＰＦＤ)１から生成されるアップ信号の第１出力信号ＵＰとダウン信号の第２出力信号ＤＮとが示されている。この場合には、第１出力信号ＵＰのハイレベル期間は、第２出力信号ＤＮ１２のハイレベル期間よりも長くなる。
【００９７】
図２には、サンプリング回路(Ｓａｍｐ)２１から生成されるアップ信号の第１サンプリング出力信号Ｓａｍｐ＿ＵＰとダウン信号の第２サンプリング出力信号Ｓａｍｐ＿ＤＮが示されている。この場合には、ハイレベル期間が長い方の第１出力信号ＵＰのハイレベル期間には、第１サンプリング出力信号Ｓａｍｐ＿ＵＰとしてサンプリングパルスＳＰＬ＿ＣＬＫのパルス信号がサンプリング回路(Ｓａｍｐ)２１から生成される。一方、この場合には、ハイレベル期間が短い方の第２出力信号ＤＮのハイレベル期間に、第２サンプリング出力信号Ｓａｍｐ＿ＤＮとしてサンプリングパルスＳＰＬ＿ＣＬＫのパルス信号がサンプリング回路(Ｓａｍｐ)２１から生成されずに、第２サンプリング出力信号Ｓａｍｐ＿ＤＮはローレベル“０”に維持される。
【００９８】
図２には、カウンタ(Ｃｕｎｔ)２２から生成されるアップ信号としての第１カウントアップ完了出力信号Ｃｕｎｔ＿ＵＰとダウン信号の第２カウントアップ完了出力信号Ｃｕｎｔ＿ＤＮが示されている。この場合には、カウンタ(Ｃｕｎｔ)２２によるカウントアップが完了するためのサンプリングパルスＳＰＬ＿ＣＬＫのパルス信号の所定の個数は４個に設定した例が、図２に示されている。従って、サンプリング回路(Ｓａｍｐ)２１から第１サンプリング出力信号Ｓａｍｐ＿ＵＰとして生成されるサンプリングパルスＳＰＬ＿ＣＬＫの４個のパルス信号に応答して、１個の第１カウントアップ完了出力信号Ｃｕｎｔ＿ＵＰがカウンタ(Ｃｕｎｔ)２２から生成される。一方、この場合には、サンプリング回路(Ｓａｍｐ)２１から生成される第２サンプリング出力信号Ｓａｍｐ＿ＤＮはローレベル“０”に維持されているので、カウンタ(Ｃｕｎｔ)２２から生成される第２カウントアップ完了出力信号Ｃｕｎｔ＿ＤＮはローレベル“０”に維持される。
【００９９】
図２には、ワンショットパルス生成器(ＯＳＰ)２３から生成されるアップ信号の第１ワンショットパルス出力信号ＯＳＰ＿ＵＰとダウン信号の第２ワンショットパルス出力信号ＯＳＰ＿ＤＮが示されている。この場合には、カウンタ(Ｃｕｎｔ)２２から生成される第１カウントアップ完了出力信号Ｃｕｎｔ＿ＵＰに応答してワンショットパルス生成器(ＯＳＰ)２３からサンプリングパルスＳＰＬ＿ＣＬＫのパルス幅と略等しいパルス幅を持った第１ワンショットパルス出力信号ＯＳＰ＿ＵＰが生成される。一方、この場合には、カウンタ(Ｃｕｎｔ)２２から生成される第２カウントアップ完了出力信号Ｃｕｎｔ＿ＤＮはローレベル“０”に維持されているので、ワンショットパルス生成器(ＯＳＰ)２３から生成される第２ワンショットパルス出力信号ＯＳＰ＿ＤＮはローレベル“０”に維持される。
【０１００】
従って、図１に示した本発明の１つの実施の形態によるＰＬＬ回路では、チャージポンプ(ＣＰ)３はワンショットパルス生成器(ＯＳＰ)２３から生成されるアップ信号の第１ワンショットパルス出力信号ＯＳＰ＿ＵＰのハイレベル“１”の期間に所定電流値に設定された充電電流をループフィルタ(ＬＦ)４の入力ノード１３に供給するものである。それに対して、ワンショットパルス生成器(ＯＳＰ)２３から生成されるダウン信号の第２ワンショットパルス出力信号ＯＳＰ＿ＤＮはローレベル“０”に維持されているので、チャージポンプ(ＣＰ)３は所定電流値に設定された放電電流をループフィルタ(ＬＦ)４の入力ノード１３に供給することはない。その結果、ループフィルタ(ＬＦ)４の制御電圧Ｖcが上昇するので、電圧制御発振器(ＶＣＯ)５の発振周波数が増加して、分周器(Ｎ)６の出力からの帰還信号(ＦＢ)９の位相が進んで基準信号(ＦＲＥＦ)８の位相と一致するようになる。
【０１０１】
このように、図１に示した本発明の１つの実施の形態によるＰＬＬ回路が定常ロック動作を実行する期間では、チャージポンプ(ＣＰ)３は所定電流値に設定された充電電流もしくは放電電流をループフィルタ(ＬＦ)４の入力ノード１３に供給する供給期間は、位相周波数比較器(ＰＦＤ)１の第１出力信号(ＵＰ)１１もしくは第２出力信号(ＤＮ)１２のハイレベル期間よりも減少される。この期間減少率は、カウンタ(Ｃｕｎｔ)２２によるカウントアップが完了するためのサンプリングパルスＳＰＬ＿ＣＬＫのパルス信号の所定の個数により任意に設定されることが可能となる。また、この期間減少率によって、ループフィルタ(ＬＦ)４の実効的な時定数は、ループフィルタ(ＬＦ)４に含まれた実際の抵抗素子の抵抗値と実際の容量素子の容量値とで決定される時定数よりも大きなものとなる。
【０１０２】
従って、図１に示した本発明の１つの実施の形態によるＰＬＬ回路によれば、ループフィルタ(ＬＦ)４のオンチップ化が可能となるものである。また、ループフィルタ(ＬＦ)４の実効的な時定数の増倍率は、上述した期間減少率によって任意に設定されることが可能となる。また期間減少率は、ループアッテネータ(ＬＡ)２中でデジタル動作を実行するサンプリング回路(Ｓａｍｐ)２１とカウンタ(Ｃｕｎｔ)２２とワンショットパルス生成器(ＯＳＰ)２３の動作で決定されるものである。その結果、図１に示した本発明の１つの実施の形態によるＰＬＬ回路によれば、トランジスタの素子サイズのバラツキによるＰＬＬ回路の特性バラツキを軽減して、また半導体集積回路の回路規模と消費電力の増大を軽減することが可能となる。
【０１０３】
《ロック動作が停止された低消費電力のスタンバイ状態》
ＣＤやＢＤ等の光ディスクの書き込み動作(記録動作)と読み出し動作(再生動作)とが実行されないスタンバイ状態では、図１に示した本発明の１つの実施の形態によるＰＬＬ回路はロック動作の実行の必要がなく、低消費電力化のためＰＬＬ回路はロック動作を停止した状態とされる。
【０１０４】
ＰＬＬ回路をロック動作停止状態とするために、ハイレベルのスタンバイ制御信号(ＳＴ)１０が位相周波数比較器(ＰＦＤ)１と、ループアッテネータ(ＬＡ)２のサンプリング回路(Ｓａｍｐ)２１とカウンタ(Ｃｕｎｔ)２２とワンショットパルス生成器(ＯＳＰ)２３と、チャージポンプ(ＣＰ)３と、電圧制御発振器(ＶＣＯ)５と、分周器(Ｎ)６と、コントローラ(ＣＮＴ)７とに供給される。それによって、図１のＰＬＬ回路は全体としてロック動作を停止するので、図１のＰＬＬ回路の全体の消費電力が削減されて、電池寿命の延長が可能となる。
【０１０５】
本発明の好適な実施の形態によれば、スタンバイ状態では、ハイレベルのスタンバイ制御信号(ＳＴ)１０に応答して位相周波数比較器(ＰＦＤ)１、ループアッテネータ(ＬＡ)２、チャージポンプ(ＣＰ)３、分周器(Ｎ)６は遮断状態に制御され、消費電力が削減される。それに対して、電圧制御発振器(ＶＣＯ)５は通常よりも低レベルの動作電流に制御され、電圧制御発振器(ＶＣＯ)５はスタンバイ状態で低消費電力状態の自走発振を持続している。その結果、スタンバイ状態から高速ロック応答動作へ状態遷移した場合の図１のＰＬＬ回路の応答性を向上することが可能となる。
【０１０６】
《高速ロック応答動作》
ＣＤやＢＤ等の光ディスクの書き込み動作(記録動作)と読み出し動作(再生動作)とが実行されないスタンバイ状態からＣＤやＢＤ等の光ディスクの書き込み動作(記録動作)もしくは読み出し動作(再生動作)に移行するためには、図１に示した本発明の１つの実施の形態によるＰＬＬ回路はスタンバイ状態からロック動作を高速で開始するための高速ロック応答動作が必要となる。
【０１０７】
従って、図１に示した本発明の１つの実施の形態によるＰＬＬ回路では、この高速ロック応答動作の間にスタンバイ制御信号(ＳＴ)１０がハイレベルからローレベルに変化されることによって、位相周波数比較器１、ループアッテネータ(ＬＡ)２、チャージポンプ(ＣＰ)３、電圧制御発振器５、分周器６、コントローラ７がその回路動作を実行する状態となる。特に、図１に示した本発明の１つの実施の形態によるＰＬＬ回路では、この高速ロック応答動作の間と電源投入直後の所定期間とにコントローラ７はカウンタ制御信号１７をカウンタ(Ｃｕｎｔ)２２に供給する。従って、カウンタ(Ｃｕｎｔ)２２は、カウンタ制御信号１７に応答して、上述の定常ロック動作の場合の所定の個数よりも少ない個数のサンプリングパルスＳＰＬ＿ＣＬＫのパルス信号をカウントすることでカウントアップ動作を完了するものとなる。その結果、高速ロック応答動作の間と電源投入直後の所定期間では、ワンショットパルス生成器(ＯＳＰ)２３から生成されるアップ信号の第１ワンショットパルス出力信号ＯＳＰ＿ＵＰの個数が定常ロック動作の場合よりも増大する。従って、ループフィルタ(ＬＦ)４の出力ノード１５(Ｖc)の制御電圧が急激に上昇するので、電圧制御発振器(ＶＣＯ)５が高速で制御され、ＰＬＬ回路の高速ロックが実行されることができる。
【０１０８】
その後に、カウンタ(Ｃｕｎｔ)２２へのコントローラ７からのカウンタ制御信号１７の供給が終了されて、カウンタ(Ｃｕｎｔ)２２がサンプリングパルスＳＰＬ＿ＣＬＫのパルス信号の所定の個数をカウントするとカウントアップ動作を完了するようになる。
【０１０９】
《サンプリング回路の構成》
図３は、図１に示した本発明の１つの実施の形態によるＰＬＬ回路のループアッテネータ(ＬＡ)２のサンプリング回路(Ｓａｍｐ)２１の構成を示す図である。
【０１１０】
図３に示すように、サンプリング回路(Ｓａｍｐ)２１は、位相周波数比較器(ＰＦＤ)１から生成される第１出力信号ＵＰが供給されることによってカウンタ(Ｃｕｎｔ)２２に供給される第１サンプリング出力信号Ｓａｍｐ＿ＵＰを生成する第１サンプリング回路２１＿ＵＰと、位相周波数比較器(ＰＦＤ)１から生成される第２出力信号ＤＮが供給されることによってカウンタ(Ｃｕｎｔ)２２に供給される第２サンプリング出力信号Ｓａｍｐ＿ＤＮを生成する第２サンプリング回路２１＿ＤＮとによって構成される。
【０１１１】
第１サンプリング回路２１＿ＵＰと第２サンプリング回路２１＿ＤＮの各回路は、第１フリップフロップＦＦ１と、第２フリップフロップＦＦ２と、第３フリップフロップＦＦ３と、第１インバータＩｎｖ１と、第２インバータＩｎｖ２と、第３インバータＩｎｖ３と、第１ＡＮＤ回路ＡＮＤ１と、第２ＡＮＤ回路ＡＮＤ２と、遅延回路ＤＬＹとによって構成されている。
【０１１２】
まず、第１サンプリング回路２１＿ＵＰでは、第１フリップフロップＦＦ１のデータ入力端子Ｄ１と第２フリップフロップＦＦ２のデータ入力端子Ｄ２とには位相周波数比較器(ＰＦＤ)１から生成される第１出力信号ＵＰが供給され、第１フリップフロップＦＦ１のクロック入力端子ＣＬＫ１と第１インバータＩｎｖ１の入力端子とにサンプリングパルスＳＰＬ＿ＣＬＫが供給され、第２ＡＮＤ回路ＡＮＤ２の出力端子からはカウンタ(Ｃｕｎｔ)２２に供給される第１サンプリング出力信号Ｓａｍｐ＿ＵＰが生成される。
【０１１３】
次に、第２サンプリング回路２１＿ＤＮでは、第１フリップフロップＦＦ１のデータ入力端子Ｄ１と第２フリップフロップＦＦ２のデータ入力端子Ｄ２とには位相周波数比較器(ＰＦＤ)１から生成される第２出力信号ＤＮが供給され、第１フリップフロップＦＦ１のクロック入力端子ＣＬＫ１と第１インバータＩｎｖ１の入力端子とにサンプリングパルスＳＰＬ＿ＣＬＫが供給され、第２ＡＮＤ回路ＡＮＤ２の出力端子からはカウンタ(Ｃｕｎｔ)２２に供給される第２サンプリング出力信号Ｓａｍｐ＿ＤＮが生成される。
【０１１４】
第１サンプリング回路２１＿ＵＰと第２サンプリング回路２１＿ＤＮの各回路では、第１インバータＩｎｖ１の出力端子から生成される反転サンプリングパルス／ＳＰＬ＿ＣＬＫが第２フリップフロップＦＦ２のクロック入力端子ＣＬＫ２と第２インバータＩｎｖ２の入力端子に供給され、第１フリップフロップＦＦ１の出力データＱ１と第２フリップフロップＦＦ２の出力データＱ２とは第１ＡＮＤ回路ＡＮＤ１の第１入力端子と第２入力端子とにそれぞれ供給される。第１ＡＮＤ回路ＡＮＤ１の出力信号は第３フリップフロップＦＦ３のデータ入力端子Ｄ３に供給され、第２インバータＩｎｖ２の出力信号は遅延回路ＤＬＹを介して第３フリップフロップＦＦ３のクロック入力端子ＣＬＫ３と第３インバータＩｎｖ３の入力端子に供給される。第３フリップフロップＦＦ３の出力データＱ３と第３インバータＩｎｖ３の出力信号とは、第２ＡＮＤ回路ＡＮＤ２の第１入力端子と第２入力端子とにそれぞれ供給される。
【０１１５】
《サンプリング回路の動作》
図４は、図３に示す本発明の１つの実施の形態によるサンプリング回路(Ｓａｍｐ)２１の動作を説明するための図である。
【０１１６】
尚、図４は、位相周波数比較器(ＰＦＤ)１から生成される第１出力信号ＵＰと第２出力信号ＤＮに関して、第１出力信号ＵＰのハイレベル期間が第２出力信号ＤＮのハイレベル期間より長い場合の第１サンプリング回路２１＿ＵＰの動作を示すものである。
【０１１７】
まず、第１サンプリング回路２１＿ＵＰの第１フリップフロップＦＦ１は、サンプリングパルスＳＰＬ＿ＣＬＫの立ち上がりエッジのタイミングで位相周波数比較器(ＰＦＤ)１の第１出力信号ＵＰの振幅レベルをサンプリングしてホールドすることで、位相周波数比較器(ＰＦＤ)１の第１出力信号ＵＰのハイレベル期間に対応した出力データＱ１を生成する。次に第１サンプリング回路２１＿ＵＰの第２フリップフロップＦＦ２は、反転サンプリングパルス／ＳＰＬ＿ＣＬＫの立ち上がりエッジのタイミングで位相周波数比較器(ＰＦＤ)１の第１出力信号ＵＰの振幅レベルをサンプリングしてホールドすることで、位相周波数比較器(ＰＦＤ)１の第１出力信号ＵＰのハイレベル期間に対応した出力データＱ２を生成する。
【０１１８】
第１サンプリング回路２１＿ＵＰの第１フリップフロップＦＦ１の出力データＱ１と第２フリップフロップＦＦ２の出力データＱ２とは第１ＡＮＤ回路ＡＮＤ１によりＡＮＤ処理されることによって、第１ＡＮＤ回路ＡＮＤ１の出力信号が生成され第３フリップフロップＦＦ３のデータ入力端子Ｄ３に供給される。第１サンプリング回路２１＿ＵＰの第３フリップフロップＦＦ３は、第２インバータＩｎｖ２と遅延回路ＤＬＹを介して供給される遅延反転サンプリングパルス／ＳＰＬ＿ＣＬＫの立ち上がりエッジのタイミングで第１ＡＮＤ回路ＡＮＤ１の出力信号の振幅レベルをサンプリングしてホールドすることによって出力データＱ３を生成する。
【０１１９】
第３フリップフロップＦＦ３の出力データＱ３のハイレベル期間において、第１インバータＩｎｖ１と第２インバータＩｎｖ２と遅延回路ＤＬＹと第３インバータＩｎｖ３を介して供給されるサンプリングパルスＳＰＬ＿ＣＬＫを第２ＡＮＤ回路ＡＮＤ２は第１サンプリング出力信号Ｓａｍｐ＿ＵＰとして出力する。
【０１２０】
このようにして、サンプリング回路(Ｓａｍｐ)２１は、サンプリングパルスＳＰＬ＿ＣＬＫに応答して、位相周波数比較器(ＰＦＤ)１の第１出力信号(ＵＰ)１１と第２出力信号(ＤＮ)１２のうち長い方のハイレベル期間中に含まれるサンプリングパルスＳＰＬ＿ＣＬＫのパルス信号を出力する。従って、基準信号(ＦＲＥＦ)８の位相よりも帰還信号(ＦＢ)９の位相が遅延している場合には、サンプリング回路(Ｓａｍｐ)２１は長い方の第１出力信号(ＵＰ)１１のハイレベル期間にサンプリングパルスＳＰＬ＿ＣＬＫのパルス信号を出力するものである。
【０１２１】
《カウンタの構成》
図５は、図１に示した本発明の１つの実施の形態によるＰＬＬ回路のループアッテネータ(ＬＡ)２のカウンタ(Ｃｕｎｔ)２２の構成を示す図である。
【０１２２】
図５に示すように、カウンタ(Ｃｕｎｔ)２２は、サンプリング回路(Ｓａｍｐ)２１から生成される第１サンプリング出力信号Ｓａｍｐ＿ＵＰが供給されることによってワンショットパルス生成器(ＯＳＰ)２３に供給される第１カウントアップ完了出力信号Ｃｕｎｔ＿ＵＰを生成する第１カウンタ回路２２＿ＵＰと、サンプリング回路(Ｓａｍｐ)２１から生成される第２サンプリング出力信号Ｓａｍｐ＿ＤＮが供給されることによってワンショットパルス生成器(ＯＳＰ)２３に供給される第２カウントアップ完了出力信号Ｃｕｎｔ＿ＤＮを生成する第２カウンタ回路２２＿ＤＮとによって構成される。
【０１２３】
第１カウンタ回路２２＿ＵＰと第２カウンタ回路２２＿ＤＮの各回路は、第１フリップフロップＦＦ０と、第２フリップフロップＦＦ１と、第３フリップフロップＦＦ２と、第４フリップフロップＦＦ３と、第５フリップフロップＦＦ４と、第１インバータＩｎｖ０と、第２インバータＩｎｖ１と、第３インバータＩｎｖ２と、第４インバータＩｎｖ３と、第５インバータＩｎｖ４と、第１ＡＮＤ回路ＡＮＤ１と、第２ＡＮＤ回路ＡＮＤ２と、第３ＡＮＤ回路ＡＮＤ３と、第１ＯＲ回路ＯＲ１とによって構成されている。
【０１２４】
まず、第１カウンタ回路２２＿ＵＰでは、第１フリップフロップＦＦ０の反転クロック入力端子にサンプリング回路(Ｓａｍｐ)２１から生成される第１サンプリング出力信号Ｓａｍｐ＿ＵＰが供給され、第１ＯＲ回路ＯＲ１の出力端子からはワンショットパルス生成器(ＯＳＰ)２３に供給される第１カウントアップ完了出力信号Ｃｕｎｔ＿ＵＰが生成される。
【０１２５】
次に、第２カウンタ回路２２＿ＤＮでは、第１フリップフロップＦＦ０の反転クロック入力端子にサンプリング回路(Ｓａｍｐ)２１から生成される第２サンプリング出力信号Ｓａｍｐ＿ＤＮが供給され、第１ＯＲ回路ＯＲ１の出力端子からはワンショットパルス生成器(ＯＳＰ)２３に供給される第２カウントアップ完了出力信号Ｃｕｎｔ＿ＤＮが生成される。
【０１２６】
第１カウンタ回路２２＿ＵＰと第２カウンタ回路２２＿ＤＮの各回路では、第１フリップフロップＦＦ０から第５フリップフロップＦＦ４までの５個のフリップフロップのリセット端子にはリセット信号ＲＥＳＥＴが共通に供給可能とされて、第１フリップフロップＦＦ０から第５フリップフロップＦＦ４の各フリップフロップのデータ出力端子Ｑはインバータを介してデータ入力端子Ｄに接続されている。
【０１２７】
すなわち、第１フリップフロップＦＦ０のデータ出力端子Ｑ０は第１インバータＩｎｖ０を介してデータ入力端子Ｄ０に接続され、以下同様とされ、第５フリップフロップＦＦ４のデータ出力端子Ｑ４は第５インバータＩｎｖ４を介してデータ入力端子Ｄ４に接続される。更に第１フリップフロップＦＦ０のデータ出力端子Ｑ０は第２フリップフロップＦＦ１の反転クロック入力端子に接続されて、以下同様に、第４フリップフロップＦＦ３のデータ出力端子Ｑ３は第５フリップフロップＦＦ４の反転クロック入力端子に接続される。また更に、第１ＡＮＤ回路ＡＮＤ１の第１入力端子に４進カウンタオーバーフロー選択信号ＣＯＵＮＴ４が供給され、第２ＡＮＤ回路ＡＮＤ２の第１入力端子に８進カウンタオーバーフロー選択信号ＣＯＵＮＴ８が供給され、第３ＡＮＤ回路ＡＮＤ３の第１入力端子には１６進カウンタオーバーフロー選択信号ＣＯＵＮＴ１６が供給される。第１ＡＮＤ回路ＡＮＤ１の第２入力端子に第３フリップフロップＦＦ２のデータ出力端子Ｑ２が接続され、第２ＡＮＤ回路ＡＮＤ２の第２入力端子に第４フリップフロップＦＦ３のデータ出力端子Ｑ３が接続され、第３ＡＮＤ回路ＡＮＤ３の第２入力端子に第５フリップフロップＦＦ４のデータ出力端子Ｑ４が接続される。
【０１２８】
最初に第１カウンタ回路２２＿ＵＰと第２カウンタ回路２２＿ＤＮの各回路では、第１フリップフロップＦＦ０から第５フリップフロップＦＦ４までの５個のフリップフロップのリセット端子にハイレベルのリセット信号ＲＥＳＥＴが共通に供給されることによって、第１フリップフロップＦＦ０から第５フリップフロップＦＦ４の各フリップフロップのデータ出力端子Ｑはハイレベルにリセットされる。その結果、第１インバータＩｎｖ０から第５インバータＩｎｖ４の動作により、第１フリップフロップＦＦ０から第５フリップフロップＦＦ４の各フリップフロップのデータ入力端子Ｄはローレベルに維持されている。
【０１２９】
第１カウンタ回路２２＿ＵＰと第２カウンタ回路２２＿ＤＮの各回路の第１フリップフロップＦＦ０から第５フリップフロップＦＦ４の各フリップフロップの反転クロック入力端子に供給される入力信号の立ち下がりエッジのタイミングで、各データ入力端子Ｄの振幅レベルをサンプリングしてホールドすることにより各出力データＱを生成する。
【０１３０】
《カウンタの動作》
図６は、図５に示す本発明の１つの実施の形態によるカウンタ(Ｃｕｎｔ)２２の動作を説明するための図である。
【０１３１】
尚、図６は、位相周波数比較器(ＰＦＤ)１から生成される第１出力信号ＵＰと第２出力信号ＤＮに関して、第１出力信号ＵＰのハイレベル期間が第２出力信号ＤＮのハイレベル期間より長い場合の第１カウンタ回路２２＿ＵＰの動作を示すものである。
【０１３２】
まず、第１カウンタ回路２２＿ＵＰの第１フリップフロップＦＦ０から第５フリップフロップＦＦ４までの５個のフリップフロップは、ハイレベルのリセット信号ＲＥＳＥＴによって、データ出力端子Ｑ０からデータ出力端子Ｑ４はハイレベルにリセットされている。
【０１３３】
第１フリップフロップＦＦ０の反転クロック入力端子にサンプリング回路(Ｓａｍｐ)２１から供給される第１サンプリング出力信号Ｓａｍｐ＿ＵＰのハイレベル“１”からローレベル“０”への第１回目の変化のタイミングで、ローレベルのデータ入力端子Ｄ０に応答してデータ出力端子Ｑ０が、ハイレベル“１”からローレベル“０”へ変化する。
【０１３４】
次に第２フリップフロップＦＦ１の反転クロック入力端子に第１フリップフロップＦＦ０から供給されるデータ出力端子Ｑ０の信号のハイレベル“１”からローレベル“０”への変化のタイミングで、ローレベルのデータ入力端子Ｄ１に応答してデータ出力端子Ｑ１がハイレベル“１”からローレベル“０”へ変化する。
【０１３５】
また第３フリップフロップＦＦ２の反転クロック入力端子に第２フリップフロップＦＦ１から供給されるデータ出力端子Ｑ１の信号のハイレベル“１”からローレベル“０”への変化のタイミングで、ローレベルのデータ入力端子Ｄ２に応答してデータ出力端子Ｑ２がハイレベル“１”からローレベル“０”へ変化する。
【０１３６】
次に第４フリップフロップＦＦ３の反転クロック入力端子に第３フリップフロップＦＦ２から供給されるデータ出力端子Ｑ２の信号のハイレベル“１”からローレベル“０”への変化のタイミングで、ローレベルのデータ入力端子Ｄ３に応答してデータ出力端子Ｑ３がハイレベル“１”からローレベル“０”へ変化する。
【０１３７】
また第５フリップフロップＦＦ４の反転クロック入力端子に第４フリップフロップＦＦ３から供給されるデータ出力端子Ｑ３の信号のハイレベル“１”からローレベル“０”への変化のタイミングで、ローレベルのデータ入力端子Ｄ４に応答してデータ出力端子Ｑ４がハイレベル“１”からローレベル“０”へ変化する。
【０１３８】
このようにして、第１サンプリング出力信号Ｓａｍｐ＿ＵＰのハイレベル“１”からローレベル“０”への第１回目の変化によって、第１カウンタ回路２２＿ＵＰの第５フリップフロップＦＦ４から第１フリップフロップＦＦ０の状態は、“０００００”となる。
【０１３９】
第１フリップフロップＦＦ０の反転クロック入力端子にサンプリング回路(Ｓａｍｐ)２１から供給される第１サンプリング出力信号Ｓａｍｐ＿ＵＰのハイレベル“１”からローレベル“０”への第２回目の変化のタイミングで、ハイレベル“１”のデータ入力端子Ｄ０に応答してデータ出力端子Ｑ０が、ローレベル“０”からハイレベル“１”へ変化する。このように、第１フリップフロップＦＦ０のデータ出力端子Ｑ０には、第１サンプリング出力信号Ｓａｍｐ＿ＵＰのハイレベル“１”からローレベル“０”への変化に応答して第１サンプリング出力信号Ｓａｍｐ＿ＵＰの１／２分周出力信号が生成される。
【０１４０】
このようにして、第１サンプリング出力信号Ｓａｍｐ＿ＵＰのハイレベル“１”からローレベル“０”への第２回目の変化によって、第１カウンタ回路２２＿ＵＰの第５フリップフロップＦＦ４から第１フリップフロップＦＦ０の状態は、“００００１”となる。
【０１４１】
第１フリップフロップＦＦ０の反転クロック入力端子にサンプリング回路(Ｓａｍｐ)２１から供給される第１サンプリング出力信号Ｓａｍｐ＿ＵＰのハイレベル“１”からローレベル“０”への第３回目の変化のタイミングで、ローレベル“０”のデータ入力端子Ｄ０に応答してデータ出力端子Ｑ０が、ハイレベル“１”からローレベル“０”へ変化する。その結果、第２フリップフロップＦＦ１の反転クロック入力端子に第１フリップフロップＦＦ０から供給されるデータ出力端子Ｑ０の信号のハイレベル“１”からローレベル“０”への変化のタイミングで、ハイレベル“１”のデータ入力端子Ｄ１に応答してデータ出力端子Ｑ１が、ローレベル“０”からハイレベル“１”へ変化する。このように第２フリップフロップＦＦ１のデータ出力端子Ｑ１には、第１サンプリング出力信号Ｓａｍｐ＿ＵＰのハイレベル“１”からローレベル“０”への変化に応答して第１フリップフロップＦＦ０のデータ出力端子Ｑ０の信号の１／２分周出力信号が生成される。
【０１４２】
このようにして、第１サンプリング出力信号Ｓａｍｐ＿ＵＰのハイレベル“１”からローレベル“０”への第３回目の変化によって、第１カウンタ回路２２＿ＵＰの第５フリップフロップＦＦ４から第１フリップフロップＦＦ０の状態は、“０００１０”となる。
【０１４３】
第１フリップフロップＦＦ０の反転クロック入力端子にサンプリング回路(Ｓａｍｐ)２１から供給される第１サンプリング出力信号Ｓａｍｐ＿ＵＰのハイレベル“１”からローレベル“０”への第４回目の変化のタイミングで、ハイレベル“１”のデータ入力端子Ｄ０に応答してデータ出力端子Ｑ０が、ローレベル“０”からハイレベル“１”へ変化する。
【０１４４】
このようにして、第１サンプリング出力信号Ｓａｍｐ＿ＵＰのハイレベル“１”からローレベル“０”への第４回目の変化によって、第１カウンタ回路２２＿ＵＰの第５フリップフロップＦＦ４から第１フリップフロップＦＦ０の状態は、“０００１１”となる。
【０１４５】
第１フリップフロップＦＦ０の反転クロック入力端子にサンプリング回路(Ｓａｍｐ)２１から供給される第１サンプリング出力信号Ｓａｍｐ＿ＵＰのハイレベル“１”からローレベル“０”への第５回目の変化のタイミングで、ローレベル“０”のデータ入力端子Ｄ０に応答してデータ出力端子Ｑ０が、ハイレベル“１”からローレベル“０”へ変化する。その結果、第２フリップフロップＦＦ１の反転クロック入力端子に第１フリップフロップＦＦ０から供給されるデータ出力端子Ｑ０の信号のハイレベル“１”からローレベル“０”への変化のタイミングで、ローレベル“０”のデータ入力端子Ｄ１に応答してデータ出力端子Ｑ１がハイレベル“１”からローレベル“０”へ変化する。すると、第３フリップフロップＦＦ２の反転クロック入力端子に第２フリップフロップＦＦ１から供給されるデータ出力端子Ｑ１の信号のハイレベル“１”からローレベル“０”への変化のタイミングで、ハイレベル“１”のデータ入力端子Ｄ２に応答してデータ出力端子Ｑ２が、ローレベル“０”からハイレベル“１”へ変化する。このように、第３フリップフロップＦＦ２のデータ出力端子Ｑ２からは、第１サンプリング出力信号Ｓａｍｐ＿ＵＰのハイレベル“１”からローレベル“０”の変化に応答して第２フリップフロップＦＦ１のデータ出力端子Ｑ１の信号の１／２分周出力信号が生成される。
【０１４６】
このようにして、第１サンプリング出力信号Ｓａｍｐ＿ＵＰのハイレベル“１”からローレベル“０”への第５回目の変化によって、第１カウンタ回路２２＿ＵＰの第５フリップフロップＦＦ４から第１フリップフロップＦＦ０の状態は、“００１００”となる。
【０１４７】
第１フリップフロップＦＦ０の反転クロック入力端子にサンプリング回路(Ｓａｍｐ)２１から供給される第１サンプリング出力信号Ｓａｍｐ＿ＵＰのハイレベル“１”からローレベル“０”への第６回目の変化のタイミングで、ハイレベル“１”のデータ入力端子Ｄ０に応答してデータ出力端子Ｑ０が、ローレベル“０”からハイレベル“１”へ変化する。
【０１４８】
このようにして、第１サンプリング出力信号Ｓａｍｐ＿ＵＰのハイレベル“１”からローレベル“０”への第６回目の変化によって、第１カウンタ回路２２＿ＵＰの第５フリップフロップＦＦ４から第１フリップフロップＦＦ０の状態は、“００１０１”となる。
【０１４９】
第１フリップフロップＦＦ０の反転クロック入力端子にサンプリング回路(Ｓａｍｐ)２１から供給される第１サンプリング出力信号Ｓａｍｐ＿ＵＰのハイレベル“１”からローレベル“０”への第７回目の変化のタイミングで、ローレベル“０”のデータ入力端子Ｄ０に応答してデータ出力端子Ｑ０が、ハイレベル“１”からローレベル“０”へ変化する。その結果、第２フリップフロップＦＦ１の反転クロック入力端子に第１フリップフロップＦＦ０から供給されるデータ出力端子Ｑ０の信号のハイレベル“１”からローレベル“０”への変化のタイミングで、ハイレベル“１”のデータ入力端子Ｄ１に応答してデータ出力端子Ｑ１が、ローレベル“０”からハイレベル“１”へ変化する。
【０１５０】
このようにして、第１サンプリング出力信号Ｓａｍｐ＿ＵＰのハイレベル“１”からローレベル“０”への第７回目の変化によって、第１カウンタ回路２２＿ＵＰの第５フリップフロップＦＦ４から第１フリップフロップＦＦ０の状態は、“００１１０”となる。
【０１５１】
第１フリップフロップＦＦ０の反転クロック入力端子にサンプリング回路(Ｓａｍｐ)２１から供給される第１サンプリング出力信号Ｓａｍｐ＿ＵＰのハイレベル“１”からローレベル“０”への第８回目の変化のタイミングで、ハイレベル“１”のデータ入力端子Ｄ０に応答してデータ出力端子Ｑ０が、ローレベル“０”からハイレベル“１”へ変化する。
【０１５２】
このようにして、第１サンプリング出力信号Ｓａｍｐ＿ＵＰのハイレベル“１”からローレベル“０”への第８回目の変化によって、第１カウンタ回路２２＿ＵＰの第５フリップフロップＦＦ４から第１フリップフロップＦＦ０の状態は、“００１１１”となる。
【０１５３】
第１フリップフロップＦＦ０の反転クロック入力端子にサンプリング回路(Ｓａｍｐ)２１から供給される第１サンプリング出力信号Ｓａｍｐ＿ＵＰのハイレベル“１”からローレベル“０”への第９回目の変化のタイミングで、ローレベルのデータ入力端子Ｄ０に応答してデータ出力端子Ｑ０が、ハイレベル“１”からローレベル“０”へ変化する。
【０１５４】
次に第２フリップフロップＦＦ１の反転クロック入力端子に第１フリップフロップＦＦ０から供給されるデータ出力端子Ｑ０の信号のハイレベル“１”からローレベル“０”への変化のタイミングで、ローレベルのデータ入力端子Ｄ１に応答してデータ出力端子Ｑ１が、ハイレベル“１”からローレベル“０”へ変化する。
【０１５５】
また第３フリップフロップＦＦ２の反転クロック入力端子に第２フリップフロップＦＦ１から供給されるデータ出力端子Ｑ１の信号のハイレベル“１”からローレベル“０”への変化のタイミングで、ローレベルのデータ入力端子Ｄ２に応答してデータ出力端子Ｑ２がハイレベル“１”からローレベル“０”へ変化する。
【０１５６】
次に第４フリップフロップＦＦ３の反転クロック入力端子に第３フリップフロップＦＦ２から供給されるデータ出力端子Ｑ２の信号のハイレベル“１”からローレベル“０”への変化のタイミングで、ハイレベル“１”のデータ入力端子Ｄ３に応答してデータ出力端子Ｑ３が、ローレベル“０”からハイレベル“１”へ変化する。このように、第４フリップフロップＦＦ３のデータ出力端子Ｑ３からは、第１サンプリング出力信号Ｓａｍｐ＿ＵＰのハイレベル“１”からローレベル“０”の変化に応答して第３フリップフロップＦＦ２のデータ出力端子Ｑ２の信号の１／２分周出力信号が生成される。
【０１５７】
このようにして、第１サンプリング出力信号Ｓａｍｐ＿ＵＰのハイレベル“１”からローレベル“０”への第９回目の変化によって、第１カウンタ回路２２＿ＵＰの第５フリップフロップＦＦ４から第１フリップフロップＦＦ０の状態は、“０１０００”となる。
【０１５８】
第１フリップフロップＦＦ０の反転クロック入力端子にサンプリング回路(Ｓａｍｐ)２１から供給される第１サンプリング出力信号Ｓａｍｐ＿ＵＰのハイレベル“１”からローレベル“０”への第１０回目の変化のタイミングで、ハイレベル“１”のデータ入力端子Ｄ０に応答してデータ出力端子Ｑ０が、ローレベル“０”からハイレベル“１”へ変化する。
【０１５９】
このようにして、第１サンプリング出力信号Ｓａｍｐ＿ＵＰのハイレベル“１”からローレベル“０”の第１０回目の変化によって、第１カウンタ回路２２＿ＵＰの第５フリップフロップＦＦ４から第１フリップフロップＦＦ０の状態は、“０１００１”となる。
【０１６０】
第１フリップフロップＦＦ０の反転クロック入力端子にサンプリング回路(Ｓａｍｐ)２１から供給される第１サンプリング出力信号Ｓａｍｐ＿ＵＰのハイレベル“１”からローレベル“０”への第１１回目の変化のタイミングで、ローレベル“０”のデータ入力端子Ｄ０に応答してデータ出力端子Ｑ０が、ハイレベル“１”からローレベル“０”へ変化する。その結果、第２フリップフロップＦＦ１の反転クロック入力端子に第１フリップフロップＦＦ０から供給されるデータ出力端子Ｑ０の信号のハイレベル“１”からローレベル“０”への変化のタイミングで、ハイレベル“１”のデータ入力端子Ｄ１に応答してデータ出力端子Ｑ１が、ローレベル“０”からハイレベル“１”へ変化する。
【０１６１】
このようにして、第１サンプリング出力信号Ｓａｍｐ＿ＵＰのハイレベル“１”からローレベル“０”の第１１回目の変化によって、第１カウンタ回路２２＿ＵＰの第５フリップフロップＦＦ４から第１フリップフロップＦＦ０の状態は、“０１０１０”となる。
【０１６２】
第１フリップフロップＦＦ０の反転クロック入力端子にサンプリング回路(Ｓａｍｐ)２１から供給される第１サンプリング出力信号Ｓａｍｐ＿ＵＰのハイレベル“１”からローレベル“０”への第１２回目の変化のタイミングで、ハイレベル“１”のデータ入力端子Ｄ０に応答してデータ出力端子Ｑ０が、ローレベル“０”からハイレベル“１”へ変化する。
【０１６３】
このようにして、第１サンプリング出力信号Ｓａｍｐ＿ＵＰのハイレベル“１”からローレベル“０”の第１２回目の変化によって、第１カウンタ回路２２＿ＵＰの第５フリップフロップＦＦ４から第１フリップフロップＦＦ０の状態は、“０１０１１”となる。
【０１６４】
第１フリップフロップＦＦ０の反転クロック入力端子にサンプリング回路(Ｓａｍｐ)２１から供給される第１サンプリング出力信号Ｓａｍｐ＿ＵＰのハイレベル“１”からローレベル“０”への第１３回目の変化のタイミングで、ローレベル“０”のデータ入力端子Ｄ０に応答してデータ出力端子Ｑ０が、ハイレベル“１”からローレベル“０”へ変化する。その結果、第２フリップフロップＦＦ１の反転クロック入力端子に第１フリップフロップＦＦ０から供給されるデータ出力端子Ｑ０の信号のハイレベル“１”からローレベル“０”への変化のタイミングで、ローレベル“０”のデータ入力端子Ｄ１に応答してデータ出力端子Ｑ１が、ハイレベル“１”からローレベル“０”へ変化する。すると第３フリップフロップＦＦ２の反転クロック入力端子に第２フリップフロップＦＦ１から供給されるデータ出力端子Ｑ１の信号のハイレベル“１”からローレベル“０”への変化のタイミングで、ハイレベル“１”のデータ入力端子Ｄ２に応答してデータ出力端子Ｑ２が、ローレベル“０”からハイレベル“１”へ変化する。
【０１６５】
このようにして、第１サンプリング出力信号Ｓａｍｐ＿ＵＰのハイレベル“１”からローレベル“０”の第１３回目の変化によって、第１カウンタ回路２２＿ＵＰの第５フリップフロップＦＦ４から第１フリップフロップＦＦ０の状態は、“０１１００”となる。
【０１６６】
第１フリップフロップＦＦ０の反転クロック入力端子にサンプリング回路(Ｓａｍｐ)２１から供給される第１サンプリング出力信号Ｓａｍｐ＿ＵＰのハイレベル“１”からローレベル“０”への第１４回目の変化のタイミングで、ハイレベル“１”のデータ入力端子Ｄ０に応答してデータ出力端子Ｑ０が、ローレベル“０”からハイレベル“１”へ変化する。
【０１６７】
このようにして、第１サンプリング出力信号Ｓａｍｐ＿ＵＰのハイレベル“１”からローレベル“０”の第１４回目の変化によって、第１カウンタ回路２２＿ＵＰの第５フリップフロップＦＦ４から第１フリップフロップＦＦ０の状態は、“０１１０１”となる。
【０１６８】
第１フリップフロップＦＦ０の反転クロック入力端子にサンプリング回路(Ｓａｍｐ)２１から供給される第１サンプリング出力信号Ｓａｍｐ＿ＵＰのハイレベル“１”からローレベル“０”への第１５回目の変化のタイミングで、ローレベル“０”のデータ入力端子Ｄ０に応答してデータ出力端子Ｑ０が、ハイレベル“１”からローレベル“０”へ変化する。その結果、第２フリップフロップＦＦ１の反転クロック入力端子に第１フリップフロップＦＦ０から供給されるデータ出力端子Ｑ０の信号のハイレベル“１”からローレベル“０”への変化のタイミングで、ハイレベル“１”のデータ入力端子Ｄ１に応答してデータ出力端子Ｑ１が、ローレベル“０”からハイレベル“１”へ変化する。
【０１６９】
このようにして、第１サンプリング出力信号Ｓａｍｐ＿ＵＰのハイレベル“１”からローレベル“０”の第１５回目の変化によって、第１カウンタ回路２２＿ＵＰの第５フリップフロップＦＦ４から第１フリップフロップＦＦ０の状態は、“０１１１０”となる。
【０１７０】
第１フリップフロップＦＦ０の反転クロック入力端子にサンプリング回路(Ｓａｍｐ)２１から供給される第１サンプリング出力信号Ｓａｍｐ＿ＵＰのハイレベル“１”からローレベル“０”への第１６回目の変化のタイミングで、ハイレベル“１”のデータ入力端子Ｄ０に応答してデータ出力端子Ｑ０が、ローレベル“０”からハイレベル“１”へ変化する。
【０１７１】
このようにして、第１サンプリング出力信号Ｓａｍｐ＿ＵＰのハイレベル“１”からローレベル“０”の第１６回目の変化によって、第１カウンタ回路２２＿ＵＰの第５フリップフロップＦＦ４から第１フリップフロップＦＦ０の状態は、“０１１１１”となる。
【０１７２】
第１フリップフロップＦＦ０の反転クロック入力端子にサンプリング回路(Ｓａｍｐ)２１から供給される第１サンプリング出力信号Ｓａｍｐ＿ＵＰのハイレベル“１”からローレベル“０”への第１７回目の変化のタイミングで、ローレベルのデータ入力端子Ｄ０に応答してデータ出力端子Ｑ０がハイレベル“１”からローレベル“０”へ変化する。
【０１７３】
次に第２フリップフロップＦＦ１の反転クロック入力端子に第１フリップフロップＦＦ０から供給されるデータ出力端子Ｑ０の信号のハイレベル“１”からローレベル“０”への変化のタイミングで、ローレベルのデータ入力端子Ｄ１に応答してデータ出力端子Ｑ１がハイレベル“１”からローレベル“０”へ変化する。
【０１７４】
また第３フリップフロップＦＦ２の反転クロック入力端子に第２フリップフロップＦＦ１から供給されるデータ出力端子Ｑ１の信号のハイレベル“１”からローレベル“０”への変化のタイミングで、ローレベルのデータ入力端子Ｄ２に応答してデータ出力端子Ｑ２がハイレベル“１”からローレベル“０”へ変化する。
【０１７５】
次に第４フリップフロップＦＦ３の反転クロック入力端子に第３フリップフロップＦＦ２から供給されるデータ出力端子Ｑ２の信号のハイレベル“１”からローレベル“０”への変化のタイミングで、ローレベルのデータ入力端子Ｄ３に応答してデータ出力端子Ｑ３がハイレベル“１”からローレベル“０”へ変化する。
【０１７６】
また第５フリップフロップＦＦ４の反転クロック入力端子に第４フリップフロップＦＦ３から供給されるデータ出力端子Ｑ３の信号のハイレベル“１”からローレベル“０”への変化のタイミングで、ハイレベル“１”のデータ入力端子Ｄ４に応答して、データ出力端子Ｑ４がローレベル“０”からハイレベル“１”へ変化する。
【０１７７】
このようにして、第１サンプリング出力信号Ｓａｍｐ＿ＵＰのハイレベル“１”からローレベル“０”の第１７回目の変化によって、第１カウンタ回路２２＿ＵＰの第５フリップフロップＦＦ４から第１フリップフロップＦＦ０の状態は、“１００００”となる。このように第１サンプリング出力信号Ｓａｍｐ＿ＵＰのハイレベル“１”からローレベル“０”の第１７回目の変化に応答した第１カウンタ回路２２＿ＵＰの状態“１００００”は、１６進カウンタのオーバーフロー出力信号となる。カウンタ(Ｃｕｎｔ)２２のカウントアップによって所定の個数のサンプリングパルスＳＰＬ＿ＣＬＫのパルス信号のカウントアップが完了すると、カウンタ(Ｃｕｎｔ)２２はカウントアップ完了出力信号を生成する。すなわち、カウンタ(Ｃｕｎｔ)２２はサンプリングパルスＳＰＬ＿ＣＬＫの所定の個数である１７個のパルス信号のカウントアップが完了すると、ハイレベル“１”の信号が第５フリップフロップＦＦ４のデータ出力端子Ｑ４に生成される。第５フリップフロップＦＦ４のデータ出力端子Ｑ４に生成されたハイレベル“１”の信号は、１６進カウンタオーバーフロー選択信号ＣＯＵＮＴ１６が供給される第３ＡＮＤ回路ＡＮＤ３を介して、第１カウントアップ完了出力信号Ｃｕｎｔ＿ＵＰとして出力される。更にこのハイレベル“１”の第１カウントアップ完了出力信号Ｃｕｎｔ＿ＵＰがリセット信号ＲＥＳＥＴとして第１カウンタ回路２２＿ＵＰの第１フリップフロップＦＦ０から第５フリップフロップＦＦ４までの５個のフリップフロップのリセット端子に共通に供給されることによって、第１フリップフロップＦＦ０〜第５フリップフロップＦＦ４のデータ出力端子Ｑ０〜Ｑ４はハイレベル“１”にリセットされる。このように、カウンタ(Ｃｕｎｔ)２２によるサンプリングパルスＳＰＬ＿ＣＬＫの所定の個数のパルス信号のカウントアップの完了によって生成される第１カウントアップ完了出力信号Ｃｕｎｔ＿ＵＰ(リセット信号ＲＥＳＥＴ)による第１カウンタ回路２２＿ＵＰのフリップフロップＦＦ０〜ＦＦ４によるリセットにより、カウンタ(Ｃｕｎｔ)２２はサンプリングパルスＳＰＬ＿ＣＬＫのパルス信号のカウントアップを再度開始することが可能となる。
【０１７８】
更に、カウンタ(Ｃｕｎｔ)２２は１６進カウンタのオーバーフロー出力信号を生成するだけではなく、４進カウンタのオーバーフロー出力信号と８進カウンタのオーバーフロー出力信号とを生成することも可能である。
【０１７９】
すなわち、１６進カウンタオーバーフロー選択信号ＣＯＵＮＴ１６が供給される第３ＡＮＤ回路ＡＮＤ３の出力からは１６進カウンタのオーバーフロー出力信号が生成され、８進カウンタオーバーフロー選択信号ＣＯＵＮＴ８が供給される第２ＡＮＤ回路ＡＮＤ２の出力からは８進カウンタのオーバーフロー出力信号が生成され、４進カウンタオーバーフロー選択信号ＣＯＵＮＴ４が供給される第１ＡＮＤ回路ＡＮＤ１の出力からは４進カウンタのオーバーフロー出力信号が生成される。
【０１８０】
《ワンショットパルス生成器の構成》
図７は、図１に示した本発明の１つの実施の形態によるＰＬＬ回路のループアッテネータ(ＬＡ)２のワンショットパルス生成器(ＯＳＰ)２３の構成を示す図である。
【０１８１】
図７に示すように、ワンショットパルス生成器(ＯＳＰ)２３はカウンタ(Ｃｕｎｔ)２２から生成される第１カウントアップ完了出力信号Ｃｕｎｔ＿ＵＰが供給されることによりチャージポンプ(ＣＰ)３に供給される第１ワンショットパルス出力信号ＯＳＰ＿ＵＰを生成する第１ワンショットパルス生成回路２３＿ＵＰと、カウンタ(Ｃｕｎｔ)２２から生成される第２カウントアップ完了出力信号Ｃｕｎｔ＿ＤＮが供給されることによりチャージポンプ(ＣＰ)３に供給される第２ワンショットパルス出力信号ＯＳＰ＿ＤＮを生成する第２ワンショットパルス生成回路２３＿ＤＮとによって構成される。
【０１８２】
第１ワンショットパルス生成回路２３＿ＵＰと第２ワンショットパルス生成回路２３＿ＤＮの各回路は、第１フリップフロップＦＦ１と、第２フリップフロップＦＦ２と、インバータＩｎｖ１と、排他的論理和回路ＥＸ−ＯＲと、ＡＮＤ回路ＡＮＤとによって構成されている。
【０１８３】
まず、第１ワンショットパルス生成回路２３＿ＵＰでは、第１フリップフロップＦＦ１のデータ入力端子Ｄ１と第２フリップフロップＦＦ２のデータ入力端子Ｄ２とには、カウンタ(Ｃｕｎｔ)２２から生成される第１カウントアップ完了出力信号Ｃｕｎｔ＿ＵＰが供給され、第１フリップフロップＦＦ１のクロック入力端子ＣＬＫ１とインバータＩｎｖの入力端子にサンプリングパルスＳＰＬ＿ＣＬＫが供給され、インバータＩｎｖの出力端子に生成される反転サンプリングパルス／ＳＰＬ＿ＣＬＫが第２フリップフロップＦＦ２のクロック入力端子ＣＬＫ２に供給され、ＡＮＤ回路ＡＮＤの第１入力端子と第２入力端子とに第１カウントアップ完了出力信号Ｃｕｎｔ＿ＵＰと排他的論理和回路ＥＸ−ＯＲの出力信号とがそれぞれ供給されて、ＡＮＤ回路ＡＮＤの出力端子からチャージポンプ(ＣＰ)３に供給される第１ワンショットパルス出力信号ＯＳＰ＿ＵＰが生成される。
【０１８４】
次に、第２ワンショットパルス生成回路２３＿ＤＮでは、第１フリップフロップＦＦ１のデータ入力端子Ｄ１と第２フリップフロップＦＦ２のデータ入力端子Ｄ２とには、カウンタ(Ｃｕｎｔ)２２から生成される第２カウントアップ完了出力信号Ｃｕｎｔ＿ＤＮが供給され、第１フリップフロップＦＦ１のクロック入力端子ＣＬＫ１とインバータＩｎｖの入力端子にサンプリングパルスＳＰＬ＿ＣＬＫが供給され、インバータＩｎｖの出力端子に生成される反転サンプリングパルス／ＳＰＬ＿ＣＬＫが第２フリップフロップＦＦ２のクロック入力端子ＣＬＫ２に供給され、ＡＮＤ回路ＡＮＤの第１入力端子と第２入力端子とに第２カウントアップ完了出力信号Ｃｕｎｔ＿ＤＮと排他的論理和回路ＥＸ−ＯＲの出力信号とがそれぞれ供給されて、ＡＮＤ回路ＡＮＤの出力端子からチャージポンプ(ＣＰ)３に供給される第２カワンショットパルス出力信号ＯＳＰ＿ＤＮが生成される。
【０１８５】
第１ワンショットパルス生成回路２３＿ＵＰと第２ワンショットパルス生成回路２３＿ＤＮの各回路では、インバータＩｎｖの出力端子から生成される反転サンプリングパルス／ＳＰＬ＿ＣＬＫが第２フリップフロップＦＦ２のクロック入力端子ＣＬＫ２の入力端子に供給され、第１フリップフロップＦＦ１の出力データＱ１と第２フリップフロップＦＦ２の出力データＱ２とは排他的論理和回路ＥＸ−ＯＲの第１入力端子と第２入力端子とにそれぞれ供給される。
【０１８６】
《ワンショットパルス生成器の動作》
図８は、図７に示す本発明の１つの実施の形態によるワンショットパルス生成器(ＯＳＰ)２３の動作を説明するための図である。
【０１８７】
尚、図８は、位相周波数比較器(ＰＦＤ)１から生成される第１出力信号ＵＰと第２出力信号ＤＮに関して、第１出力信号ＵＰのハイレベル期間が第２出力信号ＤＮのハイレベル期間より長い場合の第１ワンショットパルス生成回路２３＿ＵＰの動作を示すものである。
【０１８８】
まず、図８に示すように、カウンタ(Ｃｕｎｔ)２２から生成される第１カウントアップ完了出力信号Ｃｕｎｔ＿ＵＰがローレベル“０”からハイレベル“１”へ変化する。
【０１８９】
まず、第１ワンショットパルス生成回路２３＿ＵＰの第１フリップフロップＦＦ１は、サンプリングパルスＳＰＬ＿ＣＬＫの立ち上がりエッジのタイミングにてカウンタ(Ｃｕｎｔ)２２の第１カウントアップ完了出力信号Ｃｕｎｔ＿ＵＰのハイレベル“１”をサンプリングしてホールドすることで、ハイレベル“１”の出力データＱ１を生成する。
【０１９０】
次に、第１ワンショットパルス生成回路２３＿ＵＰの第２フリップフロップＦＦ２は、反転サンプリングパルス／ＳＰＬ＿ＣＬＫの立ち上がりエッジのタイミングでカウンタ(Ｃｕｎｔ)２２の第１カウントアップ完了出力信号Ｃｕｎｔ＿ＵＰのハイレベル“１”をサンプリングしてホールドすることで、ハイレベル“１”の出力データＱ２を生成する。
【０１９１】
排他的論理和回路ＥＸ−ＯＲは、第１フリップフロップＦＦ１の出力データＱ１と第２フリップフロップＦＦ２の出力データＱ２に応答して、排他的論理和出力信号を生成する。排他的論理和回路ＥＸ−ＯＲから生成される排他的論理和出力信号は、第１カウントアップ完了出力信号Ｃｕｎｔ＿ＵＰのローレベル“０”からハイレベル“１”の変化に応答したハイレベル“１”の第１ワンショットパルス信号と、第１カウントアップ完了出力信号Ｃｕｎｔ＿ＵＰのハイレベル“１”からローレベル“０”の変化に応答したハイレベル“１”の第２ワンショットパルス信号とを含んでいる。
【０１９２】
第１ワンショットパルス生成回路２３＿ＵＰのＡＮＤ回路ＡＮＤによる第１カウントアップ完了出力信号Ｃｕｎｔ＿ＵＰと排他的論理和回路ＥＸ−ＯＲの出力信号のＡＮＤ処理によって排他的論理和回路ＥＸ−ＯＲの出力信号のハイレベル“１”の第２ワンショットパルス信号がマスクされ、排他的論理和回路ＥＸ−ＯＲの出力信号のハイレベル“１”の第１ワンショットパルス信号が第１ワンショットパルス出力信号ＯＳＰ＿ＵＰとして出力される。
【０１９３】
《チャージポンプの構成》
図９は、図１に示した本発明の１つの実施の形態によるＰＬＬ回路のチャージポンプ(ＣＰ)３の構成を示す図である。
【０１９４】
図９に示すチャージポンプ(ＣＰ)３は、インバータ３１、充電側電流源３４、充電側スイッチ３２、放電側スイッチ３３、放電側電流源３５によって構成されている。充電側電流源３４の充電電流と放電側電流源３５の放電電流とは同じ電流値であり、充電側スイッチ３２はワンショットパルス生成器(ＯＳＰ)２３から供給される第１ワンショットパルス出力信号ＯＳＰ＿ＵＰによって制御されて、放電側スイッチ３３はワンショットパルス生成器(ＯＳＰ)２３から供給される第２ワンショットパルス出力信号ＯＳＰ＿ＤＮによって制御される。
【０１９５】
スタンバイ状態では、ハイレベルのスタンバイ信号(ＳＴ)１０によって充電側電流源３４と放電側電流源３５の充電電流と放電電流とはゼロに制御される。
【０１９６】
高速ロック応答動作と定常ロック動作との動作中では、充電動作の時には、アップ信号としての第１ワンショットパルス出力信号ＯＳＰ＿ＵＰにより充電側スイッチ３２がオン状態に制御されるので、充電側電流源３４の充電電流がループフィルタ(ＬＦ)４の入力ノード１３に出力されてフィルタ容量４２に電荷が充電される。一方、放電動作の時にダウン信号としての第２ワンショットパルス出力信号ＯＳＰ＿ＤＮによって放電側スイッチ３３がオン状態に制御されるので、放電側電流源３５の放電電流によって入力ノード１３を介してフィルタ容量４２の電荷が放電される。
【０１９７】
［実施の形態２］
《フラクショナルＰＬＬ回路の構成》
図１０は、本発明の実施の形態２による半導体集積回路にオンチップ集積化されたＰＬＬ回路の構成を説明するための図である。
【０１９８】
図１０に示した本発明の実施の形態２によるＰＬＬ回路は、シリアルＡＴＡインターフェースユニットに使用されるスプレッドスペトクラムクロック発生器(ＳＳＣＧ)を構成するフラクショナルＰＬＬ回路として構成されたものである。
【０１９９】
図１０に示す本発明の実施の形態２によるＰＬＬ回路が、図１に示した本発明の１つの実施の形態によるＰＬＬ回路と相違するのは、図１のＰＬＬ回路に信号波形生成部(ＳＷＧ)１９と変調器(ΣΔＭＯＤ)１８とが追加されたものである。
【０２００】
信号波形生成部(ＳＷＧ)１９は変調信号を生成して、変調器(ΣΔＭＯＤ)１８に出力する。変調器(ΣΔＭＯＤ)１８は、変調信号を瞬時分周数として離散値に変換する。変調器(ΣΔＭＯＤ)１８としては、例えば、ΣΔ変調器等が好適であるがこれに限定されるものではない。変調器(ΣΔＭＯＤ)１８の出力信号が供給される分周器(Ｎ)６の分周比は、周期的に整数Ｎから整数Ｎ＋１に変更され、結果的に平均分周比は整数部と小数部との和となる。
【０２０１】
図１１は、図１０に示したスプレッドスペトクラムクロック発生器(ＳＳＣＧ)を構成するフラクショナルＰＬＬ回路から生成されるＰＬＬ出力信号の周波数ｆＰＬＬＯＵＴが時間とともにどのように変化するかを示す図である。
【０２０２】
同図に示すように、変調器(ΣΔＭＯＤ)１８により周波数変調されたＰＬＬ出力信号の周波数ｆＰＬＬＯＵＴは、最大値ｆＰＬＬＯＵＴ(ｍａｘ)と最小値ｆＰＬＬＯＵＴ(ｍｉｎｉ)との間で直線的に変化する。最大値ｆＰＬＬＯＵＴ(ｍａｘ)と最小値ｆＰＬＬＯＵＴ(ｍｉｎｉ)との間の変化量は、例えば最大値ｆＰＬＬＯＵＴ(ｍａｘ)の略０．５％〜５％となっている。
【０２０３】
図１２は、図１０に示したスプレッドスペトクラムクロック発生器(ＳＳＣＧ)を構成するフラクショナルＰＬＬ回路から生成されるＰＬＬ出力信号の周波数スペクトラムを示す図である。
【０２０４】
図１２の特性ＳＳＣＧは、図１０に示したスプレッドスペトクラムクロック発生器(ＳＳＣＧ)を構成するフラクショナルＰＬＬ回路からシステムクロック信号として生成されるＰＬＬ出力信号の広い周波数帯域にわたって拡散され(spread)、ピークエネルギーを低減できることを示している。尚、図１２の特性Ｎｏｎ−ＳＳＣＧは、極めて高いピークエネルギーを持つ一般的なクロック発生器の周波数特性を示している。
【０２０５】
また、図１０に示した本発明の実施の形態２によるスプレッドスペトクラムクロック発生器(ＳＳＣＧ)は、コントローラ(ＣＮＴ)７によってチャージポンプ(ＣＰ)３の動作を制御するものである。それによって、出力ジッタやＥＭＩ抑圧量等のスペクトラム拡散クロック発生器としての重要な性能を維持しながら、セットリング時間を大幅に短縮でき、かつ、ループフィルタ(ＬＦ)４をオンチップ化することができる。
【０２０６】
［他の実施の形態］
《記録再生ユニット》
図１３は、周辺装置としてホストコンピュータに接続される本発明の更に他の実施の形態による記録再生ユニット３４の構成を示す図である。
【０２０７】
図１３の記録再生ユニット３４では、書き込みストラテジＰＬＬ回路(ＷＳＰＬＬ)４６と、基準クロックＣＬＫを生成する基準クロック生成ＰＬＬ回路(ＭＣＫＰＬＬ)５０とに、図１に示した本発明の実施の形態１によるオンチップ集積化ＰＬＬ回路が採用されている。
【０２０８】
図１３において、光ディスク装置は、光ディスク２９、光ピックアップ３０、半導体集積回路３１、基準信号を与える水晶発振子３３によって構成され、ホストコンピュータ(ＨＯＳＴ)３２とシリアルＡＴＡＰＩ方式で接続されている。尚、ＡＴＡＰＩは、Advanced Technology Attachment Peripheral Interfaceの略である。
【０２０９】
光ピックアップ３０は、光ディスク２９に光ビームを照射して、データの読み出し、書き込みを行なう。半導体集積回路３１は、光ピックアップ３０のデータ書き込みとデータ読み出しの処理を実行する記録再生ユニット(ＲＥＡＤ/ＷＲＩＴＥ)３４と、記録再生ユニット３４のデータをホストコンピュータ(ＨＯＳＴ)３２へ入出力するためのインターフェースユニット(ＡＴＡＰＩ)３６とを含んでいる。尚、図１３のシリアルＡＴＡ型インターフェースユニット(ＡＴＡＰＩ)３６は、以下に説明する図１４に示したインターフェースユニット(ＡＴＡＰＩ)３６と全く同様に構成されることができる。
【０２１０】
また図１４の半導体集積回路３１の記録再生ユニット(ＲＥＡＤ/ＷＲＩＴＥ)３４は、光ピックアップ３０で検出されたノイズの多い信号を波形整形するアナログフロントエンド(ＡＦＥ：Analog Front End)４５と、記録動作を行う書き込みストラテジＰＬＬ回路(ＷＳＰＬＬ)４６と、書き込みストラテジ回路(ＷｒｉｔｅＳＴＲ)４７とを含んでいる。
【０２１１】
読み込み動作は、ＰＲＭＬタイミング回路４９と読み出し論理回路(ＬＯＧＩＣ)５０によって実行される。すなわち、ＰＲＭＬタイミング回路４９と読み出し論理回路(ＬＯＧＩＣ)５０とは、読み出しに使用されるＰＲＭＬデコーダを構成している。尚、ＰＲＭＬは、Partial Response Mostly Likelihoodと呼ばれる復号技術の略である。
【０２１２】
更に、記録再生ユニット３４は、ディスク２９を指定の回転速度で回転させるサーボ回路(ＳＲＶ)４７と、半導体集積回路３１の全ての内部回路を動作させる基準クロックＣＬＫを生成する基準クロック生成ＰＬＬ回路(ＭＣＫＰＬＬ)５０とを含んでいる。
【０２１３】
光ピックアップ３０で検出された信号はディスク２９に付着したゴミ等の影響を受けノイズが多い信号であるので、この信号はアナログフロントエンド(ＡＦＥ)４５で波形整形される。
【０２１４】
次にディスク２９の回転に同期した信号が書き込みストラテジＰＬＬ回路(ＷＳＰＬＬ)４６に供給され、書き込みストラテジＰＬＬ回路(ＷＳＰＬＬ)４６は周波数・位相同期した多位相のクロック信号を生成する。この多位相のクロック信号は実際にクロック信号の本数が多数あり(例えば、１６本もしくは３２本)、多位相のクロック信号のうち近接した２個のクロック信号の位相差は、１周期を本数で除算した値となる。すなわち、クロック信号の本数が１６本であれば１周期／１６となり、３２本であれば１周期／１６となる。
【０２１５】
書き込みストラテジＰＬＬ回路(ＷＳＰＬＬ)４６から生成される多位相のクロック信号は書き込みストラテジ回路(ＷｒｉｔｅＳＴＲ)４７に供給され、書き込みストラテジ回路(ＷｒｉｔｅＳＴＲ)４７は多位相のクロック信号を使用して光ピックアップ３０を介して書き込まれるディスク２９への書き込み信号のデータの長さを変化させる。以上の一連の動作は、ディスク２９の回転速度の変化によって、書き込みストラテジＰＬＬ回路(ＷＳＰＬＬ)４６に供給されるディスク２９からの回転同期信号の周波数が変化する。すなわち、書き込みストラテジＰＬＬ回路(ＷＳＰＬＬ)４６は、大きな動作周波数幅を持つ必要がある。
【０２１６】
従って、図１３に示す本発明の更に他の実施の形態による記録再生ユニット３４では、大きな動作周波数幅を持つ必要がある書き込みストラテジＰＬＬ回路(ＷＳＰＬＬ)４６として、図１に示した本発明の実施の形態１によるオンチップ集積化ＰＬＬ回路が採用される。通常のデジタル・アナログ変換器(ＤＡＣ)を持つＰＬＬ回路では、大きな周波数範囲をカバーするためには、デジタル・アナログ変換器(ＤＡＣ)の回路規模が大きくなる。それに対して、図１に示す本発明の実施の形態１によるオンチップ集積化ＰＬＬ回路を採用した図１３に示す書き込みストラテジＰＬＬ回路(ＷＳＰＬＬ)４６はデジタル・アナログ変換器(ＤＡＣ)を有していないので、回路規模が大きくならないと言う利点がある。
【０２１７】
更に、図１３に示す本発明の更に他の実施の形態による記録再生ユニット３４では、基準クロックＣＬＫを生成する基準クロック生成ＰＬＬ回路(ＭＣＫＰＬＬ)５０として、図１に示した本発明の実施の形態１によるオンチップ集積化ＰＬＬ回路が採用される。従って、ＰＬＬ回路のループフィルタをオンチップ化する際に、トランジスタの素子サイズのバラツキによるＰＬＬ回路の特性バラツキを軽減して、また半導体集積回路の回路規模と消費電力の増大を軽減することができる。
【０２１８】
《インターフェースユニット》
図１４は、周辺装置としてホストコンピュータに接続される本発明の他の実施の形態によるインターフェースユニット３６の構成を示す図である。
【０２１９】
図１４のシリアルＡＴＡ型インターフェースユニット３６では、第１のＰＬＬ回路(４１)として図１に示した本発明の実施の形態１によるオンチップ集積化ＰＬＬ回路が採用され、更に第２のＰＬＬ回路(４０)として図１０に示した本発明の実施の形態２によるフラクショナルＰＬＬ回路が採用されている。
【０２２０】
周辺装置としての光ディスクからのデータ読み出しの処理では、パラレル・シリアル変換器としてのシリアライザ(ＳＥＲ)３９は、記録再生ユニット(３４)からのパラレル送信データを第２のＰＬＬ回路(４０)から供給されるクロックに同期したシリアル送信信号に変換してホストコンピュータ(３２)に出力する。
【０２２１】
周辺装置としての光ディスクへのデータ書き込みの処理では、クロックデータ再生ユニット(３８)は、ホストコンピュータ(３２)から受信信号を受信して第１のＰＬＬ回路(４１)から供給されるクロックに応答してシリアル再生データと再生クロックを生成してデシリアライザ(ＤＥＳ)３７に出力する。シリアル・パラレル変換器としてのデシリアライザ(ＤＥＳ)３７は、シリアル再生データと再生クロックとからパラレル受信データを生成して、光ディスク２９へのデータ書き込みの処理が実行される。
【０２２２】
以下に、図１４に示すシリアルＡＴＡ型インターフェースユニットを、詳細に説明する。
【０２２３】
一般に、光ディスク装置やハードディスク装置等の記憶メディア(周辺装置)をパーソナルコンピュータ等のコンピュータに接続するためのインターフェースとして、例えば、標準規格のシリアルＡＴＡ型インターフェースユニットがある。シリアルＡＴＡを使用することにより、各種の記憶メディアが互換性を持つコマンドや制御ソフトウエアのもとで、コンピュータに接続されることができる。図１３に示したインターフェースユニットでは、記憶メディアとして光ディスク装置が採用され、この周辺装置がホストコンピュータとシリアルＡＴＡＰＩで接続される。
【０２２４】
図１４において、光ディスク装置は、光ディスク２９、光ピックアップ３０、半導体集積回路３１、基準信号を与える水晶発振子３３によって構成され、ホストコンピュータ(ＨＯＳＴ)３２とシリアルＡＴＡＰＩ方式で接続されている。
【０２２５】
光ピックアップ３０は、光ディスク２９に光ビームを照射してデータの読み出し、書き込みを行なう。半導体集積回路３１は、光ピックアップ３０のデータ書き込みおよびデータ読み出しの処理を行なう記録再生ユニット(ＲＥＡＤ/ＷＲＩＴＥ)３４と、記録再生ユニット３４のデータをホストコンピュータ(ＨＯＳＴ)３２へ入出力するためのインターフェースユニット(ＡＴＡＰＩ)３６とを含んでいる。
【０２２６】
インターフェースユニット(ＡＴＡＰＩ)３６は、シリアライザ(ＳＥＲ)３９、第１のＰＬＬ回路４１、第２のＰＬＬ回路４０、デシリアライザ(ＤＥＳ)３７、クロックデータ再生ユニット(ＣＤＲ)３８から構成される。
【０２２７】
光ディスク２９からのデータ読み出しの処理では、インターフェースユニット(ＡＴＡＰＩ)３６のシリアライザ(ＳＥＲ)３９は、記録再生ユニット３４からパラレル送信データを第２のＰＬＬ回路(４０)から供給されるクロック(ＣＬＫ)に同期したシリアル送信信号(ＴＸ)に変換してホストコンピュータ３２に出力する。
【０２２８】
光ディスク２９へのデータ書き込みの処理では、インターフェースユニット(ＡＴＡＰＩ)３６のクロックデータ再生ユニット(ＣＤＲ)３８は、ホストコンピュータ３２から受信信号(ＲＸ)を受信して第１のＰＬＬ回路４１から供給されるクロック(ＣＬＫ)に応答してシリアル再生データ(ＤＡＴＡ)と再生クロック(ＣＬＫ)を生成してデシリアライザ(ＤＥＳ)３７に出力する。デシリアライザ(ＤＥＳ)３７はシリアル再生データ(ＤＡＴＡ)と再生クロック(ＣＬＫ)とからパラレル受信データを生成して記録再生ユニット３４に出力して、光ディスク２９へのデータ書き込みの処理が実行される。
【０２２９】
以上、本発明者によってなされた発明を種々の実施の形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。
【０２３０】
例えば、本発明によるＰＬＬ回路は論理回路を動作させるクロック信号を生成することのみに限定されるのではなく、それ以外に携帯電話や無線ＬＡＮ等の無線通信端末の送受信機において送信動作のための送信キャリア信号と受信動作のための受信キャリア信号とを生成するためのＰＬＬ回路にも適用することが可能である。
【符号の説明】
【０２３１】
１…位相周波数比較器(ＰＦＤ)
２…ループアッテネータ(ＬＡ)
２１…サンプリング回路(Ｓａｍｐ)
２２…カウンタ(Ｃｕｎｔ)
２３…ワンショットパルス生成器(ＯＳＰ)
３…チャージポンプ(ＣＰ)
４…電圧制御発振器(ＶＣＯ)
４１…第１の抵抗(Ｒ1)
４２…第１の容量(Ｃ1)
４３…第２の容量(Ｃ2)
４４…第２の抵抗(Ｒ2)
４５…第３の容量(Ｃ3)
５…電圧制御発振器(ＶＣＯ)
６…分周器(Ｎ)
７…コントローラ(ＣＮＴ)
８…基準信号(ＦＲＥＦ)
９…帰還信号(ＦＢ)
１０…スタンバイ制御信号(ＳＴ)
１１…第１出力信号(ＵＰ)
１２…第２出力信号(ＤＮ)
１３…入力ノード
１５…出力ノード
１６…出力信号
１７…カウンタ制御信号
【技術分野】
【０００１】
本発明は、フェーズロックドループ(ＰＬＬ)回路を内蔵する半導体集積回路およびその動作方法に関し、特にループフィルタをオンチップ化する際、トランジスタの素子サイズのバラツキによるＰＬＬ回路の特性バラツキを軽減して、また半導体集積回路の回路規模と消費電力の増大を軽減するのに有益な技術に関するものである。
【背景技術】
【０００２】
従来から、フェーズロックドループ(ＰＬＬ)回路が半導体集積回路に搭載され、このＰＬＬ回路は大規模論理集積回路等の論理回路を動作させるためのクロック信号を生成するものである。
【０００３】
下記特許文献１と下記特許文献２とには、ＰＬＬ回路のループフィルタをオンチップ化するために、位相比較器の位相出力端子とループフィルタの入力端子との間に、主チャージポンプ回路と補助チャージポンプ回路に接続されることが記載されている。下記特許文献１に記載されたＰＬＬ回路では、主チャージポンプ回路と補助チャージポンプ回路とは位相比較器の位相出力信号に応答して互いに同相の出力の充放電動作を実行して、補助チャージポンプ回路の出力はループフィルタの電圧電流変換器の入力に接続される一方、主チャージポンプ回路の出力はループフィルタの電圧電流変換器の出力に接続される。下記特許文献２に記載されたＰＬＬ回路では、主チャージポンプ回路と補助チャージポンプ回路とは位相比較器の位相出力信号に応答して互いに逆相の出力の充放電動作を実行して、主チャージポンプ回路の出力はループフィルタの抵抗の一端に接続される一方、補助チャージポンプ回路の出力はループフィルタの抵抗の他端に接続され、抵抗の他端と接地電位との間にはフィルタ容量が接続される。
【０００４】
下記特許文献３には、チャージ・ポンプＰＬＬ回路の面積を縮小するために、電流ミラー回路を使用して総ループフィルタ電圧からループフィルタ電圧の積分電圧の一成分を減じることが記載されている。
【０００５】
下記特許文献４には、位相同期発振回路のループフィルタを高集積回路化して小型化するために、位相検出回路の出力するチャージ信号又はディスチャージ信号のパルス幅を、カウンタとデコーダとアップダウンカウンタとからなるデジタル回路でデジタル信号に変換して、このデジタル信号をＤ／Ａ変換回路によってアナログ信号に変換して、このアナログ信号をループフィルタが出力するアナログ電圧と同様に電圧制御発振回路に供給することが記載されている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開平１０−２３３６８２号 公報
【特許文献２】特開２００９−１５２９１０号 公報
【特許文献３】特開２００７−４３７１２号 公報
【特許文献４】特開昭６２−４０８２７号 公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
本発明者等は本発明に先立って、ＣＤ(Compact Disc)やＢＤ(Blu-Ray Disc)等の光ディスクの書き込み動作(記録動作)と読み出し動作(再生動作)とを実行可能な光ディスク記録再生用半導体集積回路の開発に従事した。この光ディスク記録再生用半導体集積回路ではＣＤの４倍速再生用の１６ＭＨｚの周波数の再生クロックとＢＤの１６倍速再生用の１，０５６ＭＨｚの周波数の再生クロックとが必要であるので、ＰＬＬ回路の動作周波数範囲が広いものである。一方、ＰＬＬ回路にはアナログＰＬＬとデジタルＰＬＬとがあるが、一般的なアナログＰＬＬはループフィルタが半導体集積回路へのオンチップ化が困難である一方、デジタルＰＬＬはデジタルループフィルタが半導体集積回路へのオンチップ化が容易であるがＤ／Ａ変換器が必要で半導体集積回路の回路規模と消費電力とが増大すると言う問題がある。
【０００８】
ＰＬＬ回路のループフィルタをオンチップ化するために、本発明に先立って本発明者等は上記特許文献２に記載された方式と上記特許文献３に記載された方式と上記特許文献４に記載された方式とを、詳細に検討したものである。
【０００９】
上記特許文献２に記載された方式では、主チャージポンプ回路の主チャージポンプ充放電電流は１００μＡに設定され、補助チャージポンプ回路の補助チャージポンプ充放電電流は８０μＡに設定される。この差の２０μＡの差電流によって、ループフィルタのフィルタ容量が充放電される。しかし、主チャージポンプ充放電電流の電流値と補助チャージポンプ充放電電流の電流値とは、主チャージポンプ回路のＭＯＳトランジスタの素子サイズと補助チャージポンプ回路のＭＯＳトランジスタの素子サイズとに依存してバラツキを有する。特に、微細化半導体製造プロセスによってＭＯＳトランジスタの素子サイズの相対的なバラツキが増大してループフィルタのフィルタ容量を充放電する差電流がバラツキを示す。さらにこの差電流を微小にすればするほど、電流バラツキの割合は大きく見えるので、ＰＬＬ回路の特性バラツキが大きいと言う問題が本発明に先立った本発明者等による検討によって明らかとされた。
【００１０】
上記特許文献３に記載された方式では、ＰＬＬ回路に電流ミラー回路が使用されるので、電流ミラー回路を構成するＭＯＳトランジスタの素子サイズがバラツキを示すので、ＰＬＬ回路の特性バラツキが大きいと言う問題が本発明に先立った本発明者等による検討によって明らかとされた。
【００１１】
上記特許文献４に記載された方式では、ＰＬＬ回路にＤ／Ａ変換回路が使用されるので、半導体集積回路の回路規模と消費電力とが増大すると言う問題が本発明に先立った本発明者等による検討によって明らかとされた。
【００１２】
本発明は、以上のような本発明に先立った本発明者等による検討の結果、なされたものである。
【００１３】
従って、本発明の目的とするところは、ＰＬＬ回路のループフィルタをオンチップ化する際に、トランジスタの素子サイズのバラツキによるＰＬＬ回路の特性バラツキを軽減して、また半導体集積回路の回路規模と消費電力の増大を軽減することにある。
【００１４】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１５】
本願において開示される発明のうちの代表的なものについて簡単に説明すれば下記のとおりである。
【００１６】
すなわち、本発明の代表的な実施の形態による半導体集積回路は、位相周波数比較器(１)と、ループアッテネータ(２)と、チャージポンプ(３)と、ループフィルタ(４)と、電圧制御発振器(５)と、分周器(６)とを具備するフェーズロックドループ回路を内蔵する。
【００１７】
前記位相周波数比較器は、基準信号(８)と前記分周器の出力信号である帰還信号(９)との位相差を比較して、位相比較出力信号としての第１出力信号(１１)と第２出力信号(１２)とを出力する。
【００１８】
前記ループアッテネータは、前記位相周波数比較器から出力される前記位相比較出力信号としての前記第１出力信号と前記第２出力信号に応答して、前記チャージポンプに供給されるチャージポンプ駆動出力信号を出力する。
【００１９】
前記チャージポンプは、前記ループアッテネータから出力される前記チャージポンプ駆動出力信号に応答して、前記ループフィルタに充電電流または放電電流を出力する。
【００２０】
前記ループフィルタは、前記チャージポンプから出力される前記充電電流または前記放電電流に応答して、前記電圧制御発振器に供給される制御電圧(Ｖc)を出力する。
【００２１】
前記電圧制御発振器は、前記ループフィルタから出力される前記制御電圧に応答して、前記分周器に供給される発振出力信号(１６)を出力する。
【００２２】
前記分周器は、前記電圧制御発振器から出力される前記発振出力信号を分周することによって、前記位相周波数比較器に供給される前記帰還信号を出力する。
【００２３】
前記基準信号(８)の位相よりも前記帰還信号(９)の位相が遅延している場合には、前記第１出力信号(１１)のパルス幅の長い第１パルス(ＵＰ)と前記第２出力信号(１２)のパルス幅の短い第２パルス(ＤＮ)のパルス幅の差は、前記基準信号(８)の前記位相に対する前記帰還信号(９)の前記位相の遅延に対応する。
【００２４】
前記ループアッテネータ(２)は、少なくともサンプリング回路(２１)とカウンタ(２２)とを含む。
【００２５】
前記サンプリング回路にはサンプリングパルス(ＳＰＬ＿ＣＬＫ)と前記位相周波数比較器から出力される前記第１出力信号と前記第２出力信号とが供給されることによって、前記サンプリング回路はサンプリング出力信号を出力する。
【００２６】
前記基準信号の前記位相よりも前記帰還信号の前記位相が遅延している場合には、前記サンプリング回路は前記位相周波数比較器から出力される前記第１出力信号の前記第１パルスの前記パルス幅の期間中に供給される前記サンプリングパルスを前記サンプリング出力信号として出力する。
【００２７】
前記カウンタは、前記サンプリング回路から前記サンプリング出力信号として出力される所定個数の前記サンプリングパルスのカウントアップを完了すると、カウントアップ完了出力信号を出力する。
【００２８】
前記チャージポンプは、前記ループアッテネータの前記カウンタから出力される前記カウントアップ完了出力信号に応答して、前記ループフィルタに前記充電電流または前記放電電流を出力することを特徴とするものである(図１、図２参照)。
【発明の効果】
【００２９】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記の通りである。
【００３０】
すなわち、本発明によれば、ＰＬＬ回路のループフィルタをオンチップ化する際に、トランジスタの素子サイズのバラツキによるＰＬＬ回路の特性バラツキを軽減して、また半導体集積回路の回路規模と消費電力の増大を軽減することができる。
【図面の簡単な説明】
【００３１】
【図１】図１は、本発明の１つの実施の形態による半導体集積回路にオンチップ集積化されたＰＬＬ回路の構成を説明するための図である。
【図２】図２は、図１に示した本発明の１つの実施の形態によるＰＬＬ回路が定常ロック動作を実行する期間でのＰＬＬ回路の各部の波形を示す図である。
【図３】図３は、図１に示した本発明の１つの実施の形態によるＰＬＬ回路のループアッテネータ(ＬＡ)２のサンプリング回路(Ｓａｍｐ)２１の構成を示す図である。
【図４】図４は、図３に示す本発明の１つの実施の形態によるサンプリング回路(Ｓａｍｐ)２１の動作を説明するための図である。
【図５】図５は、図１に示した本発明の１つの実施の形態によるＰＬＬ回路のループアッテネータ(ＬＡ)２のカウンタ(Ｃｕｎｔ)２２の構成を示す図である。
【図６】図６は、図５に示す本発明の１つの実施の形態によるカウンタ(Ｃｕｎｔ)２２の動作を説明するための図である。
【図７】図７は、図１に示した本発明の１つの実施の形態によるＰＬＬ回路のループアッテネータ(ＬＡ)２のワンショットパルス生成器(ＯＳＰ)２３の構成を示す図である。
【図８】図８は、図７に示す本発明の１つの実施の形態によるワンショットパルス生成器(ＯＳＰ)２３の動作を説明するための図である。
【図９】図９は、図１に示した本発明の１つの実施の形態によるＰＬＬ回路のチャージポンプ(ＣＰ)３の構成を示す図である。
【図１０】図１０に示した本発明の実施の形態２によるＰＬＬ回路は、シリアルＡＴＡインターフェースユニットに使用されるスプレッドスペトクラムクロック発生器(ＳＳＣＧ)を構成するフラクショナルＰＬＬ回路として構成されたものである。
【図１１】図１１は、図１０に示したスプレッドスペトクラムクロック発生器(ＳＳＣＧ)を構成するフラクショナルＰＬＬ回路から生成されるＰＬＬ出力信号の周波数ｆＰＬＬＯＵＴが時間とともにどのように変化するかを示す図である。
【図１２】図１２は、図１０に示したスプレッドスペトクラムクロック発生器(ＳＳＣＧ)を構成するフラクショナルＰＬＬ回路から生成されるＰＬＬ出力信号の周波数スペクトラムを示す図である。
【図１３】図１３は、周辺装置としてホストコンピュータに接続される本発明の更に他の実施の形態による記録再生ユニット３４の構成を示す図である。
【図１４】図１４は、周辺装置としてホストコンピュータに接続される本発明の他の実施の形態によるインターフェースユニット３６の構成を示す図である。
【発明を実施するための形態】
【００３２】
１．実施の形態の概要
まず、本願において開示される発明の代表的な実施の形態について概要を説明する。代表的な実施の形態についての概要説明で括弧を付して参照する図面の参照符号は、それが付された構成要素の概念に含まれるものを例示するに過ぎない。
【００３３】
〔１〕本発明の代表的な実施の形態による半導体集積回路は、位相周波数比較器(１)と、ループアッテネータ(２)と、チャージポンプ(３)と、ループフィルタ(４)と、電圧制御発振器(５)と、分周器(６)とを具備するフェーズロックドループ回路を内蔵する。
【００３４】
前記位相周波数比較器は、基準信号(８)と前記分周器の出力信号である帰還信号(９)との位相差を比較して、位相比較出力信号としての第１出力信号(１１)と第２出力信号(１２)とを出力する。
【００３５】
前記ループアッテネータは、前記位相周波数比較器から出力される前記位相比較出力信号としての前記第１出力信号と前記第２出力信号に応答して、前記チャージポンプに供給されるチャージポンプ駆動出力信号を出力する。
【００３６】
前記チャージポンプは、前記ループアッテネータから出力される前記チャージポンプ駆動出力信号に応答して、前記ループフィルタに充電電流または放電電流を出力する。
【００３７】
前記ループフィルタは、前記チャージポンプから出力される前記充電電流または前記放電電流に応答して、前記電圧制御発振器に供給される制御電圧(Ｖc)を出力する。
【００３８】
前記電圧制御発振器は、前記ループフィルタから出力される前記制御電圧に応答して、前記分周器に供給される発振出力信号(１６)を出力する。
【００３９】
前記分周器は、前記電圧制御発振器から出力される前記発振出力信号を分周することによって、前記位相周波数比較器に供給される前記帰還信号を出力する。
【００４０】
前記基準信号(８)の位相よりも前記帰還信号(９)の位相が遅延している場合には、前記第１出力信号(１１)のパルス幅の長い第１パルス(ＵＰ)と前記第２出力信号(１２)のパルス幅の短い第２パルス(ＤＮ)のパルス幅の差は、前記基準信号(８)の前記位相に対する前記帰還信号(９)の前記位相の遅延に対応する。
【００４１】
前記ループアッテネータ(２)は、少なくともサンプリング回路(２１)とカウンタ(２２)とを含む。
【００４２】
前記サンプリング回路にはサンプリングパルス(ＳＰＬ＿ＣＬＫ)と前記位相周波数比較器から出力される前記第１出力信号と前記第２出力信号とが供給されることによって、前記サンプリング回路はサンプリング出力信号を出力する。
【００４３】
前記基準信号の前記位相よりも前記帰還信号の前記位相が遅延している場合には、前記サンプリング回路は前記位相周波数比較器から出力される前記第１出力信号の前記第１パルスの前記パルス幅の期間中に供給される前記サンプリングパルスを前記サンプリング出力信号として出力する。
【００４４】
前記カウンタは、前記サンプリング回路から前記サンプリング出力信号として出力される所定個数の前記サンプリングパルスのカウントアップを完了すると、カウントアップ完了出力信号を出力する。
【００４５】
前記チャージポンプは、前記ループアッテネータの前記カウンタから出力される前記カウントアップ完了出力信号に応答して、前記ループフィルタに前記充電電流または前記放電電流を出力することを特徴とするものである(図１、図２参照)。
【００４６】
前記実施の形態によれば、ＰＬＬ回路のループフィルタをオンチップ化する際に、トランジスタの素子サイズのバラツキによるＰＬＬ回路の特性バラツキを軽減して、また半導体集積回路の回路規模と消費電力の増大を軽減することができる。
【００４７】
好適な実施の形態では、前記カウンタが前記所定個数の前記サンプリングパルスの前記カウントアップを完了して前記カウントアップ完了出力信号を出力することに応答して前記カウンタがリセットされ、リセットされた前記カウンタは前記サンプリング回路から前記サンプリング出力信号として出力される前記サンプリングパルスのカウントアップを再度開始することを特徴とするものである(図１、図２参照)。
【００４８】
他の好適な実施の形態では、前記ループアッテネータは、ワンショットパルス生成器(２３)を更に含む。
【００４９】
前記ワンショットパルス生成器には前記サンプリングパルスと前記カウンタから出力される前記カウントアップ完了出力信号が供給されることによって、前記ワンショットパルス生成器は前記サンプリングパルスのパルス幅と略等しいパルス幅を有するワンショットパルス出力信号(ＯＳＰ＿ＵＰ)を前記チャージポンプ駆動出力信号として出力することを特徴とするものである(図１、図２参照)。
【００５０】
別の好適な実施の形態では、前記ワンショットパルス生成器は、第１フリップフロップ(ＦＦ１)と、第２フリップフロップ(ＦＦ２)と、インバータ(Ｉｎｖ１)と、排他的論理和回路(ＥＸ−ＯＲ)と、ＡＮＤ回路(ＡＮＤ)とによって構成される。
【００５１】
前記第１フリップフロップのデータ入力端子と前記第２フリップフロップのデータ入力端子には前記カウンタから出力される前記カウントアップ完了出力信号が供給されて、前記第１フリップフロップのクロック入力端子と前記インバータの入力端子に前記サンプリングパルスが供給される。
【００５２】
前記インバータの出力端子から出力される反転サンプリングパルスが前記第２フリップフロップのクロック入力端子に供給され、前記第１フリップフロップの出力データと前記第２フリップフロップの出力データＱ２とは前記排他的論理和回路の第１入力端子と第２入力端子とにそれぞれ供給される。
【００５３】
前記ＡＮＤ回路の第１入力端子と第２入力端子とに前記カウントアップ完了出力信号と前記排他的論理和回路の出力信号とがそれぞれ供給されて、前記ＡＮＤ回路の出力端子から前記ワンショットパルス出力信号が出力されることを特徴とするものである(図７、図８参照)。
【００５４】
更に他の好適な実施の形態では、スタンバイ状態において、所定のレベルのスタンバイ制御信号(１０)に応答して、前記位相周波数比較器と前記サンプリング回路と前記カウンタと前記ワンショットパルス生成器と前記チャージポンプと前記ループフィルタと前記分周器とは、低消費電力状態に制御されることを特徴とするものである(図１参照)。
【００５５】
より好適な実施の形態による半導体集積回路は、前記スタンバイ状態の終了後の前記所定のレベルと異なるレベルの前記スタンバイ制御信号に応答して、前記スタンバイ状態の終了後の所定の経過期間に前記カウンタに供給されるカウンタ制御信号(１７)を出力するコントローラ(７)を更に具備する。
【００５６】
前記スタンバイ状態の終了後の前記所定の経過期間に前記カウンタは、前記コントローラから出力される前記カウンタ制御信号に応答して、前記所定個数よりも少ない個数の前記サンプリングパルスのカウントアップを完了すると、前記カウントアップ完了出力信号を出力することを特徴とするものである(図１参照)。
【００５７】
他のより好適な実施の形態では、前記フェーズロックドループ回路は、前記分周器(６)に接続された変調器(１８)を更に含む。
【００５８】
前記変調器(１８)の出力に応答することよって前記分周器(６)は異なる値の分周数の間で変化することによって、前記分周器(６)の平均分周数が整数部と分数部との和であるフラクショナルＰＬＬの動作モードで前記フェーズロックドループ回路が動作することを特徴とするものである(図１０参照)。
【００５９】
更に他のより好適な実施の形態では、前記フラクショナルＰＬＬの前記動作モードで動作する前記フェーズロックドループ回路はオンチップ化されたシリアルＡＴＡインターフェースユニットで使用されるスプレッドスペトクラムクロック発生器(ＳＳＣＧ)を構成することを特徴とするものである(図１３、図１４参照)。
【００６０】
具体的な実施の形態では、前記シリアルＡＴＡインターフェースユニットを含む前記半導体集積回路は記憶ディスク装置(２９、３０)とホスト装置(３２)との間に接続可能とされている。
【００６１】
前記半導体集積回路は、前記記憶ディスク装置から読み出し信号を読み出して前記ホスト装置に読み出しデータを供給する一方、前記ホスト装置から書き込みデータを受けて前記記憶ディスク装置へ書き込み信号を供給することを特徴とするものである(図１３、図１４参照)。
【００６２】
〔２〕本発明の別の観点の代表的な実施の形態は、位相周波数比較器(１)と、ループアッテネータ(２)と、チャージポンプ(３)と、ループフィルタ(４)と、電圧制御発振器(５)と、分周器(６)とを具備するフェーズロックドループ回路を内蔵する半導体集積回路の動作方法である。
【００６３】
前記位相周波数比較器は、基準信号(８)と前記分周器の出力信号である帰還信号(９)との位相差を比較して、位相比較出力信号としての第１出力信号(１１)と第２出力信号(１２)とを出力する。
【００６４】
前記ループアッテネータは、前記位相周波数比較器から出力される前記位相比較出力信号としての前記第１出力信号と前記第２出力信号に応答して、前記チャージポンプに供給されるチャージポンプ駆動出力信号を出力する。
【００６５】
前記チャージポンプは、前記ループアッテネータから出力される前記チャージポンプ駆動出力信号に応答して、前記ループフィルタに充電電流または放電電流を出力する。
【００６６】
前記ループフィルタは、前記チャージポンプから出力される前記充電電流または前記放電電流に応答して、前記電圧制御発振器に供給される制御電圧(Ｖc)を出力する。
【００６７】
前記電圧制御発振器は、前記ループフィルタから出力される前記制御電圧に応答して、前記分周器に供給される発振出力信号(１６)を出力する。
【００６８】
前記分周器は、前記電圧制御発振器から出力される前記発振出力信号を分周することによって、前記位相周波数比較器に供給される前記帰還信号を出力する。
【００６９】
前記基準信号(８)の位相よりも前記帰還信号(９)の位相が遅延している場合には、前記第１出力信号(１１)のパルス幅の長い第１パルス(ＵＰ)と前記第２出力信号(１２)のパルス幅の短い第２パルス(ＤＮ)のパルス幅の差は、前記基準信号(８)の前記位相に対する前記帰還信号(９)の前記位相の遅延に対応する。
【００７０】
前記ループアッテネータ(２)は、少なくともサンプリング回路(２１)とカウンタ(２２)とを含む。
【００７１】
前記サンプリング回路にはサンプリングパルス(ＳＰＬ＿ＣＬＫ)と前記位相周波数比較器から出力される前記第１出力信号と前記第２出力信号とが供給されることによって、前記サンプリング回路はサンプリング出力信号を出力する。
【００７２】
前記基準信号の前記位相よりも前記帰還信号の前記位相が遅延している場合には、前記サンプリング回路は前記位相周波数比較器から出力される前記第１出力信号の前記第１パルスの前記パルス幅の期間中に供給される前記サンプリングパルスを前記サンプリング出力信号として出力する。
【００７３】
前記カウンタは、前記サンプリング回路から前記サンプリング出力信号として出力される所定個数の前記サンプリングパルスのカウントアップを完了すると、カウントアップ完了出力信号を出力する。
【００７４】
前記チャージポンプは、前記ループアッテネータの前記カウンタから出力される前記カウントアップ完了出力信号に応答して、前記ループフィルタに前記充電電流または前記放電電流を出力することを特徴とするものである(図１、図２参照)。
【００７５】
前記実施の形態によれば、ＰＬＬ回路のループフィルタをオンチップ化する際に、トランジスタの素子サイズのバラツキによるＰＬＬ回路の特性バラツキを軽減して、また半導体集積回路の回路規模と消費電力の増大を軽減することができる。
【００７６】
２．実施の形態の詳細
次に、実施の形態について更に詳述する。尚、発明を実施するための最良の形態を説明するための全図において、前記の図と同一の機能を有する部品には同一の符号を付して、その繰り返しの説明は省略する。
【００７７】
［実施の形態１］
《ＰＬＬ回路の構成》
図１は、本発明の１つの実施の形態による半導体集積回路にオンチップ集積化されたＰＬＬ回路の構成を説明するための図である。
【００７８】
図１に示した本発明の１つの実施の形態のオンチップ集積化ＰＬＬ回路は、位相周波数比較器(ＰＦＤ)１、ループアッテネータ(ＬＡ)２、チャージポンプ(ＣＰ)３、ループフィルタ(ＬＦ)４、電圧制御発振器(ＶＣＯ)５、分周器(Ｎ)６、コントローラ(ＣＮＴ)７によって構成されている。ループアッテネータ(ＬＡ)２は、サンプリング回路(Ｓａｍｐ)２１と、カウンタ(Ｃｕｎｔ)２２と、ワンショットパルス生成器(ＯＳＰ)２３とを、含んでいる。
【００７９】
位相周波数比較器(ＰＦＤ)１は、基準信号(ＦＲＥＦ)８と帰還信号(ＦＢ)９とを入力信号として、位相比較出力信号として第１出力信号(ＵＰ)１１と第２出力信号(ＤＮ)１２を出力する。基準信号(ＦＲＥＦ)８の位相よりも帰還信号(ＦＢ)９の位相が遅延している場合には、電圧制御発振器(ＶＣＯ)５の発振周波数を増加するために、第１出力信号(ＵＰ)１１のハイレベル期間と第２出力信号(ＤＮ)１２のハイレベル期間の差は、基準信号(ＦＲＥＦ)８の位相に対する帰還信号(ＦＢ)９の位相の遅延に対応するものとなる。第１出力信号(ＵＰ)１１のハイレベル期間が第２出力信号(ＤＮ)１２のハイレベル期間よりも長いので、電圧制御発振器(ＶＣＯ)５の発振周波数が増加して、基準信号(ＦＲＥＦ)８の位相に対する帰還信号(ＦＢ)９の位相の遅延が減少して、基準信号(ＦＲＥＦ)８の位相と帰還信号(ＦＢ)９の位相とが一致するＰＬＬのロック状態となる。このＰＬＬのロック状態では、第１出力信号(ＵＰ)１１と第２出力信号(ＤＮ)１２は狭い同一幅のハイレベル期間となる。
【００８０】
《ループアッテネータ》
図１に示した本発明の１つの実施の形態による半導体集積回路では、ＰＬＬ回路のループフィルタ(ＬＦ)４のオンチップ化実現のためにサンプリング回路(Ｓａｍｐ)２１とカウンタ(Ｃｕｎｔ)２２とワンショットパルス生成器(ＯＳＰ)２３とを含んだループアッテネータ(ＬＡ)２が、位相周波数比較器(ＰＦＤ)１の出力とチャージポンプ(ＣＰ)３の入力との間に配置されている。
【００８１】
サンプリング回路(Ｓａｍｐ)２１は、サンプリングパルスＳＰＬ＿ＣＬＫに応答して、位相周波数比較器(ＰＦＤ)１の第１出力信号(ＵＰ)１１と第２出力信号(ＤＮ)１２とのうち長い方のハイレベル期間中に含まれるサンプリングパルスＳＰＬ＿ＣＬＫのパルス信号を出力する。従って、基準信号(ＦＲＥＦ)８の位相よりも帰還信号(ＦＢ)９の位相が遅延している場合には、サンプリング回路(Ｓａｍｐ)２１は長い方の第１出力信号(ＵＰ)１１のハイレベル期間にサンプリングパルスＳＰＬ＿ＣＬＫのパルス信号を出力する。従って、サンプリング回路(Ｓａｍｐ)２１は、基準信号(ＦＲＥＦ)８の位相に対する帰還信号(ＦＢ)９の位相の遅延量を、サンプリングパルスＳＰＬ＿ＣＬＫのパルス信号の出力個数に変換するものである。
【００８２】
反対に、基準信号(ＦＲＥＦ)８の位相よりも帰還信号(ＦＢ)９の位相が進んでいる場合には、サンプリング回路(Ｓａｍｐ)２１は長い方の第２出力信号(ＤＮ)１２のハイレベル期間にサンプリングパルスＳＰＬ＿ＣＬＫのパルス信号を出力する。従って、サンプリング回路(Ｓａｍｐ)２１は、基準信号(ＦＲＥＦ)８の位相に対する帰還信号(ＦＢ)９の位相の進相量を、サンプリングパルスＳＰＬ＿ＣＬＫのパルス信号の出力個数に変換するものである。
【００８３】
カウンタ(Ｃｕｎｔ)２２は、サンプリング回路(Ｓａｍｐ)２１から出力されるサンプリングパルスＳＰＬ＿ＣＬＫのパルス信号をカウントアップする。カウンタ(Ｃｕｎｔ)２２のカウントアップによって所定の個数のサンプリングパルスＳＰＬ＿ＣＬＫのパルス信号のカウントアップが完了すると、カウンタ(Ｃｕｎｔ)２２はカウントアップ完了出力信号を生成する。またカウンタ(Ｃｕｎｔ)２２は所定の個数のサンプリングパルスＳＰＬ＿ＣＬＫのパルス信号のカウントアップが完了してカウントアップ完了出力信号を生成すると、ハイレベルのリセット信号ＲＥＳＥＴによってリセットされる。従って、リセットされたカウンタ(Ｃｕｎｔ)２２は、サンプリング回路(Ｓａｍｐ)２１から出力されるサンプリングパルスＳＰＬ＿ＣＬＫのパルス信号のカウントアップを再度開始する。
【００８４】
ワンショットパルス生成器(ＯＳＰ)２３は、カウンタ(Ｃｕｎｔ)２２から生成されるカウントアップ完了出力信号に応答して、サンプリングパルスＳＰＬ＿ＣＬＫのパルス幅と略等しいパルス幅を持つワンショットパルス出力信号を生成する。
【００８５】
《チャージポンプ》
ワンショットパルス生成器(ＯＳＰ)２３から生成されるワンショットパルス出力信号に応答して、チャージポンプ(ＣＰ)３はループフィルタ(ＬＦ)４に充放電電流を供給する。例えば、基準信号(ＦＲＥＦ)８の位相より帰還信号(ＦＢ)９の位相が遅延している場合には、チャージポンプ(ＣＰ)３はループフィルタ(ＬＦ)４に充電電流を供給するので、ループフィルタ(ＬＦ)４の制御電圧Ｖcが増加して、電圧制御発振器(ＶＣＯ)５の発振周波数が増加して、基準信号(ＦＲＥＦ)８の位相に対する帰還信号(ＦＢ)９の位相の遅延が減少して、基準信号(ＦＲＥＦ)８の位相と帰還信号(ＦＢ)９の位相とが一致するＰＬＬのロック状態となる。反対に、基準信号(ＦＲＥＦ)８の位相よりも帰還信号(ＦＢ)９の位相が進んでいる場合には、チャージポンプ(ＣＰ)３はループフィルタ(ＬＦ)４に放電電流を供給するので、ループフィルタ(ＬＦ)４の制御電圧Ｖcが減少して、電圧制御発振器(ＶＣＯ)５の発振周波数が減少して、基準信号(ＦＲＥＦ)８の位相に対する帰還信号(ＦＢ)９の位相の進相量が減少して基準信号(ＦＲＥＦ)８の位相と帰還信号(ＦＢ)９の位相とが一致するＰＬＬのロック状態となる。
【００８６】
《ループフィルタ》
図１に示した本発明の１つの実施の形態による半導体集積回路では、ループフィルタ(ＬＦ)４として３次のラグリードフィルタが使用されている。
【００８７】
このループフィルタ(ＬＦ)４では、第１の抵抗(Ｒ1)４１と第１の容量(Ｃ1)４２とが直列に接続され、第１の容量(Ｃ1)４２の他端は接地電位に接続されている。第２の容量(Ｃ2)４３は、第１の抵抗(Ｒ1)４１と第１の容量(Ｃ1)４２との直列接続と並列に接続され、第２の容量(Ｃ2)４３の他端は接地電位に接続されている。
【００８８】
第２の抵抗(Ｒ2)４４の一端は第１の抵抗(Ｒ1)４１と第２の容量(Ｃ2)４３との接続ノードに接続され、他端は第３の容量(Ｃ3)４５に接続され、第３の容量(Ｃ3)４５の他端は接地電位に接続されている。
【００８９】
第２の抵抗(Ｒ2)４４と第３の容量(Ｃ3)４５とが接続された出力ノード１５(Ｖc)には、電圧制御発振器(ＶＣＯ)５へ供給される制御電圧Ｖcが生成される。
【００９０】
チャージポンプ(ＣＰ)３の充放電出力信号は、第１の抵抗(Ｒ1)４１と第２の容量(Ｃ2)４３と第２の抵抗(Ｒ2)４４とが接続された入力ノード１３に供給される。
【００９１】
ループフィルタ(ＬＦ)４の第１の容量(Ｃ1)４２はチャージポンプ(ＣＰ)３からの充放電電流を充放電電圧に変換して、第１の抵抗(Ｒ1)４１はクロスオーバー周波数での位相シフトが１８０°以下として位相余裕を改善するために挿入されたものである。第２の容量(Ｃ2)４３は、チャージポンプ(ＣＰ)３の充電電流と放電電流とのミスマッチ、チャージポンプ(ＣＰ)３の充放電スイッチからのクロックフィードスルーによるリップル成分を低減する。第２の抵抗(Ｒ2)４４と第３の容量(Ｃ3)４５とからなるローパスフィルタは、ループフィルタ(ＬＦ)４の出力ノード１５に生成される制御電圧Ｖcのリップル成分を更に低減する。
【００９２】
《分周器による電圧制御発振器の出力フィードバック》
ループフィルタ(ＬＦ)４の出力ノード１５に生成される制御電圧Ｖcが供給される電圧制御発振器(ＶＣＯ)５は、制御電圧Ｖcによって制御された周波数を持つ出力信号１６を生成する。出力信号１６はＰＬＬ回路の出力信号となると同時に、分周器(Ｎ)６に供給される。事前に設定された分周比Ｎに従って分周器(Ｎ)６は、電圧制御発振器(ＶＣＯ)５の出力信号１６を分周する分周動作を実行する。分周器(Ｎ)からの分周出力信号は帰還信号(ＦＢ)９として位相周波数比較器(ＰＦＤ)１の他方の入力端子に入力され、位相周波数比較器(ＰＦＤ)１の一方の入力端子に入力される基準信号(ＦＲＥＦ)８の位相と比較される。
【００９３】
分周器(Ｎ)６の出力からの帰還信号(ＦＢ)９の位相が基準信号(ＦＲＥＦ)８の位相よりも遅延していると、位相周波数比較器(ＰＦＤ)１は帰還信号(ＦＢ)９の位相を進めるためのアップ信号としての第１出力信号(ＵＰ)１１を生成する。アップ信号としての第１出力信号(ＵＰ)１１に応答してチャージポンプ(ＣＰ)３はループフィルタ(ＬＦ)４の充電動作を実行するので、ループフィルタ(ＬＦ)４の制御電圧Ｖcが上昇する。その結果、制御電圧Ｖcの上昇に応答して電圧制御発振器(ＶＣＯ)５の発振周波数が増加して、分周器(Ｎ)６の出力からの帰還信号(ＦＢ)９の位相が進んで基準信号(ＦＲＥＦ)８の位相と一致するようになる。
【００９４】
反対に、分周器(Ｎ)６の出力からの帰還信号(ＦＢ)９の位相が基準信号(ＦＲＥＦ)８の位相よりも進相していると、位相周波数比較器(ＰＦＤ)１は帰還信号(ＦＢ)９の位相を遅延させるためのダウン信号としての第２出力信号(ＤＮ)１２を生成する。ダウン信号としての第２出力信号(ＤＮ)１２に応答して、チャージポンプ(ＣＰ)３はループフィルタ(ＬＦ)４の放電動作を実行するので、ループフィルタ(ＬＦ)４の制御電圧Ｖcが低下する。その結果、制御電圧Ｖcの低下に応答して電圧制御発振器(ＶＣＯ)５の発振周波数が減少して、分周器(Ｎ)６の出力からの帰還信号(ＦＢ)９の位相が遅延して基準信号(ＦＲＥＦ)８の位相と一致するようになる。
【００９５】
《定常ロック動作》
図２は、図１に示した本発明の１つの実施の形態によるＰＬＬ回路が定常ロック動作を実行する期間でのＰＬＬ回路の各部の波形を示す図である。
【００９６】
図２の上部には、サンプリングパルスＳＰＬ＿ＣＬＫの波形が示され、基準信号(ＦＲＥＦ)８の位相よりも帰還信号(ＦＢ)９の位相が遅延している場合の位相周波数比較器(ＰＦＤ)１から生成されるアップ信号の第１出力信号ＵＰとダウン信号の第２出力信号ＤＮとが示されている。この場合には、第１出力信号ＵＰのハイレベル期間は、第２出力信号ＤＮ１２のハイレベル期間よりも長くなる。
【００９７】
図２には、サンプリング回路(Ｓａｍｐ)２１から生成されるアップ信号の第１サンプリング出力信号Ｓａｍｐ＿ＵＰとダウン信号の第２サンプリング出力信号Ｓａｍｐ＿ＤＮが示されている。この場合には、ハイレベル期間が長い方の第１出力信号ＵＰのハイレベル期間には、第１サンプリング出力信号Ｓａｍｐ＿ＵＰとしてサンプリングパルスＳＰＬ＿ＣＬＫのパルス信号がサンプリング回路(Ｓａｍｐ)２１から生成される。一方、この場合には、ハイレベル期間が短い方の第２出力信号ＤＮのハイレベル期間に、第２サンプリング出力信号Ｓａｍｐ＿ＤＮとしてサンプリングパルスＳＰＬ＿ＣＬＫのパルス信号がサンプリング回路(Ｓａｍｐ)２１から生成されずに、第２サンプリング出力信号Ｓａｍｐ＿ＤＮはローレベル“０”に維持される。
【００９８】
図２には、カウンタ(Ｃｕｎｔ)２２から生成されるアップ信号としての第１カウントアップ完了出力信号Ｃｕｎｔ＿ＵＰとダウン信号の第２カウントアップ完了出力信号Ｃｕｎｔ＿ＤＮが示されている。この場合には、カウンタ(Ｃｕｎｔ)２２によるカウントアップが完了するためのサンプリングパルスＳＰＬ＿ＣＬＫのパルス信号の所定の個数は４個に設定した例が、図２に示されている。従って、サンプリング回路(Ｓａｍｐ)２１から第１サンプリング出力信号Ｓａｍｐ＿ＵＰとして生成されるサンプリングパルスＳＰＬ＿ＣＬＫの４個のパルス信号に応答して、１個の第１カウントアップ完了出力信号Ｃｕｎｔ＿ＵＰがカウンタ(Ｃｕｎｔ)２２から生成される。一方、この場合には、サンプリング回路(Ｓａｍｐ)２１から生成される第２サンプリング出力信号Ｓａｍｐ＿ＤＮはローレベル“０”に維持されているので、カウンタ(Ｃｕｎｔ)２２から生成される第２カウントアップ完了出力信号Ｃｕｎｔ＿ＤＮはローレベル“０”に維持される。
【００９９】
図２には、ワンショットパルス生成器(ＯＳＰ)２３から生成されるアップ信号の第１ワンショットパルス出力信号ＯＳＰ＿ＵＰとダウン信号の第２ワンショットパルス出力信号ＯＳＰ＿ＤＮが示されている。この場合には、カウンタ(Ｃｕｎｔ)２２から生成される第１カウントアップ完了出力信号Ｃｕｎｔ＿ＵＰに応答してワンショットパルス生成器(ＯＳＰ)２３からサンプリングパルスＳＰＬ＿ＣＬＫのパルス幅と略等しいパルス幅を持った第１ワンショットパルス出力信号ＯＳＰ＿ＵＰが生成される。一方、この場合には、カウンタ(Ｃｕｎｔ)２２から生成される第２カウントアップ完了出力信号Ｃｕｎｔ＿ＤＮはローレベル“０”に維持されているので、ワンショットパルス生成器(ＯＳＰ)２３から生成される第２ワンショットパルス出力信号ＯＳＰ＿ＤＮはローレベル“０”に維持される。
【０１００】
従って、図１に示した本発明の１つの実施の形態によるＰＬＬ回路では、チャージポンプ(ＣＰ)３はワンショットパルス生成器(ＯＳＰ)２３から生成されるアップ信号の第１ワンショットパルス出力信号ＯＳＰ＿ＵＰのハイレベル“１”の期間に所定電流値に設定された充電電流をループフィルタ(ＬＦ)４の入力ノード１３に供給するものである。それに対して、ワンショットパルス生成器(ＯＳＰ)２３から生成されるダウン信号の第２ワンショットパルス出力信号ＯＳＰ＿ＤＮはローレベル“０”に維持されているので、チャージポンプ(ＣＰ)３は所定電流値に設定された放電電流をループフィルタ(ＬＦ)４の入力ノード１３に供給することはない。その結果、ループフィルタ(ＬＦ)４の制御電圧Ｖcが上昇するので、電圧制御発振器(ＶＣＯ)５の発振周波数が増加して、分周器(Ｎ)６の出力からの帰還信号(ＦＢ)９の位相が進んで基準信号(ＦＲＥＦ)８の位相と一致するようになる。
【０１０１】
このように、図１に示した本発明の１つの実施の形態によるＰＬＬ回路が定常ロック動作を実行する期間では、チャージポンプ(ＣＰ)３は所定電流値に設定された充電電流もしくは放電電流をループフィルタ(ＬＦ)４の入力ノード１３に供給する供給期間は、位相周波数比較器(ＰＦＤ)１の第１出力信号(ＵＰ)１１もしくは第２出力信号(ＤＮ)１２のハイレベル期間よりも減少される。この期間減少率は、カウンタ(Ｃｕｎｔ)２２によるカウントアップが完了するためのサンプリングパルスＳＰＬ＿ＣＬＫのパルス信号の所定の個数により任意に設定されることが可能となる。また、この期間減少率によって、ループフィルタ(ＬＦ)４の実効的な時定数は、ループフィルタ(ＬＦ)４に含まれた実際の抵抗素子の抵抗値と実際の容量素子の容量値とで決定される時定数よりも大きなものとなる。
【０１０２】
従って、図１に示した本発明の１つの実施の形態によるＰＬＬ回路によれば、ループフィルタ(ＬＦ)４のオンチップ化が可能となるものである。また、ループフィルタ(ＬＦ)４の実効的な時定数の増倍率は、上述した期間減少率によって任意に設定されることが可能となる。また期間減少率は、ループアッテネータ(ＬＡ)２中でデジタル動作を実行するサンプリング回路(Ｓａｍｐ)２１とカウンタ(Ｃｕｎｔ)２２とワンショットパルス生成器(ＯＳＰ)２３の動作で決定されるものである。その結果、図１に示した本発明の１つの実施の形態によるＰＬＬ回路によれば、トランジスタの素子サイズのバラツキによるＰＬＬ回路の特性バラツキを軽減して、また半導体集積回路の回路規模と消費電力の増大を軽減することが可能となる。
【０１０３】
《ロック動作が停止された低消費電力のスタンバイ状態》
ＣＤやＢＤ等の光ディスクの書き込み動作(記録動作)と読み出し動作(再生動作)とが実行されないスタンバイ状態では、図１に示した本発明の１つの実施の形態によるＰＬＬ回路はロック動作の実行の必要がなく、低消費電力化のためＰＬＬ回路はロック動作を停止した状態とされる。
【０１０４】
ＰＬＬ回路をロック動作停止状態とするために、ハイレベルのスタンバイ制御信号(ＳＴ)１０が位相周波数比較器(ＰＦＤ)１と、ループアッテネータ(ＬＡ)２のサンプリング回路(Ｓａｍｐ)２１とカウンタ(Ｃｕｎｔ)２２とワンショットパルス生成器(ＯＳＰ)２３と、チャージポンプ(ＣＰ)３と、電圧制御発振器(ＶＣＯ)５と、分周器(Ｎ)６と、コントローラ(ＣＮＴ)７とに供給される。それによって、図１のＰＬＬ回路は全体としてロック動作を停止するので、図１のＰＬＬ回路の全体の消費電力が削減されて、電池寿命の延長が可能となる。
【０１０５】
本発明の好適な実施の形態によれば、スタンバイ状態では、ハイレベルのスタンバイ制御信号(ＳＴ)１０に応答して位相周波数比較器(ＰＦＤ)１、ループアッテネータ(ＬＡ)２、チャージポンプ(ＣＰ)３、分周器(Ｎ)６は遮断状態に制御され、消費電力が削減される。それに対して、電圧制御発振器(ＶＣＯ)５は通常よりも低レベルの動作電流に制御され、電圧制御発振器(ＶＣＯ)５はスタンバイ状態で低消費電力状態の自走発振を持続している。その結果、スタンバイ状態から高速ロック応答動作へ状態遷移した場合の図１のＰＬＬ回路の応答性を向上することが可能となる。
【０１０６】
《高速ロック応答動作》
ＣＤやＢＤ等の光ディスクの書き込み動作(記録動作)と読み出し動作(再生動作)とが実行されないスタンバイ状態からＣＤやＢＤ等の光ディスクの書き込み動作(記録動作)もしくは読み出し動作(再生動作)に移行するためには、図１に示した本発明の１つの実施の形態によるＰＬＬ回路はスタンバイ状態からロック動作を高速で開始するための高速ロック応答動作が必要となる。
【０１０７】
従って、図１に示した本発明の１つの実施の形態によるＰＬＬ回路では、この高速ロック応答動作の間にスタンバイ制御信号(ＳＴ)１０がハイレベルからローレベルに変化されることによって、位相周波数比較器１、ループアッテネータ(ＬＡ)２、チャージポンプ(ＣＰ)３、電圧制御発振器５、分周器６、コントローラ７がその回路動作を実行する状態となる。特に、図１に示した本発明の１つの実施の形態によるＰＬＬ回路では、この高速ロック応答動作の間と電源投入直後の所定期間とにコントローラ７はカウンタ制御信号１７をカウンタ(Ｃｕｎｔ)２２に供給する。従って、カウンタ(Ｃｕｎｔ)２２は、カウンタ制御信号１７に応答して、上述の定常ロック動作の場合の所定の個数よりも少ない個数のサンプリングパルスＳＰＬ＿ＣＬＫのパルス信号をカウントすることでカウントアップ動作を完了するものとなる。その結果、高速ロック応答動作の間と電源投入直後の所定期間では、ワンショットパルス生成器(ＯＳＰ)２３から生成されるアップ信号の第１ワンショットパルス出力信号ＯＳＰ＿ＵＰの個数が定常ロック動作の場合よりも増大する。従って、ループフィルタ(ＬＦ)４の出力ノード１５(Ｖc)の制御電圧が急激に上昇するので、電圧制御発振器(ＶＣＯ)５が高速で制御され、ＰＬＬ回路の高速ロックが実行されることができる。
【０１０８】
その後に、カウンタ(Ｃｕｎｔ)２２へのコントローラ７からのカウンタ制御信号１７の供給が終了されて、カウンタ(Ｃｕｎｔ)２２がサンプリングパルスＳＰＬ＿ＣＬＫのパルス信号の所定の個数をカウントするとカウントアップ動作を完了するようになる。
【０１０９】
《サンプリング回路の構成》
図３は、図１に示した本発明の１つの実施の形態によるＰＬＬ回路のループアッテネータ(ＬＡ)２のサンプリング回路(Ｓａｍｐ)２１の構成を示す図である。
【０１１０】
図３に示すように、サンプリング回路(Ｓａｍｐ)２１は、位相周波数比較器(ＰＦＤ)１から生成される第１出力信号ＵＰが供給されることによってカウンタ(Ｃｕｎｔ)２２に供給される第１サンプリング出力信号Ｓａｍｐ＿ＵＰを生成する第１サンプリング回路２１＿ＵＰと、位相周波数比較器(ＰＦＤ)１から生成される第２出力信号ＤＮが供給されることによってカウンタ(Ｃｕｎｔ)２２に供給される第２サンプリング出力信号Ｓａｍｐ＿ＤＮを生成する第２サンプリング回路２１＿ＤＮとによって構成される。
【０１１１】
第１サンプリング回路２１＿ＵＰと第２サンプリング回路２１＿ＤＮの各回路は、第１フリップフロップＦＦ１と、第２フリップフロップＦＦ２と、第３フリップフロップＦＦ３と、第１インバータＩｎｖ１と、第２インバータＩｎｖ２と、第３インバータＩｎｖ３と、第１ＡＮＤ回路ＡＮＤ１と、第２ＡＮＤ回路ＡＮＤ２と、遅延回路ＤＬＹとによって構成されている。
【０１１２】
まず、第１サンプリング回路２１＿ＵＰでは、第１フリップフロップＦＦ１のデータ入力端子Ｄ１と第２フリップフロップＦＦ２のデータ入力端子Ｄ２とには位相周波数比較器(ＰＦＤ)１から生成される第１出力信号ＵＰが供給され、第１フリップフロップＦＦ１のクロック入力端子ＣＬＫ１と第１インバータＩｎｖ１の入力端子とにサンプリングパルスＳＰＬ＿ＣＬＫが供給され、第２ＡＮＤ回路ＡＮＤ２の出力端子からはカウンタ(Ｃｕｎｔ)２２に供給される第１サンプリング出力信号Ｓａｍｐ＿ＵＰが生成される。
【０１１３】
次に、第２サンプリング回路２１＿ＤＮでは、第１フリップフロップＦＦ１のデータ入力端子Ｄ１と第２フリップフロップＦＦ２のデータ入力端子Ｄ２とには位相周波数比較器(ＰＦＤ)１から生成される第２出力信号ＤＮが供給され、第１フリップフロップＦＦ１のクロック入力端子ＣＬＫ１と第１インバータＩｎｖ１の入力端子とにサンプリングパルスＳＰＬ＿ＣＬＫが供給され、第２ＡＮＤ回路ＡＮＤ２の出力端子からはカウンタ(Ｃｕｎｔ)２２に供給される第２サンプリング出力信号Ｓａｍｐ＿ＤＮが生成される。
【０１１４】
第１サンプリング回路２１＿ＵＰと第２サンプリング回路２１＿ＤＮの各回路では、第１インバータＩｎｖ１の出力端子から生成される反転サンプリングパルス／ＳＰＬ＿ＣＬＫが第２フリップフロップＦＦ２のクロック入力端子ＣＬＫ２と第２インバータＩｎｖ２の入力端子に供給され、第１フリップフロップＦＦ１の出力データＱ１と第２フリップフロップＦＦ２の出力データＱ２とは第１ＡＮＤ回路ＡＮＤ１の第１入力端子と第２入力端子とにそれぞれ供給される。第１ＡＮＤ回路ＡＮＤ１の出力信号は第３フリップフロップＦＦ３のデータ入力端子Ｄ３に供給され、第２インバータＩｎｖ２の出力信号は遅延回路ＤＬＹを介して第３フリップフロップＦＦ３のクロック入力端子ＣＬＫ３と第３インバータＩｎｖ３の入力端子に供給される。第３フリップフロップＦＦ３の出力データＱ３と第３インバータＩｎｖ３の出力信号とは、第２ＡＮＤ回路ＡＮＤ２の第１入力端子と第２入力端子とにそれぞれ供給される。
【０１１５】
《サンプリング回路の動作》
図４は、図３に示す本発明の１つの実施の形態によるサンプリング回路(Ｓａｍｐ)２１の動作を説明するための図である。
【０１１６】
尚、図４は、位相周波数比較器(ＰＦＤ)１から生成される第１出力信号ＵＰと第２出力信号ＤＮに関して、第１出力信号ＵＰのハイレベル期間が第２出力信号ＤＮのハイレベル期間より長い場合の第１サンプリング回路２１＿ＵＰの動作を示すものである。
【０１１７】
まず、第１サンプリング回路２１＿ＵＰの第１フリップフロップＦＦ１は、サンプリングパルスＳＰＬ＿ＣＬＫの立ち上がりエッジのタイミングで位相周波数比較器(ＰＦＤ)１の第１出力信号ＵＰの振幅レベルをサンプリングしてホールドすることで、位相周波数比較器(ＰＦＤ)１の第１出力信号ＵＰのハイレベル期間に対応した出力データＱ１を生成する。次に第１サンプリング回路２１＿ＵＰの第２フリップフロップＦＦ２は、反転サンプリングパルス／ＳＰＬ＿ＣＬＫの立ち上がりエッジのタイミングで位相周波数比較器(ＰＦＤ)１の第１出力信号ＵＰの振幅レベルをサンプリングしてホールドすることで、位相周波数比較器(ＰＦＤ)１の第１出力信号ＵＰのハイレベル期間に対応した出力データＱ２を生成する。
【０１１８】
第１サンプリング回路２１＿ＵＰの第１フリップフロップＦＦ１の出力データＱ１と第２フリップフロップＦＦ２の出力データＱ２とは第１ＡＮＤ回路ＡＮＤ１によりＡＮＤ処理されることによって、第１ＡＮＤ回路ＡＮＤ１の出力信号が生成され第３フリップフロップＦＦ３のデータ入力端子Ｄ３に供給される。第１サンプリング回路２１＿ＵＰの第３フリップフロップＦＦ３は、第２インバータＩｎｖ２と遅延回路ＤＬＹを介して供給される遅延反転サンプリングパルス／ＳＰＬ＿ＣＬＫの立ち上がりエッジのタイミングで第１ＡＮＤ回路ＡＮＤ１の出力信号の振幅レベルをサンプリングしてホールドすることによって出力データＱ３を生成する。
【０１１９】
第３フリップフロップＦＦ３の出力データＱ３のハイレベル期間において、第１インバータＩｎｖ１と第２インバータＩｎｖ２と遅延回路ＤＬＹと第３インバータＩｎｖ３を介して供給されるサンプリングパルスＳＰＬ＿ＣＬＫを第２ＡＮＤ回路ＡＮＤ２は第１サンプリング出力信号Ｓａｍｐ＿ＵＰとして出力する。
【０１２０】
このようにして、サンプリング回路(Ｓａｍｐ)２１は、サンプリングパルスＳＰＬ＿ＣＬＫに応答して、位相周波数比較器(ＰＦＤ)１の第１出力信号(ＵＰ)１１と第２出力信号(ＤＮ)１２のうち長い方のハイレベル期間中に含まれるサンプリングパルスＳＰＬ＿ＣＬＫのパルス信号を出力する。従って、基準信号(ＦＲＥＦ)８の位相よりも帰還信号(ＦＢ)９の位相が遅延している場合には、サンプリング回路(Ｓａｍｐ)２１は長い方の第１出力信号(ＵＰ)１１のハイレベル期間にサンプリングパルスＳＰＬ＿ＣＬＫのパルス信号を出力するものである。
【０１２１】
《カウンタの構成》
図５は、図１に示した本発明の１つの実施の形態によるＰＬＬ回路のループアッテネータ(ＬＡ)２のカウンタ(Ｃｕｎｔ)２２の構成を示す図である。
【０１２２】
図５に示すように、カウンタ(Ｃｕｎｔ)２２は、サンプリング回路(Ｓａｍｐ)２１から生成される第１サンプリング出力信号Ｓａｍｐ＿ＵＰが供給されることによってワンショットパルス生成器(ＯＳＰ)２３に供給される第１カウントアップ完了出力信号Ｃｕｎｔ＿ＵＰを生成する第１カウンタ回路２２＿ＵＰと、サンプリング回路(Ｓａｍｐ)２１から生成される第２サンプリング出力信号Ｓａｍｐ＿ＤＮが供給されることによってワンショットパルス生成器(ＯＳＰ)２３に供給される第２カウントアップ完了出力信号Ｃｕｎｔ＿ＤＮを生成する第２カウンタ回路２２＿ＤＮとによって構成される。
【０１２３】
第１カウンタ回路２２＿ＵＰと第２カウンタ回路２２＿ＤＮの各回路は、第１フリップフロップＦＦ０と、第２フリップフロップＦＦ１と、第３フリップフロップＦＦ２と、第４フリップフロップＦＦ３と、第５フリップフロップＦＦ４と、第１インバータＩｎｖ０と、第２インバータＩｎｖ１と、第３インバータＩｎｖ２と、第４インバータＩｎｖ３と、第５インバータＩｎｖ４と、第１ＡＮＤ回路ＡＮＤ１と、第２ＡＮＤ回路ＡＮＤ２と、第３ＡＮＤ回路ＡＮＤ３と、第１ＯＲ回路ＯＲ１とによって構成されている。
【０１２４】
まず、第１カウンタ回路２２＿ＵＰでは、第１フリップフロップＦＦ０の反転クロック入力端子にサンプリング回路(Ｓａｍｐ)２１から生成される第１サンプリング出力信号Ｓａｍｐ＿ＵＰが供給され、第１ＯＲ回路ＯＲ１の出力端子からはワンショットパルス生成器(ＯＳＰ)２３に供給される第１カウントアップ完了出力信号Ｃｕｎｔ＿ＵＰが生成される。
【０１２５】
次に、第２カウンタ回路２２＿ＤＮでは、第１フリップフロップＦＦ０の反転クロック入力端子にサンプリング回路(Ｓａｍｐ)２１から生成される第２サンプリング出力信号Ｓａｍｐ＿ＤＮが供給され、第１ＯＲ回路ＯＲ１の出力端子からはワンショットパルス生成器(ＯＳＰ)２３に供給される第２カウントアップ完了出力信号Ｃｕｎｔ＿ＤＮが生成される。
【０１２６】
第１カウンタ回路２２＿ＵＰと第２カウンタ回路２２＿ＤＮの各回路では、第１フリップフロップＦＦ０から第５フリップフロップＦＦ４までの５個のフリップフロップのリセット端子にはリセット信号ＲＥＳＥＴが共通に供給可能とされて、第１フリップフロップＦＦ０から第５フリップフロップＦＦ４の各フリップフロップのデータ出力端子Ｑはインバータを介してデータ入力端子Ｄに接続されている。
【０１２７】
すなわち、第１フリップフロップＦＦ０のデータ出力端子Ｑ０は第１インバータＩｎｖ０を介してデータ入力端子Ｄ０に接続され、以下同様とされ、第５フリップフロップＦＦ４のデータ出力端子Ｑ４は第５インバータＩｎｖ４を介してデータ入力端子Ｄ４に接続される。更に第１フリップフロップＦＦ０のデータ出力端子Ｑ０は第２フリップフロップＦＦ１の反転クロック入力端子に接続されて、以下同様に、第４フリップフロップＦＦ３のデータ出力端子Ｑ３は第５フリップフロップＦＦ４の反転クロック入力端子に接続される。また更に、第１ＡＮＤ回路ＡＮＤ１の第１入力端子に４進カウンタオーバーフロー選択信号ＣＯＵＮＴ４が供給され、第２ＡＮＤ回路ＡＮＤ２の第１入力端子に８進カウンタオーバーフロー選択信号ＣＯＵＮＴ８が供給され、第３ＡＮＤ回路ＡＮＤ３の第１入力端子には１６進カウンタオーバーフロー選択信号ＣＯＵＮＴ１６が供給される。第１ＡＮＤ回路ＡＮＤ１の第２入力端子に第３フリップフロップＦＦ２のデータ出力端子Ｑ２が接続され、第２ＡＮＤ回路ＡＮＤ２の第２入力端子に第４フリップフロップＦＦ３のデータ出力端子Ｑ３が接続され、第３ＡＮＤ回路ＡＮＤ３の第２入力端子に第５フリップフロップＦＦ４のデータ出力端子Ｑ４が接続される。
【０１２８】
最初に第１カウンタ回路２２＿ＵＰと第２カウンタ回路２２＿ＤＮの各回路では、第１フリップフロップＦＦ０から第５フリップフロップＦＦ４までの５個のフリップフロップのリセット端子にハイレベルのリセット信号ＲＥＳＥＴが共通に供給されることによって、第１フリップフロップＦＦ０から第５フリップフロップＦＦ４の各フリップフロップのデータ出力端子Ｑはハイレベルにリセットされる。その結果、第１インバータＩｎｖ０から第５インバータＩｎｖ４の動作により、第１フリップフロップＦＦ０から第５フリップフロップＦＦ４の各フリップフロップのデータ入力端子Ｄはローレベルに維持されている。
【０１２９】
第１カウンタ回路２２＿ＵＰと第２カウンタ回路２２＿ＤＮの各回路の第１フリップフロップＦＦ０から第５フリップフロップＦＦ４の各フリップフロップの反転クロック入力端子に供給される入力信号の立ち下がりエッジのタイミングで、各データ入力端子Ｄの振幅レベルをサンプリングしてホールドすることにより各出力データＱを生成する。
【０１３０】
《カウンタの動作》
図６は、図５に示す本発明の１つの実施の形態によるカウンタ(Ｃｕｎｔ)２２の動作を説明するための図である。
【０１３１】
尚、図６は、位相周波数比較器(ＰＦＤ)１から生成される第１出力信号ＵＰと第２出力信号ＤＮに関して、第１出力信号ＵＰのハイレベル期間が第２出力信号ＤＮのハイレベル期間より長い場合の第１カウンタ回路２２＿ＵＰの動作を示すものである。
【０１３２】
まず、第１カウンタ回路２２＿ＵＰの第１フリップフロップＦＦ０から第５フリップフロップＦＦ４までの５個のフリップフロップは、ハイレベルのリセット信号ＲＥＳＥＴによって、データ出力端子Ｑ０からデータ出力端子Ｑ４はハイレベルにリセットされている。
【０１３３】
第１フリップフロップＦＦ０の反転クロック入力端子にサンプリング回路(Ｓａｍｐ)２１から供給される第１サンプリング出力信号Ｓａｍｐ＿ＵＰのハイレベル“１”からローレベル“０”への第１回目の変化のタイミングで、ローレベルのデータ入力端子Ｄ０に応答してデータ出力端子Ｑ０が、ハイレベル“１”からローレベル“０”へ変化する。
【０１３４】
次に第２フリップフロップＦＦ１の反転クロック入力端子に第１フリップフロップＦＦ０から供給されるデータ出力端子Ｑ０の信号のハイレベル“１”からローレベル“０”への変化のタイミングで、ローレベルのデータ入力端子Ｄ１に応答してデータ出力端子Ｑ１がハイレベル“１”からローレベル“０”へ変化する。
【０１３５】
また第３フリップフロップＦＦ２の反転クロック入力端子に第２フリップフロップＦＦ１から供給されるデータ出力端子Ｑ１の信号のハイレベル“１”からローレベル“０”への変化のタイミングで、ローレベルのデータ入力端子Ｄ２に応答してデータ出力端子Ｑ２がハイレベル“１”からローレベル“０”へ変化する。
【０１３６】
次に第４フリップフロップＦＦ３の反転クロック入力端子に第３フリップフロップＦＦ２から供給されるデータ出力端子Ｑ２の信号のハイレベル“１”からローレベル“０”への変化のタイミングで、ローレベルのデータ入力端子Ｄ３に応答してデータ出力端子Ｑ３がハイレベル“１”からローレベル“０”へ変化する。
【０１３７】
また第５フリップフロップＦＦ４の反転クロック入力端子に第４フリップフロップＦＦ３から供給されるデータ出力端子Ｑ３の信号のハイレベル“１”からローレベル“０”への変化のタイミングで、ローレベルのデータ入力端子Ｄ４に応答してデータ出力端子Ｑ４がハイレベル“１”からローレベル“０”へ変化する。
【０１３８】
このようにして、第１サンプリング出力信号Ｓａｍｐ＿ＵＰのハイレベル“１”からローレベル“０”への第１回目の変化によって、第１カウンタ回路２２＿ＵＰの第５フリップフロップＦＦ４から第１フリップフロップＦＦ０の状態は、“０００００”となる。
【０１３９】
第１フリップフロップＦＦ０の反転クロック入力端子にサンプリング回路(Ｓａｍｐ)２１から供給される第１サンプリング出力信号Ｓａｍｐ＿ＵＰのハイレベル“１”からローレベル“０”への第２回目の変化のタイミングで、ハイレベル“１”のデータ入力端子Ｄ０に応答してデータ出力端子Ｑ０が、ローレベル“０”からハイレベル“１”へ変化する。このように、第１フリップフロップＦＦ０のデータ出力端子Ｑ０には、第１サンプリング出力信号Ｓａｍｐ＿ＵＰのハイレベル“１”からローレベル“０”への変化に応答して第１サンプリング出力信号Ｓａｍｐ＿ＵＰの１／２分周出力信号が生成される。
【０１４０】
このようにして、第１サンプリング出力信号Ｓａｍｐ＿ＵＰのハイレベル“１”からローレベル“０”への第２回目の変化によって、第１カウンタ回路２２＿ＵＰの第５フリップフロップＦＦ４から第１フリップフロップＦＦ０の状態は、“００００１”となる。
【０１４１】
第１フリップフロップＦＦ０の反転クロック入力端子にサンプリング回路(Ｓａｍｐ)２１から供給される第１サンプリング出力信号Ｓａｍｐ＿ＵＰのハイレベル“１”からローレベル“０”への第３回目の変化のタイミングで、ローレベル“０”のデータ入力端子Ｄ０に応答してデータ出力端子Ｑ０が、ハイレベル“１”からローレベル“０”へ変化する。その結果、第２フリップフロップＦＦ１の反転クロック入力端子に第１フリップフロップＦＦ０から供給されるデータ出力端子Ｑ０の信号のハイレベル“１”からローレベル“０”への変化のタイミングで、ハイレベル“１”のデータ入力端子Ｄ１に応答してデータ出力端子Ｑ１が、ローレベル“０”からハイレベル“１”へ変化する。このように第２フリップフロップＦＦ１のデータ出力端子Ｑ１には、第１サンプリング出力信号Ｓａｍｐ＿ＵＰのハイレベル“１”からローレベル“０”への変化に応答して第１フリップフロップＦＦ０のデータ出力端子Ｑ０の信号の１／２分周出力信号が生成される。
【０１４２】
このようにして、第１サンプリング出力信号Ｓａｍｐ＿ＵＰのハイレベル“１”からローレベル“０”への第３回目の変化によって、第１カウンタ回路２２＿ＵＰの第５フリップフロップＦＦ４から第１フリップフロップＦＦ０の状態は、“０００１０”となる。
【０１４３】
第１フリップフロップＦＦ０の反転クロック入力端子にサンプリング回路(Ｓａｍｐ)２１から供給される第１サンプリング出力信号Ｓａｍｐ＿ＵＰのハイレベル“１”からローレベル“０”への第４回目の変化のタイミングで、ハイレベル“１”のデータ入力端子Ｄ０に応答してデータ出力端子Ｑ０が、ローレベル“０”からハイレベル“１”へ変化する。
【０１４４】
このようにして、第１サンプリング出力信号Ｓａｍｐ＿ＵＰのハイレベル“１”からローレベル“０”への第４回目の変化によって、第１カウンタ回路２２＿ＵＰの第５フリップフロップＦＦ４から第１フリップフロップＦＦ０の状態は、“０００１１”となる。
【０１４５】
第１フリップフロップＦＦ０の反転クロック入力端子にサンプリング回路(Ｓａｍｐ)２１から供給される第１サンプリング出力信号Ｓａｍｐ＿ＵＰのハイレベル“１”からローレベル“０”への第５回目の変化のタイミングで、ローレベル“０”のデータ入力端子Ｄ０に応答してデータ出力端子Ｑ０が、ハイレベル“１”からローレベル“０”へ変化する。その結果、第２フリップフロップＦＦ１の反転クロック入力端子に第１フリップフロップＦＦ０から供給されるデータ出力端子Ｑ０の信号のハイレベル“１”からローレベル“０”への変化のタイミングで、ローレベル“０”のデータ入力端子Ｄ１に応答してデータ出力端子Ｑ１がハイレベル“１”からローレベル“０”へ変化する。すると、第３フリップフロップＦＦ２の反転クロック入力端子に第２フリップフロップＦＦ１から供給されるデータ出力端子Ｑ１の信号のハイレベル“１”からローレベル“０”への変化のタイミングで、ハイレベル“１”のデータ入力端子Ｄ２に応答してデータ出力端子Ｑ２が、ローレベル“０”からハイレベル“１”へ変化する。このように、第３フリップフロップＦＦ２のデータ出力端子Ｑ２からは、第１サンプリング出力信号Ｓａｍｐ＿ＵＰのハイレベル“１”からローレベル“０”の変化に応答して第２フリップフロップＦＦ１のデータ出力端子Ｑ１の信号の１／２分周出力信号が生成される。
【０１４６】
このようにして、第１サンプリング出力信号Ｓａｍｐ＿ＵＰのハイレベル“１”からローレベル“０”への第５回目の変化によって、第１カウンタ回路２２＿ＵＰの第５フリップフロップＦＦ４から第１フリップフロップＦＦ０の状態は、“００１００”となる。
【０１４７】
第１フリップフロップＦＦ０の反転クロック入力端子にサンプリング回路(Ｓａｍｐ)２１から供給される第１サンプリング出力信号Ｓａｍｐ＿ＵＰのハイレベル“１”からローレベル“０”への第６回目の変化のタイミングで、ハイレベル“１”のデータ入力端子Ｄ０に応答してデータ出力端子Ｑ０が、ローレベル“０”からハイレベル“１”へ変化する。
【０１４８】
このようにして、第１サンプリング出力信号Ｓａｍｐ＿ＵＰのハイレベル“１”からローレベル“０”への第６回目の変化によって、第１カウンタ回路２２＿ＵＰの第５フリップフロップＦＦ４から第１フリップフロップＦＦ０の状態は、“００１０１”となる。
【０１４９】
第１フリップフロップＦＦ０の反転クロック入力端子にサンプリング回路(Ｓａｍｐ)２１から供給される第１サンプリング出力信号Ｓａｍｐ＿ＵＰのハイレベル“１”からローレベル“０”への第７回目の変化のタイミングで、ローレベル“０”のデータ入力端子Ｄ０に応答してデータ出力端子Ｑ０が、ハイレベル“１”からローレベル“０”へ変化する。その結果、第２フリップフロップＦＦ１の反転クロック入力端子に第１フリップフロップＦＦ０から供給されるデータ出力端子Ｑ０の信号のハイレベル“１”からローレベル“０”への変化のタイミングで、ハイレベル“１”のデータ入力端子Ｄ１に応答してデータ出力端子Ｑ１が、ローレベル“０”からハイレベル“１”へ変化する。
【０１５０】
このようにして、第１サンプリング出力信号Ｓａｍｐ＿ＵＰのハイレベル“１”からローレベル“０”への第７回目の変化によって、第１カウンタ回路２２＿ＵＰの第５フリップフロップＦＦ４から第１フリップフロップＦＦ０の状態は、“００１１０”となる。
【０１５１】
第１フリップフロップＦＦ０の反転クロック入力端子にサンプリング回路(Ｓａｍｐ)２１から供給される第１サンプリング出力信号Ｓａｍｐ＿ＵＰのハイレベル“１”からローレベル“０”への第８回目の変化のタイミングで、ハイレベル“１”のデータ入力端子Ｄ０に応答してデータ出力端子Ｑ０が、ローレベル“０”からハイレベル“１”へ変化する。
【０１５２】
このようにして、第１サンプリング出力信号Ｓａｍｐ＿ＵＰのハイレベル“１”からローレベル“０”への第８回目の変化によって、第１カウンタ回路２２＿ＵＰの第５フリップフロップＦＦ４から第１フリップフロップＦＦ０の状態は、“００１１１”となる。
【０１５３】
第１フリップフロップＦＦ０の反転クロック入力端子にサンプリング回路(Ｓａｍｐ)２１から供給される第１サンプリング出力信号Ｓａｍｐ＿ＵＰのハイレベル“１”からローレベル“０”への第９回目の変化のタイミングで、ローレベルのデータ入力端子Ｄ０に応答してデータ出力端子Ｑ０が、ハイレベル“１”からローレベル“０”へ変化する。
【０１５４】
次に第２フリップフロップＦＦ１の反転クロック入力端子に第１フリップフロップＦＦ０から供給されるデータ出力端子Ｑ０の信号のハイレベル“１”からローレベル“０”への変化のタイミングで、ローレベルのデータ入力端子Ｄ１に応答してデータ出力端子Ｑ１が、ハイレベル“１”からローレベル“０”へ変化する。
【０１５５】
また第３フリップフロップＦＦ２の反転クロック入力端子に第２フリップフロップＦＦ１から供給されるデータ出力端子Ｑ１の信号のハイレベル“１”からローレベル“０”への変化のタイミングで、ローレベルのデータ入力端子Ｄ２に応答してデータ出力端子Ｑ２がハイレベル“１”からローレベル“０”へ変化する。
【０１５６】
次に第４フリップフロップＦＦ３の反転クロック入力端子に第３フリップフロップＦＦ２から供給されるデータ出力端子Ｑ２の信号のハイレベル“１”からローレベル“０”への変化のタイミングで、ハイレベル“１”のデータ入力端子Ｄ３に応答してデータ出力端子Ｑ３が、ローレベル“０”からハイレベル“１”へ変化する。このように、第４フリップフロップＦＦ３のデータ出力端子Ｑ３からは、第１サンプリング出力信号Ｓａｍｐ＿ＵＰのハイレベル“１”からローレベル“０”の変化に応答して第３フリップフロップＦＦ２のデータ出力端子Ｑ２の信号の１／２分周出力信号が生成される。
【０１５７】
このようにして、第１サンプリング出力信号Ｓａｍｐ＿ＵＰのハイレベル“１”からローレベル“０”への第９回目の変化によって、第１カウンタ回路２２＿ＵＰの第５フリップフロップＦＦ４から第１フリップフロップＦＦ０の状態は、“０１０００”となる。
【０１５８】
第１フリップフロップＦＦ０の反転クロック入力端子にサンプリング回路(Ｓａｍｐ)２１から供給される第１サンプリング出力信号Ｓａｍｐ＿ＵＰのハイレベル“１”からローレベル“０”への第１０回目の変化のタイミングで、ハイレベル“１”のデータ入力端子Ｄ０に応答してデータ出力端子Ｑ０が、ローレベル“０”からハイレベル“１”へ変化する。
【０１５９】
このようにして、第１サンプリング出力信号Ｓａｍｐ＿ＵＰのハイレベル“１”からローレベル“０”の第１０回目の変化によって、第１カウンタ回路２２＿ＵＰの第５フリップフロップＦＦ４から第１フリップフロップＦＦ０の状態は、“０１００１”となる。
【０１６０】
第１フリップフロップＦＦ０の反転クロック入力端子にサンプリング回路(Ｓａｍｐ)２１から供給される第１サンプリング出力信号Ｓａｍｐ＿ＵＰのハイレベル“１”からローレベル“０”への第１１回目の変化のタイミングで、ローレベル“０”のデータ入力端子Ｄ０に応答してデータ出力端子Ｑ０が、ハイレベル“１”からローレベル“０”へ変化する。その結果、第２フリップフロップＦＦ１の反転クロック入力端子に第１フリップフロップＦＦ０から供給されるデータ出力端子Ｑ０の信号のハイレベル“１”からローレベル“０”への変化のタイミングで、ハイレベル“１”のデータ入力端子Ｄ１に応答してデータ出力端子Ｑ１が、ローレベル“０”からハイレベル“１”へ変化する。
【０１６１】
このようにして、第１サンプリング出力信号Ｓａｍｐ＿ＵＰのハイレベル“１”からローレベル“０”の第１１回目の変化によって、第１カウンタ回路２２＿ＵＰの第５フリップフロップＦＦ４から第１フリップフロップＦＦ０の状態は、“０１０１０”となる。
【０１６２】
第１フリップフロップＦＦ０の反転クロック入力端子にサンプリング回路(Ｓａｍｐ)２１から供給される第１サンプリング出力信号Ｓａｍｐ＿ＵＰのハイレベル“１”からローレベル“０”への第１２回目の変化のタイミングで、ハイレベル“１”のデータ入力端子Ｄ０に応答してデータ出力端子Ｑ０が、ローレベル“０”からハイレベル“１”へ変化する。
【０１６３】
このようにして、第１サンプリング出力信号Ｓａｍｐ＿ＵＰのハイレベル“１”からローレベル“０”の第１２回目の変化によって、第１カウンタ回路２２＿ＵＰの第５フリップフロップＦＦ４から第１フリップフロップＦＦ０の状態は、“０１０１１”となる。
【０１６４】
第１フリップフロップＦＦ０の反転クロック入力端子にサンプリング回路(Ｓａｍｐ)２１から供給される第１サンプリング出力信号Ｓａｍｐ＿ＵＰのハイレベル“１”からローレベル“０”への第１３回目の変化のタイミングで、ローレベル“０”のデータ入力端子Ｄ０に応答してデータ出力端子Ｑ０が、ハイレベル“１”からローレベル“０”へ変化する。その結果、第２フリップフロップＦＦ１の反転クロック入力端子に第１フリップフロップＦＦ０から供給されるデータ出力端子Ｑ０の信号のハイレベル“１”からローレベル“０”への変化のタイミングで、ローレベル“０”のデータ入力端子Ｄ１に応答してデータ出力端子Ｑ１が、ハイレベル“１”からローレベル“０”へ変化する。すると第３フリップフロップＦＦ２の反転クロック入力端子に第２フリップフロップＦＦ１から供給されるデータ出力端子Ｑ１の信号のハイレベル“１”からローレベル“０”への変化のタイミングで、ハイレベル“１”のデータ入力端子Ｄ２に応答してデータ出力端子Ｑ２が、ローレベル“０”からハイレベル“１”へ変化する。
【０１６５】
このようにして、第１サンプリング出力信号Ｓａｍｐ＿ＵＰのハイレベル“１”からローレベル“０”の第１３回目の変化によって、第１カウンタ回路２２＿ＵＰの第５フリップフロップＦＦ４から第１フリップフロップＦＦ０の状態は、“０１１００”となる。
【０１６６】
第１フリップフロップＦＦ０の反転クロック入力端子にサンプリング回路(Ｓａｍｐ)２１から供給される第１サンプリング出力信号Ｓａｍｐ＿ＵＰのハイレベル“１”からローレベル“０”への第１４回目の変化のタイミングで、ハイレベル“１”のデータ入力端子Ｄ０に応答してデータ出力端子Ｑ０が、ローレベル“０”からハイレベル“１”へ変化する。
【０１６７】
このようにして、第１サンプリング出力信号Ｓａｍｐ＿ＵＰのハイレベル“１”からローレベル“０”の第１４回目の変化によって、第１カウンタ回路２２＿ＵＰの第５フリップフロップＦＦ４から第１フリップフロップＦＦ０の状態は、“０１１０１”となる。
【０１６８】
第１フリップフロップＦＦ０の反転クロック入力端子にサンプリング回路(Ｓａｍｐ)２１から供給される第１サンプリング出力信号Ｓａｍｐ＿ＵＰのハイレベル“１”からローレベル“０”への第１５回目の変化のタイミングで、ローレベル“０”のデータ入力端子Ｄ０に応答してデータ出力端子Ｑ０が、ハイレベル“１”からローレベル“０”へ変化する。その結果、第２フリップフロップＦＦ１の反転クロック入力端子に第１フリップフロップＦＦ０から供給されるデータ出力端子Ｑ０の信号のハイレベル“１”からローレベル“０”への変化のタイミングで、ハイレベル“１”のデータ入力端子Ｄ１に応答してデータ出力端子Ｑ１が、ローレベル“０”からハイレベル“１”へ変化する。
【０１６９】
このようにして、第１サンプリング出力信号Ｓａｍｐ＿ＵＰのハイレベル“１”からローレベル“０”の第１５回目の変化によって、第１カウンタ回路２２＿ＵＰの第５フリップフロップＦＦ４から第１フリップフロップＦＦ０の状態は、“０１１１０”となる。
【０１７０】
第１フリップフロップＦＦ０の反転クロック入力端子にサンプリング回路(Ｓａｍｐ)２１から供給される第１サンプリング出力信号Ｓａｍｐ＿ＵＰのハイレベル“１”からローレベル“０”への第１６回目の変化のタイミングで、ハイレベル“１”のデータ入力端子Ｄ０に応答してデータ出力端子Ｑ０が、ローレベル“０”からハイレベル“１”へ変化する。
【０１７１】
このようにして、第１サンプリング出力信号Ｓａｍｐ＿ＵＰのハイレベル“１”からローレベル“０”の第１６回目の変化によって、第１カウンタ回路２２＿ＵＰの第５フリップフロップＦＦ４から第１フリップフロップＦＦ０の状態は、“０１１１１”となる。
【０１７２】
第１フリップフロップＦＦ０の反転クロック入力端子にサンプリング回路(Ｓａｍｐ)２１から供給される第１サンプリング出力信号Ｓａｍｐ＿ＵＰのハイレベル“１”からローレベル“０”への第１７回目の変化のタイミングで、ローレベルのデータ入力端子Ｄ０に応答してデータ出力端子Ｑ０がハイレベル“１”からローレベル“０”へ変化する。
【０１７３】
次に第２フリップフロップＦＦ１の反転クロック入力端子に第１フリップフロップＦＦ０から供給されるデータ出力端子Ｑ０の信号のハイレベル“１”からローレベル“０”への変化のタイミングで、ローレベルのデータ入力端子Ｄ１に応答してデータ出力端子Ｑ１がハイレベル“１”からローレベル“０”へ変化する。
【０１７４】
また第３フリップフロップＦＦ２の反転クロック入力端子に第２フリップフロップＦＦ１から供給されるデータ出力端子Ｑ１の信号のハイレベル“１”からローレベル“０”への変化のタイミングで、ローレベルのデータ入力端子Ｄ２に応答してデータ出力端子Ｑ２がハイレベル“１”からローレベル“０”へ変化する。
【０１７５】
次に第４フリップフロップＦＦ３の反転クロック入力端子に第３フリップフロップＦＦ２から供給されるデータ出力端子Ｑ２の信号のハイレベル“１”からローレベル“０”への変化のタイミングで、ローレベルのデータ入力端子Ｄ３に応答してデータ出力端子Ｑ３がハイレベル“１”からローレベル“０”へ変化する。
【０１７６】
また第５フリップフロップＦＦ４の反転クロック入力端子に第４フリップフロップＦＦ３から供給されるデータ出力端子Ｑ３の信号のハイレベル“１”からローレベル“０”への変化のタイミングで、ハイレベル“１”のデータ入力端子Ｄ４に応答して、データ出力端子Ｑ４がローレベル“０”からハイレベル“１”へ変化する。
【０１７７】
このようにして、第１サンプリング出力信号Ｓａｍｐ＿ＵＰのハイレベル“１”からローレベル“０”の第１７回目の変化によって、第１カウンタ回路２２＿ＵＰの第５フリップフロップＦＦ４から第１フリップフロップＦＦ０の状態は、“１００００”となる。このように第１サンプリング出力信号Ｓａｍｐ＿ＵＰのハイレベル“１”からローレベル“０”の第１７回目の変化に応答した第１カウンタ回路２２＿ＵＰの状態“１００００”は、１６進カウンタのオーバーフロー出力信号となる。カウンタ(Ｃｕｎｔ)２２のカウントアップによって所定の個数のサンプリングパルスＳＰＬ＿ＣＬＫのパルス信号のカウントアップが完了すると、カウンタ(Ｃｕｎｔ)２２はカウントアップ完了出力信号を生成する。すなわち、カウンタ(Ｃｕｎｔ)２２はサンプリングパルスＳＰＬ＿ＣＬＫの所定の個数である１７個のパルス信号のカウントアップが完了すると、ハイレベル“１”の信号が第５フリップフロップＦＦ４のデータ出力端子Ｑ４に生成される。第５フリップフロップＦＦ４のデータ出力端子Ｑ４に生成されたハイレベル“１”の信号は、１６進カウンタオーバーフロー選択信号ＣＯＵＮＴ１６が供給される第３ＡＮＤ回路ＡＮＤ３を介して、第１カウントアップ完了出力信号Ｃｕｎｔ＿ＵＰとして出力される。更にこのハイレベル“１”の第１カウントアップ完了出力信号Ｃｕｎｔ＿ＵＰがリセット信号ＲＥＳＥＴとして第１カウンタ回路２２＿ＵＰの第１フリップフロップＦＦ０から第５フリップフロップＦＦ４までの５個のフリップフロップのリセット端子に共通に供給されることによって、第１フリップフロップＦＦ０〜第５フリップフロップＦＦ４のデータ出力端子Ｑ０〜Ｑ４はハイレベル“１”にリセットされる。このように、カウンタ(Ｃｕｎｔ)２２によるサンプリングパルスＳＰＬ＿ＣＬＫの所定の個数のパルス信号のカウントアップの完了によって生成される第１カウントアップ完了出力信号Ｃｕｎｔ＿ＵＰ(リセット信号ＲＥＳＥＴ)による第１カウンタ回路２２＿ＵＰのフリップフロップＦＦ０〜ＦＦ４によるリセットにより、カウンタ(Ｃｕｎｔ)２２はサンプリングパルスＳＰＬ＿ＣＬＫのパルス信号のカウントアップを再度開始することが可能となる。
【０１７８】
更に、カウンタ(Ｃｕｎｔ)２２は１６進カウンタのオーバーフロー出力信号を生成するだけではなく、４進カウンタのオーバーフロー出力信号と８進カウンタのオーバーフロー出力信号とを生成することも可能である。
【０１７９】
すなわち、１６進カウンタオーバーフロー選択信号ＣＯＵＮＴ１６が供給される第３ＡＮＤ回路ＡＮＤ３の出力からは１６進カウンタのオーバーフロー出力信号が生成され、８進カウンタオーバーフロー選択信号ＣＯＵＮＴ８が供給される第２ＡＮＤ回路ＡＮＤ２の出力からは８進カウンタのオーバーフロー出力信号が生成され、４進カウンタオーバーフロー選択信号ＣＯＵＮＴ４が供給される第１ＡＮＤ回路ＡＮＤ１の出力からは４進カウンタのオーバーフロー出力信号が生成される。
【０１８０】
《ワンショットパルス生成器の構成》
図７は、図１に示した本発明の１つの実施の形態によるＰＬＬ回路のループアッテネータ(ＬＡ)２のワンショットパルス生成器(ＯＳＰ)２３の構成を示す図である。
【０１８１】
図７に示すように、ワンショットパルス生成器(ＯＳＰ)２３はカウンタ(Ｃｕｎｔ)２２から生成される第１カウントアップ完了出力信号Ｃｕｎｔ＿ＵＰが供給されることによりチャージポンプ(ＣＰ)３に供給される第１ワンショットパルス出力信号ＯＳＰ＿ＵＰを生成する第１ワンショットパルス生成回路２３＿ＵＰと、カウンタ(Ｃｕｎｔ)２２から生成される第２カウントアップ完了出力信号Ｃｕｎｔ＿ＤＮが供給されることによりチャージポンプ(ＣＰ)３に供給される第２ワンショットパルス出力信号ＯＳＰ＿ＤＮを生成する第２ワンショットパルス生成回路２３＿ＤＮとによって構成される。
【０１８２】
第１ワンショットパルス生成回路２３＿ＵＰと第２ワンショットパルス生成回路２３＿ＤＮの各回路は、第１フリップフロップＦＦ１と、第２フリップフロップＦＦ２と、インバータＩｎｖ１と、排他的論理和回路ＥＸ−ＯＲと、ＡＮＤ回路ＡＮＤとによって構成されている。
【０１８３】
まず、第１ワンショットパルス生成回路２３＿ＵＰでは、第１フリップフロップＦＦ１のデータ入力端子Ｄ１と第２フリップフロップＦＦ２のデータ入力端子Ｄ２とには、カウンタ(Ｃｕｎｔ)２２から生成される第１カウントアップ完了出力信号Ｃｕｎｔ＿ＵＰが供給され、第１フリップフロップＦＦ１のクロック入力端子ＣＬＫ１とインバータＩｎｖの入力端子にサンプリングパルスＳＰＬ＿ＣＬＫが供給され、インバータＩｎｖの出力端子に生成される反転サンプリングパルス／ＳＰＬ＿ＣＬＫが第２フリップフロップＦＦ２のクロック入力端子ＣＬＫ２に供給され、ＡＮＤ回路ＡＮＤの第１入力端子と第２入力端子とに第１カウントアップ完了出力信号Ｃｕｎｔ＿ＵＰと排他的論理和回路ＥＸ−ＯＲの出力信号とがそれぞれ供給されて、ＡＮＤ回路ＡＮＤの出力端子からチャージポンプ(ＣＰ)３に供給される第１ワンショットパルス出力信号ＯＳＰ＿ＵＰが生成される。
【０１８４】
次に、第２ワンショットパルス生成回路２３＿ＤＮでは、第１フリップフロップＦＦ１のデータ入力端子Ｄ１と第２フリップフロップＦＦ２のデータ入力端子Ｄ２とには、カウンタ(Ｃｕｎｔ)２２から生成される第２カウントアップ完了出力信号Ｃｕｎｔ＿ＤＮが供給され、第１フリップフロップＦＦ１のクロック入力端子ＣＬＫ１とインバータＩｎｖの入力端子にサンプリングパルスＳＰＬ＿ＣＬＫが供給され、インバータＩｎｖの出力端子に生成される反転サンプリングパルス／ＳＰＬ＿ＣＬＫが第２フリップフロップＦＦ２のクロック入力端子ＣＬＫ２に供給され、ＡＮＤ回路ＡＮＤの第１入力端子と第２入力端子とに第２カウントアップ完了出力信号Ｃｕｎｔ＿ＤＮと排他的論理和回路ＥＸ−ＯＲの出力信号とがそれぞれ供給されて、ＡＮＤ回路ＡＮＤの出力端子からチャージポンプ(ＣＰ)３に供給される第２カワンショットパルス出力信号ＯＳＰ＿ＤＮが生成される。
【０１８５】
第１ワンショットパルス生成回路２３＿ＵＰと第２ワンショットパルス生成回路２３＿ＤＮの各回路では、インバータＩｎｖの出力端子から生成される反転サンプリングパルス／ＳＰＬ＿ＣＬＫが第２フリップフロップＦＦ２のクロック入力端子ＣＬＫ２の入力端子に供給され、第１フリップフロップＦＦ１の出力データＱ１と第２フリップフロップＦＦ２の出力データＱ２とは排他的論理和回路ＥＸ−ＯＲの第１入力端子と第２入力端子とにそれぞれ供給される。
【０１８６】
《ワンショットパルス生成器の動作》
図８は、図７に示す本発明の１つの実施の形態によるワンショットパルス生成器(ＯＳＰ)２３の動作を説明するための図である。
【０１８７】
尚、図８は、位相周波数比較器(ＰＦＤ)１から生成される第１出力信号ＵＰと第２出力信号ＤＮに関して、第１出力信号ＵＰのハイレベル期間が第２出力信号ＤＮのハイレベル期間より長い場合の第１ワンショットパルス生成回路２３＿ＵＰの動作を示すものである。
【０１８８】
まず、図８に示すように、カウンタ(Ｃｕｎｔ)２２から生成される第１カウントアップ完了出力信号Ｃｕｎｔ＿ＵＰがローレベル“０”からハイレベル“１”へ変化する。
【０１８９】
まず、第１ワンショットパルス生成回路２３＿ＵＰの第１フリップフロップＦＦ１は、サンプリングパルスＳＰＬ＿ＣＬＫの立ち上がりエッジのタイミングにてカウンタ(Ｃｕｎｔ)２２の第１カウントアップ完了出力信号Ｃｕｎｔ＿ＵＰのハイレベル“１”をサンプリングしてホールドすることで、ハイレベル“１”の出力データＱ１を生成する。
【０１９０】
次に、第１ワンショットパルス生成回路２３＿ＵＰの第２フリップフロップＦＦ２は、反転サンプリングパルス／ＳＰＬ＿ＣＬＫの立ち上がりエッジのタイミングでカウンタ(Ｃｕｎｔ)２２の第１カウントアップ完了出力信号Ｃｕｎｔ＿ＵＰのハイレベル“１”をサンプリングしてホールドすることで、ハイレベル“１”の出力データＱ２を生成する。
【０１９１】
排他的論理和回路ＥＸ−ＯＲは、第１フリップフロップＦＦ１の出力データＱ１と第２フリップフロップＦＦ２の出力データＱ２に応答して、排他的論理和出力信号を生成する。排他的論理和回路ＥＸ−ＯＲから生成される排他的論理和出力信号は、第１カウントアップ完了出力信号Ｃｕｎｔ＿ＵＰのローレベル“０”からハイレベル“１”の変化に応答したハイレベル“１”の第１ワンショットパルス信号と、第１カウントアップ完了出力信号Ｃｕｎｔ＿ＵＰのハイレベル“１”からローレベル“０”の変化に応答したハイレベル“１”の第２ワンショットパルス信号とを含んでいる。
【０１９２】
第１ワンショットパルス生成回路２３＿ＵＰのＡＮＤ回路ＡＮＤによる第１カウントアップ完了出力信号Ｃｕｎｔ＿ＵＰと排他的論理和回路ＥＸ−ＯＲの出力信号のＡＮＤ処理によって排他的論理和回路ＥＸ−ＯＲの出力信号のハイレベル“１”の第２ワンショットパルス信号がマスクされ、排他的論理和回路ＥＸ−ＯＲの出力信号のハイレベル“１”の第１ワンショットパルス信号が第１ワンショットパルス出力信号ＯＳＰ＿ＵＰとして出力される。
【０１９３】
《チャージポンプの構成》
図９は、図１に示した本発明の１つの実施の形態によるＰＬＬ回路のチャージポンプ(ＣＰ)３の構成を示す図である。
【０１９４】
図９に示すチャージポンプ(ＣＰ)３は、インバータ３１、充電側電流源３４、充電側スイッチ３２、放電側スイッチ３３、放電側電流源３５によって構成されている。充電側電流源３４の充電電流と放電側電流源３５の放電電流とは同じ電流値であり、充電側スイッチ３２はワンショットパルス生成器(ＯＳＰ)２３から供給される第１ワンショットパルス出力信号ＯＳＰ＿ＵＰによって制御されて、放電側スイッチ３３はワンショットパルス生成器(ＯＳＰ)２３から供給される第２ワンショットパルス出力信号ＯＳＰ＿ＤＮによって制御される。
【０１９５】
スタンバイ状態では、ハイレベルのスタンバイ信号(ＳＴ)１０によって充電側電流源３４と放電側電流源３５の充電電流と放電電流とはゼロに制御される。
【０１９６】
高速ロック応答動作と定常ロック動作との動作中では、充電動作の時には、アップ信号としての第１ワンショットパルス出力信号ＯＳＰ＿ＵＰにより充電側スイッチ３２がオン状態に制御されるので、充電側電流源３４の充電電流がループフィルタ(ＬＦ)４の入力ノード１３に出力されてフィルタ容量４２に電荷が充電される。一方、放電動作の時にダウン信号としての第２ワンショットパルス出力信号ＯＳＰ＿ＤＮによって放電側スイッチ３３がオン状態に制御されるので、放電側電流源３５の放電電流によって入力ノード１３を介してフィルタ容量４２の電荷が放電される。
【０１９７】
［実施の形態２］
《フラクショナルＰＬＬ回路の構成》
図１０は、本発明の実施の形態２による半導体集積回路にオンチップ集積化されたＰＬＬ回路の構成を説明するための図である。
【０１９８】
図１０に示した本発明の実施の形態２によるＰＬＬ回路は、シリアルＡＴＡインターフェースユニットに使用されるスプレッドスペトクラムクロック発生器(ＳＳＣＧ)を構成するフラクショナルＰＬＬ回路として構成されたものである。
【０１９９】
図１０に示す本発明の実施の形態２によるＰＬＬ回路が、図１に示した本発明の１つの実施の形態によるＰＬＬ回路と相違するのは、図１のＰＬＬ回路に信号波形生成部(ＳＷＧ)１９と変調器(ΣΔＭＯＤ)１８とが追加されたものである。
【０２００】
信号波形生成部(ＳＷＧ)１９は変調信号を生成して、変調器(ΣΔＭＯＤ)１８に出力する。変調器(ΣΔＭＯＤ)１８は、変調信号を瞬時分周数として離散値に変換する。変調器(ΣΔＭＯＤ)１８としては、例えば、ΣΔ変調器等が好適であるがこれに限定されるものではない。変調器(ΣΔＭＯＤ)１８の出力信号が供給される分周器(Ｎ)６の分周比は、周期的に整数Ｎから整数Ｎ＋１に変更され、結果的に平均分周比は整数部と小数部との和となる。
【０２０１】
図１１は、図１０に示したスプレッドスペトクラムクロック発生器(ＳＳＣＧ)を構成するフラクショナルＰＬＬ回路から生成されるＰＬＬ出力信号の周波数ｆＰＬＬＯＵＴが時間とともにどのように変化するかを示す図である。
【０２０２】
同図に示すように、変調器(ΣΔＭＯＤ)１８により周波数変調されたＰＬＬ出力信号の周波数ｆＰＬＬＯＵＴは、最大値ｆＰＬＬＯＵＴ(ｍａｘ)と最小値ｆＰＬＬＯＵＴ(ｍｉｎｉ)との間で直線的に変化する。最大値ｆＰＬＬＯＵＴ(ｍａｘ)と最小値ｆＰＬＬＯＵＴ(ｍｉｎｉ)との間の変化量は、例えば最大値ｆＰＬＬＯＵＴ(ｍａｘ)の略０．５％〜５％となっている。
【０２０３】
図１２は、図１０に示したスプレッドスペトクラムクロック発生器(ＳＳＣＧ)を構成するフラクショナルＰＬＬ回路から生成されるＰＬＬ出力信号の周波数スペクトラムを示す図である。
【０２０４】
図１２の特性ＳＳＣＧは、図１０に示したスプレッドスペトクラムクロック発生器(ＳＳＣＧ)を構成するフラクショナルＰＬＬ回路からシステムクロック信号として生成されるＰＬＬ出力信号の広い周波数帯域にわたって拡散され(spread)、ピークエネルギーを低減できることを示している。尚、図１２の特性Ｎｏｎ−ＳＳＣＧは、極めて高いピークエネルギーを持つ一般的なクロック発生器の周波数特性を示している。
【０２０５】
また、図１０に示した本発明の実施の形態２によるスプレッドスペトクラムクロック発生器(ＳＳＣＧ)は、コントローラ(ＣＮＴ)７によってチャージポンプ(ＣＰ)３の動作を制御するものである。それによって、出力ジッタやＥＭＩ抑圧量等のスペクトラム拡散クロック発生器としての重要な性能を維持しながら、セットリング時間を大幅に短縮でき、かつ、ループフィルタ(ＬＦ)４をオンチップ化することができる。
【０２０６】
［他の実施の形態］
《記録再生ユニット》
図１３は、周辺装置としてホストコンピュータに接続される本発明の更に他の実施の形態による記録再生ユニット３４の構成を示す図である。
【０２０７】
図１３の記録再生ユニット３４では、書き込みストラテジＰＬＬ回路(ＷＳＰＬＬ)４６と、基準クロックＣＬＫを生成する基準クロック生成ＰＬＬ回路(ＭＣＫＰＬＬ)５０とに、図１に示した本発明の実施の形態１によるオンチップ集積化ＰＬＬ回路が採用されている。
【０２０８】
図１３において、光ディスク装置は、光ディスク２９、光ピックアップ３０、半導体集積回路３１、基準信号を与える水晶発振子３３によって構成され、ホストコンピュータ(ＨＯＳＴ)３２とシリアルＡＴＡＰＩ方式で接続されている。尚、ＡＴＡＰＩは、Advanced Technology Attachment Peripheral Interfaceの略である。
【０２０９】
光ピックアップ３０は、光ディスク２９に光ビームを照射して、データの読み出し、書き込みを行なう。半導体集積回路３１は、光ピックアップ３０のデータ書き込みとデータ読み出しの処理を実行する記録再生ユニット(ＲＥＡＤ/ＷＲＩＴＥ)３４と、記録再生ユニット３４のデータをホストコンピュータ(ＨＯＳＴ)３２へ入出力するためのインターフェースユニット(ＡＴＡＰＩ)３６とを含んでいる。尚、図１３のシリアルＡＴＡ型インターフェースユニット(ＡＴＡＰＩ)３６は、以下に説明する図１４に示したインターフェースユニット(ＡＴＡＰＩ)３６と全く同様に構成されることができる。
【０２１０】
また図１４の半導体集積回路３１の記録再生ユニット(ＲＥＡＤ/ＷＲＩＴＥ)３４は、光ピックアップ３０で検出されたノイズの多い信号を波形整形するアナログフロントエンド(ＡＦＥ：Analog Front End)４５と、記録動作を行う書き込みストラテジＰＬＬ回路(ＷＳＰＬＬ)４６と、書き込みストラテジ回路(ＷｒｉｔｅＳＴＲ)４７とを含んでいる。
【０２１１】
読み込み動作は、ＰＲＭＬタイミング回路４９と読み出し論理回路(ＬＯＧＩＣ)５０によって実行される。すなわち、ＰＲＭＬタイミング回路４９と読み出し論理回路(ＬＯＧＩＣ)５０とは、読み出しに使用されるＰＲＭＬデコーダを構成している。尚、ＰＲＭＬは、Partial Response Mostly Likelihoodと呼ばれる復号技術の略である。
【０２１２】
更に、記録再生ユニット３４は、ディスク２９を指定の回転速度で回転させるサーボ回路(ＳＲＶ)４７と、半導体集積回路３１の全ての内部回路を動作させる基準クロックＣＬＫを生成する基準クロック生成ＰＬＬ回路(ＭＣＫＰＬＬ)５０とを含んでいる。
【０２１３】
光ピックアップ３０で検出された信号はディスク２９に付着したゴミ等の影響を受けノイズが多い信号であるので、この信号はアナログフロントエンド(ＡＦＥ)４５で波形整形される。
【０２１４】
次にディスク２９の回転に同期した信号が書き込みストラテジＰＬＬ回路(ＷＳＰＬＬ)４６に供給され、書き込みストラテジＰＬＬ回路(ＷＳＰＬＬ)４６は周波数・位相同期した多位相のクロック信号を生成する。この多位相のクロック信号は実際にクロック信号の本数が多数あり(例えば、１６本もしくは３２本)、多位相のクロック信号のうち近接した２個のクロック信号の位相差は、１周期を本数で除算した値となる。すなわち、クロック信号の本数が１６本であれば１周期／１６となり、３２本であれば１周期／１６となる。
【０２１５】
書き込みストラテジＰＬＬ回路(ＷＳＰＬＬ)４６から生成される多位相のクロック信号は書き込みストラテジ回路(ＷｒｉｔｅＳＴＲ)４７に供給され、書き込みストラテジ回路(ＷｒｉｔｅＳＴＲ)４７は多位相のクロック信号を使用して光ピックアップ３０を介して書き込まれるディスク２９への書き込み信号のデータの長さを変化させる。以上の一連の動作は、ディスク２９の回転速度の変化によって、書き込みストラテジＰＬＬ回路(ＷＳＰＬＬ)４６に供給されるディスク２９からの回転同期信号の周波数が変化する。すなわち、書き込みストラテジＰＬＬ回路(ＷＳＰＬＬ)４６は、大きな動作周波数幅を持つ必要がある。
【０２１６】
従って、図１３に示す本発明の更に他の実施の形態による記録再生ユニット３４では、大きな動作周波数幅を持つ必要がある書き込みストラテジＰＬＬ回路(ＷＳＰＬＬ)４６として、図１に示した本発明の実施の形態１によるオンチップ集積化ＰＬＬ回路が採用される。通常のデジタル・アナログ変換器(ＤＡＣ)を持つＰＬＬ回路では、大きな周波数範囲をカバーするためには、デジタル・アナログ変換器(ＤＡＣ)の回路規模が大きくなる。それに対して、図１に示す本発明の実施の形態１によるオンチップ集積化ＰＬＬ回路を採用した図１３に示す書き込みストラテジＰＬＬ回路(ＷＳＰＬＬ)４６はデジタル・アナログ変換器(ＤＡＣ)を有していないので、回路規模が大きくならないと言う利点がある。
【０２１７】
更に、図１３に示す本発明の更に他の実施の形態による記録再生ユニット３４では、基準クロックＣＬＫを生成する基準クロック生成ＰＬＬ回路(ＭＣＫＰＬＬ)５０として、図１に示した本発明の実施の形態１によるオンチップ集積化ＰＬＬ回路が採用される。従って、ＰＬＬ回路のループフィルタをオンチップ化する際に、トランジスタの素子サイズのバラツキによるＰＬＬ回路の特性バラツキを軽減して、また半導体集積回路の回路規模と消費電力の増大を軽減することができる。
【０２１８】
《インターフェースユニット》
図１４は、周辺装置としてホストコンピュータに接続される本発明の他の実施の形態によるインターフェースユニット３６の構成を示す図である。
【０２１９】
図１４のシリアルＡＴＡ型インターフェースユニット３６では、第１のＰＬＬ回路(４１)として図１に示した本発明の実施の形態１によるオンチップ集積化ＰＬＬ回路が採用され、更に第２のＰＬＬ回路(４０)として図１０に示した本発明の実施の形態２によるフラクショナルＰＬＬ回路が採用されている。
【０２２０】
周辺装置としての光ディスクからのデータ読み出しの処理では、パラレル・シリアル変換器としてのシリアライザ(ＳＥＲ)３９は、記録再生ユニット(３４)からのパラレル送信データを第２のＰＬＬ回路(４０)から供給されるクロックに同期したシリアル送信信号に変換してホストコンピュータ(３２)に出力する。
【０２２１】
周辺装置としての光ディスクへのデータ書き込みの処理では、クロックデータ再生ユニット(３８)は、ホストコンピュータ(３２)から受信信号を受信して第１のＰＬＬ回路(４１)から供給されるクロックに応答してシリアル再生データと再生クロックを生成してデシリアライザ(ＤＥＳ)３７に出力する。シリアル・パラレル変換器としてのデシリアライザ(ＤＥＳ)３７は、シリアル再生データと再生クロックとからパラレル受信データを生成して、光ディスク２９へのデータ書き込みの処理が実行される。
【０２２２】
以下に、図１４に示すシリアルＡＴＡ型インターフェースユニットを、詳細に説明する。
【０２２３】
一般に、光ディスク装置やハードディスク装置等の記憶メディア(周辺装置)をパーソナルコンピュータ等のコンピュータに接続するためのインターフェースとして、例えば、標準規格のシリアルＡＴＡ型インターフェースユニットがある。シリアルＡＴＡを使用することにより、各種の記憶メディアが互換性を持つコマンドや制御ソフトウエアのもとで、コンピュータに接続されることができる。図１３に示したインターフェースユニットでは、記憶メディアとして光ディスク装置が採用され、この周辺装置がホストコンピュータとシリアルＡＴＡＰＩで接続される。
【０２２４】
図１４において、光ディスク装置は、光ディスク２９、光ピックアップ３０、半導体集積回路３１、基準信号を与える水晶発振子３３によって構成され、ホストコンピュータ(ＨＯＳＴ)３２とシリアルＡＴＡＰＩ方式で接続されている。
【０２２５】
光ピックアップ３０は、光ディスク２９に光ビームを照射してデータの読み出し、書き込みを行なう。半導体集積回路３１は、光ピックアップ３０のデータ書き込みおよびデータ読み出しの処理を行なう記録再生ユニット(ＲＥＡＤ/ＷＲＩＴＥ)３４と、記録再生ユニット３４のデータをホストコンピュータ(ＨＯＳＴ)３２へ入出力するためのインターフェースユニット(ＡＴＡＰＩ)３６とを含んでいる。
【０２２６】
インターフェースユニット(ＡＴＡＰＩ)３６は、シリアライザ(ＳＥＲ)３９、第１のＰＬＬ回路４１、第２のＰＬＬ回路４０、デシリアライザ(ＤＥＳ)３７、クロックデータ再生ユニット(ＣＤＲ)３８から構成される。
【０２２７】
光ディスク２９からのデータ読み出しの処理では、インターフェースユニット(ＡＴＡＰＩ)３６のシリアライザ(ＳＥＲ)３９は、記録再生ユニット３４からパラレル送信データを第２のＰＬＬ回路(４０)から供給されるクロック(ＣＬＫ)に同期したシリアル送信信号(ＴＸ)に変換してホストコンピュータ３２に出力する。
【０２２８】
光ディスク２９へのデータ書き込みの処理では、インターフェースユニット(ＡＴＡＰＩ)３６のクロックデータ再生ユニット(ＣＤＲ)３８は、ホストコンピュータ３２から受信信号(ＲＸ)を受信して第１のＰＬＬ回路４１から供給されるクロック(ＣＬＫ)に応答してシリアル再生データ(ＤＡＴＡ)と再生クロック(ＣＬＫ)を生成してデシリアライザ(ＤＥＳ)３７に出力する。デシリアライザ(ＤＥＳ)３７はシリアル再生データ(ＤＡＴＡ)と再生クロック(ＣＬＫ)とからパラレル受信データを生成して記録再生ユニット３４に出力して、光ディスク２９へのデータ書き込みの処理が実行される。
【０２２９】
以上、本発明者によってなされた発明を種々の実施の形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。
【０２３０】
例えば、本発明によるＰＬＬ回路は論理回路を動作させるクロック信号を生成することのみに限定されるのではなく、それ以外に携帯電話や無線ＬＡＮ等の無線通信端末の送受信機において送信動作のための送信キャリア信号と受信動作のための受信キャリア信号とを生成するためのＰＬＬ回路にも適用することが可能である。
【符号の説明】
【０２３１】
１…位相周波数比較器(ＰＦＤ)
２…ループアッテネータ(ＬＡ)
２１…サンプリング回路(Ｓａｍｐ)
２２…カウンタ(Ｃｕｎｔ)
２３…ワンショットパルス生成器(ＯＳＰ)
３…チャージポンプ(ＣＰ)
４…電圧制御発振器(ＶＣＯ)
４１…第１の抵抗(Ｒ1)
４２…第１の容量(Ｃ1)
４３…第２の容量(Ｃ2)
４４…第２の抵抗(Ｒ2)
４５…第３の容量(Ｃ3)
５…電圧制御発振器(ＶＣＯ)
６…分周器(Ｎ)
７…コントローラ(ＣＮＴ)
８…基準信号(ＦＲＥＦ)
９…帰還信号(ＦＢ)
１０…スタンバイ制御信号(ＳＴ)
１１…第１出力信号(ＵＰ)
１２…第２出力信号(ＤＮ)
１３…入力ノード
１５…出力ノード
１６…出力信号
１７…カウンタ制御信号
【特許請求の範囲】
【請求項１】
半導体集積回路は、位相周波数比較器と、ループアッテネータと、チャージポンプと、ループフィルタと、電圧制御発振器と、分周器とを具備するフェーズロックドループ回路を内蔵して、
前記位相周波数比較器は、基準信号と前記分周器の出力信号である帰還信号との位相差を比較して、位相比較出力信号としての第１出力信号と第２出力信号とを出力して、
前記ループアッテネータは、前記位相周波数比較器から出力される前記位相比較出力信号としての前記第１出力信号と前記第２出力信号に応答して、前記チャージポンプに供給されるチャージポンプ駆動出力信号を出力して、
前記チャージポンプは、前記ループアッテネータから出力される前記チャージポンプ駆動出力信号に応答して、前記ループフィルタに充電電流または放電電流を出力して、
前記ループフィルタは、前記チャージポンプから出力される前記充電電流または前記放電電流に応答して、前記電圧制御発振器に供給される制御電圧を出力して、
前記電圧制御発振器は、前記ループフィルタから出力される前記制御電圧に応答して、前記分周器に供給される発振出力信号を出力して、
前記分周器は、前記電圧制御発振器から出力される前記発振出力信号を分周することによって、前記位相周波数比較器に供給される前記帰還信号を出力して、
前記基準信号の位相よりも前記帰還信号の位相が遅延している場合には、前記第１出力信号のパルス幅の長い第１パルスと前記第２出力信号のパルス幅の短い第２パルスのパルス幅の差は、前記基準信号の前記位相に対する前記帰還信号の前記位相の遅延に対応して、
前記ループアッテネータは、少なくともサンプリング回路とカウンタとを含み、
前記サンプリング回路にはサンプリングパルスと前記位相周波数比較器から出力される前記第１出力信号と前記第２出力信号とが供給されることによって、前記サンプリング回路はサンプリング出力信号を出力して、
前記基準信号の前記位相よりも前記帰還信号の前記位相が遅延している場合には、前記サンプリング回路は前記位相周波数比較器から出力される前記第１出力信号の前記第１パルスの前記パルス幅の期間中に供給される前記サンプリングパルスを前記サンプリング出力信号として出力して、
前記カウンタは、前記サンプリング回路から前記サンプリング出力信号として出力される所定個数の前記サンプリングパルスのカウントアップを完了すると、カウントアップ完了出力信号を出力して、
前記チャージポンプは、前記ループアッテネータの前記カウンタから出力される前記カウントアップ完了出力信号に応答して、前記ループフィルタに前記充電電流または前記放電電流を出力する
ことを特徴とする半導体集積回路。
【請求項２】
請求項１において、
前記カウンタが前記所定個数の前記サンプリングパルスの前記カウントアップを完了して前記カウントアップ完了出力信号を出力することに応答して前記カウンタがリセットされ、リセットされた前記カウンタは前記サンプリング回路から前記サンプリング出力信号として出力される前記サンプリングパルスのカウントアップを再度開始する
ことを特徴とする半導体集積回路。
【請求項３】
請求項２において、
前記ループアッテネータは、ワンショットパルス生成器を更に含む。
前記ワンショットパルス生成器には前記サンプリングパルスと前記カウンタから出力される前記カウントアップ完了出力信号が供給されることによって、前記ワンショットパルス生成器は前記サンプリングパルスのパルス幅と略等しいパルス幅を有するワンショットパルス出力信号を前記チャージポンプ駆動出力信号として出力する
ことを特徴と半導体集積回路。
【請求項４】
請求項３において、
前記ワンショットパルス生成器は、第１フリップフロップと、第２フリップフロップと、インバータと、排他的論理和回路と、ＡＮＤ回路とによって構成され、
前記第１フリップフロップのデータ入力端子と前記第２フリップフロップのデータ入力端子には前記カウンタから出力される前記カウントアップ完了出力信号が供給されて、前記第１フリップフロップのクロック入力端子と前記インバータの入力端子に前記サンプリングパルスが供給され、
前記インバータの出力端子から出力される反転サンプリングパルスが前記第２フリップフロップのクロック入力端子に供給され、前記第１フリップフロップの出力データと前記第２フリップフロップの出力データＱ２とは前記排他的論理和回路の第１入力端子と第２入力端子とにそれぞれ供給され、
前記ＡＮＤ回路の第１入力端子と第２入力端子とに前記カウントアップ完了出力信号と前記排他的論理和回路の出力信号とがそれぞれ供給されて、前記ＡＮＤ回路の出力端子から前記ワンショットパルス出力信号が出力される
ことを特徴とする半導体集積回路。
【請求項５】
請求項３において、
スタンバイ状態において、所定のレベルのスタンバイ制御信号に応答して、前記位相周波数比較器と前記サンプリング回路と前記カウンタと前記ワンショットパルス生成器と前記チャージポンプと前記ループフィルタと前記分周器とは、低消費電力状態に制御される
ことを特徴とする半導体集積回路。
【請求項６】
請求項３において、
前記半導体集積回路は、前記スタンバイ状態の終了後の前記所定のレベルと異なるレベルの前記スタンバイ制御信号に応答して、前記スタンバイ状態の終了後の所定の経過期間に前記カウンタに供給されるカウンタ制御信号を出力するコントローラを更に具備して、
前記スタンバイ状態の終了後の前記所定の経過期間に前記カウンタは、前記コントローラから出力される前記カウンタ制御信号に応答して、前記所定個数よりも少ない個数の前記サンプリングパルスのカウントアップを完了すると、前記カウントアップ完了出力信号を出力する
ことを特徴とする半導体集積回路。
【請求項７】
請求項３において、
前記フェーズロックドループ回路は、前記分周器に接続された変調器を更に含み、
前記変調器の出力に応答することよって前記分周器は異なる値の分周数の間で変化することによって、前記分周器の平均分周数が整数部と分数部との和であるフラクショナルＰＬＬの動作モードで前記フェーズロックドループ回路が動作する
ことを特徴とする半導体集積回路。
【請求項８】
請求項７において、
前記フラクショナルＰＬＬの前記動作モードで動作する前記フェーズロックドループ回路は、オンチップ化されたシリアルＡＴＡインターフェースユニットで使用されるスプレッドスペトクラムクロック発生器を構成する
ことを特徴とする半導体集積回路。
【請求項９】
請求項８において、
前記シリアルＡＴＡインターフェースユニットを含む前記半導体集積回路は、記憶ディスク装置とホスト装置との間に接続可能とされ、
前記半導体集積回路は、前記記憶ディスク装置から読み出し信号を読み出して前記ホスト装置に読み出しデータを供給する一方、前記ホスト装置から書き込みデータを受けて前記記憶ディスク装置へ書き込み信号を供給する
ことを特徴とする半導体集積回路。
【請求項１０】
位相周波数比較器と、ループアッテネータと、チャージポンプと、ループフィルタと、電圧制御発振器と、分周器とを具備するフェーズロックドループ回路を内蔵する半導体集積回路の動作方法であって、
前記位相周波数比較器は、基準信号と前記分周器の出力信号である帰還信号との位相差を比較して、位相比較出力信号としての第１出力信号と第２出力信号とを出力して、
前記ループアッテネータは、前記位相周波数比較器から出力される前記位相比較出力信号としての前記第１出力信号と前記第２出力信号に応答して、前記チャージポンプに供給されるチャージポンプ駆動出力信号を出力して、
前記チャージポンプは、前記ループアッテネータから出力される前記チャージポンプ駆動出力信号に応答して、前記ループフィルタに充電電流または放電電流を出力して、
前記ループフィルタは、前記チャージポンプから出力される前記充電電流または前記放電電流に応答して、前記電圧制御発振器に供給される制御電圧を出力して、
前記電圧制御発振器は、前記ループフィルタから出力される前記制御電圧に応答して、前記分周器に供給される発振出力信号を出力して、
前記分周器は、前記電圧制御発振器から出力される前記発振出力信号を分周することによって、前記位相周波数比較器に供給される前記帰還信号を出力して、
前記基準信号の位相よりも前記帰還信号の位相が遅延している場合には、前記第１出力信号のパルス幅の長い第１パルスと前記第２出力信号のパルス幅の短い第２パルスのパルス幅の差は、前記基準信号の前記位相に対する前記帰還信号の前記位相の遅延に対応して、
前記ループアッテネータは、少なくともサンプリング回路とカウンタとを含み、
前記サンプリング回路にはサンプリングパルスと前記位相周波数比較器から出力される前記第１出力信号と前記第２出力信号とが供給されることによって、前記サンプリング回路はサンプリング出力信号を出力して、
前記基準信号の前記位相よりも前記帰還信号の前記位相が遅延している場合には、前記サンプリング回路は前記位相周波数比較器から出力される前記第１出力信号の前記第１パルスの前記パルス幅の期間中に供給される前記サンプリングパルスを前記サンプリング出力信号として出力して、
前記カウンタは、前記サンプリング回路から前記サンプリング出力信号として出力される所定個数の前記サンプリングパルスのカウントアップを完了すると、カウントアップ完了出力信号を出力して、
前記チャージポンプは、前記ループアッテネータの前記カウンタから出力される前記カウントアップ完了出力信号に応答して、前記ループフィルタに前記充電電流または前記放電電流を出力する
ことを特徴とする半導体集積回路の動作方法。
【請求項１１】
請求項１０において、
前記カウンタが前記所定個数の前記サンプリングパルスの前記カウントアップを完了して前記カウントアップ完了出力信号を出力することに応答して前記カウンタがリセットされ、リセットされた前記カウンタは前記サンプリング回路から前記サンプリング出力信号として出力される前記サンプリングパルスのカウントアップを再度開始する
ことを特徴とする半導体集積回路の動作方法。
【請求項１２】
請求項１１において、
前記ループアッテネータは、ワンショットパルス生成器を更に含む。
前記ワンショットパルス生成器には前記サンプリングパルスと前記カウンタから出力される前記カウントアップ完了出力信号が供給されることによって、前記ワンショットパルス生成器は前記サンプリングパルスのパルス幅と略等しいパルス幅を有するワンショットパルス出力信号を前記チャージポンプ駆動出力信号として出力する
ことを特徴と半導体集積回路の動作方法。
【請求項１３】
請求項１２において、
前記ワンショットパルス生成器は、第１フリップフロップと、第２フリップフロップと、インバータと、排他的論理和回路と、ＡＮＤ回路とによって構成され、
前記第１フリップフロップのデータ入力端子と前記第２フリップフロップのデータ入力端子には前記カウンタから出力される前記カウントアップ完了出力信号が供給されて、前記第１フリップフロップのクロック入力端子と前記インバータの入力端子に前記サンプリングパルスが供給され、
前記インバータの出力端子から出力される反転サンプリングパルスが前記第２フリップフロップのクロック入力端子に供給され、前記第１フリップフロップの出力データと前記第２フリップフロップの出力データＱ２とは前記排他的論理和回路の第１入力端子と第２入力端子とにそれぞれ供給され、
前記ＡＮＤ回路の第１入力端子と第２入力端子とに前記カウントアップ完了出力信号と前記排他的論理和回路の出力信号とがそれぞれ供給されて、前記ＡＮＤ回路の出力端子から前記ワンショットパルス出力信号が出力される
ことを特徴とする半導体集積回路の動作方法。
【請求項１４】
請求項１２において、
スタンバイ状態において、所定のレベルのスタンバイ制御信号に応答して、前記位相周波数比較器と前記サンプリング回路と前記カウンタと前記ワンショットパルス生成器と前記チャージポンプと前記ループフィルタと前記分周器とは、低消費電力状態に制御される
ことを特徴とする半導体集積回路の動作方法。
【請求項１５】
請求項１２において、
前記半導体集積回路は、前記スタンバイ状態の終了後の前記所定のレベルと異なるレベルの前記スタンバイ制御信号に応答して、前記スタンバイ状態の終了後の所定の経過期間に前記カウンタに供給されるカウンタ制御信号を出力するコントローラを更に具備して、
前記スタンバイ状態の終了後の前記所定の経過期間に前記カウンタは、前記コントローラから出力される前記カウンタ制御信号に応答して、前記所定個数よりも少ない個数の前記サンプリングパルスのカウントアップを完了すると、前記カウントアップ完了出力信号を出力する
ことを特徴とする半導体集積回路の動作方法。
【請求項１６】
請求項１２において、
前記フェーズロックドループ回路は、前記分周器に接続された変調器を更に含み、
前記変調器の出力に応答することよって前記分周器は異なる値の分周数の間で変化することによって、前記分周器の平均分周数が整数部と分数部との和であるフラクショナルＰＬＬの動作モードで前記フェーズロックドループ回路が動作する
ことを特徴とする半導体集積回路の動作方法。
【請求項１７】
請求項１６において、
前記フラクショナルＰＬＬの前記動作モードで動作する前記フェーズロックドループ回路は、オンチップ化されたシリアルＡＴＡインターフェースユニットで使用されるスプレッドスペトクラムクロック発生器を構成する
ことを特徴とする半導体集積回路の動作方法。
【請求項１８】
請求項１７において、
前記シリアルＡＴＡインターフェースユニットを含む前記半導体集積回路は、記憶ディスク装置とホスト装置との間に接続可能とされ、
前記半導体集積回路は、前記記憶ディスク装置から読み出し信号を読み出して前記ホスト装置に読み出しデータを供給する一方、前記ホスト装置から書き込みデータを受けて前記記憶ディスク装置へ書き込み信号を供給する
ことを特徴とする半導体集積回路の動作方法。
【請求項１】
半導体集積回路は、位相周波数比較器と、ループアッテネータと、チャージポンプと、ループフィルタと、電圧制御発振器と、分周器とを具備するフェーズロックドループ回路を内蔵して、
前記位相周波数比較器は、基準信号と前記分周器の出力信号である帰還信号との位相差を比較して、位相比較出力信号としての第１出力信号と第２出力信号とを出力して、
前記ループアッテネータは、前記位相周波数比較器から出力される前記位相比較出力信号としての前記第１出力信号と前記第２出力信号に応答して、前記チャージポンプに供給されるチャージポンプ駆動出力信号を出力して、
前記チャージポンプは、前記ループアッテネータから出力される前記チャージポンプ駆動出力信号に応答して、前記ループフィルタに充電電流または放電電流を出力して、
前記ループフィルタは、前記チャージポンプから出力される前記充電電流または前記放電電流に応答して、前記電圧制御発振器に供給される制御電圧を出力して、
前記電圧制御発振器は、前記ループフィルタから出力される前記制御電圧に応答して、前記分周器に供給される発振出力信号を出力して、
前記分周器は、前記電圧制御発振器から出力される前記発振出力信号を分周することによって、前記位相周波数比較器に供給される前記帰還信号を出力して、
前記基準信号の位相よりも前記帰還信号の位相が遅延している場合には、前記第１出力信号のパルス幅の長い第１パルスと前記第２出力信号のパルス幅の短い第２パルスのパルス幅の差は、前記基準信号の前記位相に対する前記帰還信号の前記位相の遅延に対応して、
前記ループアッテネータは、少なくともサンプリング回路とカウンタとを含み、
前記サンプリング回路にはサンプリングパルスと前記位相周波数比較器から出力される前記第１出力信号と前記第２出力信号とが供給されることによって、前記サンプリング回路はサンプリング出力信号を出力して、
前記基準信号の前記位相よりも前記帰還信号の前記位相が遅延している場合には、前記サンプリング回路は前記位相周波数比較器から出力される前記第１出力信号の前記第１パルスの前記パルス幅の期間中に供給される前記サンプリングパルスを前記サンプリング出力信号として出力して、
前記カウンタは、前記サンプリング回路から前記サンプリング出力信号として出力される所定個数の前記サンプリングパルスのカウントアップを完了すると、カウントアップ完了出力信号を出力して、
前記チャージポンプは、前記ループアッテネータの前記カウンタから出力される前記カウントアップ完了出力信号に応答して、前記ループフィルタに前記充電電流または前記放電電流を出力する
ことを特徴とする半導体集積回路。
【請求項２】
請求項１において、
前記カウンタが前記所定個数の前記サンプリングパルスの前記カウントアップを完了して前記カウントアップ完了出力信号を出力することに応答して前記カウンタがリセットされ、リセットされた前記カウンタは前記サンプリング回路から前記サンプリング出力信号として出力される前記サンプリングパルスのカウントアップを再度開始する
ことを特徴とする半導体集積回路。
【請求項３】
請求項２において、
前記ループアッテネータは、ワンショットパルス生成器を更に含む。
前記ワンショットパルス生成器には前記サンプリングパルスと前記カウンタから出力される前記カウントアップ完了出力信号が供給されることによって、前記ワンショットパルス生成器は前記サンプリングパルスのパルス幅と略等しいパルス幅を有するワンショットパルス出力信号を前記チャージポンプ駆動出力信号として出力する
ことを特徴と半導体集積回路。
【請求項４】
請求項３において、
前記ワンショットパルス生成器は、第１フリップフロップと、第２フリップフロップと、インバータと、排他的論理和回路と、ＡＮＤ回路とによって構成され、
前記第１フリップフロップのデータ入力端子と前記第２フリップフロップのデータ入力端子には前記カウンタから出力される前記カウントアップ完了出力信号が供給されて、前記第１フリップフロップのクロック入力端子と前記インバータの入力端子に前記サンプリングパルスが供給され、
前記インバータの出力端子から出力される反転サンプリングパルスが前記第２フリップフロップのクロック入力端子に供給され、前記第１フリップフロップの出力データと前記第２フリップフロップの出力データＱ２とは前記排他的論理和回路の第１入力端子と第２入力端子とにそれぞれ供給され、
前記ＡＮＤ回路の第１入力端子と第２入力端子とに前記カウントアップ完了出力信号と前記排他的論理和回路の出力信号とがそれぞれ供給されて、前記ＡＮＤ回路の出力端子から前記ワンショットパルス出力信号が出力される
ことを特徴とする半導体集積回路。
【請求項５】
請求項３において、
スタンバイ状態において、所定のレベルのスタンバイ制御信号に応答して、前記位相周波数比較器と前記サンプリング回路と前記カウンタと前記ワンショットパルス生成器と前記チャージポンプと前記ループフィルタと前記分周器とは、低消費電力状態に制御される
ことを特徴とする半導体集積回路。
【請求項６】
請求項３において、
前記半導体集積回路は、前記スタンバイ状態の終了後の前記所定のレベルと異なるレベルの前記スタンバイ制御信号に応答して、前記スタンバイ状態の終了後の所定の経過期間に前記カウンタに供給されるカウンタ制御信号を出力するコントローラを更に具備して、
前記スタンバイ状態の終了後の前記所定の経過期間に前記カウンタは、前記コントローラから出力される前記カウンタ制御信号に応答して、前記所定個数よりも少ない個数の前記サンプリングパルスのカウントアップを完了すると、前記カウントアップ完了出力信号を出力する
ことを特徴とする半導体集積回路。
【請求項７】
請求項３において、
前記フェーズロックドループ回路は、前記分周器に接続された変調器を更に含み、
前記変調器の出力に応答することよって前記分周器は異なる値の分周数の間で変化することによって、前記分周器の平均分周数が整数部と分数部との和であるフラクショナルＰＬＬの動作モードで前記フェーズロックドループ回路が動作する
ことを特徴とする半導体集積回路。
【請求項８】
請求項７において、
前記フラクショナルＰＬＬの前記動作モードで動作する前記フェーズロックドループ回路は、オンチップ化されたシリアルＡＴＡインターフェースユニットで使用されるスプレッドスペトクラムクロック発生器を構成する
ことを特徴とする半導体集積回路。
【請求項９】
請求項８において、
前記シリアルＡＴＡインターフェースユニットを含む前記半導体集積回路は、記憶ディスク装置とホスト装置との間に接続可能とされ、
前記半導体集積回路は、前記記憶ディスク装置から読み出し信号を読み出して前記ホスト装置に読み出しデータを供給する一方、前記ホスト装置から書き込みデータを受けて前記記憶ディスク装置へ書き込み信号を供給する
ことを特徴とする半導体集積回路。
【請求項１０】
位相周波数比較器と、ループアッテネータと、チャージポンプと、ループフィルタと、電圧制御発振器と、分周器とを具備するフェーズロックドループ回路を内蔵する半導体集積回路の動作方法であって、
前記位相周波数比較器は、基準信号と前記分周器の出力信号である帰還信号との位相差を比較して、位相比較出力信号としての第１出力信号と第２出力信号とを出力して、
前記ループアッテネータは、前記位相周波数比較器から出力される前記位相比較出力信号としての前記第１出力信号と前記第２出力信号に応答して、前記チャージポンプに供給されるチャージポンプ駆動出力信号を出力して、
前記チャージポンプは、前記ループアッテネータから出力される前記チャージポンプ駆動出力信号に応答して、前記ループフィルタに充電電流または放電電流を出力して、
前記ループフィルタは、前記チャージポンプから出力される前記充電電流または前記放電電流に応答して、前記電圧制御発振器に供給される制御電圧を出力して、
前記電圧制御発振器は、前記ループフィルタから出力される前記制御電圧に応答して、前記分周器に供給される発振出力信号を出力して、
前記分周器は、前記電圧制御発振器から出力される前記発振出力信号を分周することによって、前記位相周波数比較器に供給される前記帰還信号を出力して、
前記基準信号の位相よりも前記帰還信号の位相が遅延している場合には、前記第１出力信号のパルス幅の長い第１パルスと前記第２出力信号のパルス幅の短い第２パルスのパルス幅の差は、前記基準信号の前記位相に対する前記帰還信号の前記位相の遅延に対応して、
前記ループアッテネータは、少なくともサンプリング回路とカウンタとを含み、
前記サンプリング回路にはサンプリングパルスと前記位相周波数比較器から出力される前記第１出力信号と前記第２出力信号とが供給されることによって、前記サンプリング回路はサンプリング出力信号を出力して、
前記基準信号の前記位相よりも前記帰還信号の前記位相が遅延している場合には、前記サンプリング回路は前記位相周波数比較器から出力される前記第１出力信号の前記第１パルスの前記パルス幅の期間中に供給される前記サンプリングパルスを前記サンプリング出力信号として出力して、
前記カウンタは、前記サンプリング回路から前記サンプリング出力信号として出力される所定個数の前記サンプリングパルスのカウントアップを完了すると、カウントアップ完了出力信号を出力して、
前記チャージポンプは、前記ループアッテネータの前記カウンタから出力される前記カウントアップ完了出力信号に応答して、前記ループフィルタに前記充電電流または前記放電電流を出力する
ことを特徴とする半導体集積回路の動作方法。
【請求項１１】
請求項１０において、
前記カウンタが前記所定個数の前記サンプリングパルスの前記カウントアップを完了して前記カウントアップ完了出力信号を出力することに応答して前記カウンタがリセットされ、リセットされた前記カウンタは前記サンプリング回路から前記サンプリング出力信号として出力される前記サンプリングパルスのカウントアップを再度開始する
ことを特徴とする半導体集積回路の動作方法。
【請求項１２】
請求項１１において、
前記ループアッテネータは、ワンショットパルス生成器を更に含む。
前記ワンショットパルス生成器には前記サンプリングパルスと前記カウンタから出力される前記カウントアップ完了出力信号が供給されることによって、前記ワンショットパルス生成器は前記サンプリングパルスのパルス幅と略等しいパルス幅を有するワンショットパルス出力信号を前記チャージポンプ駆動出力信号として出力する
ことを特徴と半導体集積回路の動作方法。
【請求項１３】
請求項１２において、
前記ワンショットパルス生成器は、第１フリップフロップと、第２フリップフロップと、インバータと、排他的論理和回路と、ＡＮＤ回路とによって構成され、
前記第１フリップフロップのデータ入力端子と前記第２フリップフロップのデータ入力端子には前記カウンタから出力される前記カウントアップ完了出力信号が供給されて、前記第１フリップフロップのクロック入力端子と前記インバータの入力端子に前記サンプリングパルスが供給され、
前記インバータの出力端子から出力される反転サンプリングパルスが前記第２フリップフロップのクロック入力端子に供給され、前記第１フリップフロップの出力データと前記第２フリップフロップの出力データＱ２とは前記排他的論理和回路の第１入力端子と第２入力端子とにそれぞれ供給され、
前記ＡＮＤ回路の第１入力端子と第２入力端子とに前記カウントアップ完了出力信号と前記排他的論理和回路の出力信号とがそれぞれ供給されて、前記ＡＮＤ回路の出力端子から前記ワンショットパルス出力信号が出力される
ことを特徴とする半導体集積回路の動作方法。
【請求項１４】
請求項１２において、
スタンバイ状態において、所定のレベルのスタンバイ制御信号に応答して、前記位相周波数比較器と前記サンプリング回路と前記カウンタと前記ワンショットパルス生成器と前記チャージポンプと前記ループフィルタと前記分周器とは、低消費電力状態に制御される
ことを特徴とする半導体集積回路の動作方法。
【請求項１５】
請求項１２において、
前記半導体集積回路は、前記スタンバイ状態の終了後の前記所定のレベルと異なるレベルの前記スタンバイ制御信号に応答して、前記スタンバイ状態の終了後の所定の経過期間に前記カウンタに供給されるカウンタ制御信号を出力するコントローラを更に具備して、
前記スタンバイ状態の終了後の前記所定の経過期間に前記カウンタは、前記コントローラから出力される前記カウンタ制御信号に応答して、前記所定個数よりも少ない個数の前記サンプリングパルスのカウントアップを完了すると、前記カウントアップ完了出力信号を出力する
ことを特徴とする半導体集積回路の動作方法。
【請求項１６】
請求項１２において、
前記フェーズロックドループ回路は、前記分周器に接続された変調器を更に含み、
前記変調器の出力に応答することよって前記分周器は異なる値の分周数の間で変化することによって、前記分周器の平均分周数が整数部と分数部との和であるフラクショナルＰＬＬの動作モードで前記フェーズロックドループ回路が動作する
ことを特徴とする半導体集積回路の動作方法。
【請求項１７】
請求項１６において、
前記フラクショナルＰＬＬの前記動作モードで動作する前記フェーズロックドループ回路は、オンチップ化されたシリアルＡＴＡインターフェースユニットで使用されるスプレッドスペトクラムクロック発生器を構成する
ことを特徴とする半導体集積回路の動作方法。
【請求項１８】
請求項１７において、
前記シリアルＡＴＡインターフェースユニットを含む前記半導体集積回路は、記憶ディスク装置とホスト装置との間に接続可能とされ、
前記半導体集積回路は、前記記憶ディスク装置から読み出し信号を読み出して前記ホスト装置に読み出しデータを供給する一方、前記ホスト装置から書き込みデータを受けて前記記憶ディスク装置へ書き込み信号を供給する
ことを特徴とする半導体集積回路の動作方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【公開番号】特開２０１２−２０５０４６（Ｐ２０１２−２０５０４６Ａ）
【公開日】平成２４年１０月２２日（２０１２．１０．２２）
【国際特許分類】
【出願番号】特願２０１１−６７２６６（Ｐ２０１１−６７２６６）
【出願日】平成２３年３月２５日（２０１１．３．２５）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
【公開日】平成２４年１０月２２日（２０１２．１０．２２）
【国際特許分類】
【出願日】平成２３年３月２５日（２０１１．３．２５）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
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