【課題】スペクトラム拡散クロックを画像データにより変調した信号を用いて画像を描画する場合に、スペクトラム拡散クロックの生成に用いる変調信号の周期性が画像に与える影響を小さくする。
【解決手段】画像形成装置は水平同期信号として機能するＢＤ信号を生成するＢＤ信号生成部と、スペクトラム拡散クロックＣＬＫ２を生成するクロック生成部３０１とを備える。クロック生成部３０１はＰＬＬ回路に変調信号生成部４１を加えた構成を有する。変調信号生成部４１は変調信号ＳＧ１の周期Ｔ１とＢＤ信号の周期Ｔ２とが下記式を満たす変調信号ＳＧ１を生成する。
Ｔ２＝Ｔ１×(ｎ＋０．５)
ｎは正の整数 （もっと読む）

【課題】ループフィルタをオンチップ化する際、トランジスタの素子サイズのバラツキによるＰＬＬ回路の特性バラツキを軽減して、回路規模と消費電力の増大を軽減する。
【解決手段】半導体集積回路は、位相周波数比較器１とループアッテネータ２とチャージポンプ３とループフィルタ４と電圧制御発振器５と分周器６を具備するフェーズロックドループ回路を内蔵する。アッテネータ２は、サンプリング回路２１とカウンタ２２とを含む。回路２１にサンプリングパルスＳＰＬ＿ＣＬＫと位相周波数比較器１から出力される第１と第２の出力信号が供給され、回路２１はサンプリング出力信号を出力する。カウンタ２２は回路２１から出力される所定個数のサンプリングパルスのカウントアップを完了すると、カウントアップ完了出力信号を出力する。チャージポンプ３は、カウントアップ完了出力信号に応答してループフィルタ４に充電電流または放電電流を出力する。 （もっと読む）

【課題】従来技術に比較して回路構成が簡単であってサイズが小さく、しかも高精度で位相補正することができるクロック生成回路を提供する。
【解決手段】基準クロックを、互いに縦続接続された複数の遅延素子により所定の遅延幅で遅延して所定の駆動クロックを発生し、上記複数の遅延素子の初段と最終段からの各駆動クロックを位相比較し、当該位相比較結果に基づいて上記複数の遅延素子の遅延量を制御することにより、上記位相比較結果の位相差が小さくなるように制御するＤＬＬ回路を備えたクロック生成回路であって、上記複数の遅延素子の初段からの駆動クロックのタイミングで、上記最終段からの駆動クロックのレベルを検出して、上記検出レベルを含む判断結果に基づいて、上記位相差が小さくなるように上記複数の遅延素子の遅延量を制御する位相オフセット手段を備えた。 （もっと読む）

【課題】アパーチャディレイをより小さくするアパーチャディレイ調整機能を有するサンプリングクロック生成回路を提供する。
【解決手段】ＳＳＣＧ１１からの出力クロック信号に対して所定の遅延量だけ遅延してサンプリングクロック信号を発生してサンプリングホールド回路に供給する、遅延回路２１，２２及びクロック発生器２３からなるサンプリングクロック生成手段と、ＳＳＣＧ１１の出力クロック信号に基づいて生成されたＣＣＤ駆動クロック信号と、上記サンプリングクロック信号とを位相比較して位相比較結果を出力する遅延型フリップフロップ２４と、上記位相比較結果に基づいて、上記駆動クロック信号と上記サンプリングクロック信号との位相差が実質的にゼロとなるように上記サンプリングクロック生成手段の遅延量を制御する制御ロジック回路２０とを備えた。 （もっと読む）

【課題】 駆動中の論理ゲートを減らして消費電力を少なくし、クロックが通る論理ゲート数を減らしてクロック遅延を短くしたパルスエッジ選択回路と、それを使ったパルス生成回路、サンプルホールド回路及び固体撮像装置を提供する。
【解決手段】 パルスエッジ選択回路が、複数のクロックから１つのクロックを選択して通過させる入力段と、前記１つのクロックをエッジ検出回路に出力する出力段とを有し、クロックの立ち下がりエッジを検出して、第１のクロックの立ち下がりエッジで立ち上がり、第２のクロックの立ち下がりエッジで立ち下がるパルスを生成するエッジ検出回路の場合に、前記出力段は、複数の入力端を有する複数のＮＯＲゲート及び複数の入力端を有する複数のＮＡＮＤゲートを交互に組み合わせて接続されており、前記第１及び第２のクロックを出力する出力ゲートにはＮＯＲゲートが使用される。立ち上がりエッジでパルスを生成する場合、出力ゲートにはＮＡＮＤゲートが使用される。 （もっと読む）

【課題】 外部からの基準信号の周波数変化が安定している状態であるかどうかをユーザが容易に判別可能とする。
【解決手段】 外部機器から供給された基準信号を入力する入力手段と、前記入力手段により入力された基準信号とクロックとの位相差を検出する位相検出手段と、前記位相検出手段の出力に応じた周波数の前記クロックを発生する発生手段と、前記位相検出手段の出力に基づいて前記入力手段により入力された基準信号の周波数と前記クロックの周波数との誤差を検出し、前記検出した誤差に基づいて前記基準信号の周波数変化の状態を示す情報を表示装置に表示する制御手段とを備える。 （もっと読む）

【課題】 ジッタの少ないクロックを発生させる
【解決手段】 第１の発振器と、前記第１の発振器から出力される第１のクロックの周波数とは異なる周波数の第２のクロックを出力する第２の発振器と、前記第１の発振器からの第１のクロックと前記第２の発振器からの第２のクロックのうちの一方を選択する選択手段と、前記選択手段により選択された第１のクロックまたは第２のクロックの周波数を逓倍し、出力クロックを生成する生成手段と、前記第１の発振器からの第１のクロックを逓倍する逓倍回路と、前記逓倍回路からの出力信号と前記生成手段からの出力クロックとの位相差を検出し、前記位相差を示す信号を前記第２の発振器に出力することにより前記第２の発振器からの第２のクロックの周波数を変更する位相検出手段とを備える。 （もっと読む）

【課題】ノイズが混入した場合であっても、所望の周波数で発振信号を生成することが可能な位相同期回路を提供する。
【解決手段】位相同期回路は、低域通過フィルタからの出力電圧に応じて発振回路から出力される発振信号を、制御信号に基づいた利得で増幅する可変利得増幅回路と、可変利得増幅回路からの増幅信号の位相に応じた第１の位相と、増幅信号の基準となる基準信号の第２の位相とを比較して、第１の位相と第２の位相とを一致させるための比較信号を低域通過フィルタに出力する位相比較回路と、出力電圧に基づいて、第１の位相と第２の位相とが一致しているか否かを検出する検出回路と、検出回路の検出結果に基づいて、第１の位相と第２の位相とが一致している場合、利得が所定の値となるような制御信号を生成し、第１の位相と第２の位相とが一致していない場合、利得を所定の値より増加させるような制御信号を生成する制御信号生成回路と、を備える。 （もっと読む）

【課題】 温度によるクロックの変動を抑える。
【解決手段】 クロックを用いて信号を生成する信号処理部と、外部からの入力信号と前記信号処理部から出力された信号との位相差を検出し、前記位相差を示す信号を出力すると共に前記入力信号が無くなるとその直前の位相差の信号を出力する位相差検出部と、温度補償型の発振器からの出力信号に応じて前記位相差検出部からの出力に応じた値をカウントし、前記カウント値に基づいて基準信号を生成するデジタル発振器と、前記デジタル発振器からの基準信号と前記クロックを分周した信号との位相差に応じて前記クロックを生成するクロック生成部とを備える。 （もっと読む）

【課題】
映像信号をサンプリングするためのサンプリングクロック信号として用いても、映像に乱れを生じさせないクロック信号を生成することのできるデジタルＰＬＬ回路を提供することを課題とする。
【解決手段】
映像信号のサンプリングに用いるサンプリングクロック信号として、入力電圧に応じた発振周波数のクロック信号を出力する電圧制御発振回路と、映像信号の制御に用いられる複合同期信号と、前記電圧制御発振回路の出力に基づく帰還信号との位相差を検出する位相差検出部と、前記位相差検出部で検出される位相差が所定の範囲内にある場合は当該位相差を選択して出力し、前記位相差検出部で検出される位相差が前記所定の範囲内にない場合は前記位相差検出部で検出される位相差の目標値を出力する出力部とを含み、前記出力部の出力に基づいて、前記電圧制御発振回路の入力電圧を制御する。 （もっと読む）

【課題】実装面積や消費電力を低減させることができるクロック位相調整回路を提供すること。
【解決手段】ｎ個の第１の遅延素子１５を多段に接続し、入力クロック信号ＩＮＣＬＫをその周期の１／ｎずつ遅延させたクロック信号をそれぞれ出力するＤＬＬ回路２と、ｎ個の第１の遅延素子１５から出力されるクロック信号のうち１つのクロック信号を選択して出力する第１のセレクタ回路３と、この第１のセレクタ回路３から出力されるクロック信号ＣＬＫ１を遅延させる遅延部４を備えている。遅延部４は、１又は複数の直列に接続された遅延回路２０を有しており、この遅延回路２０は、前段の遅延回路１０に設けられた第１の遅延素子１５の遅延量に対して１／２の遅延量を有する第２の遅延素子２１と、入力されたクロック信号ＣＬＫ１と第２の遅延素子２１により遅延されたクロック信号のいずれかを選択して出力する第２のセレクタ回路２２とを備える。 （もっと読む）

【課題】タイミング回復装置とその方法を提供する。
【解決手段】本システムは、クロック生成器、タイマー、修飾子、処理ユニット、パーサー、及び、補償器、からなる。クロック生成器は、クロック信号を生成する。タイマーはクロック信号を受信し、時間情報を生成する。修飾子は、時刻基準参照値情報をプログラムストリームに組み込み、時刻基準参照値情報は、時間情報とプログラム時刻基準参照値情報に従って提供される。処理ユニットはプログラムストリームを処理し、時刻基準参照値情報に組み込まれるデータストリームを生成する。パーサーは、データストリームから時刻基準参照値情報を抽出する。そして、補償器は、時刻基準参照値情報に従って、制御信号を生成する。クロック生成器は、制御信号を受信し、クロック信号を調整する。 （もっと読む）

【課題】ＣＬＶスピンドル制御のランダムシーク時でもスループット低下を抑え、かつ安価で消費電力を抑えたワイドキャプチャ対応のデジタルＰＬＬ回路を提供する。
【解決手段】本発明のデジタルＰＬＬ回路１０Ａは、周波数値ｆｑ’に応じてマスタクロックｓｃｌｋの周波数を切り替えるマスタクロック切り替え手段１０Ｂと、周波数値ｆｑ’に一定の倍率を乗じて数値制御発振器６へ出力するとともに、マスタクロックｓｃｌｋの周波数が切り替わる前後で同期クロックｇｃｌｋの周波数が一定になるように前記倍率を切り替える倍率切り替え手段１０Ｃと、を備えたことを特徴とする。 （もっと読む）

【課題】Ｃ／Ｎを改善することができる位相同期回路におけるループフィルタを提供する。
【解決手段】本発明の位相同期回路におけるループフィルタ１は、増幅回路２、第１のローパスフィルタ３、第２のローパスフィルタ４、電圧供給回路１７、スイッチング素子５を備える。第２のローパスフィルタ４は、増幅回路２の出力端子２ａと第１のローパスフィルタ３との間に接続され、バイアス電圧を供給する電圧供給回路１７にも接続される。スイッチング素子５は、第２のローパスフィルタ４の接続状態を制御し、増幅回路２から出力された制御電圧が所定の電圧以下に降下したときに自動的にオンとなるように形成される。 （もっと読む）

【課題】本発明は、ディスプレイ駆動装置に関する。
【解決手段】本発明はディスプレイ装置、特にディスプレイ装置に使用されるバックライトユニット駆動装置において、映像信号が正常である場合には映像信号の周波数に同期された周波数を有する駆動信号を提供し、映像信号が異常状態である場合には予め設定された周波数を有する駆動信号を提供して、安定的な動作を行うため、入力された映像信号の周波数と分周された駆動信号の周波数の差を検出する周波数検出部と、上記周波数検出部からの検出結果により、上記映像信号の周波数と同期された周波数を有する上記駆動信号を生成する駆動信号生成部と、上記周波数検出部からの上記検出結果が異常動作である場合、上記周波数検出部の周波数検出動作を停止させる制御部とを含むディスプレイ駆動装置を提供する。 （もっと読む）

【課題】電源電圧、温度変動、製造プロセスによる素子特性の変動があっても、外部クロックの周期に応じて位相関係が一定になる複数のクロックを出力する。
【解決手段】クロック生成回路は、外部クロックに対して、第１の遅延素子１０１により遅延させた第１のクロックを出力する第１の生成部１３０及び第２の遅延素子１０２により遅延させた第２のクロックを出力する第２の生成部１４０と、第１の遅延素子及び第２の遅延素子の遅延量に対して、それぞれ相関がある遅延量を有する複数の第３の遅延素子１２７を用いて、複数の第３の遅延素子１２７の遅延量の合計が外部クロックの周期に依存した目標値になるように、第３の遅延素子を制御し、制御用の信号を用いて、第１の遅延素子１０１の遅延量、第２の遅延素子１０２の遅延量、及び第３の遅延素子１２７の遅延量を制御する制御部１２０とを備える。 （もっと読む）

【課題】ＤＬＬ回路においてロックはずれが発生しても、短時間で確実に正常ロック状態に復帰させる。
【解決手段】遅延回路１３の遅延時間が１周期より小さくなると、遅延検出回路１５から最小遅延時間検出信号Ｋ２が出力される。さらに位相周波数比較器１１がＵＰパルスを出力していると、最小遅延時間検出信号Ｋ２とＵＰパルスとの２ＮＯＲ論理（否定論理和回路２１）によりクロックがＵＰパルスカウンタ１９に伝達し、Ｈレベルのロックはずれ検出信号Ｋ３が出力され、リセット期間保持カウンタ１７にＬレベルが入力される。これにより、リセット期間保持カウンタ１７がカウンタ動作を開始し、所定の期間、リセット信号をＬレベルにして制御電圧ＣＮＴＬを電源電圧にショートし、かつ位相周波数比較器１１をリセットする。 （もっと読む）

【課題】ＰＬＬ回路におけるＰＬＬ応答特性を、参照電圧に応じた所望の特性にする。
【解決手段】ＰＬＬ回路は、入力された電圧に応じた周波数で発振することにより、内部信号を生成する発振部と、前記内部信号を分周して分周信号を生成する分周部と、外部から入力された基準信号の位相と前記分周部から受けた前記分周信号の位相とを比較し、比較結果に応じた位相誤差信号を出力する位相比較部と、前記位相誤差信号に基づいて制御電圧を生成する生成部とを有するＰＬＬ回路であって、前記生成部から出力された前記制御電圧が前記発振部へ入力される第１の状態と、参照電圧が前記発振部へ入力される第２の状態とを切り替える切り替え部と、前記第２の状態において、前記分周信号の周波数と前記基準信号の周波数とを比較し、前記分周信号の周波数が前記基準信号の周波数に等しくなるように、前記発振部に入力された電圧に対する前記発振部における発振する周波数を補正する補正部とを備える。 （もっと読む）

【課題】小規模の回路追加により、既存の回路を有効に活用しながら映像信号のクロックの周期とサンプリングクロックの周期との齟齬を解消する発振回路、及び映像表示装置を提供することを課題とする
【解決手段】分周器３３と位相比較器３１とを有する生成回路３へ、所定の発振信号を供する発振回路４であって、位相比較器３１における比較結果に応じた周期のクロック信号を生成するクロック信号生成部４２と、クロック信号生成部４２が生成したクロック信号の一部をマスクした信号を分周器３３へ供するクロック信号マスク部４３と、を備え、クロック信号マスク部４３は、生成回路３が生成するサンプリング信号の周期が、映像信号を生成する際に用いられるクロックの周期と同じになるようにクロック信号の一部をマスクする。 （もっと読む）

【課題】
従来の複数ＰＣＲに同期したＳＴＣクロック再生方法は、複数チャンネル毎にＰＣＲとの差分情報を参照するＶＣＸＯを独立に備えて複数のマスタクロックを生成し、これらマスタクロックを互いに独立に使用してＳＴＣクロックを再生するＰＬＬを有する構成となっており、高価な回路構成となっていた。
【解決手段】
複数ＰＣＲに同期させるために得られた各差分情報を一定周期で切り替えて、一組のＶＣＸＯに供給し、時分割にマスタクロックを生成し、各ＳＴＣクロックを再生するＰＬＬを機能させる。上記、切り替え時に未選択側の差分情報が必要なＰＬＬは出力クロックの変動を抑えるためにＰＬＬ内部の位相比較をＨｏｌｄさせることにより、安価で安定度の良い回路構成を可能にする。 （もっと読む）