半導体集積回路装置
【課題】ＤＬＬ回路においてロックはずれが発生しても、短時間で確実に正常ロック状態に復帰させる。
【解決手段】遅延回路１３の遅延時間が１周期より小さくなると、遅延検出回路１５から最小遅延時間検出信号Ｋ２が出力される。さらに位相周波数比較器１１がＵＰパルスを出力していると、最小遅延時間検出信号Ｋ２とＵＰパルスとの２ＮＯＲ論理（否定論理和回路２１）によりクロックがＵＰパルスカウンタ１９に伝達し、Ｈレベルのロックはずれ検出信号Ｋ３が出力され、リセット期間保持カウンタ１７にＬレベルが入力される。これにより、リセット期間保持カウンタ１７がカウンタ動作を開始し、所定の期間、リセット信号をＬレベルにして制御電圧ＣＮＴＬを電源電圧にショートし、かつ位相周波数比較器１１をリセットする。
【解決手段】遅延回路１３の遅延時間が１周期より小さくなると、遅延検出回路１５から最小遅延時間検出信号Ｋ２が出力される。さらに位相周波数比較器１１がＵＰパルスを出力していると、最小遅延時間検出信号Ｋ２とＵＰパルスとの２ＮＯＲ論理（否定論理和回路２１）によりクロックがＵＰパルスカウンタ１９に伝達し、Ｈレベルのロックはずれ検出信号Ｋ３が出力され、リセット期間保持カウンタ１７にＬレベルが入力される。これにより、リセット期間保持カウンタ１７がカウンタ動作を開始し、所定の期間、リセット信号をＬレベルにして制御電圧ＣＮＴＬを電源電圧にショートし、かつ位相周波数比較器１１をリセットする。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路装置において用いられるサンプリングクロックの生成技術に関し、特に、デジタルカメラなどに用いられるサンプリングクロックの生成に有効な技術に関する。
【背景技術】
【０００２】
デジタルカメラなどにおけるサンプリングクロック調整用などとして、ＤＬＬ（Ｄｅｌａｙ Ｌｏｃｋｅｄ Ｌｏｏｐ）回路が広く用いられている。このＤＬＬ回路は、基本構成として遅延素子、位相周波数比較器、チャージポンプ、およびループフィルタから構成される負帰還回路である。
【０００３】
この回路に期待される機能は、入力クロックに対し、遅延素子の出力クロックがちょうど１周期遅れにロックさせる。負帰還動作によって、プロセス、電源電圧、温度のばらつきに依存しないクロック遅延を生成できる。
【０００４】
ＤＬＬ回路を構成する位相周波数比較器は、内部にラッチ回路を含むため、ＤＬＬ回路が１周期遅れにロックするよう期待動作をさせるには、予めラッチ回路の内部状態をリセットする必要がある。
【０００５】
その上、たとえ動作開始時にリセットさせて期待通りの動作をさせても、たとえば、サージが印加され位相周波数比較器の２つの入力クロックに予期せぬパルスが発生し、そのエッジを検出した場合、正常ロックからはずれてしまう。
【０００６】
その場合、２周期、またはそれ以上の整数倍周期の遅延時間にロックしたりする(擬似ロック)。または０周期目にロックさせようとし、遅延素子の遅延時間最小値に収束してしまう現象に陥る。前者の擬似ロックは、可変遅延ライン各段から出力される複数のクロックの遅延時間を検出する遅延検出回路を設けることによって対策可能であるが、後者の現象、すなわちロックはずれは新たな対策が必要となった。
【０００７】
ＤＬＬ回路におけるロックはずれの対策技術としては、たとえば、遅延素子の遅延時間が最小値となるときの、ループフィルタ容量電圧値である制御電圧に着目し、位相周波数比較器をリセットするものがある。
【０００８】
遅延素子が、その遅延時間が小さくなるほど制御電圧が上昇する伝達特性を持つ場合、ある電圧値以上になるとロックはずれと判定する。回路構成としては電圧比較器を設け、その一つの入力には制御電圧を、他方の入力には任意に設定したバイアス電圧を与える。
【０００９】
たとえば、電源電圧が約３Ｖ動作の回路では、約２．５Ｖをバイアス電圧として与え、制御電圧が約２．５Ｖ以上の場合にロックはずれと判定し、位相周波数比較器、および制御電圧をリセットする。また、約２．５Ｖ未満の場合には、正常ロック状態と判定する。
【００１０】
なお、この種のＤＬＬ回路としては、制御回路が第１のクロックの供給を開始すると、位相周波数比較器が第２のクロックのエッジを先のタイミングのエッジとして、このタイミングの直後の第１のクロックのエッジとの比較動作を実行し、遅延回路がクロック１周期よりも小さい遅延時間に設定されている際に、第２のクロックのエッジを第１のクロック信号の対応エッジより１サイクル後のエッジと比較することにより、遅延時間を入力クロックの１周期に安定させるものが知られている（たとえば、特許文献１参照）。
【特許文献１】特開２００５−３１１５４３号公報
【発明の開示】
【発明が解決しようとする課題】
【００１１】
ところが、上記のような電圧比較を有するＤＬＬ回路におけるロックはずれの防止技術では、次のような問題点があることが本発明者により見い出された。
【００１２】
すなわち、上記したロックはずれ対策では、外部から判定用のバイアス電圧を供給する必要があるので、そのバイアス電圧設定が電源電圧、動作周波数、プロセス、温度などを考慮し選択する必要があり、電圧設定が困難であるという問題がある。
【００１３】
また、制御電圧とバイアス電圧とを比較する比較器を新たに設けなければならないので、電力消費が増加してしまうという問題も生じてしまうことになる。
【００１４】
さらに、特許文献１の技術においては、ロックはずれから正常ロックに自動復帰させるために別途の発振器が必要となってしまい、それにより、レイアウト面積、消費電力、ならびに雑音増加などの問題が生じる恐れがある。
【００１５】
本発明の目的は、ＤＬＬ回路においてロックはずれが発生しても、短時間で確実に正常ロック状態に復帰させることのできる技術を提供することにある。
【００１６】
本発明の前記ならびにそのほかの目的と新規な特徴については、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１７】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１８】
本発明は、ＤＬＬ回路に関するものであり、直列接続された複数の遅延素子からなり、ＤＬＬ回路への入力クロックである基本クロックを遅延させて遅延クロックとして出力する遅延回路と、該遅延回路が生成した遅延クロックと基本クロックとの位相差を検出し、ＵＰパルス、またはＤＯＷＮパルスを生成する位相周波数比較器と、該位相周波数比較器から出力されるＵＰパルス、またはＤＯＷＮパルスに応じて、制御電圧を発生させるチャージポンプ回路と、遅延回路における遅延素子からそれぞれ出力される遅延信号から、遅延素子の遅延時間が縮小し、最小値に収束するロックはずれを検出し、そのロックはずれから正常ロックに復帰させる制御を行うロックはずれ検出制御手段とを備えたクロック発生部を有したものである。
【００１９】
また、本願のその他の発明の概要を簡単に示す。
【００２０】
本発明は、前記ロックはずれ検出制御手段が、各々の遅延素子から出力される遅延信号の電圧レベルを取り込み、取り込んだ電圧レベルの組み合わせが所定の組み合わせとなった際に最小遅延時間検出信号を出力する遅延検出回路と、該遅延検出回路から最小遅延時間検出信号が出力され、かつ位相周波数比較器からＵＰパルスが出力されている際に、ロックはずれと判定し、ロックはずれ検出信号を出力するロックはずれ検出部と、該ロックはずれ検出部から出力されたロックはずれ検出信号基づいて、所定の期間、リセット信号を出力し、位相周波数比較器をリセットするリセット制御部とを備えたものである。
【００２１】
さらに、本発明は、前記遅延検出回路が、最小遅延時間検出信号を出力する電圧レベルの所定の組み合わせが、すべての前記遅延素子からＨレベルの信号が出力される組み合わせとなるものである。
【００２２】
また、本発明は、前記ロックはずれ検出制御手段が、リセット制御部から出力されるリセット信号に基づいて、チャージポンプ回路から出力される制御電圧を電源電圧にショートするスイッチ部を備えたものである。
【００２３】
さらに、本発明は、前記遅延検出回路が、ＵＰパルスのグリッチをマスキングするために遅延回路が発生する８／９位相のクロックを最小遅延時間検出信号として出力するものである。
【発明の効果】
【００２４】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００２５】
（１）ロックはずれを確実に排除することができ、安定した高精度なサンプリングクロックを生成することができる。
【００２６】
（２）上記（１）により、デジタルカメラなどの電子機器に用いた場合、該電子機器の性能、および信頼性を向上させることができる。
【発明を実施するための最良の形態】
【００２７】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。
【００２８】
図１は、本発明の一実施の形態によるデジタルカメラシステムなどに用いられる画像前処理部のブロック図、図２は、図１の画像前処理部に設けられたＤＬＬ回路における構成の一例を示したブロック図、図３は、図２のＤＬＬ回路に用いられる位相周波数比較器の一例を示す回路図、図４は、図３の位相周波数比較器における状態遷移図、図５は、図４の状態遷移におけるタイミングチャート、図６は、図２のＤＬＬ回路に設けられた遅延素子各段のクロック波形の一例を示した説明図、図７は、図２のＤＬＬ回路に設けられた位相周波数比較器の伝達特性を示した説明図、図８は、図２のＤＬＬ回路に設けられた遅延検出回路の回路構成例を示す説明図、図９は、図８の遅延検出回路から出力される最小遅延時間検出信号の説明図である。
【００２９】
本実施の形態１において、画像前処理部１は、たとえば、デジタルカメラシステムなどに用いられる画像前処理用半導体集積回路装置である。この画像前処理部１は、各画素から取り込んだ信号レベルと基準となる黒レベルとをそれぞれ交互にサンプリングし、それらを比較することにより信号レベルを決定する。
【００３０】
画像前処理部１は、図１に示すように、ＣＤＳ（差電圧検出部）２、ＰＧＡ（差電圧増幅部）３、Ａ／Ｄ変換器４、ロジック回路５、クロック発生部となるＤＬＬ回路６、ならびにタイミング発生器７から構成されており、これらが１チップ化した半導体集積回路装置となって構成されている。
【００３１】
ＣＤＳ２には、撮像素子８が接続されている。撮像素子８は、たとえばＣＣＤ（Ｃｈａｒｇｅ Ｃｏｕｐｌｅｄ Ｄｅｖｉｃｅ）やＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）センサなどからなり、レンズによって結像した映像を電圧信号に変換する。この撮像素子８は、基準となる黒レベルと取り込んだ信号レベルとを交互に出力する。
【００３２】
ＣＤＳ２は、相関二重サンプリング回路であり、撮像素子８から出力される黒レベルと信号レベルとをＤＬＬ回路６から出力される黒レベルサンプリングクロックＳＰＢＬＫ、信号サンプリングクロックＳＰＳＩＧに同期してサンプリングし、その差信号を出力する。
【００３３】
ＣＤＳ２が検出した差信号は、ＰＧＡ３で増幅し、Ａ／Ｄ変換器４でデジタル値に変換して出力される。このＡ／Ｄ変換器４には、ＤＳＰ９が接続されている。ＤＳＰ９は、Ａ／Ｄ変換器４から出力されたデジタルデータを処理する。
【００３４】
ロジック回路５には、ＤＬＬ回路６が接続されている。このロジック回路５からは、位相遅延の設定信号が出力される。また、ＤＬＬ回路６には、タイミング発生器７が接続されている。
【００３５】
タイミング発生器７は、外部入力された外部クロックから、ＤＬＬ回路６に供給する基本クロックＲＥＦを生成して出力する。ＤＬＬ回路６は、入力された基本クロックから、ＣＤＳ２に供給する信号サンプリングクロックＳＰＳＩＧ、黒レベルサンプリングクロックＳＰＢＬＫ、および撮像素子８に供給するサンプリング信号、ＰＧＡ３に供給するサンプリング信号、およびＡ／Ｄ変換器４に供給するサンプリング信号をそれぞれ生成する。
【００３６】
図２は、ＤＬＬ回路６における構成の一例を示したブロック図である。
【００３７】
ＤＬＬ回路６は、図示するように、クロック発生器１０、位相周波数比較器１１、チャージポンプ１２、遅延回路１３、ループフィルタ容量１４、ロックはずれ検出制御手段を構成する遅延検出回路１５、およびロックはずれ検出制御手段を構成するロックはずれ検出制御部１６から構成されている。
【００３８】
ロックはずれ検出制御部１６は、ＤＬＬ回路６に後述するロックはずれが発生したことを検出し、そのロックはずれから正常ロックに復帰させる制御を行う。
【００３９】
また、ロックはずれ検出制御部１６は、リセット制御部となるリセット期間保持カウンタ１７、制御電圧ショート用スイッチ１８、ＵＰパルスカウンタ１９、カウンタ制御部２０、カウンタ入力制御部２１、ならびにカウンタリセット制御部２２から構成されている。
【００４０】
さらに、制御電圧ショート用スイッチ１８、ＵＰパルスカウンタ１９、カウンタ制御部２０、カウンタ入力制御部２１、およびカウンタリセット制御部２２によってロックはずれ検出部が構成されている。
【００４１】
位相周波数比較器１１の一方の入力部、ならびに遅延検出回路１５の入力部には、クロック発生器１０から出力される基本クロックがそれぞれ入力されるように接続されている。
【００４２】
また、遅延回路１３の出力部には、位相周波数比較器１１の他方の入力部が接続されている。位相周波数比較器１１は、基本クロックと遅延回路１３から出力された遅延クロックとの位相差を比較し、ＵＰパルス、ＤＯＷＮパルスを生成する。
【００４３】
位相周波数比較器１１には、チャージポンプ１２が接続されており、該チャージポンプ１２には、ループフィルタ容量１４が接続されている。チャージポンプ１２は、位相周波数比較器１１から出力されるＵＰまたはＤＯＷＮパルスに応じて、充電電流または放電電流をパルス状にそれぞれ発生させる。
【００４４】
ループフィルタ容量１４は、チャージポンプ１２が発生した充放電電流を時間積分して制御電圧ＣＮＴＬを生成し、遅延回路１３に出力する。遅延回路１３は、基本クロックに対して電圧制御ＣＮＴＬに対応した時間だけ遅延した遅延クロックを出力する。
【００４５】
遅延回路１３は、複数の遅延素子が直列接続された構成からなり、該遅延素子は、たとえば、直列接続された２つのインバータなどから構成されている。さらに、遅延回路１３を構成する遅延素子の各段の出力部には、遅延検出回路１５に設けられた複数の入力部がそれぞれ接続されている。
【００４６】
遅延検出回路１５は、遅延素子の遅延時間を検出し、その検出結果に応じて、擬似ロック検出信号Ｋ１、および最小遅延時間検出信号Ｋ２を出力する。カウンタ制御部２０は、インバータ２０ａと否定論理和回路２０ｂとから構成されている。
【００４７】
カウンタ制御部２０は、擬似ロック検出信号Ｋ１、およびＵＰパルスカウンタ１９から出力されるロックはずれ検出信号Ｋ３の信号状態に応じて、リセット期間保持カウンタ１７の動作制御を行う。
【００４８】
インバータ２０ａの入力部には、遅延検出回路１５から出力される擬似ロック検出信号Ｋ１が入力されるように接続されており、該インバータ２０ａの出力部には、否定論理和回路２０ｂの一方の入力部が接続されている。
【００４９】
否定論理和回路２０ｂの他方の入力部には、ロックはずれ検出信号Ｋ３が入力されるように接続されており、該否定論理和回路２０ｂの出力部には、リセット期間保持カウンタ１７の一方の入力部が接続されている。
【００５０】
また、カウンタ入力制御部２１は、否定論理和回路からなり、該否定論理和回路の一方の入力部には、遅延検出回路１５から出力される最小遅延時間検出信号Ｋ２が入力されるように接続されており、否定論理和回路の他方の入力部には、位相周波数比較器１１のＵＰパルスが入力されるように接続されている。
【００５１】
そして、否定論理和回路の出力部には、ＵＰパルスカウンタ１９の一方の入力部が接続されている。また、カウンタリセット制御部２２は、論理積回路からなり、該論理積回路の一方の入力部には、外部リセット信号が入力される外部リセット端子に接続されている。外部リセット端子からの外部リセット信号は、リセット期間保持カウンタ１７にも入力されるように接続されている。
【００５２】
論理積回路の他方の入力部、スイッチ部となる制御電圧ショート用スイッチ１８の制御端子、ならびに位相周波数比較器１１の制御端子には、リセット期間保持カウンタ１７から出力されるリセット信号が入力されるようにそれぞれ接続されている。
【００５３】
また、カウンタリセット制御部２２の出力部には、ＵＰパルスカウンタ１９のリセット端子に接続されている。リセット期間保持カウンタ１７は、カウンタ制御部２０からの出力信号、または外部リセット信号に基づいて、所定の期間、リセット信号を出力する。制御電圧ショート用スイッチ１８は、リセット期間保持カウンタ１７から出力されるリセット信号に基づいて、チャージポンプ１２から出力される制御電圧ＣＮＴＬを電源電圧にショートする。
【００５４】
ここでロックはずれについて説明する。
【００５５】
図３は、本実施例に用いる位相周波数比較器１１の例、図４は、その位相周波数比較器１１における状態遷移図を示したものである。位相周波数比較器１１は、図３に示すように、インバータＩｖ１〜Ｉｖ３、ならびに否定論理積回路ＮＤ１〜ＮＤ９によって構成されている。
【００５６】
また、図４において、図中の円が内部状態および出力状態を表し、円内の左から順に、図３で示すＡ、Ｂの状態および出力であるＵＰ、ＤＯＷＮ端子の状態を表す。円と円を結ぶ矢印が状態遷移を表し、状態遷移が起きる条件は、入力端子であるＤＥＬおよびＲＥＦの状態が矢印の付近に示したＨおよびＬの組合せとなった場合に遷移が発生する。
【００５７】
また、入力端子であるＤＥＬおよびＲＥＦの状態の中のＸは、ＨレベルまたはＬレベルのいずれでもよいことをあらわす。この状態遷移図と図５のタイミングチャートに基づいて、ロック状態およびロックはずれの起こる仕組みを以下に説明する。
【００５８】
また、図５においては、上方から下方にかけて、位相周波数比較器１１に入力される基本クロックが入力される基本クロック端子ＲＥＦ、位相周波数比較器１１に入力される遅延回路からの遅延クロックが入力される遅延クロック端子ＤＥＬ、位相周波数比較器１１から出力されるＵＰパルスが出力される出力端子ＵＰ、ならびに位相周波数比較器１１から出力されるＤＯＷＮパルスが出力される出力端子ＤＯＷＮの信号状態をそれぞれ示しており、ロック状態から、遅延クロック端子ＤＥＬにハザードが入った場合にロックはずれに状態遷移する過程である。
【００５９】
基本クロック端子ＲＥＦ、およびＬレベルのエッジが合ったロック状態では、図４に示すように、理想的には状態Ｊ１０１、および状態Ｊ１０４間で交互に遷移し続ける。このとき、位相周波数比較器１１の出力であるＵＰパルスはＨレベル、ＤＯＷＮパルスは、Ｌレベルを出し続け、チャージポンプの充放電が停止している。
【００６０】
状態Ｊ１０１でハザードがＤＥＬ端子に入った場合、ハザードのライズエッジを検出して状態Ｊ１０１から状態Ｊ１０５へ遷移することが、図４、および図５の対応で読み取れる。
【００６１】
なお、図４の太線矢印が、図５でのハザード発生後の状態遷移を表す。状態Ｊ１０５では、本来出力されないＵＰパルスが出力されることにより、チャージポンプが充電動作を行う。その結果、遅延素子の遅延時間は縮小し、最小値に収束する。この現象がロックはずれである。
【００６２】
図６は遅延素子総段数を７２段として主な段数でクロック波形を示したものである。図６（ａ）はロックはずれの状態に安定した場合を示しており、図６（ｂ）は正常ロックの状態に安定した場合を示しており、図６（ｃ）は擬似ロックの状態に安定した場合を示している。
【００６３】
また、図７は位相周波数比較器１１の伝達特性を示したものであり、図７（ａ）はロックはずれ、図７（ｂ）は正常ロック、ならびに図７（ｃ）は擬似ロックの状態である。この図７において、横軸は遅延素子の遅延時間にあたり、縦軸は位相周波数比較器の出力となり、後段のチャージポンプを充電させるＵＰパルス、および該チャージポンプを放電させるＤＯＷＮパルスのパルス幅である。
【００６４】
期待動作である図７（ｂ）の正常ロック状態をもとに説明すると、遅延時間が１周期の場合に、ＵＰパルス、およびＤＯＷＮパルスは発生しないため、伝達特性は横軸と交差する。
【００６５】
遅延時間が１周期より小さい場合、ＤＯＷＮパルスが発生するため、伝達特性に応じたＤＯＷＮパルスを発生する。逆に遅延時間が１周期より大きい場合、伝達特性に応じたＵＰパルスが発生する。
【００６６】
同様に、図７（ｃ）に示す２周期遅れの擬似ロックの場合、伝達特性の横軸との交差点、すなわちロック点は２周期遅れのところとなり、ちょうど伝達特性が横軸方向へ平行移動する。
【００６７】
また、図７（ａ）に示すロックはずれの場合には、ハザードにより伝達特性のロック点が０周期に平行移動したことに相当する。その結果、常にＵＰパルスが出力することにより、現実的には遅延素子の遅延時間は０になることはないので、遅延時間最小値に収束することになる。
【００６８】
次に、本実施の形態によるＤＬＬ回路６の動作について説明する。
【００６９】
遅延検出回路１５から出力される擬似ロック検出信号Ｋ１は、遅延回路１３の遅延素子各段の出力電圧レベルであるＨＬパターンにしたがって擬似ロック範囲にあるときアクティブとする。
【００７０】
このＨＬパターンとは、遅延素子最終段にライズエッジが到達したときの、遅延素子ｎ段目、およびｎ＋１段目の出力電圧がＨレベル、ならびにＬレベルの組み合わせになることと定義する。
【００７１】
そして、後述する図８に示した遅延検出回路１５の構成により、遅延素子最終段にライズエッジが到達するたびに、遅延素子各段の電圧Ｈ、またはＬレベルが記憶されることとなる。これら各段のフリップフロップに記憶された電圧の組み合わせをもとに擬似ロックとなる条件を、上述のＨＬパターンにより特定し、ロックはずれを検出する。
【００７２】
始めに、図２を用いて各信号の動作を、正常ロックの場合、擬似ロックの場合、ロックはずれの場合に関して説明する。
【００７３】
まず、正常ロック状態の場合、擬似ロック検出信号ＫはＨレベル、ロックはずれ検出信号Ｋ３はＬレベルとする。そのため、リセット期間保持カウンタ１７への入力は、Ｈレベルに保持され、カウンタ動作は行わず、リセット信号はＨレベルに保持される。
【００７４】
その後、擬似ロックを検出した場合、擬似ロック検出信号Ｋ１はＬレベルに変化するため、リセット期間保持カウンタへの入力はＬレベルに変化しカウンタ動作を開始し、所定の期間、リセット信号をＬレベルにして制御電圧ショート用スイッチ１８をＯＮさせて制御電圧ＣＮＴＬを電源電圧にショートし、かつ位相周波数比較器１１をリセットする。
【００７５】
次に、ロックはずれの場合について説明する。
【００７６】
遅延検出回路１５から出力される最小遅延時間検出信号Ｋ２は、擬似ロック検出信号Ｋ１同じくＨＬパターンを利用して、遅延素子の遅延時間が１周期より小さくなる条件でアクティブとする。
【００７７】
たとえば、遅延素子の遅延時間が１周期より小さくなる場合を特定するには、上述のＨＬパターンが全段で発生しないことを検出すればよい。これらの記憶された電圧レベルにＨＬパターンがない場合、遅延素子の遅延時間が１周期より小さくなる条件と特定できる。
【００７８】
そして、遅延素子の遅延時間が１周期より小さくなる条件では、後述の理由により、例えば、８／９位相目のクロックを最小遅延時間検出信号Ｋ２としてＵＰパルスカウンタ１９へ出力し、これをアクティブ状態とする。
【００７９】
それ以外の、遅延素子の遅延時間が１周期以上の条件、すなわち正常ロック状態、または擬似ロック状態では、ＵＰパルスカウンタ１９へはクロックを出力せず、Ｌ固定レベルを出力する。
【００８０】
以上より、この最小遅延時間検出信号Ｋ２がアクティブか否かで、まず遅延素子の遅延時間が１周期より小さいか否かを判定し、さらに位相周波数比較器１１がＵＰパルスを出力しているか否かでそれぞれ、ロックはずれの状態か、または正常ロックで１周期遅れに引き込む過渡期の状態かを判定する。
【００８１】
すなわち、ロックはずれの場合、ＵＰパルスが位相周波数比較器１１より出力されているため、最小遅延時間検出信号Ｋ２とＵＰパルスとの２ＮＯＲ論理（否定論理和回路２１）によりクロックがＵＰパルスカウンタ１９に伝達し、ロックはずれ検出信号Ｋ３をＨレベルに変え、リセット期間保持カウンタ１７への入力は、Ｌレベルに変化することによってカウンタ動作を開始し、所定の期間、リセット信号をＬレベルにして制御電圧ＣＮＴＬを電源電圧にショートし、かつ位相周波数比較器１１もリセットされる。
【００８２】
また、もしＵＰパルスが出力されていない場合ならば、正常ロックへと引き込まれる過渡期と判定し、リセットは行わない。ただし、正常ロック状態では、理想的には、ＵＰパルスが出力されないが、現実にはグリッチのように細いＵＰパルスが発生しえるので、このグリッチをマスキングするために上述の８／９位相クロックでＵＰパルスとの論理和をとる。
【００８３】
その結果、遅延時間が最小の状態を検出したとき、ロックはずれの場合は、ＵＰパルスカウンタ１９にクロックが印加され、カウントを開始する。一方、正常ロックに引き込む過渡期の場合は、Ｌ信号固定レベルがＵＰパルスカウンタ１９に印加されカウンタが動作しない。
【００８４】
このようにして、ロックはずれの場合と正常ロックに引き込む過渡期の場合とを、カウンタ動作の有無で判別できる。なお、ＵＰパルスカウンタ１９の回数は複数回であればいずれでもよく、たとえば、８回を選択した。
【００８５】
リセット動作は擬似ロックでも行うため、カウンタ制御部２０のインバータ２０ａ、および否定論理和回路２０ｂによって、リセット期間保持カウンタ１７の入力でロックはずれ検出信号Ｋ３と擬似ロック検出信号Ｋ１の論理を取っている。
【００８６】
以上、ロックはずれを特定し、ロックはずれから復帰するしくみについて説明した。
【００８７】
次に、ロックはずれの対策で新たに必要となった最小遅延時間検出信号を生成する遅延検出回路１５の内部構成について説明する。
【００８８】
まず、遅延素子の遅延時間が１周期より小さくなる場合を特定するには、上述のＨＬパターンが全段で発生しないことを検出すればよい。
【００８９】
図８は、遅延検出回路１５の回路構成例を示す説明図である。この図８では、たとえば、遅延回路１３の遅延素子が７２段で構成されている場合について記載している。
【００９０】
遅延検出回路１５は、図示するように、フリップフロップ２３1〜２３n、インバータ２４1〜２４m、否定論理積回路２５1〜２５m、論理積回路２６、インバータ２７、論理和回路２８、および論理積回路２９から構成されている。
【００９１】
フリップフロップ２３1〜２３nのデータ端子Ｄには、遅延回路１３の遅延素子の１段目〜７２段目の出力端子がそれぞれ接続されている。また、フリップフロップ２３1〜２３nのクロック端子ＣＫには、遅延回路１３における最終段の遅延素子（７２段目の遅延素子）から出力される遅延クロックが入力されるように接続されている。
【００９２】
その結果、最終段である７２段目の遅延素子の出力端子からライズエッジが出力した直後に直列接続された遅延素子の各段の出力電圧レベルをフリップフロップ２３1〜２３nにそれぞれ記憶させることができる。
【００９３】
フリップフロップ２３1〜２３n-1の出力端子Ｑには、否定論理積回路２５1〜２５mの一方の入力部がそれぞれ接続されている。また、インバータ２４1〜２４mの入力部には、フリップフロップ２３2〜２３nの出力端子Ｑがそれぞれ接続されており、該インバータ２４1〜２４mの出力部には、否定論理積回路２５1〜２５mの他方の入力部がそれぞれ接続されており、ｎ段目のＨＬパターンの有無を判別する。
【００９４】
否定論理積回路２５1〜２５mの出力部には、論理積回路２６に入力部がそれぞれ接続されており、該論理積回路２６の出力部には、インバータ２７の入力部が接続されている。
【００９５】
インバータ２７の出力部には、論理和回路２８の一方の入力部が接続されており、論理和回路２８の他方の入力部には、遅延回路１３における６４段目の遅延素子の出力部が接続されている。
【００９６】
そして、この論理和回路２８の出力部から出力される信号が、遅延検出回路１５における最小遅延時間検出信号Ｋ２となる。
【００９７】
また、論理積回路２９のそれぞれの入力部には、否定論路積回路２５27〜２５mの出力部が接続されており、該論理積回路２９の出力部から出力される信号が、擬似ロック検出信号Ｋ１となる。
【００９８】
否定論理積回路２５1〜２５mは、ＨＬパターンがあればＬレベル出力、なければＨレベル出力となるため、ＨＬパターンが全段で発生しないことを検出するには、論理積回路２６によって該否定論理積回路２５1〜２５mから出力される信号の論理積をとることで実現できる。
【００９９】
その結果、遅延素子の遅延時間が１周期より小さくなる場合、ＨＬパターンが全段で発生しないので、この論理積回路２６の出力はＨレベルとなる。この論理積回路２６の出力をインバータ２７によって反転し、８／９位相クロック、ここでは６４段目の遅延素子から出力されるクロックとの論理和を論理和回路２８によって取ることで最小遅延時間検出信号Ｋ２を生成する。
【０１００】
これにより、遅延素子の遅延時間が１周期より小さくなる場合、６４段目クロックを最小遅延時間検出信号Ｋ２として出力し、１周期より大きくなる場合、Ｈ固定レベルが最小遅延時間検出信号Ｋ２として出力する。
【０１０１】
以上のように、遅延素子の遅延時間が１周期遅れか否かを判別する役割を、最小遅延時間検出信号Ｋ２は持つ。
【０１０２】
また、擬似ロック検出信号Ｋ１を生成する論理積回路２９は、正常ロックでＨレベル出力となり、擬似ロックではＬレベル出力となるのが期待動作であり、フリップフロップ２３1〜２３nが検出したＨＬパターンにより、遅延素子の遅延時間がある値以上になった場合に擬似ロックと判定している。
【０１０３】
判定する値としては、本実施の形態における位相周波数比較器１１の場合、正常ロック領域最大値は２周期あるが、マージン確保のため、遅延時間が２周期より小さい遅延時間とした。
【０１０４】
たとえば、遅延時間が１．４周期以上になれば、擬似ロック領域と判定する。そのための回路構成には、図８の場合、遅延素子２７段目以降でＨＬパターンが発生すれば擬似ロック領域と判定すればよく、図８に示すｎｅｔ２７〜ｎｅｔ７０（否定論理積回路２５27〜２５mの出力部）までの論理積を論理積回路２６で取ることで実現できる。
【０１０５】
次に、遅延検出回路１５の期待動作について説明する。
【０１０６】
まず、最小遅延時間検出信号Ｋ２として、８／９位相クロック、この場合、６４段目の遅延素子から出力されるクロックを選択した理由を、図９をもとに説明する。
【０１０７】
図９（ａ）は、正常ロック領域内の場合におけるクロック波形であり、図９（ｂ）は、ロックはずれの場合でのクロック波形である。
【０１０８】
正常ロック領域では、そのまま放置すれば１周期遅れに正常ロックしてくれる。位相周波数比較器１１のＵＰ出力は理想的にはＨレベル固定であるが、実際には、図９に示したようにグリッチが発生し、これがＵＰパルスカウンタ１９を誤動作させる恐れがある。
【０１０９】
このグリッチをマスキングするために最小遅延時間検出信号Ｋ２として、６４段目クロックを選択した。なお、最小遅延時間検出信号Ｋ２のクロックとしては、このグリッチを防止できるタイミングのクロックであればよい。グリッチ防止ができれば他の段数のクロックでも可能である。
【０１１０】
このようにして、正常ロック領域内の場合は、ＵＰパルスのグリッチを最小遅延時間検出信号Ｋ２はマスキングし、ＵＰパルスカウンタ１９へはＬ固定レベルを出力する。
【０１１１】
また、ロックはずれの場合は、ＵＰパルスカウンタ１９へは、否定論理和回路２１によって最小遅延時間検出信号Ｋ２とＵＰパルス出力との論理をとり、その論理で生成されたクロックを入力することでカウンタ動作を開始する。
【０１１２】
以上説明した、遅延検出回路１５において生成する最小遅延時間検出信号Ｋ２と、位相周波数比較器１１のＵＰパルスと、否定論理和回路２１によって生成されるクロックを入力とするＵＰパルスカウンタ１９を基本構成として、ロックはずれが対策される。
【０１１３】
なお、この例では、ＵＰパルスカウンタ１９の入力前段は否定論理和回路２１を用いて構成したが、論理和回路であってもよい。
【０１１４】
それにより、本実施の形態によれば、デジタル値である遅延回路１３における遅延素子内の電圧レベルの組み合わせ（ＨＬパターン）によって、ロックはずれ特有の条件を判定することができるので、ＤＬＬ回路６のロックはずれを確実に排除することができる。
【産業上の利用可能性】
【０１１５】
本発明は、デジタルカメラなどに用いられる高精度なサンプリングクロックの生成技術に適している。
【図面の簡単な説明】
【０１１６】
【図１】本発明の一実施の形態によるデジタルカメラシステムなどに用いられる画像前処理部のブロック図である。
【図２】図１の画像前処理部に設けられたＤＬＬ回路における構成の一例を示したブロック図である。
【図３】図２のＤＬＬ回路に用いられる位相周波数比較器の一例を示す回路図である。
【図４】図３の位相周波数比較器における状態遷移図である。
【図５】図４の状態遷移におけるタイミングチャートである。
【図６】図２のＤＬＬ回路に設けられた遅延素子各段のクロック波形の一例を示した説明図である。
【図７】図２のＤＬＬ回路に設けられた位相周波数比較器の伝達特性を示した説明図である。
【図８】図２のＤＬＬ回路に設けられた遅延検出回路の回路構成例を示す説明図である。
【図９】図８の遅延検出回路から出力される最小遅延時間検出信号の説明図である。
【符号の説明】
【０１１７】
１ 画像前処理部
２ ＣＤＳ
３ ＰＧＡ
４ Ａ／Ｄ変換器
５ ロジック回路
６ ＤＬＬ回路
７ タイミング発生器
８ 撮像素子
９ ＤＳＰ
１０ クロック発生器
１１ 位相周波数比較器
１２ チャージポンプ
１３ 遅延回路
１４ ループフィルタ容量
１５ 遅延検出回路
１６ ロックはずれ検出制御部
１７ リセット期間保持カウンタ
１８ 制御電圧ショート用スイッチ
１９ ＵＰパルスカウンタ
２０ カウンタ制御部
２０ａ インバータ
２０ｂ 否定論理和回路
２１ カウンタ入力制御部
２２ カウンタリセット制御部
２３1〜２３n フリップフロップ
２４1〜２４m インバータ
２５1 〜２５m 否定論理積回路
２６ 論理積回路
２７ インバータ
２８ 論理和回路
２９ 論理積回路
Ｋ１ 擬似ロック検出信号
Ｋ２ 最小遅延時間検出信号
Ｋ３ ロックはずれ検出信号
【技術分野】
【０００１】
本発明は、半導体集積回路装置において用いられるサンプリングクロックの生成技術に関し、特に、デジタルカメラなどに用いられるサンプリングクロックの生成に有効な技術に関する。
【背景技術】
【０００２】
デジタルカメラなどにおけるサンプリングクロック調整用などとして、ＤＬＬ（Ｄｅｌａｙ Ｌｏｃｋｅｄ Ｌｏｏｐ）回路が広く用いられている。このＤＬＬ回路は、基本構成として遅延素子、位相周波数比較器、チャージポンプ、およびループフィルタから構成される負帰還回路である。
【０００３】
この回路に期待される機能は、入力クロックに対し、遅延素子の出力クロックがちょうど１周期遅れにロックさせる。負帰還動作によって、プロセス、電源電圧、温度のばらつきに依存しないクロック遅延を生成できる。
【０００４】
ＤＬＬ回路を構成する位相周波数比較器は、内部にラッチ回路を含むため、ＤＬＬ回路が１周期遅れにロックするよう期待動作をさせるには、予めラッチ回路の内部状態をリセットする必要がある。
【０００５】
その上、たとえ動作開始時にリセットさせて期待通りの動作をさせても、たとえば、サージが印加され位相周波数比較器の２つの入力クロックに予期せぬパルスが発生し、そのエッジを検出した場合、正常ロックからはずれてしまう。
【０００６】
その場合、２周期、またはそれ以上の整数倍周期の遅延時間にロックしたりする(擬似ロック)。または０周期目にロックさせようとし、遅延素子の遅延時間最小値に収束してしまう現象に陥る。前者の擬似ロックは、可変遅延ライン各段から出力される複数のクロックの遅延時間を検出する遅延検出回路を設けることによって対策可能であるが、後者の現象、すなわちロックはずれは新たな対策が必要となった。
【０００７】
ＤＬＬ回路におけるロックはずれの対策技術としては、たとえば、遅延素子の遅延時間が最小値となるときの、ループフィルタ容量電圧値である制御電圧に着目し、位相周波数比較器をリセットするものがある。
【０００８】
遅延素子が、その遅延時間が小さくなるほど制御電圧が上昇する伝達特性を持つ場合、ある電圧値以上になるとロックはずれと判定する。回路構成としては電圧比較器を設け、その一つの入力には制御電圧を、他方の入力には任意に設定したバイアス電圧を与える。
【０００９】
たとえば、電源電圧が約３Ｖ動作の回路では、約２．５Ｖをバイアス電圧として与え、制御電圧が約２．５Ｖ以上の場合にロックはずれと判定し、位相周波数比較器、および制御電圧をリセットする。また、約２．５Ｖ未満の場合には、正常ロック状態と判定する。
【００１０】
なお、この種のＤＬＬ回路としては、制御回路が第１のクロックの供給を開始すると、位相周波数比較器が第２のクロックのエッジを先のタイミングのエッジとして、このタイミングの直後の第１のクロックのエッジとの比較動作を実行し、遅延回路がクロック１周期よりも小さい遅延時間に設定されている際に、第２のクロックのエッジを第１のクロック信号の対応エッジより１サイクル後のエッジと比較することにより、遅延時間を入力クロックの１周期に安定させるものが知られている（たとえば、特許文献１参照）。
【特許文献１】特開２００５−３１１５４３号公報
【発明の開示】
【発明が解決しようとする課題】
【００１１】
ところが、上記のような電圧比較を有するＤＬＬ回路におけるロックはずれの防止技術では、次のような問題点があることが本発明者により見い出された。
【００１２】
すなわち、上記したロックはずれ対策では、外部から判定用のバイアス電圧を供給する必要があるので、そのバイアス電圧設定が電源電圧、動作周波数、プロセス、温度などを考慮し選択する必要があり、電圧設定が困難であるという問題がある。
【００１３】
また、制御電圧とバイアス電圧とを比較する比較器を新たに設けなければならないので、電力消費が増加してしまうという問題も生じてしまうことになる。
【００１４】
さらに、特許文献１の技術においては、ロックはずれから正常ロックに自動復帰させるために別途の発振器が必要となってしまい、それにより、レイアウト面積、消費電力、ならびに雑音増加などの問題が生じる恐れがある。
【００１５】
本発明の目的は、ＤＬＬ回路においてロックはずれが発生しても、短時間で確実に正常ロック状態に復帰させることのできる技術を提供することにある。
【００１６】
本発明の前記ならびにそのほかの目的と新規な特徴については、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１７】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１８】
本発明は、ＤＬＬ回路に関するものであり、直列接続された複数の遅延素子からなり、ＤＬＬ回路への入力クロックである基本クロックを遅延させて遅延クロックとして出力する遅延回路と、該遅延回路が生成した遅延クロックと基本クロックとの位相差を検出し、ＵＰパルス、またはＤＯＷＮパルスを生成する位相周波数比較器と、該位相周波数比較器から出力されるＵＰパルス、またはＤＯＷＮパルスに応じて、制御電圧を発生させるチャージポンプ回路と、遅延回路における遅延素子からそれぞれ出力される遅延信号から、遅延素子の遅延時間が縮小し、最小値に収束するロックはずれを検出し、そのロックはずれから正常ロックに復帰させる制御を行うロックはずれ検出制御手段とを備えたクロック発生部を有したものである。
【００１９】
また、本願のその他の発明の概要を簡単に示す。
【００２０】
本発明は、前記ロックはずれ検出制御手段が、各々の遅延素子から出力される遅延信号の電圧レベルを取り込み、取り込んだ電圧レベルの組み合わせが所定の組み合わせとなった際に最小遅延時間検出信号を出力する遅延検出回路と、該遅延検出回路から最小遅延時間検出信号が出力され、かつ位相周波数比較器からＵＰパルスが出力されている際に、ロックはずれと判定し、ロックはずれ検出信号を出力するロックはずれ検出部と、該ロックはずれ検出部から出力されたロックはずれ検出信号基づいて、所定の期間、リセット信号を出力し、位相周波数比較器をリセットするリセット制御部とを備えたものである。
【００２１】
さらに、本発明は、前記遅延検出回路が、最小遅延時間検出信号を出力する電圧レベルの所定の組み合わせが、すべての前記遅延素子からＨレベルの信号が出力される組み合わせとなるものである。
【００２２】
また、本発明は、前記ロックはずれ検出制御手段が、リセット制御部から出力されるリセット信号に基づいて、チャージポンプ回路から出力される制御電圧を電源電圧にショートするスイッチ部を備えたものである。
【００２３】
さらに、本発明は、前記遅延検出回路が、ＵＰパルスのグリッチをマスキングするために遅延回路が発生する８／９位相のクロックを最小遅延時間検出信号として出力するものである。
【発明の効果】
【００２４】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００２５】
（１）ロックはずれを確実に排除することができ、安定した高精度なサンプリングクロックを生成することができる。
【００２６】
（２）上記（１）により、デジタルカメラなどの電子機器に用いた場合、該電子機器の性能、および信頼性を向上させることができる。
【発明を実施するための最良の形態】
【００２７】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。
【００２８】
図１は、本発明の一実施の形態によるデジタルカメラシステムなどに用いられる画像前処理部のブロック図、図２は、図１の画像前処理部に設けられたＤＬＬ回路における構成の一例を示したブロック図、図３は、図２のＤＬＬ回路に用いられる位相周波数比較器の一例を示す回路図、図４は、図３の位相周波数比較器における状態遷移図、図５は、図４の状態遷移におけるタイミングチャート、図６は、図２のＤＬＬ回路に設けられた遅延素子各段のクロック波形の一例を示した説明図、図７は、図２のＤＬＬ回路に設けられた位相周波数比較器の伝達特性を示した説明図、図８は、図２のＤＬＬ回路に設けられた遅延検出回路の回路構成例を示す説明図、図９は、図８の遅延検出回路から出力される最小遅延時間検出信号の説明図である。
【００２９】
本実施の形態１において、画像前処理部１は、たとえば、デジタルカメラシステムなどに用いられる画像前処理用半導体集積回路装置である。この画像前処理部１は、各画素から取り込んだ信号レベルと基準となる黒レベルとをそれぞれ交互にサンプリングし、それらを比較することにより信号レベルを決定する。
【００３０】
画像前処理部１は、図１に示すように、ＣＤＳ（差電圧検出部）２、ＰＧＡ（差電圧増幅部）３、Ａ／Ｄ変換器４、ロジック回路５、クロック発生部となるＤＬＬ回路６、ならびにタイミング発生器７から構成されており、これらが１チップ化した半導体集積回路装置となって構成されている。
【００３１】
ＣＤＳ２には、撮像素子８が接続されている。撮像素子８は、たとえばＣＣＤ（Ｃｈａｒｇｅ Ｃｏｕｐｌｅｄ Ｄｅｖｉｃｅ）やＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）センサなどからなり、レンズによって結像した映像を電圧信号に変換する。この撮像素子８は、基準となる黒レベルと取り込んだ信号レベルとを交互に出力する。
【００３２】
ＣＤＳ２は、相関二重サンプリング回路であり、撮像素子８から出力される黒レベルと信号レベルとをＤＬＬ回路６から出力される黒レベルサンプリングクロックＳＰＢＬＫ、信号サンプリングクロックＳＰＳＩＧに同期してサンプリングし、その差信号を出力する。
【００３３】
ＣＤＳ２が検出した差信号は、ＰＧＡ３で増幅し、Ａ／Ｄ変換器４でデジタル値に変換して出力される。このＡ／Ｄ変換器４には、ＤＳＰ９が接続されている。ＤＳＰ９は、Ａ／Ｄ変換器４から出力されたデジタルデータを処理する。
【００３４】
ロジック回路５には、ＤＬＬ回路６が接続されている。このロジック回路５からは、位相遅延の設定信号が出力される。また、ＤＬＬ回路６には、タイミング発生器７が接続されている。
【００３５】
タイミング発生器７は、外部入力された外部クロックから、ＤＬＬ回路６に供給する基本クロックＲＥＦを生成して出力する。ＤＬＬ回路６は、入力された基本クロックから、ＣＤＳ２に供給する信号サンプリングクロックＳＰＳＩＧ、黒レベルサンプリングクロックＳＰＢＬＫ、および撮像素子８に供給するサンプリング信号、ＰＧＡ３に供給するサンプリング信号、およびＡ／Ｄ変換器４に供給するサンプリング信号をそれぞれ生成する。
【００３６】
図２は、ＤＬＬ回路６における構成の一例を示したブロック図である。
【００３７】
ＤＬＬ回路６は、図示するように、クロック発生器１０、位相周波数比較器１１、チャージポンプ１２、遅延回路１３、ループフィルタ容量１４、ロックはずれ検出制御手段を構成する遅延検出回路１５、およびロックはずれ検出制御手段を構成するロックはずれ検出制御部１６から構成されている。
【００３８】
ロックはずれ検出制御部１６は、ＤＬＬ回路６に後述するロックはずれが発生したことを検出し、そのロックはずれから正常ロックに復帰させる制御を行う。
【００３９】
また、ロックはずれ検出制御部１６は、リセット制御部となるリセット期間保持カウンタ１７、制御電圧ショート用スイッチ１８、ＵＰパルスカウンタ１９、カウンタ制御部２０、カウンタ入力制御部２１、ならびにカウンタリセット制御部２２から構成されている。
【００４０】
さらに、制御電圧ショート用スイッチ１８、ＵＰパルスカウンタ１９、カウンタ制御部２０、カウンタ入力制御部２１、およびカウンタリセット制御部２２によってロックはずれ検出部が構成されている。
【００４１】
位相周波数比較器１１の一方の入力部、ならびに遅延検出回路１５の入力部には、クロック発生器１０から出力される基本クロックがそれぞれ入力されるように接続されている。
【００４２】
また、遅延回路１３の出力部には、位相周波数比較器１１の他方の入力部が接続されている。位相周波数比較器１１は、基本クロックと遅延回路１３から出力された遅延クロックとの位相差を比較し、ＵＰパルス、ＤＯＷＮパルスを生成する。
【００４３】
位相周波数比較器１１には、チャージポンプ１２が接続されており、該チャージポンプ１２には、ループフィルタ容量１４が接続されている。チャージポンプ１２は、位相周波数比較器１１から出力されるＵＰまたはＤＯＷＮパルスに応じて、充電電流または放電電流をパルス状にそれぞれ発生させる。
【００４４】
ループフィルタ容量１４は、チャージポンプ１２が発生した充放電電流を時間積分して制御電圧ＣＮＴＬを生成し、遅延回路１３に出力する。遅延回路１３は、基本クロックに対して電圧制御ＣＮＴＬに対応した時間だけ遅延した遅延クロックを出力する。
【００４５】
遅延回路１３は、複数の遅延素子が直列接続された構成からなり、該遅延素子は、たとえば、直列接続された２つのインバータなどから構成されている。さらに、遅延回路１３を構成する遅延素子の各段の出力部には、遅延検出回路１５に設けられた複数の入力部がそれぞれ接続されている。
【００４６】
遅延検出回路１５は、遅延素子の遅延時間を検出し、その検出結果に応じて、擬似ロック検出信号Ｋ１、および最小遅延時間検出信号Ｋ２を出力する。カウンタ制御部２０は、インバータ２０ａと否定論理和回路２０ｂとから構成されている。
【００４７】
カウンタ制御部２０は、擬似ロック検出信号Ｋ１、およびＵＰパルスカウンタ１９から出力されるロックはずれ検出信号Ｋ３の信号状態に応じて、リセット期間保持カウンタ１７の動作制御を行う。
【００４８】
インバータ２０ａの入力部には、遅延検出回路１５から出力される擬似ロック検出信号Ｋ１が入力されるように接続されており、該インバータ２０ａの出力部には、否定論理和回路２０ｂの一方の入力部が接続されている。
【００４９】
否定論理和回路２０ｂの他方の入力部には、ロックはずれ検出信号Ｋ３が入力されるように接続されており、該否定論理和回路２０ｂの出力部には、リセット期間保持カウンタ１７の一方の入力部が接続されている。
【００５０】
また、カウンタ入力制御部２１は、否定論理和回路からなり、該否定論理和回路の一方の入力部には、遅延検出回路１５から出力される最小遅延時間検出信号Ｋ２が入力されるように接続されており、否定論理和回路の他方の入力部には、位相周波数比較器１１のＵＰパルスが入力されるように接続されている。
【００５１】
そして、否定論理和回路の出力部には、ＵＰパルスカウンタ１９の一方の入力部が接続されている。また、カウンタリセット制御部２２は、論理積回路からなり、該論理積回路の一方の入力部には、外部リセット信号が入力される外部リセット端子に接続されている。外部リセット端子からの外部リセット信号は、リセット期間保持カウンタ１７にも入力されるように接続されている。
【００５２】
論理積回路の他方の入力部、スイッチ部となる制御電圧ショート用スイッチ１８の制御端子、ならびに位相周波数比較器１１の制御端子には、リセット期間保持カウンタ１７から出力されるリセット信号が入力されるようにそれぞれ接続されている。
【００５３】
また、カウンタリセット制御部２２の出力部には、ＵＰパルスカウンタ１９のリセット端子に接続されている。リセット期間保持カウンタ１７は、カウンタ制御部２０からの出力信号、または外部リセット信号に基づいて、所定の期間、リセット信号を出力する。制御電圧ショート用スイッチ１８は、リセット期間保持カウンタ１７から出力されるリセット信号に基づいて、チャージポンプ１２から出力される制御電圧ＣＮＴＬを電源電圧にショートする。
【００５４】
ここでロックはずれについて説明する。
【００５５】
図３は、本実施例に用いる位相周波数比較器１１の例、図４は、その位相周波数比較器１１における状態遷移図を示したものである。位相周波数比較器１１は、図３に示すように、インバータＩｖ１〜Ｉｖ３、ならびに否定論理積回路ＮＤ１〜ＮＤ９によって構成されている。
【００５６】
また、図４において、図中の円が内部状態および出力状態を表し、円内の左から順に、図３で示すＡ、Ｂの状態および出力であるＵＰ、ＤＯＷＮ端子の状態を表す。円と円を結ぶ矢印が状態遷移を表し、状態遷移が起きる条件は、入力端子であるＤＥＬおよびＲＥＦの状態が矢印の付近に示したＨおよびＬの組合せとなった場合に遷移が発生する。
【００５７】
また、入力端子であるＤＥＬおよびＲＥＦの状態の中のＸは、ＨレベルまたはＬレベルのいずれでもよいことをあらわす。この状態遷移図と図５のタイミングチャートに基づいて、ロック状態およびロックはずれの起こる仕組みを以下に説明する。
【００５８】
また、図５においては、上方から下方にかけて、位相周波数比較器１１に入力される基本クロックが入力される基本クロック端子ＲＥＦ、位相周波数比較器１１に入力される遅延回路からの遅延クロックが入力される遅延クロック端子ＤＥＬ、位相周波数比較器１１から出力されるＵＰパルスが出力される出力端子ＵＰ、ならびに位相周波数比較器１１から出力されるＤＯＷＮパルスが出力される出力端子ＤＯＷＮの信号状態をそれぞれ示しており、ロック状態から、遅延クロック端子ＤＥＬにハザードが入った場合にロックはずれに状態遷移する過程である。
【００５９】
基本クロック端子ＲＥＦ、およびＬレベルのエッジが合ったロック状態では、図４に示すように、理想的には状態Ｊ１０１、および状態Ｊ１０４間で交互に遷移し続ける。このとき、位相周波数比較器１１の出力であるＵＰパルスはＨレベル、ＤＯＷＮパルスは、Ｌレベルを出し続け、チャージポンプの充放電が停止している。
【００６０】
状態Ｊ１０１でハザードがＤＥＬ端子に入った場合、ハザードのライズエッジを検出して状態Ｊ１０１から状態Ｊ１０５へ遷移することが、図４、および図５の対応で読み取れる。
【００６１】
なお、図４の太線矢印が、図５でのハザード発生後の状態遷移を表す。状態Ｊ１０５では、本来出力されないＵＰパルスが出力されることにより、チャージポンプが充電動作を行う。その結果、遅延素子の遅延時間は縮小し、最小値に収束する。この現象がロックはずれである。
【００６２】
図６は遅延素子総段数を７２段として主な段数でクロック波形を示したものである。図６（ａ）はロックはずれの状態に安定した場合を示しており、図６（ｂ）は正常ロックの状態に安定した場合を示しており、図６（ｃ）は擬似ロックの状態に安定した場合を示している。
【００６３】
また、図７は位相周波数比較器１１の伝達特性を示したものであり、図７（ａ）はロックはずれ、図７（ｂ）は正常ロック、ならびに図７（ｃ）は擬似ロックの状態である。この図７において、横軸は遅延素子の遅延時間にあたり、縦軸は位相周波数比較器の出力となり、後段のチャージポンプを充電させるＵＰパルス、および該チャージポンプを放電させるＤＯＷＮパルスのパルス幅である。
【００６４】
期待動作である図７（ｂ）の正常ロック状態をもとに説明すると、遅延時間が１周期の場合に、ＵＰパルス、およびＤＯＷＮパルスは発生しないため、伝達特性は横軸と交差する。
【００６５】
遅延時間が１周期より小さい場合、ＤＯＷＮパルスが発生するため、伝達特性に応じたＤＯＷＮパルスを発生する。逆に遅延時間が１周期より大きい場合、伝達特性に応じたＵＰパルスが発生する。
【００６６】
同様に、図７（ｃ）に示す２周期遅れの擬似ロックの場合、伝達特性の横軸との交差点、すなわちロック点は２周期遅れのところとなり、ちょうど伝達特性が横軸方向へ平行移動する。
【００６７】
また、図７（ａ）に示すロックはずれの場合には、ハザードにより伝達特性のロック点が０周期に平行移動したことに相当する。その結果、常にＵＰパルスが出力することにより、現実的には遅延素子の遅延時間は０になることはないので、遅延時間最小値に収束することになる。
【００６８】
次に、本実施の形態によるＤＬＬ回路６の動作について説明する。
【００６９】
遅延検出回路１５から出力される擬似ロック検出信号Ｋ１は、遅延回路１３の遅延素子各段の出力電圧レベルであるＨＬパターンにしたがって擬似ロック範囲にあるときアクティブとする。
【００７０】
このＨＬパターンとは、遅延素子最終段にライズエッジが到達したときの、遅延素子ｎ段目、およびｎ＋１段目の出力電圧がＨレベル、ならびにＬレベルの組み合わせになることと定義する。
【００７１】
そして、後述する図８に示した遅延検出回路１５の構成により、遅延素子最終段にライズエッジが到達するたびに、遅延素子各段の電圧Ｈ、またはＬレベルが記憶されることとなる。これら各段のフリップフロップに記憶された電圧の組み合わせをもとに擬似ロックとなる条件を、上述のＨＬパターンにより特定し、ロックはずれを検出する。
【００７２】
始めに、図２を用いて各信号の動作を、正常ロックの場合、擬似ロックの場合、ロックはずれの場合に関して説明する。
【００７３】
まず、正常ロック状態の場合、擬似ロック検出信号ＫはＨレベル、ロックはずれ検出信号Ｋ３はＬレベルとする。そのため、リセット期間保持カウンタ１７への入力は、Ｈレベルに保持され、カウンタ動作は行わず、リセット信号はＨレベルに保持される。
【００７４】
その後、擬似ロックを検出した場合、擬似ロック検出信号Ｋ１はＬレベルに変化するため、リセット期間保持カウンタへの入力はＬレベルに変化しカウンタ動作を開始し、所定の期間、リセット信号をＬレベルにして制御電圧ショート用スイッチ１８をＯＮさせて制御電圧ＣＮＴＬを電源電圧にショートし、かつ位相周波数比較器１１をリセットする。
【００７５】
次に、ロックはずれの場合について説明する。
【００７６】
遅延検出回路１５から出力される最小遅延時間検出信号Ｋ２は、擬似ロック検出信号Ｋ１同じくＨＬパターンを利用して、遅延素子の遅延時間が１周期より小さくなる条件でアクティブとする。
【００７７】
たとえば、遅延素子の遅延時間が１周期より小さくなる場合を特定するには、上述のＨＬパターンが全段で発生しないことを検出すればよい。これらの記憶された電圧レベルにＨＬパターンがない場合、遅延素子の遅延時間が１周期より小さくなる条件と特定できる。
【００７８】
そして、遅延素子の遅延時間が１周期より小さくなる条件では、後述の理由により、例えば、８／９位相目のクロックを最小遅延時間検出信号Ｋ２としてＵＰパルスカウンタ１９へ出力し、これをアクティブ状態とする。
【００７９】
それ以外の、遅延素子の遅延時間が１周期以上の条件、すなわち正常ロック状態、または擬似ロック状態では、ＵＰパルスカウンタ１９へはクロックを出力せず、Ｌ固定レベルを出力する。
【００８０】
以上より、この最小遅延時間検出信号Ｋ２がアクティブか否かで、まず遅延素子の遅延時間が１周期より小さいか否かを判定し、さらに位相周波数比較器１１がＵＰパルスを出力しているか否かでそれぞれ、ロックはずれの状態か、または正常ロックで１周期遅れに引き込む過渡期の状態かを判定する。
【００８１】
すなわち、ロックはずれの場合、ＵＰパルスが位相周波数比較器１１より出力されているため、最小遅延時間検出信号Ｋ２とＵＰパルスとの２ＮＯＲ論理（否定論理和回路２１）によりクロックがＵＰパルスカウンタ１９に伝達し、ロックはずれ検出信号Ｋ３をＨレベルに変え、リセット期間保持カウンタ１７への入力は、Ｌレベルに変化することによってカウンタ動作を開始し、所定の期間、リセット信号をＬレベルにして制御電圧ＣＮＴＬを電源電圧にショートし、かつ位相周波数比較器１１もリセットされる。
【００８２】
また、もしＵＰパルスが出力されていない場合ならば、正常ロックへと引き込まれる過渡期と判定し、リセットは行わない。ただし、正常ロック状態では、理想的には、ＵＰパルスが出力されないが、現実にはグリッチのように細いＵＰパルスが発生しえるので、このグリッチをマスキングするために上述の８／９位相クロックでＵＰパルスとの論理和をとる。
【００８３】
その結果、遅延時間が最小の状態を検出したとき、ロックはずれの場合は、ＵＰパルスカウンタ１９にクロックが印加され、カウントを開始する。一方、正常ロックに引き込む過渡期の場合は、Ｌ信号固定レベルがＵＰパルスカウンタ１９に印加されカウンタが動作しない。
【００８４】
このようにして、ロックはずれの場合と正常ロックに引き込む過渡期の場合とを、カウンタ動作の有無で判別できる。なお、ＵＰパルスカウンタ１９の回数は複数回であればいずれでもよく、たとえば、８回を選択した。
【００８５】
リセット動作は擬似ロックでも行うため、カウンタ制御部２０のインバータ２０ａ、および否定論理和回路２０ｂによって、リセット期間保持カウンタ１７の入力でロックはずれ検出信号Ｋ３と擬似ロック検出信号Ｋ１の論理を取っている。
【００８６】
以上、ロックはずれを特定し、ロックはずれから復帰するしくみについて説明した。
【００８７】
次に、ロックはずれの対策で新たに必要となった最小遅延時間検出信号を生成する遅延検出回路１５の内部構成について説明する。
【００８８】
まず、遅延素子の遅延時間が１周期より小さくなる場合を特定するには、上述のＨＬパターンが全段で発生しないことを検出すればよい。
【００８９】
図８は、遅延検出回路１５の回路構成例を示す説明図である。この図８では、たとえば、遅延回路１３の遅延素子が７２段で構成されている場合について記載している。
【００９０】
遅延検出回路１５は、図示するように、フリップフロップ２３1〜２３n、インバータ２４1〜２４m、否定論理積回路２５1〜２５m、論理積回路２６、インバータ２７、論理和回路２８、および論理積回路２９から構成されている。
【００９１】
フリップフロップ２３1〜２３nのデータ端子Ｄには、遅延回路１３の遅延素子の１段目〜７２段目の出力端子がそれぞれ接続されている。また、フリップフロップ２３1〜２３nのクロック端子ＣＫには、遅延回路１３における最終段の遅延素子（７２段目の遅延素子）から出力される遅延クロックが入力されるように接続されている。
【００９２】
その結果、最終段である７２段目の遅延素子の出力端子からライズエッジが出力した直後に直列接続された遅延素子の各段の出力電圧レベルをフリップフロップ２３1〜２３nにそれぞれ記憶させることができる。
【００９３】
フリップフロップ２３1〜２３n-1の出力端子Ｑには、否定論理積回路２５1〜２５mの一方の入力部がそれぞれ接続されている。また、インバータ２４1〜２４mの入力部には、フリップフロップ２３2〜２３nの出力端子Ｑがそれぞれ接続されており、該インバータ２４1〜２４mの出力部には、否定論理積回路２５1〜２５mの他方の入力部がそれぞれ接続されており、ｎ段目のＨＬパターンの有無を判別する。
【００９４】
否定論理積回路２５1〜２５mの出力部には、論理積回路２６に入力部がそれぞれ接続されており、該論理積回路２６の出力部には、インバータ２７の入力部が接続されている。
【００９５】
インバータ２７の出力部には、論理和回路２８の一方の入力部が接続されており、論理和回路２８の他方の入力部には、遅延回路１３における６４段目の遅延素子の出力部が接続されている。
【００９６】
そして、この論理和回路２８の出力部から出力される信号が、遅延検出回路１５における最小遅延時間検出信号Ｋ２となる。
【００９７】
また、論理積回路２９のそれぞれの入力部には、否定論路積回路２５27〜２５mの出力部が接続されており、該論理積回路２９の出力部から出力される信号が、擬似ロック検出信号Ｋ１となる。
【００９８】
否定論理積回路２５1〜２５mは、ＨＬパターンがあればＬレベル出力、なければＨレベル出力となるため、ＨＬパターンが全段で発生しないことを検出するには、論理積回路２６によって該否定論理積回路２５1〜２５mから出力される信号の論理積をとることで実現できる。
【００９９】
その結果、遅延素子の遅延時間が１周期より小さくなる場合、ＨＬパターンが全段で発生しないので、この論理積回路２６の出力はＨレベルとなる。この論理積回路２６の出力をインバータ２７によって反転し、８／９位相クロック、ここでは６４段目の遅延素子から出力されるクロックとの論理和を論理和回路２８によって取ることで最小遅延時間検出信号Ｋ２を生成する。
【０１００】
これにより、遅延素子の遅延時間が１周期より小さくなる場合、６４段目クロックを最小遅延時間検出信号Ｋ２として出力し、１周期より大きくなる場合、Ｈ固定レベルが最小遅延時間検出信号Ｋ２として出力する。
【０１０１】
以上のように、遅延素子の遅延時間が１周期遅れか否かを判別する役割を、最小遅延時間検出信号Ｋ２は持つ。
【０１０２】
また、擬似ロック検出信号Ｋ１を生成する論理積回路２９は、正常ロックでＨレベル出力となり、擬似ロックではＬレベル出力となるのが期待動作であり、フリップフロップ２３1〜２３nが検出したＨＬパターンにより、遅延素子の遅延時間がある値以上になった場合に擬似ロックと判定している。
【０１０３】
判定する値としては、本実施の形態における位相周波数比較器１１の場合、正常ロック領域最大値は２周期あるが、マージン確保のため、遅延時間が２周期より小さい遅延時間とした。
【０１０４】
たとえば、遅延時間が１．４周期以上になれば、擬似ロック領域と判定する。そのための回路構成には、図８の場合、遅延素子２７段目以降でＨＬパターンが発生すれば擬似ロック領域と判定すればよく、図８に示すｎｅｔ２７〜ｎｅｔ７０（否定論理積回路２５27〜２５mの出力部）までの論理積を論理積回路２６で取ることで実現できる。
【０１０５】
次に、遅延検出回路１５の期待動作について説明する。
【０１０６】
まず、最小遅延時間検出信号Ｋ２として、８／９位相クロック、この場合、６４段目の遅延素子から出力されるクロックを選択した理由を、図９をもとに説明する。
【０１０７】
図９（ａ）は、正常ロック領域内の場合におけるクロック波形であり、図９（ｂ）は、ロックはずれの場合でのクロック波形である。
【０１０８】
正常ロック領域では、そのまま放置すれば１周期遅れに正常ロックしてくれる。位相周波数比較器１１のＵＰ出力は理想的にはＨレベル固定であるが、実際には、図９に示したようにグリッチが発生し、これがＵＰパルスカウンタ１９を誤動作させる恐れがある。
【０１０９】
このグリッチをマスキングするために最小遅延時間検出信号Ｋ２として、６４段目クロックを選択した。なお、最小遅延時間検出信号Ｋ２のクロックとしては、このグリッチを防止できるタイミングのクロックであればよい。グリッチ防止ができれば他の段数のクロックでも可能である。
【０１１０】
このようにして、正常ロック領域内の場合は、ＵＰパルスのグリッチを最小遅延時間検出信号Ｋ２はマスキングし、ＵＰパルスカウンタ１９へはＬ固定レベルを出力する。
【０１１１】
また、ロックはずれの場合は、ＵＰパルスカウンタ１９へは、否定論理和回路２１によって最小遅延時間検出信号Ｋ２とＵＰパルス出力との論理をとり、その論理で生成されたクロックを入力することでカウンタ動作を開始する。
【０１１２】
以上説明した、遅延検出回路１５において生成する最小遅延時間検出信号Ｋ２と、位相周波数比較器１１のＵＰパルスと、否定論理和回路２１によって生成されるクロックを入力とするＵＰパルスカウンタ１９を基本構成として、ロックはずれが対策される。
【０１１３】
なお、この例では、ＵＰパルスカウンタ１９の入力前段は否定論理和回路２１を用いて構成したが、論理和回路であってもよい。
【０１１４】
それにより、本実施の形態によれば、デジタル値である遅延回路１３における遅延素子内の電圧レベルの組み合わせ（ＨＬパターン）によって、ロックはずれ特有の条件を判定することができるので、ＤＬＬ回路６のロックはずれを確実に排除することができる。
【産業上の利用可能性】
【０１１５】
本発明は、デジタルカメラなどに用いられる高精度なサンプリングクロックの生成技術に適している。
【図面の簡単な説明】
【０１１６】
【図１】本発明の一実施の形態によるデジタルカメラシステムなどに用いられる画像前処理部のブロック図である。
【図２】図１の画像前処理部に設けられたＤＬＬ回路における構成の一例を示したブロック図である。
【図３】図２のＤＬＬ回路に用いられる位相周波数比較器の一例を示す回路図である。
【図４】図３の位相周波数比較器における状態遷移図である。
【図５】図４の状態遷移におけるタイミングチャートである。
【図６】図２のＤＬＬ回路に設けられた遅延素子各段のクロック波形の一例を示した説明図である。
【図７】図２のＤＬＬ回路に設けられた位相周波数比較器の伝達特性を示した説明図である。
【図８】図２のＤＬＬ回路に設けられた遅延検出回路の回路構成例を示す説明図である。
【図９】図８の遅延検出回路から出力される最小遅延時間検出信号の説明図である。
【符号の説明】
【０１１７】
１ 画像前処理部
２ ＣＤＳ
３ ＰＧＡ
４ Ａ／Ｄ変換器
５ ロジック回路
６ ＤＬＬ回路
７ タイミング発生器
８ 撮像素子
９ ＤＳＰ
１０ クロック発生器
１１ 位相周波数比較器
１２ チャージポンプ
１３ 遅延回路
１４ ループフィルタ容量
１５ 遅延検出回路
１６ ロックはずれ検出制御部
１７ リセット期間保持カウンタ
１８ 制御電圧ショート用スイッチ
１９ ＵＰパルスカウンタ
２０ カウンタ制御部
２０ａ インバータ
２０ｂ 否定論理和回路
２１ カウンタ入力制御部
２２ カウンタリセット制御部
２３1〜２３n フリップフロップ
２４1〜２４m インバータ
２５1 〜２５m 否定論理積回路
２６ 論理積回路
２７ インバータ
２８ 論理和回路
２９ 論理積回路
Ｋ１ 擬似ロック検出信号
Ｋ２ 最小遅延時間検出信号
Ｋ３ ロックはずれ検出信号
【特許請求の範囲】
【請求項１】
直列接続された複数の遅延素子からなり、基本クロックを任意に遅延させて遅延クロック信号として出力する遅延回路と、
前記遅延回路が生成した遅延クロック信号と基本クロック信号との位相差を検出し、ＵＰパルス、またはＤＯＷＮパルスを生成する位相周波数比較器と、
前記位相周波数比較器から出力されるＵＰパルス、またはＤＯＷＮパルスに応じて、制御電圧を発生させるチャージポンプ回路と、
前記遅延回路における前記遅延素子からそれぞれ出力される遅延クロック信号から、前記遅延素子の遅延時間が縮小し、最小値に収束するロックはずれを検出し、前記ロックはずれから正常ロックに復帰させる制御を行うロックはずれ検出制御手段とを備えたクロック発生部を有したことを特徴とする半導体集積回路装置。
【請求項２】
請求項１記載の半導体集積回路装置において、
前記ロックはずれ検出制御手段は、
各々の前記遅延素子から出力される遅延クロック信号の電圧レベルを取り込み、前記電圧レベルの組み合わせが任意の組み合わせとなった際に最小遅延時間検出信号を出力する遅延検出回路と、
前記遅延検出回路から最小遅延時間検出信号が出力され、かつ前記位相周波数比較器からＵＰパルスが出力されている際に、ロックはずれと判定し、ロックはずれ検出信号を出力するロックはずれ検出部と、
前記ロックはずれ検出部から出力されたロックはずれ検出信号に基づいて、任意の期間、リセット信号を出力し、前記位相周波数比較器をリセットするリセット制御部とを備えたことを特徴とする半導体集積回路装置。
【請求項３】
請求項２記載の半導体集積回路装置において、
前記遅延検出回路が最小遅延時間検出信号を出力する前記電圧レベルの任意の組み合わせは、すべての前記遅延素子からＨ信号が出力される組み合わせであることを特徴とする半導体集積回路装置。
【請求項４】
請求項１〜３のいずれか１項に記載の半導体集積回路装置において、
前記ロックはずれ検出制御手段は、
前記リセット制御部から出力されるリセット信号に基づいて、前記チャージポンプ回路から出力される制御電圧を電源電圧にショートするスイッチ部を備えたことを特徴とする半導体集積回路装置。
【請求項５】
請求項１〜４のいずれか１項に記載の半導体集積回路装置において、
前記遅延検出回路は、
前記遅延回路が発生する８／９位相のクロック信号を最小遅延時間検出信号として出力することを特徴とする半導体集積回路装置。
【請求項１】
直列接続された複数の遅延素子からなり、基本クロックを任意に遅延させて遅延クロック信号として出力する遅延回路と、
前記遅延回路が生成した遅延クロック信号と基本クロック信号との位相差を検出し、ＵＰパルス、またはＤＯＷＮパルスを生成する位相周波数比較器と、
前記位相周波数比較器から出力されるＵＰパルス、またはＤＯＷＮパルスに応じて、制御電圧を発生させるチャージポンプ回路と、
前記遅延回路における前記遅延素子からそれぞれ出力される遅延クロック信号から、前記遅延素子の遅延時間が縮小し、最小値に収束するロックはずれを検出し、前記ロックはずれから正常ロックに復帰させる制御を行うロックはずれ検出制御手段とを備えたクロック発生部を有したことを特徴とする半導体集積回路装置。
【請求項２】
請求項１記載の半導体集積回路装置において、
前記ロックはずれ検出制御手段は、
各々の前記遅延素子から出力される遅延クロック信号の電圧レベルを取り込み、前記電圧レベルの組み合わせが任意の組み合わせとなった際に最小遅延時間検出信号を出力する遅延検出回路と、
前記遅延検出回路から最小遅延時間検出信号が出力され、かつ前記位相周波数比較器からＵＰパルスが出力されている際に、ロックはずれと判定し、ロックはずれ検出信号を出力するロックはずれ検出部と、
前記ロックはずれ検出部から出力されたロックはずれ検出信号に基づいて、任意の期間、リセット信号を出力し、前記位相周波数比較器をリセットするリセット制御部とを備えたことを特徴とする半導体集積回路装置。
【請求項３】
請求項２記載の半導体集積回路装置において、
前記遅延検出回路が最小遅延時間検出信号を出力する前記電圧レベルの任意の組み合わせは、すべての前記遅延素子からＨ信号が出力される組み合わせであることを特徴とする半導体集積回路装置。
【請求項４】
請求項１〜３のいずれか１項に記載の半導体集積回路装置において、
前記ロックはずれ検出制御手段は、
前記リセット制御部から出力されるリセット信号に基づいて、前記チャージポンプ回路から出力される制御電圧を電源電圧にショートするスイッチ部を備えたことを特徴とする半導体集積回路装置。
【請求項５】
請求項１〜４のいずれか１項に記載の半導体集積回路装置において、
前記遅延検出回路は、
前記遅延回路が発生する８／９位相のクロック信号を最小遅延時間検出信号として出力することを特徴とする半導体集積回路装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【公開番号】特開２０１０−１２４１６６（Ｐ２０１０−１２４１６６Ａ）
【公開日】平成２２年６月３日（２０１０．６．３）
【国際特許分類】
【出願番号】特願２００８−２９５１１９（Ｐ２００８−２９５１１９）
【出願日】平成２０年１１月１９日（２００８．１１．１９）
【出願人】（５０３１２１１０３）株式会社ルネサステクノロジ (4,790)
【Ｆターム（参考）】
【公開日】平成２２年６月３日（２０１０．６．３）
【国際特許分類】
【出願日】平成２０年１１月１９日（２００８．１１．１９）
【出願人】（５０３１２１１０３）株式会社ルネサステクノロジ (4,790)
【Ｆターム（参考）】
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