【課題】電源ノイズが存在する環境下において、位相同期回路の出力信号の特性劣化を軽減する。
【解決手段】基準信号源は、基本周波数を有する基準信号を生成する。位相同期回路１０２は、制御電圧に応じた周波数の信号を生成する電圧制御発振器１０６と、前記周波数の信号をＮ分周して第１分周信号を生成する第１分周器１０７と、第１分周信号と基準信号との位相差を検出する位相検出器１０３と、チャージポンプ１０４と、ループフィルタ１０５と、を含む。第２分周器は、電圧制御発振器により生成された信号をＭ分周して第２分周信号を生成する。信号処理回路は、第２分周信号に同期して動作する。基本周波数のＫ倍と、第２分周信号の周波数との差分の絶対値が、電圧制御発振器の入力から位相同期回路の出力までの伝達関数によって表される帯域通過フィルタの低域遮断周波数以下または高域遮断周波数以上となるように、ＮおよびＭの値が決定されている。 （もっと読む）

【課題】占有面積や定常位相誤差の増大、並びに、クロックが安定するまでに長時間を要することなく、スペクトラム拡散クロックを生成してＥＭＩ対策を図る。
【解決手段】基準信号ＣＫ１を受け取って、立ち上がりエッジの傾き、または、立ち下がりエッジの傾き、または、立ち上がりエッジおよび立ち下がりエッジの傾きを、周期的に変化させた第１信号ＣＫ２を生成する第１回路４と、前記第１信号を受け取って、周期的に周波数が変化するクロックを生成する第２回路５と、を有する。 （もっと読む）

【課題】ループフィルタのカットオフ周波数を低く設定することなく、スプリアスを抑制する。
【解決手段】基準発振器で生成された基準周波数を所定の基準クロックに分周する第１の分周器１０３と、電圧制御発振器で生成された発振周波数を所定の帰還クロックに小数点分周する第２の分周器１０５と、基準クロックと帰還クロックとの位相を比較する位相比較器１０６と、位相比較器１０６による比較結果に基づいて電圧制御発振器の発振周波数を制御するチャージポンプ１０７と、を備えた小数点分周ＰＬＬ回路１において、第１の分周器１０３側の電源パッド１−２と、第２の分周器１０５側の電源パッド１−１と、位相比較器１０６側の電源パッド１−３と、チャージポンプ１０７側の電源パッド１−４とを、それぞれ別個に備える。 （もっと読む）

【課題】光検出器で吸収される光のレベルを高めてＳ／Ｎを改善した原子発振器を提供す
る。
【解決手段】この原子発振器５０は大きく分けると、アルカリ金属原子と該アルカリ金属
原子の同位体とを混合した気体を封入したセル２と、可干渉性（コヒーレント性）を有し
、１つの中心周波数に対して２つの異なる周波数成分を有する第１の共鳴光対と第２の共
鳴光対を含む複数の光を気体に照射する光源（ＬＤ）１と、気体を透過した光の強度に応
じた検出信号を生成する光検出部（ＰＤ）３と、検出信号の強度に基づいて、アルカリ金
属原子に電磁誘起透過現象（以下、ＥＩＴ現象と呼ぶ）を生起させるように第１の共鳴光
対の周波数を制御すると共に、アルカリ金属原子の同位体にＥＩＴ現象を生起させるよう
に、第２の共鳴光対の周波数を制御する周波数制御部１２と、を備えて構成されている。 （もっと読む）

【課題】ノイズ等によって生じるチャタリングの発生を検知・訂正する機能をＡＤＰＬＬに提供する。
【解決手段】ＴＤＣ８０２−２とカウンタ８０１−１を含むＡＤＰＬＬにおいて、ＴＤＣの出力（伝播遅延情報）をエンコードするエンコーダ８０２−３を用意する。エンコーダ８０２−３は複数のビットからなる伝播遅延情報を所定の単位に分けて、エンコーダ８０２−３内の１６ビットエンコーダに個々の処理を行わせる。各１６ビットエンコーダは、受け取った伝播遅延情報の一部の中に複数の変化点が存在する場合は、最下位ビットに近い変化点のみを残置させる。 （もっと読む）

【課題】従来のデジタルＰＬＬで問題であった出力クロックの位相ノイズ及びジッタ性能の低下に対応するアプローチを提供する。
【解決手段】幾つかの実施形態で、デジタルＰＬＬは、例えば位相エラー等の１又はそれ以上の実時間性能パラメータに応答して有効なＤＰＬＬ帯域幅を変更する動的制御可能なフィルタを有して開示される。高帯域幅が必要とされないとき、それは比較的低いレベルであるよう制御されてよく、それによって、出力クロックのジッタは低下する。他方で、高帯域幅が必要とされるとき、例えば、ループでの位相エラーが高いとき、フィルタは、基準クロックを追跡するためにループの応答性を高めるよう比較的高いループ帯域幅を提供するように制御され得る。 （もっと読む）

【課題】感知回路の雑音感受性を最小にするとともに、回路の少なくとも一部に対する電力を管理して、消費電力を少なくした通信システムを提供する。
【解決手段】通信システムはノードのセットを含む。各ノードはトランシーバ・インターフェイスとデジタル・システムを含む。トランシーバは、通信回線とデジタル・システムとの間に結合されており、伝送フォーマットおよび／または伝送プロトコルを対応するノード内の１つまたは複数のデジタル・システムにより認識されるビットのシーケンスに修正する。トランシーバは、デジタル・システムを支持する回路基板から分離された１つまたは複数のモノリシック回路基板に配置される。 （もっと読む）

【課題】局部発振周波数を制御する制御電圧を得る際に用いられる電源回路（ＤＣ／ＤＣコンバータ）の内部発振周波数に起因する障害を回避する。
【解決手段】電源回路１０と電圧制御発振器１３と基準発振器１５と電圧制御発振器の発振周波数f（VCO）を電圧制御する制御回路１６を備える。電源回路１０は内部発振器１１の発振信号Ｖｏから所定電圧Ｖｚを提供する。電圧制御発振器１３は可変容量ダイオード１４に印加される制御電圧Ｖcontによって発振周波数が変化する。制御回路１６は、基準発振器１５の発振周波数f（REF）に基づく比較周波数ｆ（COMP）とf（VCO）に基づく検査周波数ｆ（CHK）との比較結果によりＶcontを制御する。Ｖcontは所定電圧Ｖｚを用いて生成される。ここで、Ｎを自然数としたときに、内部発振器１１の発振周波数ｆ（DD）が比較周波数ｆ（COMP）のＮ倍より高くＮ＋１倍より低くなるようにする。 （もっと読む）

【課題】ノイズに強く誤検出の可能性が極めて低い原子発振器を提供する。
【解決手段】各共鳴光を出射するコヒーレント光源１と、コヒーレント光源１の中心波長
を制御する中心波長可変手段４と、コヒーレント光源１の中心波長に変調を加えるサイド
バンド発生手段５と、コヒーレント光源１からの光の波長により光の吸収量を変化させる
ガスセル２と、ガスセル２から透過する光を検出する光検出手段３と、コヒーレント光源
１に変調がかかっていない状態で光検出手段３の出力を監視する吸収検出手段６と、光検
出手段３の出力を同期検波してＥＩＴ状態を検出するＥＩＴ検出手段７と、吸収検出手段
６により検出された光検出手段３の出力レベルに基づいて、中心波長可変手段４の中心波
長を設定し、ＥＩＴ検出手段７により検出した周波数成分のレベルに基づいてサイドバン
ド発生手段５の出力周波数を制御する信号処理手段８と、を備えて構成されている。 （もっと読む）

【課題】Ｃ／Ｎを改善することができる位相同期回路におけるループフィルタを提供する。
【解決手段】本発明の位相同期回路におけるループフィルタ１は、増幅回路２、第１のローパスフィルタ３、第２のローパスフィルタ４、電圧供給回路１７、スイッチング素子５を備える。第２のローパスフィルタ４は、増幅回路２の出力端子２ａと第１のローパスフィルタ３との間に接続され、バイアス電圧を供給する電圧供給回路１７にも接続される。スイッチング素子５は、第２のローパスフィルタ４の接続状態を制御し、増幅回路２から出力された制御電圧が所定の電圧以下に降下したときに自動的にオンとなるように形成される。 （もっと読む）

【課題】ＤＬＬ回路においてロックはずれが発生しても、短時間で確実に正常ロック状態に復帰させる。
【解決手段】遅延回路１３の遅延時間が１周期より小さくなると、遅延検出回路１５から最小遅延時間検出信号Ｋ２が出力される。さらに位相周波数比較器１１がＵＰパルスを出力していると、最小遅延時間検出信号Ｋ２とＵＰパルスとの２ＮＯＲ論理（否定論理和回路２１）によりクロックがＵＰパルスカウンタ１９に伝達し、Ｈレベルのロックはずれ検出信号Ｋ３が出力され、リセット期間保持カウンタ１７にＬレベルが入力される。これにより、リセット期間保持カウンタ１７がカウンタ動作を開始し、所定の期間、リセット信号をＬレベルにして制御電圧ＣＮＴＬを電源電圧にショートし、かつ位相周波数比較器１１をリセットする。 （もっと読む）

【課題】大規模なＰＬＣシステムに用いても、ＰＬＬの受信ダイナミックレンジ拡大、雑音耐力向上が実現でき、アナログ素子の特性のバラツキなどに影響されずに安定して動作し、広範囲な安定したジッタ特性が得られるようにする。
【解決手段】ＰＬＬ制御装置は、入力信号からタイミング位相ベクトル信号を抽出するタイミング抽出回路と、供給される制御係数に基づき基準信号の位相及び／又は発振周波数を制御するＶＣＸＯと、タイミング位相ベクトル信号の位相及び位相差に基づき制御係数を出力する２次ＰＬＬ回路とを備える。この２次ＰＬＬ回路は、タイミング位相ベクトル信号に基づき制御係数を発生する制御係数発生回路と、制御計数発生回路からの制御係数につき６ｄＢ単位での対数軸上におけるレベル調整を行う第１のレベル調整回路と、第１のレベル調整回路からの制御係数について±６ｄＢレベルの微調整を行う第２のレベル調整回路とを有する。 （もっと読む）

【課題】各種大振幅雑音、伝送路ロスの増大、雑音レベルの増大が発生するような大規模なＰＬＣシステムに用いても、ＰＬＬの受信ダイナミックレンジ拡大、雑音耐力向上が実現でき、アナログ素子の特性のバラツキなどに影響されずに安定して動作し、広範囲な安定したジッタ特性が得られるようにする。
【解決手段】このＰＬＬ制御装置は、入力信号からタイミング位相ベクトル信号を抽出するタイミング抽出回路と、供給される制御係数に基づいて基準信号の位相及び／又は発振周波数を制御するＶＣＸＯと、抽出されたタイミング位相ベクトル信号の位相又は位相差に基づいて基準信号の位相及び／又は発振周波数を制御するための制御係数を出力する２次ＰＬＬ回路１０２とを備えている。この２次ＰＬＬ回路１０２は、抽出されたタイミング位相ベクトル信号について対数軸上で位相検出を行うとともに、対数軸上で制御係数を発生する制御係数発生回路１１１を有している。 （もっと読む）

【課題】 中心周波数を変更することなく、外部クロック信号の周波数特性のバラツキにより広く対応でき、周波数特性の安定性向上を図ることができる位相同期回路を提供する。
【解決手段】 外部クロック信号Ｓｉを第１入力信号Ｓ１、出力クロック信号Ｓｏまたはその分周信号を第２入力信号Ｓ２とし、これらの位相差に応じた電圧の位相差検出信号Ｓｄを出力する位相比較回路１１と、位相差検出信号Ｓｄの所定帯域の信号成分から位相差に応じた電圧値の発振制御信号Ｓｆを出力するループフィルタ１２と、発振制御信号Ｓｆの電圧値に応じた周波数で発振する出力クロック信号Ｓｏを出力する電圧制御発振回路１３と、電圧制御発振回路１３の第２入力信号Ｓ２がロック状態であるかアンロック状態であるかを検出するロック状態検出回路１４を備え、ループフィルタ１２が、ロック状態検出回路１４におけるロック状態の検出結果に応じて、引き込み範囲を調整する。 （もっと読む）

【課題】 各チャネル用のフェーズ・ロック・ループを有するマルチチャネル・データ検出システムの周波数エラー組み合わせ論理を提供することにある。
【解決手段】 この周波数エラー組み合わせ論理は、各チャネルに関する周波数エラー情報を受信することと、受信周波数エラー情報を結合し、結合された位相エラーを生成し、各チャネルからの受信周波数エラー情報に重みを付けるように構成された組み合わせ論理と、結合された周波数エラーを少なくとも１つのチャネル・フェーズ・ロック・ループに適用するように構成された周波数エラー出力とを含む。 （もっと読む）

【課題】アナログデータ信号のディスプレイパネルへの印加時に発生する誤りなどにも関わらず、正常に動作可能なデータ駆動回路及び遅延固定ループの提供。
【解決手段】第１のクロック信号の入力を受けて第２のクロック信号を出力する遅延固定ループにおいて、前記第１のクロック信号、前記第２のクロック信号及び少なくとも一つの遅延信号によって位相差信号-前記第１のクロック信号又は前記第２のクロック信号によって前記第１のクロック信号と前記第２のクロック信号の間の位相差に該当する値を有し、前記少なくとも一つの遅延信号によって位相差無しに該当する値を有する-を出力する位相検出器２１と、前記第１のクロック信号を遅延させることにより前記第２のクロック信号及び前記少なくとも一つの遅延信号を求める遅延線２３-前記第１のクロック信号に対する前記第２のクロック信号の遅延は前記位相差信号により変更される-と、を備える。 （もっと読む）

【課題】測定に係わるノイズの影響を軽減し、制御電圧の測定精度向上させることが出来る。
【解決手段】ＰＬＬ回路１５と、ボルテージフォロワ１９と、出力端子２３と、を備え、ＰＬＬ回路１５中の電圧制御発振回路の制御電圧Ｖ１をボルテージフォロワ１９を介して出力端子２３に出力する。 （もっと読む）

【課題】デュアルシンセサイザ装置において、基板の定在波比が劣化しても、簡単な構成でアイソレーションの低下を防止する。
【解決手段】プリント基板１３上には第１及び第のＰＬＬシンセサイザ部１１及び１２が配置され、第１及び第２のＰＬＬシンセサイザ部には基板に形成された配線パターン１３ａを介して基準発振器１４から基準信号が与えられ、選択スイッチ（ＳＷ）４５によって第１及び第２のＰＬＬシンセサイザ部からの出力信号のうちいずれか一方が選択される。配線パターンのインダクタンスとこのインダクタンスと対向するアースパターンからなる第１及び第２のコンデンサとによってローパスフィルタが構成される。 （もっと読む）

【課題】製造コスト上昇を抑える。
【解決手段】信号処理システムであって、制御端子に与えられた制御信号に応じた遅延を、入力端子に入力された信号に与えて出力端子から出力する第１の遅延回路と、前記第１の遅延回路と同様に構成され、入力端子と出力端子とが接続された第２の遅延回路を有し、発振信号を出力する発振器と、前記発振器の発振信号に応じた信号と基準となる信号との間の位相を比較し、比較結果を示す信号を出力する位相比較回路と、前記位相比較回路の出力信号の低周波成分を、前記第１及び第２の遅延回路の制御信号として用いられるように出力するフィルタ回路とを有する。前記第１の遅延回路の入力端子に与えられ、その出力端子から出力された遅延した信号が、前記基準となる信号として前記位相比較回路に与えられている。 （もっと読む）

【課題】スプリアスが生じにくい。
【解決手段】ＡＤＣから入力されたｎビットのデジタル信号は、ｍビットが整数部４１、且つ、ｎ−ｍビットがデジタル制御値時間変化部４３に入力される。そして、デジタル制御値時間変化部４３から時間的に変化するデジタル制御値が小数部４２に入力される。デジタル制御発振器４は、整数部４１によってステップ周波数刻みで発振周波数を変化させる。また、小数部４２によってステップ周波数よりも小さな周波数刻みで発振周波数を変化させる。このとき、小数部４２によって変化させることができる周波数は、ステップ周波数よりも大きい。 （もっと読む）