小数点分周ＰＬＬ回路および集積回路
【課題】ループフィルタのカットオフ周波数を低く設定することなく、スプリアスを抑制する。
【解決手段】基準発振器で生成された基準周波数を所定の基準クロックに分周する第１の分周器１０３と、電圧制御発振器で生成された発振周波数を所定の帰還クロックに小数点分周する第２の分周器１０５と、基準クロックと帰還クロックとの位相を比較する位相比較器１０６と、位相比較器１０６による比較結果に基づいて電圧制御発振器の発振周波数を制御するチャージポンプ１０７と、を備えた小数点分周ＰＬＬ回路１において、第１の分周器１０３側の電源パッド１−２と、第２の分周器１０５側の電源パッド１−１と、位相比較器１０６側の電源パッド１−３と、チャージポンプ１０７側の電源パッド１−４とを、それぞれ別個に備える。
【解決手段】基準発振器で生成された基準周波数を所定の基準クロックに分周する第１の分周器１０３と、電圧制御発振器で生成された発振周波数を所定の帰還クロックに小数点分周する第２の分周器１０５と、基準クロックと帰還クロックとの位相を比較する位相比較器１０６と、位相比較器１０６による比較結果に基づいて電圧制御発振器の発振周波数を制御するチャージポンプ１０７と、を備えた小数点分周ＰＬＬ回路１において、第１の分周器１０３側の電源パッド１−２と、第２の分周器１０５側の電源パッド１−１と、位相比較器１０６側の電源パッド１−３と、チャージポンプ１０７側の電源パッド１−４とを、それぞれ別個に備える。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体チップ上に形成された小数点分周ＰＬＬ（位相同期：Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ）回路および、複数のＰＬＬ回路を含むＩＣ（集積回路：Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）に関する。
【背景技術】
【０００２】
ＰＬＬ回は、入力された基準周波数・基準クロックを元にしてフィードバック制御を行い、位相が同期した所定の周波数信号を出力する回路であり、電圧制御発振器からの発振周波数・帰還クロックを小数点分周して基準周波数と比較する小数点分周ＰＬＬ回路が知られている（例えば、特許文献１参照。）。
【０００３】
このＰＬＬ回路は、図４に示すように、基準発振器１０１で生成された基準クロックを、第１のバッファ１０２を介して第１の分周器１０３で、所定の基準クロックに分周・生成する。一方、電圧制御発振器（ＶＣＯ：Ｖｏｌｔａｇｅ Ｃｏｎｔｒｏｌｌｅｄ Ｏｓｃｉｌｌａｔｏｒ）１０９で生成された発振周波数を、第２のバッファ１０４を介して第２の分周器１０５で、所定の帰還クロックに分周・生成する。ここで、第２の分周器１０５は、小数点分周（「Ｎ」が小数点を含む数値である分周）を行うものであり、例えば、固定小数点カウンタによる分数分周器で構成されている。
【０００４】
そして、基準クロックと帰還クロックとを位相比較器１０６で比較し、帰還クロックの位相が基準クロックの位相よりも進んでいる場合はＵｐ信号をチャージポンプ１０７に伝送し、帰還クロックの位相が基準クロックの位相よりも遅れている場合には、Ｄｏｗｎ信号をチャージポンプ１０７に伝送する。次に、チャージポンプ１０７は、Ｕｐ信号を受けると、設定された電流値でループフィルタ１０８に充電電流を吐き出し、Ｄｏｗｎ信号を受けると、設定された電流値でループフィルタ１０８から放電電流を吸い込む。
【０００５】
続いて、ループフィルタ１０８は、チャージポンプ１０７による電流を積分して電圧信号に変換するとともに、平滑化処理を施して制御電圧を生成する。そして、電圧制御発振器１０９は、ループフィルタ１０８からの制御電圧に応じた周波数信号を発振・出力する。と同時に、電圧制御発振器１０９からの周波数信号が、上記のように第２の分周器１０５に入力される。
【０００６】
このようにして、帰還クロックの位相が基準クロックの位相と一致するように制御電圧を増減させて、電圧制御発振器１０９からの発振周波数を調整する。これにより、電圧制御発振器１０９からの発振周波数・帰還クロックが、基準クロックの位相と一致（近接）するとともに、基準クロックのＮ倍（「Ｎ」は小数点を含む数値）の周波数となるものである。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２０００−３４１１２０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
ところで、上記のような小数点分周ＰＬＬ回路では、スプリアス（不要波）が発生する場合があり、従来、スプリアスを抑制・抑圧するために、ループフィルタのカットオフ周波数を低く設定・設計することで、ループフィルタでスプリアス成分を抑制していた。しかしながら、ループフィルタのカットオフ周波数を低く設定すると、ループ応答周波数が低くなり、ロックアップの時間（立ち上がり時間）が遅くなる。また、ループフィルタに使用するコンデンサの容量・サイズが大きくなり、部品実装面積も増大する、という問題があった。
【０００９】
そこでこの発明は、ループフィルタのカットオフ周波数を低く設定することなく、スプリアスを抑制することが可能な小数点分周ＰＬＬ回路および集積回路を提供することを目的とする。
【課題を解決するための手段】
【００１０】
本願発明者は、小数点分周ＰＬＬ回路（妨害ＰＬＬ回路）における電圧制御発振器の出力または小数点分周された電圧制御発振器の出力が、電源ライン経由で位相比較器やチャージポンプに侵入し、被妨害ＰＬＬ回路の比較周波数高調波と混変調された差周波数成分（ビート周波数）が被妨害ＰＬＬ回路に重畳するために、スプリアスが発生することを究明した。すなわち、図４に示すように、電圧制御発振器１０９の出力（周波数成分ｆＲＦ）が位相比較器１０６やチャージポンプ１０７に侵入し、位相比較器１０６やチャージポンプ１０７内の非線形素子で混変調された場合、次のような周波数成分が生じる。
ｆＲＦ±ｆＣＰ＝（Ｎ＋ＦＲＡＣ／ＭＯＤ）×ｆｃｏｍｐ
±（ｆｃｏｍｐ＋２×ｆｃｏｍｐ＋・・・Ｎ×ｆｃｏｍｐ＋・・・）
ここで、「Ｎ」は整数、「ＦＲＡＣ／ＭＯＤ」は小数点以下の数値、「ｆｃｏｍｐ」は基準周波数を示す。また、ｆＣＰのＮ次高調波に対しては、次のような周波数成分が生じる。
ｆｓｐ＝（ＦＲＡＣ／ＭＯＤ）×ｆｃｏｍｐ
そして、チャージポンプ１０７で生じたｆｓｐで、ループフィルタ１０８で抑制しきれない成分は電圧制御発振器１０９で変調され、オフセット周波数ｆｓｐに発生するスプリアスとなるものである。このように、このスプリアスは、小数点分周（ｆｓｐ）に起因するものであり、整数分周では発生しない。
【００１１】
このようなスプリアスを抑制するためには、妨害ＰＬＬ回路の電圧制御発振器の出力または小数点分周された電圧制御発振器の出力が、位相比較器やチャージポンプと結合しないようにすればよい。そして、そのひとつの手段として、電源ライン間の結合量を減少させることが有効である、ことを本願発明者は実証確認した。
【００１２】
そこで、上記目的を達成するために請求項１に記載の発明は、基準発振器で生成された基準周波数を所定の基準クロックに分周する第１の分周器と、電圧制御発振器で生成された発振周波数を所定の帰還クロックに小数点分周する第２の分周器と、前記基準クロックと帰還クロックとの位相を比較する位相比較器と、前記位相比較器による比較結果に基づいて前記電圧制御発振器の発振周波数を制御するチャージポンプと、を備えた小数点分周ＰＬＬ回路において、前記第１の分周器側の電源パッドと、前記第２の分周器側の電源パッドと、前記位相比較器側の電源パッドと、前記チャージポンプ側の電源パッドとを、それぞれ別個に備えた、ことを特徴とする。
【００１３】
請求項２に記載の発明は、請求項１に記載の小数点分周ＰＬＬ回路を含む複数のＰＬＬ回路を備えた集積回路であって、前記小数点分周ＰＬＬ回路の電源パッドと、他のＰＬＬ回路の電源パッドとをそれぞれ別個に備えた、ことを特徴とする。
【発明の効果】
【００１４】
請求項１に記載の発明によれば、第１の分周器側の電源パッドと、第２の分周器側の電源パッドと、位相比較器側の電源パッドと、チャージポンプ側の電源パッドとが、それぞれ別個に設けられているため、スプリアスの要因となる周波数成分が電源ラインを経由して結合することが防止される。この結果、スプリアスを抑制することが可能となり、また、ループフィルタのカットオフ周波数を低く設定する必要がないため（ループフィルタの設計に制約を与えないため）、ロックアップ時間やコンデンサの容量・サイズなどを適正に設定・設計することが可能となる。
【００１５】
請求項２に記載の発明によれば、小数点分周ＰＬＬ回路の電源パッドと、他のＰＬＬ回路の電源パッドとがそれぞれ別個に設けられているため、請求項１に記載の発明と同様に、スプリアスの要因となる周波数成分が電源ラインを経由して結合することが防止され、スプリアスを抑制することが可能となる。
【図面の簡単な説明】
【００１６】
【図１】この発明の実施の形態１に係る小数点分周ＰＬＬ回路を示す概略構成図である。
【図２】この発明の実施の形態２に係る集積回路を示す概略構成図である。
【図３】この発明の実施の形態３に係る集積回路を示す概略構成図である。
【図４】小数点分周ＰＬＬ回路を示す構成図である。
【発明を実施するための形態】
【００１７】
以下、この発明を図示の実施の形態に基づいて説明する。
【００１８】
（実施の形態１）
図１は、この実施の形態に係る小数点分周ＰＬＬ回路１を示す概略構成図である。この小数点分周ＰＬＬ回路１は、入力された基準周波数・基準クロックに対して、位相が同期したＮ倍（「Ｎ」は小数点を含む数値）の周波数信号を出力する回路であり、図４と同等の構成については、同一符号を付している。また、図４と同様に、基準発振器１０１、ループフィルタ１０８および電圧制御発振器１０９を備えているが、図１においては、図示を省略している。
【００１９】
第１の分周器１０３は、第１のバッファ１０２を介して基準発振器１０１に接続され、基準発振器１０１で生成された基準周波数を所定の基準クロックに分周する分周器であり、第１のバッファ１０２とともに第２の電源パッド１−２に接続されている。第２の分周器１０５は、第２のバッファ１０４を介して電圧制御発振器１０９に接続され、電圧制御発振器１０９で生成された発振周波数を所定の帰還クロックに小数点分周する小数点分周器であり、第２のバッファ１０４とともに第１の電源パッド１−１に接続されている。
【００２０】
位相比較器１０６は、基準クロックと帰還クロックとの位相を比較し、帰還クロックの位相が基準クロックの位相よりも進んでいる場合はＵｐ信号をチャージポンプ１０７に伝送し、帰還クロックの位相が基準クロックの位相よりも遅れている場合には、Ｄｏｗｎ信号をチャージポンプ１０７に伝送する。この位相比較器１０６は、第３の電源パッド１−３に接続されている。
【００２１】
チャージポンプ１０７は、位相比較器１０６からＵｐ信号を受けると、設定された電流値でループフィルタ１０８に充電電流を吐き出し、Ｄｏｗｎ信号を受けると、設定された電流値でループフィルタ１０８から放電電流を吸い込む。これにより、ループフィルタ１０８が制御電圧を生成し、この制御電圧に応じた周波数信号を電圧制御発振器１０９が発振・出力するものである。このチャージポンプ１０７は、第４の電源パッド１−４に接続されている。
【００２２】
このように、第１の分周器１０３側の電源パッド１−２と、第２の分周器１０５側の電源パッド１−１と、位相比較器１０６側の電源パッド１−３と、チャージポンプ１０７側の電源パッド１−４とが、それぞれ別個に設けられ、電源がそれぞれ別個に供給されるようになっている。このため、スプリアスの要因となる周波数成分が電源ラインを経由して結合することが防止され、スプリアスを抑制することが可能となる。また、ループフィルタ１０８のカットオフ周波数を低く設定する必要がなく、ループフィルタ１０８の設計に制約がないため、ロックアップ時間やコンデンサの容量・サイズなどを適正に設定・設計することが可能となる。
【００２３】
（実施の形態２）
図２は、この実施の形態に係る集積回路１０を示す概略構成図である。この集積回路１０は、小数点分周ＰＬＬ回路１〜３を複数備えた集積回路であり、各ＰＬＬ回路１〜３は、実施の形態１における小数点分周ＰＬＬ回路１と同等な構成となっている。すなわち、第１の分周器１０３、第２の分周器１０５、位相比較器１０６、チャージポンプ１０７などを備え、第１のＰＬＬ回路１では、第１の分周器１０３側の電源パッド１−２と、第２の分周器１０５側の電源パッド１−１と、位相比較器１０６側の電源パッド１−３と、チャージポンプ１０７側の電源パッド１−４とが、それぞれ別個に設けられている。
【００２４】
同様に、第２、第３のＰＬＬ回路２、３においても、第１の分周器１０３側の電源パッド２−２、３−２と、第２の分周器１０５側の電源パッド２−１、３−１と、位相比較器１０６側の電源パッド２−３、３−３と、チャージポンプ１０７側の電源パッド２−４、３−４とが、それぞれ別個に設けられている。
【００２５】
このように、ＰＬＬ回路１〜３間において電源パッドを共有・共通とせずに、それぞれ別個に電源パッド１−１〜３−４が設けられている。このため、実施の形態１と同様に、スプリアスの要因となる周波数成分が電源ラインを経由して結合することが防止され、スプリアスを抑制することが可能となる。
【００２６】
（実施の形態３）
図３は、この実施の形態に係る集積回路２０を示す概略構成図である。この集積回路２０は、実施の形態１における小数点分周ＰＬＬ回路１と、２つの整数分周ＰＬＬ回路４、５とを備えた集積回路である。
【００２７】
小数点分周ＰＬＬ回路１は、実施の形態１と同様に、第１の分周器１０３側の電源パッド１−２と、第２の分周器１０５側の電源パッド１−１と、位相比較器１０６側の電源パッド１−３と、チャージポンプ１０７側の電源パッド１−４とが、それぞれ別個に設けられている。
【００２８】
整数分周ＰＬＬ回路４、５は、実施の形態１、２の第２の分周器１０５に代わって、電圧制御発振器で生成された発振周波数を所定の帰還クロックに整数分周する整数分周器を備えたＰＬＬ回路であり、上記のように、小数点分周（ｆｓｐ）に起因するスプリアスは、発生しない。このため、整数分周ＰＬＬ回路４、５は、電源パッドを共有化している。
【００２９】
すなわち、第５の電源パッド４−１に両ＰＬＬ回路４、５の整数分周器側が接続され、第６の電源パッド４−２に両ＰＬＬ回路４、５の第１の分周器１０３側が接続されている。また、第７の電源パッド４−３に両ＰＬＬ回路４、５の位相比較器１０６側が接続され、第８の電源パッド４−４に両ＰＬＬ回路４、５のチャージポンプ１０７側が接続されている。
【００３０】
このように、小数点分周ＰＬＬ回路１と整数分周ＰＬＬ回路４、５との間で、電源パッドを共有・共通としないため、実施の形態２と同様に、小数点分周ＰＬＬ回路１において、スプリアスの要因となる周波数成分が電源ラインを経由して結合することが防止される。この結果、スプリアスを抑制することが可能となる。一方、小数点分周に起因するスプリアスが発生しない整数分周ＰＬＬ回路４、５間においては、電源パッドを共有化しているため、集積回路２０の小型化、簡素化を図ることが可能となる。
【００３１】
以上、この発明の実施の形態について説明したが、具体的な構成は、上記の実施の形態に限られるものではなく、この発明の要旨を逸脱しない範囲の設計の変更等があっても、この発明に含まれる。例えば、上記の実施の形態３では、整数分周ＰＬＬ回路４、５間において電源パッドを共有化しているが、それぞれ別個に電源パッドを設けてもよく、また、複数の小数点分周ＰＬＬ回路を含む集積回路では、それぞれの小数点分周ＰＬＬ回路で別個に電源パッドを設ければよい。すなわち、少なくとも小数点分周ＰＬＬ回路１において、他のＰＬＬ回路から独立して電源パッドを設ければよい。
【符号の説明】
【００３２】
１ 小数点分周ＰＬＬ回路
１０１ 基準発振器
１０３ 第１の分周器
１０５ 第２の分周器
１０６ 位相比較器
１０７ チャージポンプ
１０８ ループフィルタ
１０９ 電圧制御発振器
１−１ 第１の電源パッド
１−２ 第２の電源パッド
１−３ 第３の電源パッド
１−４ 第４の電源パッド
【技術分野】
【０００１】
この発明は、半導体チップ上に形成された小数点分周ＰＬＬ（位相同期：Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ）回路および、複数のＰＬＬ回路を含むＩＣ（集積回路：Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）に関する。
【背景技術】
【０００２】
ＰＬＬ回は、入力された基準周波数・基準クロックを元にしてフィードバック制御を行い、位相が同期した所定の周波数信号を出力する回路であり、電圧制御発振器からの発振周波数・帰還クロックを小数点分周して基準周波数と比較する小数点分周ＰＬＬ回路が知られている（例えば、特許文献１参照。）。
【０００３】
このＰＬＬ回路は、図４に示すように、基準発振器１０１で生成された基準クロックを、第１のバッファ１０２を介して第１の分周器１０３で、所定の基準クロックに分周・生成する。一方、電圧制御発振器（ＶＣＯ：Ｖｏｌｔａｇｅ Ｃｏｎｔｒｏｌｌｅｄ Ｏｓｃｉｌｌａｔｏｒ）１０９で生成された発振周波数を、第２のバッファ１０４を介して第２の分周器１０５で、所定の帰還クロックに分周・生成する。ここで、第２の分周器１０５は、小数点分周（「Ｎ」が小数点を含む数値である分周）を行うものであり、例えば、固定小数点カウンタによる分数分周器で構成されている。
【０００４】
そして、基準クロックと帰還クロックとを位相比較器１０６で比較し、帰還クロックの位相が基準クロックの位相よりも進んでいる場合はＵｐ信号をチャージポンプ１０７に伝送し、帰還クロックの位相が基準クロックの位相よりも遅れている場合には、Ｄｏｗｎ信号をチャージポンプ１０７に伝送する。次に、チャージポンプ１０７は、Ｕｐ信号を受けると、設定された電流値でループフィルタ１０８に充電電流を吐き出し、Ｄｏｗｎ信号を受けると、設定された電流値でループフィルタ１０８から放電電流を吸い込む。
【０００５】
続いて、ループフィルタ１０８は、チャージポンプ１０７による電流を積分して電圧信号に変換するとともに、平滑化処理を施して制御電圧を生成する。そして、電圧制御発振器１０９は、ループフィルタ１０８からの制御電圧に応じた周波数信号を発振・出力する。と同時に、電圧制御発振器１０９からの周波数信号が、上記のように第２の分周器１０５に入力される。
【０００６】
このようにして、帰還クロックの位相が基準クロックの位相と一致するように制御電圧を増減させて、電圧制御発振器１０９からの発振周波数を調整する。これにより、電圧制御発振器１０９からの発振周波数・帰還クロックが、基準クロックの位相と一致（近接）するとともに、基準クロックのＮ倍（「Ｎ」は小数点を含む数値）の周波数となるものである。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２０００−３４１１２０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
ところで、上記のような小数点分周ＰＬＬ回路では、スプリアス（不要波）が発生する場合があり、従来、スプリアスを抑制・抑圧するために、ループフィルタのカットオフ周波数を低く設定・設計することで、ループフィルタでスプリアス成分を抑制していた。しかしながら、ループフィルタのカットオフ周波数を低く設定すると、ループ応答周波数が低くなり、ロックアップの時間（立ち上がり時間）が遅くなる。また、ループフィルタに使用するコンデンサの容量・サイズが大きくなり、部品実装面積も増大する、という問題があった。
【０００９】
そこでこの発明は、ループフィルタのカットオフ周波数を低く設定することなく、スプリアスを抑制することが可能な小数点分周ＰＬＬ回路および集積回路を提供することを目的とする。
【課題を解決するための手段】
【００１０】
本願発明者は、小数点分周ＰＬＬ回路（妨害ＰＬＬ回路）における電圧制御発振器の出力または小数点分周された電圧制御発振器の出力が、電源ライン経由で位相比較器やチャージポンプに侵入し、被妨害ＰＬＬ回路の比較周波数高調波と混変調された差周波数成分（ビート周波数）が被妨害ＰＬＬ回路に重畳するために、スプリアスが発生することを究明した。すなわち、図４に示すように、電圧制御発振器１０９の出力（周波数成分ｆＲＦ）が位相比較器１０６やチャージポンプ１０７に侵入し、位相比較器１０６やチャージポンプ１０７内の非線形素子で混変調された場合、次のような周波数成分が生じる。
ｆＲＦ±ｆＣＰ＝（Ｎ＋ＦＲＡＣ／ＭＯＤ）×ｆｃｏｍｐ
±（ｆｃｏｍｐ＋２×ｆｃｏｍｐ＋・・・Ｎ×ｆｃｏｍｐ＋・・・）
ここで、「Ｎ」は整数、「ＦＲＡＣ／ＭＯＤ」は小数点以下の数値、「ｆｃｏｍｐ」は基準周波数を示す。また、ｆＣＰのＮ次高調波に対しては、次のような周波数成分が生じる。
ｆｓｐ＝（ＦＲＡＣ／ＭＯＤ）×ｆｃｏｍｐ
そして、チャージポンプ１０７で生じたｆｓｐで、ループフィルタ１０８で抑制しきれない成分は電圧制御発振器１０９で変調され、オフセット周波数ｆｓｐに発生するスプリアスとなるものである。このように、このスプリアスは、小数点分周（ｆｓｐ）に起因するものであり、整数分周では発生しない。
【００１１】
このようなスプリアスを抑制するためには、妨害ＰＬＬ回路の電圧制御発振器の出力または小数点分周された電圧制御発振器の出力が、位相比較器やチャージポンプと結合しないようにすればよい。そして、そのひとつの手段として、電源ライン間の結合量を減少させることが有効である、ことを本願発明者は実証確認した。
【００１２】
そこで、上記目的を達成するために請求項１に記載の発明は、基準発振器で生成された基準周波数を所定の基準クロックに分周する第１の分周器と、電圧制御発振器で生成された発振周波数を所定の帰還クロックに小数点分周する第２の分周器と、前記基準クロックと帰還クロックとの位相を比較する位相比較器と、前記位相比較器による比較結果に基づいて前記電圧制御発振器の発振周波数を制御するチャージポンプと、を備えた小数点分周ＰＬＬ回路において、前記第１の分周器側の電源パッドと、前記第２の分周器側の電源パッドと、前記位相比較器側の電源パッドと、前記チャージポンプ側の電源パッドとを、それぞれ別個に備えた、ことを特徴とする。
【００１３】
請求項２に記載の発明は、請求項１に記載の小数点分周ＰＬＬ回路を含む複数のＰＬＬ回路を備えた集積回路であって、前記小数点分周ＰＬＬ回路の電源パッドと、他のＰＬＬ回路の電源パッドとをそれぞれ別個に備えた、ことを特徴とする。
【発明の効果】
【００１４】
請求項１に記載の発明によれば、第１の分周器側の電源パッドと、第２の分周器側の電源パッドと、位相比較器側の電源パッドと、チャージポンプ側の電源パッドとが、それぞれ別個に設けられているため、スプリアスの要因となる周波数成分が電源ラインを経由して結合することが防止される。この結果、スプリアスを抑制することが可能となり、また、ループフィルタのカットオフ周波数を低く設定する必要がないため（ループフィルタの設計に制約を与えないため）、ロックアップ時間やコンデンサの容量・サイズなどを適正に設定・設計することが可能となる。
【００１５】
請求項２に記載の発明によれば、小数点分周ＰＬＬ回路の電源パッドと、他のＰＬＬ回路の電源パッドとがそれぞれ別個に設けられているため、請求項１に記載の発明と同様に、スプリアスの要因となる周波数成分が電源ラインを経由して結合することが防止され、スプリアスを抑制することが可能となる。
【図面の簡単な説明】
【００１６】
【図１】この発明の実施の形態１に係る小数点分周ＰＬＬ回路を示す概略構成図である。
【図２】この発明の実施の形態２に係る集積回路を示す概略構成図である。
【図３】この発明の実施の形態３に係る集積回路を示す概略構成図である。
【図４】小数点分周ＰＬＬ回路を示す構成図である。
【発明を実施するための形態】
【００１７】
以下、この発明を図示の実施の形態に基づいて説明する。
【００１８】
（実施の形態１）
図１は、この実施の形態に係る小数点分周ＰＬＬ回路１を示す概略構成図である。この小数点分周ＰＬＬ回路１は、入力された基準周波数・基準クロックに対して、位相が同期したＮ倍（「Ｎ」は小数点を含む数値）の周波数信号を出力する回路であり、図４と同等の構成については、同一符号を付している。また、図４と同様に、基準発振器１０１、ループフィルタ１０８および電圧制御発振器１０９を備えているが、図１においては、図示を省略している。
【００１９】
第１の分周器１０３は、第１のバッファ１０２を介して基準発振器１０１に接続され、基準発振器１０１で生成された基準周波数を所定の基準クロックに分周する分周器であり、第１のバッファ１０２とともに第２の電源パッド１−２に接続されている。第２の分周器１０５は、第２のバッファ１０４を介して電圧制御発振器１０９に接続され、電圧制御発振器１０９で生成された発振周波数を所定の帰還クロックに小数点分周する小数点分周器であり、第２のバッファ１０４とともに第１の電源パッド１−１に接続されている。
【００２０】
位相比較器１０６は、基準クロックと帰還クロックとの位相を比較し、帰還クロックの位相が基準クロックの位相よりも進んでいる場合はＵｐ信号をチャージポンプ１０７に伝送し、帰還クロックの位相が基準クロックの位相よりも遅れている場合には、Ｄｏｗｎ信号をチャージポンプ１０７に伝送する。この位相比較器１０６は、第３の電源パッド１−３に接続されている。
【００２１】
チャージポンプ１０７は、位相比較器１０６からＵｐ信号を受けると、設定された電流値でループフィルタ１０８に充電電流を吐き出し、Ｄｏｗｎ信号を受けると、設定された電流値でループフィルタ１０８から放電電流を吸い込む。これにより、ループフィルタ１０８が制御電圧を生成し、この制御電圧に応じた周波数信号を電圧制御発振器１０９が発振・出力するものである。このチャージポンプ１０７は、第４の電源パッド１−４に接続されている。
【００２２】
このように、第１の分周器１０３側の電源パッド１−２と、第２の分周器１０５側の電源パッド１−１と、位相比較器１０６側の電源パッド１−３と、チャージポンプ１０７側の電源パッド１−４とが、それぞれ別個に設けられ、電源がそれぞれ別個に供給されるようになっている。このため、スプリアスの要因となる周波数成分が電源ラインを経由して結合することが防止され、スプリアスを抑制することが可能となる。また、ループフィルタ１０８のカットオフ周波数を低く設定する必要がなく、ループフィルタ１０８の設計に制約がないため、ロックアップ時間やコンデンサの容量・サイズなどを適正に設定・設計することが可能となる。
【００２３】
（実施の形態２）
図２は、この実施の形態に係る集積回路１０を示す概略構成図である。この集積回路１０は、小数点分周ＰＬＬ回路１〜３を複数備えた集積回路であり、各ＰＬＬ回路１〜３は、実施の形態１における小数点分周ＰＬＬ回路１と同等な構成となっている。すなわち、第１の分周器１０３、第２の分周器１０５、位相比較器１０６、チャージポンプ１０７などを備え、第１のＰＬＬ回路１では、第１の分周器１０３側の電源パッド１−２と、第２の分周器１０５側の電源パッド１−１と、位相比較器１０６側の電源パッド１−３と、チャージポンプ１０７側の電源パッド１−４とが、それぞれ別個に設けられている。
【００２４】
同様に、第２、第３のＰＬＬ回路２、３においても、第１の分周器１０３側の電源パッド２−２、３−２と、第２の分周器１０５側の電源パッド２−１、３−１と、位相比較器１０６側の電源パッド２−３、３−３と、チャージポンプ１０７側の電源パッド２−４、３−４とが、それぞれ別個に設けられている。
【００２５】
このように、ＰＬＬ回路１〜３間において電源パッドを共有・共通とせずに、それぞれ別個に電源パッド１−１〜３−４が設けられている。このため、実施の形態１と同様に、スプリアスの要因となる周波数成分が電源ラインを経由して結合することが防止され、スプリアスを抑制することが可能となる。
【００２６】
（実施の形態３）
図３は、この実施の形態に係る集積回路２０を示す概略構成図である。この集積回路２０は、実施の形態１における小数点分周ＰＬＬ回路１と、２つの整数分周ＰＬＬ回路４、５とを備えた集積回路である。
【００２７】
小数点分周ＰＬＬ回路１は、実施の形態１と同様に、第１の分周器１０３側の電源パッド１−２と、第２の分周器１０５側の電源パッド１−１と、位相比較器１０６側の電源パッド１−３と、チャージポンプ１０７側の電源パッド１−４とが、それぞれ別個に設けられている。
【００２８】
整数分周ＰＬＬ回路４、５は、実施の形態１、２の第２の分周器１０５に代わって、電圧制御発振器で生成された発振周波数を所定の帰還クロックに整数分周する整数分周器を備えたＰＬＬ回路であり、上記のように、小数点分周（ｆｓｐ）に起因するスプリアスは、発生しない。このため、整数分周ＰＬＬ回路４、５は、電源パッドを共有化している。
【００２９】
すなわち、第５の電源パッド４−１に両ＰＬＬ回路４、５の整数分周器側が接続され、第６の電源パッド４−２に両ＰＬＬ回路４、５の第１の分周器１０３側が接続されている。また、第７の電源パッド４−３に両ＰＬＬ回路４、５の位相比較器１０６側が接続され、第８の電源パッド４−４に両ＰＬＬ回路４、５のチャージポンプ１０７側が接続されている。
【００３０】
このように、小数点分周ＰＬＬ回路１と整数分周ＰＬＬ回路４、５との間で、電源パッドを共有・共通としないため、実施の形態２と同様に、小数点分周ＰＬＬ回路１において、スプリアスの要因となる周波数成分が電源ラインを経由して結合することが防止される。この結果、スプリアスを抑制することが可能となる。一方、小数点分周に起因するスプリアスが発生しない整数分周ＰＬＬ回路４、５間においては、電源パッドを共有化しているため、集積回路２０の小型化、簡素化を図ることが可能となる。
【００３１】
以上、この発明の実施の形態について説明したが、具体的な構成は、上記の実施の形態に限られるものではなく、この発明の要旨を逸脱しない範囲の設計の変更等があっても、この発明に含まれる。例えば、上記の実施の形態３では、整数分周ＰＬＬ回路４、５間において電源パッドを共有化しているが、それぞれ別個に電源パッドを設けてもよく、また、複数の小数点分周ＰＬＬ回路を含む集積回路では、それぞれの小数点分周ＰＬＬ回路で別個に電源パッドを設ければよい。すなわち、少なくとも小数点分周ＰＬＬ回路１において、他のＰＬＬ回路から独立して電源パッドを設ければよい。
【符号の説明】
【００３２】
１ 小数点分周ＰＬＬ回路
１０１ 基準発振器
１０３ 第１の分周器
１０５ 第２の分周器
１０６ 位相比較器
１０７ チャージポンプ
１０８ ループフィルタ
１０９ 電圧制御発振器
１−１ 第１の電源パッド
１−２ 第２の電源パッド
１−３ 第３の電源パッド
１−４ 第４の電源パッド
【特許請求の範囲】
【請求項１】
基準発振器で生成された基準周波数を所定の基準クロックに分周する第１の分周器と、電圧制御発振器で生成された発振周波数を所定の帰還クロックに小数点分周する第２の分周器と、前記基準クロックと帰還クロックとの位相を比較する位相比較器と、前記位相比較器による比較結果に基づいて前記電圧制御発振器の発振周波数を制御するチャージポンプと、を備えた小数点分周ＰＬＬ回路において、
前記第１の分周器側の電源パッドと、前記第２の分周器側の電源パッドと、前記位相比較器側の電源パッドと、前記チャージポンプ側の電源パッドとを、それぞれ別個に備えた、ことを特徴とする小数点分周ＰＬＬ回路。
【請求項２】
請求項１に記載の小数点分周ＰＬＬ回路を含む複数のＰＬＬ回路を備えた集積回路であって、
前記小数点分周ＰＬＬ回路の電源パッドと、他のＰＬＬ回路の電源パッドとをそれぞれ別個に備えた、ことを特徴とする集積回路。
【請求項１】
基準発振器で生成された基準周波数を所定の基準クロックに分周する第１の分周器と、電圧制御発振器で生成された発振周波数を所定の帰還クロックに小数点分周する第２の分周器と、前記基準クロックと帰還クロックとの位相を比較する位相比較器と、前記位相比較器による比較結果に基づいて前記電圧制御発振器の発振周波数を制御するチャージポンプと、を備えた小数点分周ＰＬＬ回路において、
前記第１の分周器側の電源パッドと、前記第２の分周器側の電源パッドと、前記位相比較器側の電源パッドと、前記チャージポンプ側の電源パッドとを、それぞれ別個に備えた、ことを特徴とする小数点分周ＰＬＬ回路。
【請求項２】
請求項１に記載の小数点分周ＰＬＬ回路を含む複数のＰＬＬ回路を備えた集積回路であって、
前記小数点分周ＰＬＬ回路の電源パッドと、他のＰＬＬ回路の電源パッドとをそれぞれ別個に備えた、ことを特徴とする集積回路。
【図１】
【図２】
【図３】
【図４】
【図２】
【図３】
【図４】
【公開番号】特開２０１２−１２４６３０（Ｐ２０１２−１２４６３０Ａ）
【公開日】平成２４年６月２８日（２０１２．６．２８）
【国際特許分類】
【出願番号】特願２０１０−２７２２８６（Ｐ２０１０−２７２２８６）
【出願日】平成２２年１２月７日（２０１０．１２．７）
【出願人】（０００００４３３０）日本無線株式会社 (1,186)
【Ｆターム（参考）】
【公開日】平成２４年６月２８日（２０１２．６．２８）
【国際特許分類】
【出願日】平成２２年１２月７日（２０１０．１２．７）
【出願人】（０００００４３３０）日本無線株式会社 (1,186)
【Ｆターム（参考）】
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