【課題】発振周波数遠方の雑音を低減することが可能なディジタル制御発振装置、ならびに高周波信号処理装置を提供する。
【解決手段】例えば、複数の単位容量ユニットＣＩＵ［１］〜ＣＩＵ［ｋ］を用いて分数容量を実現する。ＣＩＵ［１］では、容量素子ＣＦＸｐ［１］，ＣＦＸｍ［１］の一端がそれぞれ発振出力ノードＯｓｃＰ，ＯｓｃＭに接続される。一方、ＣＩＵ［２］〜ＣＩＵ［ｋ］では、容量素子ＣＦＸｐ（［２］〜［ｋ］），ＣＦＸｍ（［２］〜［ｋ］）の一端が固定電圧Ｖ６に接続される。ＣＩＵ［１］〜ＣＩＵ［ｋ］の一方の容量素子の他端は共通接続され（ＳＷＦＤ）、他方の容量素子の他端も共通接続される（ＳＷＦＳ）。そして、ＣＩＵ［１］〜ＣＩＵ［ｋ］内の各スイッチ（ＳＷＦ１〜ＳＷＦ３）のオン・オフは共通に制御される。 （もっと読む）

【課題】ＤＮＬの低減を実現可能なディジタル制御発振装置を提供する。
【解決手段】例えば、発振出力ノードＯｓｃＰ，ＯｓｃＭ間に並列に結合されるアンプ回路ブロックＡＭＰＢＫ、コイル素子ＬＰ，ＬＭ、複数の単位容量ユニットＣＩＵ等を備え、各ＣＩＵは、容量素子ＣＩｐ，ＣＩｍと、当該ＣＩｐ，ＣＩｍを発振周波数の設定パラメータとして寄与させるか否かを選択するスイッチＳＷＩを備える。ここで、ＳＷＩは、デコーダ回路ＤＥＣからのオン・オフ制御線ＢＩＴ＿ＣＩによって駆動され、当該ＢＩＴ＿ＣＩは、シールド部ＧＳによってＯｓｃＰ，ＯｓｃＭとの間でシールドされる。 （もっと読む）

【課題】位相同期ループ（ＰＬＬ）における位相周波数検出器およびチャージポンプの線形動作を達成する。
【解決手段】位相周波数検出器は、基準信号とクロック信号とを受け取り、基準信号とクロック信号とに基づいて第１および第２の信号を生成し、第１の信号のみに基づいて第１および第２の信号をリセットする。第１および第２の信号は、それぞれ、ｕｐおよびｄｏｗｎの信号であってもよいし、それぞれ、ｄｏｗｎおよびｕｐの信号であってもよい。位相周波数検出器は、予め定められた量の分、第１の信号を遅らせ、遅れた第１の信号と第２の信号とに基づいて、リセット信号を生成し、リセット信号を用いて第１および第２の信号をリセットすることができる。チャージポンプは、第１および第２の信号を受け取り、基準信号とクロック信号との間の位相誤差を示す出力信号を生成する。 （もっと読む）

【課題】局部発振器の位相雑音性能の改善により、送信信号に含まれる隣接チャネル漏洩信号を大幅に低減することができる無線送信機を提供する。
【解決手段】ディジタルデータ信号を出力するデータ信号生成回路と、ディジタルデータ信号をディジタル／アナログ変換し、中間周波数のＩＦ信号を出力するディジタル／アナログ変換回路と、ＩＦ信号と局部発振器から出力されるローカル信号とをミキシングし、無線周波数のＲＦ送信信号を出力する直交ミキサ回路とを備えた無線送信機において、データ信号生成回路は、ディジタル／アナログ変換回路から出力されるＩＦ信号の周波数が送信チャネルに応じて切り替わるディジタルデータ信号を出力する構成であり、局部発振器は、ＲＦ送信信号のチャネル周波数間隔のｎ倍（ｎは３以上の整数）の周波数間隔のローカル信号を切り替えて出力する構成である。 （もっと読む）

【課題】ディジタル型ＰＬＬ回路を備えた高周波信号処理装置および無線通信システムにおいて、スプリアスの影響を低減する。
【解決手段】例えば、ディジタル位相比較部ＤＰＦＤ、ディジタルロウパスフィルタＤＬＰＦ、ディジタル制御発振部ＤＣＯ、マルチモジュールドライバ部（分周部）ＭＭＤを備えたディジタル型ＰＬＬ回路において、ＤＬＰＦのクロック信号ＣＫ_ＤＬＰＦのクロック周波数が複数の選択肢の中から選択可能に構成される。当該クロック周波数は、基準発振信号Ｆｒｅｆの整数倍の周波数の中から、ＤＣＯの発振出力信号ＲＦｄｃｏに対して規格上のどの周波数帯を設定するかに応じて選択される。 （もっと読む）

【課題】スペクトルのピークを抑制する。
【解決手段】発振回路２は、基準クロック信号ＣＫ_ＲＥＦを受け、出力クロック信号ＣＫ_ＯＵＴを生成する。プログラマブル分周器１８は、その分周比が少なくとも２値で切りかえ可能に構成され、出力クロック信号ＣＫ_ＯＵＴを設定された分周比で分周し、分周クロック信号ＣＫ_ＤＩＶを生成する。位相比較器１０は、基準クロック信号ＣＫ_ＲＥＦと分周クロック信号ＣＫ_ＤＩＶの位相差に応じた位相差信号Ｓ１を生成する。ループフィルタ１２は、位相差信号Ｓ１を平滑化する。ＶＣＯ（電圧制御発振器）１４は、ループフィルタ１２から出力される位相差信号Ｓ２に応じた周波数で発振し、出力クロック信号ＣＫ_ＯＵＴを生成する。制御部２０は、プログラマブル分周器１８の分周比を、時分割的に切りかえることにより出力クロック信号ＣＫ_ＯＵＴのスペクトルを拡散させる。 （もっと読む）

【課題】少数点逓倍の精度を向上させ、累積ジッタを低減した周波数シンセサイザを提供する。
【解決手段】位相比較器１と、チャージポンプ２と、ローパスフィルタ３と、電圧制御発振器４と、該電圧制御発振器の出力クロック信号を小数点分周して前記帰還クロック信号を生成する帰還回路とを備える。帰還回路は、電圧制御発振器４の出力クロック信号を分周する可変分周器５と、電圧制御発振器４の８相のクロック信号から１つの位相のクロック信号を選択するマルチプレクサ７と、マルチプレクサ７で選択した特定の位相のクロック信号により可変分周器５のクロック信号をリタイミングするリタイミング回路（ＤＦＦ回路８，９とアンド回路１０）とを備える。 （もっと読む）

【課題】クロック信号が高速化した場合でも対応することのできる可変分周装置を得る。
【解決手段】可変分周回路１０１は、クロック信号Clk_aを入力し、クロック信号Clk_aに対するＰ（Ｐは２以上の整数）またはＰ＋１の分周した信号Do1を出力する。可変分周回路１０２は、クロック信号Clk_aと逆相になるクロック信号Clk_bを入力し、クロック信号Clk_bに対するＰまたはＰ＋１の分周した信号Do2を出力する。経路切り替え回路１０３は、信号Do1，Do2を入力し、経路選択信号MuxContにより信号Do1，Do2のうちいずれか一方を選択し出力する。 （もっと読む）

【課題】フラクショナル分周器の分周数を周期的に切り替えることに起因するフラクショナルスプリアスを抑制したアキュムレータ型フラクショナルＮ−ＰＬＬおよびその制御方法を実現する。
【解決手段】アキュムレータ型フラクショナルＮ−ＰＬＬシンセサイザ１００を、その参照信号入力側の位相検出器の前段にアキュムレータ１２０からの誤差信号によって上記参照信号に対し位相調整を行う位相調整回路１３０を介挿して構成し、出力段のＶＣＯ１１４の出力を前段側にフィードバックするフラクショナル分周器１１５の出力である帰還信号と、上記位相調整された参照信号との両信号の位相差が生じないようにして、該両信号の位相差に応じた出力を得る位相検出器１１１の出力によってチャージポンプ１１２が駆動されないようにすることによって、フラクショナル分周器１１５の分周数を周期的に切り替えることに起因するフラクショナルスプリアスを抑制するように構成する。 （もっと読む）

【課題】 フラクショナルＮ方式のＰＬＬ(Phase-locked loop；位相同期回路)周波数シンセサイザにおいて生じる、フラクショナルスプリアスを抑圧する。
【解決手段】 可変分周器の分周数を２つ以上の整数値で時間的に切り替えるフラクショナルＮ方式のＰＬＬ周波数シンセサイザにおいて、電圧制御発振器２とループフィルタ７の間に、抑圧周波数および減衰量の制御を可能とする可変ノッチフィルタ８を設けることで、フラクショナルスプリアスを抑圧することができる。 （もっと読む）