ＰＬＬ周波数シンセサイザ
【課題】 フラクショナルＮ方式のＰＬＬ(Phase-locked loop；位相同期回路)周波数シンセサイザにおいて生じる、フラクショナルスプリアスを抑圧する。
【解決手段】 可変分周器の分周数を２つ以上の整数値で時間的に切り替えるフラクショナルＮ方式のＰＬＬ周波数シンセサイザにおいて、電圧制御発振器２とループフィルタ７の間に、抑圧周波数および減衰量の制御を可能とする可変ノッチフィルタ８を設けることで、フラクショナルスプリアスを抑圧することができる。
【解決手段】 可変分周器の分周数を２つ以上の整数値で時間的に切り替えるフラクショナルＮ方式のＰＬＬ周波数シンセサイザにおいて、電圧制御発振器２とループフィルタ７の間に、抑圧周波数および減衰量の制御を可能とする可変ノッチフィルタ８を設けることで、フラクショナルスプリアスを抑圧することができる。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、ＰＬＬ(Phase-locked loop；位相同期回路)周波数シンセサイザに関する。
【背景技術】
【０００２】
一般的なＰＬＬ周波数シンセサイザは、基準信号発生回路、可変分周器、位相比較器、ループフィルタ、および電圧制御発振器から構成される。
【０００３】
電圧制御発振器の出力信号は可変分周器によって分周され、位相比較器によってその可変分周器の出力信号と基準信号発生回路の出力信号とが位相比較される。位相比較器は位相差に応じた信号を出力し、ループフィルタに入力する。ループフィルタは、位相比較器が出力した信号をもとに、位相差が小さくなるように電圧制御発振器を制御する。こうして電圧制御発振器の出力信号、即ちＰＬＬ周波数シンセサイザの出力信号は常に基準信号発生回路の出力周波数の分周数倍の周波数になると同時に同位相になるように制御される。このときＰＬＬ周波数シンセサイザの出力信号の周波数Ｆｏｕｔは、式１で示される。
【０００４】
【数１】
【０００５】
しかしながら、ＰＬＬ周波数シンセサイザでは、一般に位相比較器における位相比較周波数成分およびその高調波成分に起因するスプリアスが発生し、出力信号に現れる。このスプリアスの抑圧手段の一つとして、ループフィルタの後段にノッチフィルタを追加する方法がある(例えば特許文献１参照)。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開平１１−３０８１０５号公報
【０００７】
ノッチフィルタの通過特性は、図５に示すように特定の周波数成分を減衰させる特性を有し、その周波数をスプリアス周波数付近に設定することでスプリアスの抑圧が可能となる。
【発明の概要】
【発明が解決しようとする課題】
【０００８】
ＰＬＬ周波数シンセサイザにおいて周波数ステップを小さくする手段の一つとして、フラクショナルＮ方式の採用がある。この方式は可変分周器の分周数を２つ以上の整数値で時間的に切り替えることで、整数分周器である可変分周器を擬似的に分数分周器として動作させるものである。
【０００９】
即ち、式１の分周数Ｎを分数とすることで、Ｆｏｕｔの周波数ステップをより小さくすることが可能となる。
【００１０】
しかしながら、フラクショナルＮ方式のＰＬＬ周波数シンセサイザでは、ＰＬＬ周波数シンセサイザの出力信号からの離調周波数Ｆｒｅｆ／Ｍ（Ｍは分周数Ｎの切り替え割合に応じて決まる値）において、スプリアス(フラクショナルスプリアス)が発生する。分周数Ｎを変更すると上記Ｍの値が変化するため、フラクショナルスプリアスの周波数が変化する。この場合、特許文献１に示す従来のノッチフィルタは、抑圧周波数が固定されているため、所望のスプリアス抑圧量を得られなくなるという問題がある。
【００１１】
この発明はかかる課題を解決するためになされたものであり、フラクショナルＮ方式のＰＬＬ周波数シンセサイザにおいて生じる、フラクショナルスプリアスを抑圧することを目的とする。
【課題を解決するための手段】
【００１２】
この発明によるＰＬＬ周波数シンセサイザは、入力された制御電圧に基づいて発振周波数を変化させる電圧制御発振器と、設定された分周数に基づいて上記電圧制御発振器の出力信号を分周する可変分周器と、基準信号を発生する基準信号発生回路と、上記基準信号発生回路からの基準信号と上記可変分周器からの出力信号との位相差を検出し、位相差に応じた信号を出力する位相比較器と、上記位相比較器からの出力信号を平滑化するループフィルタと、上記ループフィルタからの平滑化した信号のスプリアス成分を抑圧して上記電圧制御発振器へ制御電圧を出力する可変ノッチフィルタと、上記分周器の分周数を複数の整数値で切り替えるように設定するとともに、当該分周数に応じて、上記可変ノッチフィルタの抑圧周波数を可変する制御回路と、を備えたものである。
【発明の効果】
【００１３】
この発明によれば、フラクショナルＮ方式のＰＬＬ周波数シンセサイザにおいて生じるフラクショナルスプリアスの周波数が変化した際に、可変ノッチフィルタの抑圧周波数を制御することにより、常に所望のスプリアス抑圧量を得ることが可能となる。
【図面の簡単な説明】
【００１４】
【図１】実施の形態１によるＰＬＬ周波数シンセサイザの構成を示す図である。
【図２】実施の形態１による可変ノッチフィルタの構成例を示す図である。
【図３】実施の形態１による可変ノッチフィルタの通過特性を示す図である。
【図４】実施の形態１による可変ノッチフィルタによるフラクショナルスプリアスの抑圧効果を示す図である。
【図５】一般的なノッチフィルタの通過特性を示す図である。
【発明を実施するための形態】
【００１５】
実施の形態１．
以下、図を用いて、この発明に係る実施の形態１のＰＬＬ周波数シンセサイザについて説明する。図１は、実施の形態１によるフラクショナルＮ方式のＰＬＬ周波数シンセサイザ１の構成を示す図である。図において、ＰＬＬ周波数シンセサイザ１は、電圧制御発振器２と、可変分周器３と、制御回路４と、基準信号発発生回路５と、位相比較器６と、ループフィルタ７と、可変ノッチフィルタ８とを備えて構成される。
【００１６】
電圧制御発振器２は、入力される制御電圧に応じた周波数の信号を発生し、出力する。電圧制御発振器２からの出力信号は２分配され、一方はＰＬＬ周波数シンセサイザ１の出力信号となり、他の一方は可変分周器３へと入力される。可変分周器３は、電圧制御発振器２からの入力信号を分周数Ｎで分周し、出力する。基準信号発生回路５は、基準周波数の基準信号を発生し、出力する。可変分周器３の出力信号と基準信号発生回路５の出力信号は、位相比較器６へ入力される。位相比較器６は、可変分周器３の出力信号と基準信号発生回路５の出力信号の位相を比較し、位相差に応じた信号を出力する。位相比較器６が出力する信号はループフィルタ７へ入力され、平滑化される。ループフィルタ７の出力信号は、可変ノッチフィルタ８に入力され、フィルタ処理される。可変ノッチフィルタ８にてフィルタ処理されたループフィルタ７の出力信号は、制御電圧として電圧制御発振器２に入力される。これによって、ＰＬＬ周波数シンセサイザ１は、所望の動作帯域内で発振する。
【００１７】
制御回路４は、電圧制御発振器２から出力されるＰＬＬ周波数シンセサイザ１の出力周波数を所望の周波数に変更するために、図示しない外部装置から入力される分周数設定データに基づいて、第１乃至第７の制御信号を同時に出力する。第１の制御信号Ｓ１は、可変分周器３に入力される。第２の制御信号Ｓ２乃至第７の制御信号Ｓ７は、可変ノッチフィルタ８に入力される。制御回路４は、第１の制御信号Ｓ１に基づいて、例えば可変分周器３の分周数Ｎを２つ以上の整数値で時間的に切り替えるように、分周数Ｎを変更する。制御回路４は、第２の制御信号Ｓ２乃至第７の制御信号Ｓ７に基づいて、可変ノッチフィルタ８のフィルタ特性を変更する。
【００１８】
図２は、実施の形態１における可変ノッチフィルタ８の構成例を示す回路図である。可変ノッチフィルタ８は、可変容量９と、可変容量１０と、可変容量１１と、可変抵抗１２と、可変抵抗１３と、可変抵抗１４を備えて構成される。図の例では、可変容量９および可変容量１０の直列回路と、可変抵抗１３および可変抵抗１４の直列回路が並列に接続される。可変容量９と可変容量１０の間に接地された可変抵抗１２が接続される。可変抵抗１３と可変抵抗１４の間に接地された可変容量１１が接続される。
【００１９】
可変容量９，１０，１１、および可変抵抗１２，１３，１４は、それぞれ制御回路４から入力される第２の制御信号Ｓ２、第３の制御信号Ｓ３、第４の制御信号Ｓ４、第５の制御信号Ｓ５、第６の制御信号Ｓ６、および第７の制御信号Ｓ７により、その容量値および抵抗値が調整される。
【００２０】
図３は、可変ノッチフィルタ８の通過特性を示す図であり、横軸は周波数を示し、縦軸は減衰量を示す。可変ノッチフィルタ８は、特定の周波数成分を減衰させるフィルタ特性を有しており、その抑圧周波数は前述の可変容量９，１０，１１の容量値および可変抵抗１２，１３，１４の抵抗値をそれぞれ調整することにより、制御可能である。
【００２１】
ここで、制御回路４においては、出力する第１の制御信号Ｓ１乃至第７の制御信号Ｓ７が、可変分周器３にて設定される分周数Ｎに対応して互いに関連付けられており、外部から入力される分周数設定データに基づいて、第１の制御信号Ｓ１乃至第７の制御信号Ｓ７の出力する信号値が予め設定されている。
【００２２】
前述の通りフラクショナルスプリアスの周波数は分周数Ｎの変更に伴い変化する。しかしながら実施の形態１のＰＬＬ周波数シンセサイザでは、制御回路４によって、可変ノッチフィルタ８の抑圧周波数が、常に所望のフラクショナルスプリアス抑圧量を得るように、フィルタ特性が広帯域に制御される。
【００２３】
図４は、ノッチフィルタによるフラクショナルスプリアスの抑圧効果を示す図であり、図４（ａ）は抑圧周波数が固定された従来のノッチフィルタを使用した場合を示し、図４（ｂ）は実施の形態１による可変ノッチフィルタ８を使用した場合を示す。図において、横軸は周波数を示し、縦軸はスプリアス強度を示す。
【００２４】
図４（ａ）に示すように、従来のノッチフィルタでは、フラクショナルスプリアスの周波数が変化すると、ノッチフィルタの減衰域から外れてしまい、所望のスプリアス抑圧量を得られなくなる。一方、図４（ｂ）に示す実施の形態１の可変ノッチフィルタ８においては、可変ノッチフィルタ８を制御することにより、ＰＬＬ周波数シンセサイザ１の所望の動作帯域において、常に所望のフラクショナルスプリアス抑圧量を得ることができる。
【００２５】
以上説明した通り、実施の形態１によるＰＬＬ周波数シンセサイザは、入力された制御電圧に基づいて発振周波数を変化させる電圧制御発振器と、設定された分周数に基づいて上記電圧制御発振器の出力信号を分周する可変分周器と、基準信号を発生する基準信号発生回路と、上記基準信号発生回路からの基準信号と上記可変分周器からの出力信号との位相差を検出し、位相差に応じた信号を出力する位相比較器と、上記位相比較器からの出力信号を平滑化するループフィルタと、上記ループフィルタからの平滑化した信号のスプリアス成分を抑圧して上記電圧制御発振器へ制御電圧を出力する可変ノッチフィルタと、上記分周器の分周数を複数の整数値で切り替えるように設定するとともに、当該分周数に応じて、上記可変ノッチフィルタの抑圧周波数を可変する制御回路と、を備えたものである。また、上記可変ノッチフィルタは可変容量および可変抵抗を備えて構成され、上記制御回路は上記分周数に応じて上記可変ノッチフィルタの可変容量および可変抵抗を可変する。
【００２６】
これによって、フラクショナルＮ方式のＰＬＬ周波数シンセサイザにおいて生じるフラクショナルスプリアスの周波数が変化した際に、可変ノッチフィルタの抑圧周波数を制御することにより、常に所望のスプリアス抑圧量を得ることが可能となる。
【符号の説明】
【００２７】
１ ＰＬＬ周波数シンセサイザ、２ 電圧制御発振器、３ 可変分周器、４ 制御回路、５ 基準信号発生回路、６ 位相比較器、７ ループフィルタ、８ 可変ノッチフィルタ、９，１０，１１ 可変容量、１２，１３，１４ 可変抵抗。
【技術分野】
【０００１】
この発明は、ＰＬＬ(Phase-locked loop；位相同期回路)周波数シンセサイザに関する。
【背景技術】
【０００２】
一般的なＰＬＬ周波数シンセサイザは、基準信号発生回路、可変分周器、位相比較器、ループフィルタ、および電圧制御発振器から構成される。
【０００３】
電圧制御発振器の出力信号は可変分周器によって分周され、位相比較器によってその可変分周器の出力信号と基準信号発生回路の出力信号とが位相比較される。位相比較器は位相差に応じた信号を出力し、ループフィルタに入力する。ループフィルタは、位相比較器が出力した信号をもとに、位相差が小さくなるように電圧制御発振器を制御する。こうして電圧制御発振器の出力信号、即ちＰＬＬ周波数シンセサイザの出力信号は常に基準信号発生回路の出力周波数の分周数倍の周波数になると同時に同位相になるように制御される。このときＰＬＬ周波数シンセサイザの出力信号の周波数Ｆｏｕｔは、式１で示される。
【０００４】
【数１】
【０００５】
しかしながら、ＰＬＬ周波数シンセサイザでは、一般に位相比較器における位相比較周波数成分およびその高調波成分に起因するスプリアスが発生し、出力信号に現れる。このスプリアスの抑圧手段の一つとして、ループフィルタの後段にノッチフィルタを追加する方法がある(例えば特許文献１参照)。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開平１１−３０８１０５号公報
【０００７】
ノッチフィルタの通過特性は、図５に示すように特定の周波数成分を減衰させる特性を有し、その周波数をスプリアス周波数付近に設定することでスプリアスの抑圧が可能となる。
【発明の概要】
【発明が解決しようとする課題】
【０００８】
ＰＬＬ周波数シンセサイザにおいて周波数ステップを小さくする手段の一つとして、フラクショナルＮ方式の採用がある。この方式は可変分周器の分周数を２つ以上の整数値で時間的に切り替えることで、整数分周器である可変分周器を擬似的に分数分周器として動作させるものである。
【０００９】
即ち、式１の分周数Ｎを分数とすることで、Ｆｏｕｔの周波数ステップをより小さくすることが可能となる。
【００１０】
しかしながら、フラクショナルＮ方式のＰＬＬ周波数シンセサイザでは、ＰＬＬ周波数シンセサイザの出力信号からの離調周波数Ｆｒｅｆ／Ｍ（Ｍは分周数Ｎの切り替え割合に応じて決まる値）において、スプリアス(フラクショナルスプリアス)が発生する。分周数Ｎを変更すると上記Ｍの値が変化するため、フラクショナルスプリアスの周波数が変化する。この場合、特許文献１に示す従来のノッチフィルタは、抑圧周波数が固定されているため、所望のスプリアス抑圧量を得られなくなるという問題がある。
【００１１】
この発明はかかる課題を解決するためになされたものであり、フラクショナルＮ方式のＰＬＬ周波数シンセサイザにおいて生じる、フラクショナルスプリアスを抑圧することを目的とする。
【課題を解決するための手段】
【００１２】
この発明によるＰＬＬ周波数シンセサイザは、入力された制御電圧に基づいて発振周波数を変化させる電圧制御発振器と、設定された分周数に基づいて上記電圧制御発振器の出力信号を分周する可変分周器と、基準信号を発生する基準信号発生回路と、上記基準信号発生回路からの基準信号と上記可変分周器からの出力信号との位相差を検出し、位相差に応じた信号を出力する位相比較器と、上記位相比較器からの出力信号を平滑化するループフィルタと、上記ループフィルタからの平滑化した信号のスプリアス成分を抑圧して上記電圧制御発振器へ制御電圧を出力する可変ノッチフィルタと、上記分周器の分周数を複数の整数値で切り替えるように設定するとともに、当該分周数に応じて、上記可変ノッチフィルタの抑圧周波数を可変する制御回路と、を備えたものである。
【発明の効果】
【００１３】
この発明によれば、フラクショナルＮ方式のＰＬＬ周波数シンセサイザにおいて生じるフラクショナルスプリアスの周波数が変化した際に、可変ノッチフィルタの抑圧周波数を制御することにより、常に所望のスプリアス抑圧量を得ることが可能となる。
【図面の簡単な説明】
【００１４】
【図１】実施の形態１によるＰＬＬ周波数シンセサイザの構成を示す図である。
【図２】実施の形態１による可変ノッチフィルタの構成例を示す図である。
【図３】実施の形態１による可変ノッチフィルタの通過特性を示す図である。
【図４】実施の形態１による可変ノッチフィルタによるフラクショナルスプリアスの抑圧効果を示す図である。
【図５】一般的なノッチフィルタの通過特性を示す図である。
【発明を実施するための形態】
【００１５】
実施の形態１．
以下、図を用いて、この発明に係る実施の形態１のＰＬＬ周波数シンセサイザについて説明する。図１は、実施の形態１によるフラクショナルＮ方式のＰＬＬ周波数シンセサイザ１の構成を示す図である。図において、ＰＬＬ周波数シンセサイザ１は、電圧制御発振器２と、可変分周器３と、制御回路４と、基準信号発発生回路５と、位相比較器６と、ループフィルタ７と、可変ノッチフィルタ８とを備えて構成される。
【００１６】
電圧制御発振器２は、入力される制御電圧に応じた周波数の信号を発生し、出力する。電圧制御発振器２からの出力信号は２分配され、一方はＰＬＬ周波数シンセサイザ１の出力信号となり、他の一方は可変分周器３へと入力される。可変分周器３は、電圧制御発振器２からの入力信号を分周数Ｎで分周し、出力する。基準信号発生回路５は、基準周波数の基準信号を発生し、出力する。可変分周器３の出力信号と基準信号発生回路５の出力信号は、位相比較器６へ入力される。位相比較器６は、可変分周器３の出力信号と基準信号発生回路５の出力信号の位相を比較し、位相差に応じた信号を出力する。位相比較器６が出力する信号はループフィルタ７へ入力され、平滑化される。ループフィルタ７の出力信号は、可変ノッチフィルタ８に入力され、フィルタ処理される。可変ノッチフィルタ８にてフィルタ処理されたループフィルタ７の出力信号は、制御電圧として電圧制御発振器２に入力される。これによって、ＰＬＬ周波数シンセサイザ１は、所望の動作帯域内で発振する。
【００１７】
制御回路４は、電圧制御発振器２から出力されるＰＬＬ周波数シンセサイザ１の出力周波数を所望の周波数に変更するために、図示しない外部装置から入力される分周数設定データに基づいて、第１乃至第７の制御信号を同時に出力する。第１の制御信号Ｓ１は、可変分周器３に入力される。第２の制御信号Ｓ２乃至第７の制御信号Ｓ７は、可変ノッチフィルタ８に入力される。制御回路４は、第１の制御信号Ｓ１に基づいて、例えば可変分周器３の分周数Ｎを２つ以上の整数値で時間的に切り替えるように、分周数Ｎを変更する。制御回路４は、第２の制御信号Ｓ２乃至第７の制御信号Ｓ７に基づいて、可変ノッチフィルタ８のフィルタ特性を変更する。
【００１８】
図２は、実施の形態１における可変ノッチフィルタ８の構成例を示す回路図である。可変ノッチフィルタ８は、可変容量９と、可変容量１０と、可変容量１１と、可変抵抗１２と、可変抵抗１３と、可変抵抗１４を備えて構成される。図の例では、可変容量９および可変容量１０の直列回路と、可変抵抗１３および可変抵抗１４の直列回路が並列に接続される。可変容量９と可変容量１０の間に接地された可変抵抗１２が接続される。可変抵抗１３と可変抵抗１４の間に接地された可変容量１１が接続される。
【００１９】
可変容量９，１０，１１、および可変抵抗１２，１３，１４は、それぞれ制御回路４から入力される第２の制御信号Ｓ２、第３の制御信号Ｓ３、第４の制御信号Ｓ４、第５の制御信号Ｓ５、第６の制御信号Ｓ６、および第７の制御信号Ｓ７により、その容量値および抵抗値が調整される。
【００２０】
図３は、可変ノッチフィルタ８の通過特性を示す図であり、横軸は周波数を示し、縦軸は減衰量を示す。可変ノッチフィルタ８は、特定の周波数成分を減衰させるフィルタ特性を有しており、その抑圧周波数は前述の可変容量９，１０，１１の容量値および可変抵抗１２，１３，１４の抵抗値をそれぞれ調整することにより、制御可能である。
【００２１】
ここで、制御回路４においては、出力する第１の制御信号Ｓ１乃至第７の制御信号Ｓ７が、可変分周器３にて設定される分周数Ｎに対応して互いに関連付けられており、外部から入力される分周数設定データに基づいて、第１の制御信号Ｓ１乃至第７の制御信号Ｓ７の出力する信号値が予め設定されている。
【００２２】
前述の通りフラクショナルスプリアスの周波数は分周数Ｎの変更に伴い変化する。しかしながら実施の形態１のＰＬＬ周波数シンセサイザでは、制御回路４によって、可変ノッチフィルタ８の抑圧周波数が、常に所望のフラクショナルスプリアス抑圧量を得るように、フィルタ特性が広帯域に制御される。
【００２３】
図４は、ノッチフィルタによるフラクショナルスプリアスの抑圧効果を示す図であり、図４（ａ）は抑圧周波数が固定された従来のノッチフィルタを使用した場合を示し、図４（ｂ）は実施の形態１による可変ノッチフィルタ８を使用した場合を示す。図において、横軸は周波数を示し、縦軸はスプリアス強度を示す。
【００２４】
図４（ａ）に示すように、従来のノッチフィルタでは、フラクショナルスプリアスの周波数が変化すると、ノッチフィルタの減衰域から外れてしまい、所望のスプリアス抑圧量を得られなくなる。一方、図４（ｂ）に示す実施の形態１の可変ノッチフィルタ８においては、可変ノッチフィルタ８を制御することにより、ＰＬＬ周波数シンセサイザ１の所望の動作帯域において、常に所望のフラクショナルスプリアス抑圧量を得ることができる。
【００２５】
以上説明した通り、実施の形態１によるＰＬＬ周波数シンセサイザは、入力された制御電圧に基づいて発振周波数を変化させる電圧制御発振器と、設定された分周数に基づいて上記電圧制御発振器の出力信号を分周する可変分周器と、基準信号を発生する基準信号発生回路と、上記基準信号発生回路からの基準信号と上記可変分周器からの出力信号との位相差を検出し、位相差に応じた信号を出力する位相比較器と、上記位相比較器からの出力信号を平滑化するループフィルタと、上記ループフィルタからの平滑化した信号のスプリアス成分を抑圧して上記電圧制御発振器へ制御電圧を出力する可変ノッチフィルタと、上記分周器の分周数を複数の整数値で切り替えるように設定するとともに、当該分周数に応じて、上記可変ノッチフィルタの抑圧周波数を可変する制御回路と、を備えたものである。また、上記可変ノッチフィルタは可変容量および可変抵抗を備えて構成され、上記制御回路は上記分周数に応じて上記可変ノッチフィルタの可変容量および可変抵抗を可変する。
【００２６】
これによって、フラクショナルＮ方式のＰＬＬ周波数シンセサイザにおいて生じるフラクショナルスプリアスの周波数が変化した際に、可変ノッチフィルタの抑圧周波数を制御することにより、常に所望のスプリアス抑圧量を得ることが可能となる。
【符号の説明】
【００２７】
１ ＰＬＬ周波数シンセサイザ、２ 電圧制御発振器、３ 可変分周器、４ 制御回路、５ 基準信号発生回路、６ 位相比較器、７ ループフィルタ、８ 可変ノッチフィルタ、９，１０，１１ 可変容量、１２，１３，１４ 可変抵抗。
【特許請求の範囲】
【請求項１】
入力された制御電圧に基づいて発振周波数を変化させる電圧制御発振器と、
設定された分周数に基づいて上記電圧制御発振器の出力信号を分周する可変分周器と、
基準信号を発生する基準信号発生回路と、
上記基準信号発生回路からの基準信号と上記可変分周器からの出力信号との位相差を検出し、位相差に応じた信号を出力する位相比較器と、
上記位相比較器からの出力信号を平滑化するループフィルタと、
上記ループフィルタからの平滑化した信号のスプリアス成分を抑圧して上記電圧制御発振器へ上記制御電圧を出力する可変ノッチフィルタと、
上記分周器の上記分周数を複数の整数値で切り替えるように設定するとともに、当該分周数に応じて、上記可変ノッチフィルタの抑圧周波数を可変する制御回路と、
を備えたＰＬＬ周波数シンセサイザ。
【請求項２】
上記可変ノッチフィルタは可変容量および可変抵抗を備えて構成され、上記制御回路は上記分周数に応じて上記可変ノッチフィルタの可変容量および可変抵抗を可変することを特徴とする請求項１に記載のＰＬＬ周波数シンセサイザ。
【請求項１】
入力された制御電圧に基づいて発振周波数を変化させる電圧制御発振器と、
設定された分周数に基づいて上記電圧制御発振器の出力信号を分周する可変分周器と、
基準信号を発生する基準信号発生回路と、
上記基準信号発生回路からの基準信号と上記可変分周器からの出力信号との位相差を検出し、位相差に応じた信号を出力する位相比較器と、
上記位相比較器からの出力信号を平滑化するループフィルタと、
上記ループフィルタからの平滑化した信号のスプリアス成分を抑圧して上記電圧制御発振器へ上記制御電圧を出力する可変ノッチフィルタと、
上記分周器の上記分周数を複数の整数値で切り替えるように設定するとともに、当該分周数に応じて、上記可変ノッチフィルタの抑圧周波数を可変する制御回路と、
を備えたＰＬＬ周波数シンセサイザ。
【請求項２】
上記可変ノッチフィルタは可変容量および可変抵抗を備えて構成され、上記制御回路は上記分周数に応じて上記可変ノッチフィルタの可変容量および可変抵抗を可変することを特徴とする請求項１に記載のＰＬＬ周波数シンセサイザ。
【図１】
【図２】
【図３】
【図４】
【図５】
【図２】
【図３】
【図４】
【図５】
【公開番号】特開２０１２−１９９８９４（Ｐ２０１２−１９９８９４Ａ）
【公開日】平成２４年１０月１８日（２０１２．１０．１８）
【国際特許分類】
【出願番号】特願２０１１−６４２２５（Ｐ２０１１−６４２２５）
【出願日】平成２３年３月２３日（２０１１．３．２３）
【出願人】（０００００６０１３）三菱電機株式会社 (33,312)
【Ｆターム（参考）】
【公開日】平成２４年１０月１８日（２０１２．１０．１８）
【国際特許分類】
【出願日】平成２３年３月２３日（２０１１．３．２３）
【出願人】（０００００６０１３）三菱電機株式会社 (33,312)
【Ｆターム（参考）】
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