【課題】局部発振器の位相雑音性能の改善により、送信信号に含まれる隣接チャネル漏洩信号を大幅に低減することができる無線送信機を提供する。
【解決手段】ディジタルデータ信号を出力するデータ信号生成回路と、ディジタルデータ信号をディジタル／アナログ変換し、中間周波数のＩＦ信号を出力するディジタル／アナログ変換回路と、ＩＦ信号と局部発振器から出力されるローカル信号とをミキシングし、無線周波数のＲＦ送信信号を出力する直交ミキサ回路とを備えた無線送信機において、データ信号生成回路は、ディジタル／アナログ変換回路から出力されるＩＦ信号の周波数が送信チャネルに応じて切り替わるディジタルデータ信号を出力する構成であり、局部発振器は、ＲＦ送信信号のチャネル周波数間隔のｎ倍（ｎは３以上の整数）の周波数間隔のローカル信号を切り替えて出力する構成である。 （もっと読む）

【課題】ディジタル型ＰＬＬ回路を備えた高周波信号処理装置および無線通信システムにおいて、スプリアスの影響を低減する。
【解決手段】例えば、ディジタル位相比較部ＤＰＦＤ、ディジタルロウパスフィルタＤＬＰＦ、ディジタル制御発振部ＤＣＯ、マルチモジュールドライバ部（分周部）ＭＭＤを備えたディジタル型ＰＬＬ回路において、ＤＬＰＦのクロック信号ＣＫ_ＤＬＰＦのクロック周波数が複数の選択肢の中から選択可能に構成される。当該クロック周波数は、基準発振信号Ｆｒｅｆの整数倍の周波数の中から、ＤＣＯの発振出力信号ＲＦｄｃｏに対して規格上のどの周波数帯を設定するかに応じて選択される。 （もっと読む）

【課題】ＰＬＬを用いた周波数シンセサイザにおいて、簡素な構成でありかつスプリアス特性が良好であること。
【解決手段】位相比較部に入力する参照周波数信号を、ディジタル信号からなる鋸波のゼロクロスポイントを検出したときのクロックに基づいて生成する。しかしこの場合ディジタル値が飛び飛びの値であることから正負の符号が逆転するときにディジタル値がゼロとなるとは限らない。そこで前記ディジタル値が徐々に変化する領域において正、負の符号が逆転するゼロクロス時の直前のディジタル値及び直後のディジタル値を読み出したクロック信号を夫々Ｐ１及びＰ２とし、クロック信号Ｐ２の次のタイミングのクロック信号をＰ３とすると、Ｐ１とＰ２で読み出されるディジタル値の比率に対応する比率でＰ１、Ｐ３を使用する。 （もっと読む）

【課題】 フラクショナルＮ方式のＰＬＬ(Phase-locked loop；位相同期回路)周波数シンセサイザにおいて生じる、フラクショナルスプリアスを抑圧する。
【解決手段】 可変分周器の分周数を２つ以上の整数値で時間的に切り替えるフラクショナルＮ方式のＰＬＬ周波数シンセサイザにおいて、電圧制御発振器２とループフィルタ７の間に、抑圧周波数および減衰量の制御を可能とする可変ノッチフィルタ８を設けることで、フラクショナルスプリアスを抑圧することができる。 （もっと読む）

【課題】分周器の分周比を変化させることを動作原理としない新規なフラクショナルＰＬＬ回路を提供する。
【解決手段】フラクショナルＰＬＬ回路は、位相周波数比較器１、チャージポンプ２、ループフィルタ、電圧制御発振器４、位相コントローラ５、及び位相選択回路６を備える。位相選択回路６は、電圧制御発振器４からの出力クロック信号ｖｃｏ＿ｃｋのクロックの１周期を等分した位相のうちのいずれかを選択し、選択された位相に立ち上がりエッジを有する移相クロック信号ｐｉ＿ｏｕｔを生成し、これを帰還信号として位相周波数比較器１に送る。位相コントローラ５は、移相クロック信号ｐｉ＿ｏｕｔの周期を出力クロック信号ｖｃｏ＿ｃｋの周期から予め決められた移相量で変化させるように、位相選択回路６によって選択される移相クロック信号ｐｉ＿ｏｕｔの立ち上がりエッジの位相を決定し、決定された位相を選択するように位相選択回路６を制御する。 （もっと読む）

【課題】デルタシグマ変調型分数分周ＰＬＬ周波数シンセサイザにおいて、スプリアスを抑制し、さらに、位相雑音特性を良好に保つ。
【解決手段】分周器（２５）を変調することで分数分周を行うデルタシグマ変調型分数分周ＰＬＬ周波数シンセサイザは、分数部データＫに加算すべきシフト量Ｓを求め、シフト量Ｓと、シフト後分数部データＫ２とをそれぞれ出力する演算処理手段（２７）と、シフト後分数部データＫ２を積分して量子化する第１のデルタシグマ変調器（２８）と、シフト量Ｓを積分して量子化する第２のデルタシグマ変調器（２９）と、第１のデルタシグマ変調器（２８）の出力系列と第２のデルタシグマ変調器（２９）の符号反転出力とを加算する第１の加算器（３０）と、整数部データＭと第１の加算器（３０）の出力とを加算する第２の加算器（３１）とを備え、第２の加算器（３１）の出力により分周器（２５）を変調させる。 （もっと読む）

【課題】電圧制御発振器の後段に設けられた可変減衰器と、検波器と、検波電圧に応じてディジタル／アナログ変換器を介して可変減衰器の減衰量調整用の制御電圧を出力する制御部と、を備えた周波数シンセサイザにおいて、ディジタル／アナログ変換器の出力変化に基づくスプリアスを抑制できる技術を提供すること。
【解決手段】ディジタル／アナログ変換器の出力側と可変減衰器との間にローパスフィルタを設けて、ディジタル／アナログ変換器の出力の変化時に発生するオーバーシュートに対応する周波数成分をカットする。そして制御部が制御電圧を出力してから検波器で検出された信号レベルを読み込むまでの時間は、ローパスフィルタのカットオフ周波数で決まる当該ローパスフィルタの時定数よりも長い時間に設定し、信号レベルの自動制御動作に影響がないようにする。 （もっと読む）

【課題】安価な構成とするとともに、性能を向上させることができるＰＬＬ周波数シンセサイザ、無線通信装置およびＰＬＬ周波数シンセサイザの制御方法を提供する。
【解決手段】ＰＬＬ周波数シンセサイザは、基準周波数信号と分周信号との位相を比較する位相比較部１０１からの信号と位相誤差補償信号とに応じて、電流パルス信号を生成するＣＰＤＡＣ１０２と、電流パルス信号を電圧信号に変換するループフィルタ１０３と、電圧信号に応じた発振周波数の信号を出力するＶＣＯ１０４と、ＶＣＯ１０４からの出力を分周して分周信号として出力する分周器１０５と、分数分周のための分周比のデータに基づいて、分周比制御信号を生成するデルタシグマ変調器１０７および加算器１０６と、分周比のデータから少なくとも２つの位相誤差補償用のデータを生成し、生成したデータを異なるタイミングで利用して、位相誤差補償信号を生成する制御部１０８とを備える。 （もっと読む）

【課題】ロックアップタイムを短くすることのできるクロック発生回路を提供する。
【解決手段】クロック発生回路１は、基準クロックＲＣＬＫに基づいて、周波数を変調させた変調クロックＳＣＬＫを発生するスペクトラム拡散クロック発生回路１０と、基準クロックＲＣＬＫと変調クロックＳＣＬＫとの位相の一致を検出したときにＨレベルのロック信号ＬＯＣＫを出力する位相比較器２０とを含む。また、クロック発生回路１は、Ｈレベルのロック信号ＬＯＣＫが出力されるまでは基準クロックＲＣＬＫを出力クロックＣＬＫとして選択し、Ｈレベルのロック信号の出力に応答して変調クロックＳＣＬＫを選択するセレクタ５０を含む。 （もっと読む）

【課題】 スプリアスを低減すると共にＤＤＳ回路本来の出力周波数帯域を十分に活用して所望の基準周波数信号を出力することができる周波数シンセサイザを提供する。
【解決手段】 ＤＤＳ回路２２の出力に、帯域制御電圧に応じて通過周波数帯域を可変とする帯域可変型フィルタ２４を備え、制御回路２１が、周波数の値と帯域制御電圧の値とを対応付けた制御電圧テーブルを記憶しており、外部からＤＤＳ回路２２の出力周波数が設定されると、制御電圧テーブルを参照して、設定された出力周波数に対応する制御電圧を帯域可変型フィルタ２４に出力して、帯域可変型フィルタ２４をＤＤＳ回路からの出力周波数に応じたフィルタ特性としてスプリアス成分を除去する周波数シンセサイザとしている。 （もっと読む）

【課題】入力クロックの周波数変化に依存して変調プロファイルが変化しないスペクトラム拡散クロックジェネレータを提供する。
【解決手段】スペクトラム拡散クロックジェネレータは、切替信号に応じて入力クロックを遅延し、出力クロックとして出力する遅延ラインと、入力クロックの周期を計測する入力クロック周期計測部と、入力クロック周期計測部の計測結果に応じて、１変調周期当たりの出力クロックのサイクル数、および、あらかじめ設定された変調度に対応する入力クロックの所定サイクル当たりの出力クロックの周期の変調ステップ幅を算出し、算出されたクロックサイクル数および変調ステップ幅に基づいて切替信号を生成する遅延ライン制御部とを備えている。 （もっと読む）

【課題】半導体チップ面積を低減して再生データと再生クロックの生成の誤動作の可能性を軽減する。
【解決手段】送受信装置７は、クロックデータリカバリ回路１１、デシリアライザ１５、シリアライザ１４、ＰＬＬ回路１３、周波数検出器１２を具備する。クロックデータリカバリ回路１１は受信信号ＲＸとＰＬＬ回路１３から生成されるクロック信号ＴＸＣＬＫに応答して、再生クロックＣＬＫと再生データＤＡＴＡを抽出する。デシリアライザ１５はＣＬＫとＤＡＴＡからパラレル受信データＤＴを生成し、シリアライザ１４はパラレル送信データＤＲとＴＸＣＬＫからシリアル送信信号ＴＸを生成する。検出器１２は受信信号ＲＸとクロック信号ＴＸＣＬＫの周波数の差を検出して周波数制御信号ＦＣＳを生成して、信号ＦＣＳに応答して周波数の記差を低減するように、ＰＬＬ回路１３はＴＸＣＬＫの周期を制御する。 （もっと読む）

【課題】 全てのチャンネルについてスプリアス特性が良好なＶＣＯ出力を得ることができ、温度変化による特性変動を抑えることができるＰＬＬ回路を提供する。
【解決手段】 制御回路３が、温度センサ３１と、温度に応じてチャンネル番号毎に電圧制御発振器の出力におけるスプリアス特性が良好となる分周比を記憶した分周比テーブル３２とを備え、温度センサ３１で検出された温度及び入力されたチャンネル番号に対応する分周比を分周比テーブル３２から読み取って、ＰＬＬＩＣ２に設定すると共に、ＤＤＳ回路（基準周波数生成回路）４にチャンネル番号と分周比とを設定し、ＤＤＳ回路４が、チャンネル番号と分周比に基いて基準周波数の値を算出して、当該値に対応する基準周波数を生成するＰＬＬ回路としている。 （もっと読む）

【課題】ＰＬＬ装置において、不要周波数の影響を、無線性能に影響を与えることなく回避できるようにする。
【解決手段】電圧制御発振器３、４と、基準信号に基づく第１信号及び電圧制御発振器の出力信号に基づく第２信号の両位相を比較し、位相差を示す位相差信号を出力する位相比較器１と、位相差信号に基づき、両位相を同期させる制御電圧を電圧制御発振器に印加するループフィルタ２とを備え、所定の目的周波数を得るＰＬＬ装置において、目的周波数を中心とする所定の周波数範囲内に不要周波数が存在する場合に、不要周波数を該周波数範囲外のものとするために基準信号の周波数を変更する基準周波数変更手段５と、基準信号の周波数の変更にも拘わらず目的周波数の出力が維持されるように、第１信号又は第２信号を生成する際の分周比を変更する分周比変更手段５とを設ける。 （もっと読む）

【課題】フラクショナルＮ−ＰＬＬ回路における出力クロック信号でのスプリアスの発生を抑制する。
【解決手段】出力クロック信号を出力する電圧制御発振器と、出力クロック信号を分周して分周クロック信号を生成し、基準クロック信号と分周クロック信号とを比較し、比較結果に基づき出力信号を出力するＮ個の制御ユニットと、各制御ユニットからの出力信号を加算する加算器と、加算器の出力をフィルタ処理し電圧制御発振器に出力するローパスフィルタとを備え、分周クロック信号に同期して所定の順序で巡回させ供給するＮ個のデータからなる分周比に係る設定情報を、各制御ユニットに対して初期値を互いに異ならせて供給し分周動作及び比較動作を行わせるようにして、Ｎ個の制御ユニットにより移動平均フィルタを形成し量子化ノイズを低減し、出力クロック信号でのスプリアスの発生を抑制できるようにする。 （もっと読む）

【課題】位相雑音の劣化の少ないシンセサイザを提供すること。
【解決手段】シンセサイザ１の制御部７は、発振器５に電圧を出力するループフィルタ１７の平滑回路に蓄積された電荷を予め設定された値に戻すことなく、温度を検出する温度検出部８の出力信号に基づいて分周器６の分周比を変化させる。これにより、シンセサイザ１は、温度変化に対応して制御部７が分周器６の制御を行う場合、ループフィルタ１７の平滑回路に蓄積された電荷を予め設定された値に戻さないので、発振器５の発振周波数が大きく変動することを抑制し、これにより、シンセサイザ１における位相雑音を低減させることができる。 （もっと読む）

【課題】シンセサイザにおけるデジタル的な周波数制御に起因した位相雑音性能の悪化。
【解決手段】本発明のシンセサイザは、基準発振器から出力された基準発振信号が入力される比較器と、比較器の出力側に接続されたフィルタと、フィルタの出力側に接続されて発振信号を出力する発振器と、発振器の出力信号を制御部からの制御信号に基づいて分周する分周器とを備え、比較器は、分周器からの出力信号と基準発振器からの出力信号とを比較してこの比較結果を示す信号をフィルタに出力すると共に、制御部は、温度を検出する検出器の検出結果に基づいて分周器の分周比を時間間隔Ｔで制御し、時間間隔Ｔとフィルタのカットオフ周波数ｆｃとの関係は、１／Ｔ≧ｆｃを満たす構成である。 （もっと読む）

【解決手段】複数の同調ループ、例えば微同調ループと粗同調ループ、を有する周波数シンセサイザが述べられる。微同調ループは、制限された同調レンジにわたって動作し、細かい周波数分解能を有し得る。粗同調ループは、広い同調レンジにわたって動作し、粗な周波数分解能を有し得る。微同調ループは、参照周波数の参照信号を受信し、細かいステップで調整可能な第１周波数の微同調信号を生成し得る。粗同調ループは、参照信号を受信し、出力信号と微同調信号とに基づいて第２周波数の微同調信号を生成し得る。第２周波数は、粗なステップ、例えば参照周波数の整数倍で調整可能であり得る。出力周波数は、第１周波数及び第２周波数に基づいて決定され得る。 （もっと読む）

【解決手段】スプリアスを低減し受信機性能を向上し得るクロッククリーンアップ位相ロックループ（ＰＬＬ）が述べられる。典型的な一設計では、集積回路はＰＬＬ及びアナログ／デジタルコンバータ（ＡＤＣ）を含む。ＰＬＬは、フラクショナル分周比で生成され、突発的周波数ジャンプによるスプリアスを有する第１クロック信号を受信する。第１クロック信号は、集積回路外部のフラクショナルＮの周波数シンセサイザによって生成され得る。ＰＬＬは、整数の分周比で、低減されたスプリアスを有する第２クロック信号を生成する。ＡＤＣは、第２クロック信号に基づいてアナログベースバンド信号をデジタル化してデジタルサンプルを供給する。集積回路は更に、低ノイズ増幅器（ＬＮＡ）を有し、これは第１クロック信号をクリーンアップするＰＬＬの使用により、集積回路の基板を介して結合するより小さいスプリアスを観測し得る。 （もっと読む）

【課題】広帯域にわたって周波数成分の劣化がない搬送波を生成する搬送波生成回路を提供する。
【解決手段】指定された搬送波の周波数に応じて設定を変更する機能を設け、スプリアスが発生しない設定値に切り替える。 （もっと読む）