クロック発生回路
【課題】ロックアップタイムを短くすることのできるクロック発生回路を提供する。
【解決手段】クロック発生回路１は、基準クロックＲＣＬＫに基づいて、周波数を変調させた変調クロックＳＣＬＫを発生するスペクトラム拡散クロック発生回路１０と、基準クロックＲＣＬＫと変調クロックＳＣＬＫとの位相の一致を検出したときにＨレベルのロック信号ＬＯＣＫを出力する位相比較器２０とを含む。また、クロック発生回路１は、Ｈレベルのロック信号ＬＯＣＫが出力されるまでは基準クロックＲＣＬＫを出力クロックＣＬＫとして選択し、Ｈレベルのロック信号の出力に応答して変調クロックＳＣＬＫを選択するセレクタ５０を含む。
【解決手段】クロック発生回路１は、基準クロックＲＣＬＫに基づいて、周波数を変調させた変調クロックＳＣＬＫを発生するスペクトラム拡散クロック発生回路１０と、基準クロックＲＣＬＫと変調クロックＳＣＬＫとの位相の一致を検出したときにＨレベルのロック信号ＬＯＣＫを出力する位相比較器２０とを含む。また、クロック発生回路１は、Ｈレベルのロック信号ＬＯＣＫが出力されるまでは基準クロックＲＣＬＫを出力クロックＣＬＫとして選択し、Ｈレベルのロック信号の出力に応答して変調クロックＳＣＬＫを選択するセレクタ５０を含む。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、クロック発生回路に関するものである。
【背景技術】
【０００２】
近年、半導体装置の高速化、高集積化に伴い装置からの電磁波輻射が問題となっている。そこで、半導体装置の動作クロックを微小に変動させることにより、クロックのスペクトラム拡散を行い、電磁波輻射を低減することが行われている（例えば、特許文献１参照）。なお、このようなクロックを発生するクロック発生回路を、スペクトラム拡散クロック発生回路（Spread Spectrum Clock Generator：ＳＳＣＧ）と呼ぶ。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００４−１０４６５５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
ところが、ＳＳＣＧは周波数応答が遅いため、ロックアップタイムが長くなる。このため、ＳＳＣＧを搭載した半導体装置では、動作クロックが安定するまで待機する必要があり、無駄な消費電流が増加するという問題がある。
【課題を解決するための手段】
【０００５】
本発明の一観点によれば、基準クロックに基づいて、周波数を変調させた変調クロックを発生するスペクトラム拡散クロック発生回路と、前記基準クロックの位相と前記変調クロックの位相とが一致したことを検出したときに検出信号を出力する位相比較器と、前記検出信号が出力されるまでは前記基準クロックを出力クロックとして選択し、前記検出信号の出力に応答して前記変調クロックを前記出力クロックとして選択する選択回路と、を含む。
【発明の効果】
【０００６】
本発明の一観点によれば、ロックアップタイムを短くすることができるという効果を奏する。
【図面の簡単な説明】
【０００７】
【図１】第１実施形態のクロック発生回路を示すブロック図。
【図２】第１実施形態のＳＳＣＧの内部構成例を示すブロック図。
【図３】ＳＳＣＧの変調度設定を説明するための波形図。
【図４】第１実施形態の位相比較器の内部構成例を示すブロック回路図。
【図５】位相比較器のスイッチ設定を説明するための説明図。
【図６】位相比較器の動作を説明するための波形図。
【図７】クロック発生回路の動作を説明するための波形図。
【図８】第２実施形態のクロック発生回路を示すブロック図。
【図９】第２実施形態のＳＳＣＧの内部構成例を示すブロック図。
【図１０】変調度と検出感度との関係を示す説明図。
【発明を実施するための形態】
【０００８】
（第１実施形態）
以下、第１実施形態を図１〜図７に従って説明する。
図１に示すように、クロック発生回路１は、スペクトラム拡散クロック発生回路（ＳＳＣＧ）１０と、位相比較器２０と、Ｄ−フリップフロップ回路（Ｄ−ＦＦ回路）４０と、セレクタ５０とを含む。
【０００９】
ＳＳＣＧ１０は、周波数を変調させた変調クロックＳＣＬＫを発生する周波数変調機能付きクロック発生回路である。このＳＳＣＧ１０は、基準クロックＲＣＬＫに基づいて、その基準クロックＲＣＬＫの周波数に応じた周波数を中心として、周波数をわずかに変動させた変調クロックＳＣＬＫを生成する。
【００１０】
位相比較器２０は、基準クロックＲＣＬＫの位相と変調クロックＳＣＬＫの位相との比較結果に応じたロック信号ＬＯＣＫをＤ−ＦＦ回路４０に出力する。具体的には、位相比較器２０は、基準クロックＲＣＬＫと変調クロックＳＣＬＫとの位相（本例では、立ち下がりエッジ）が一致したときに所定パルス幅のロック信号ＬＯＣＫを出力する。なお、ロック信号ＬＯＣＫのパルス幅は、例えば基準クロックＲＣＬＫの半周期よりも長くなるように設定される。
【００１１】
Ｄ−ＦＦ回路４０の入力端子Ｄには、高電位側電源電圧ＶＤＤが供給される。また、Ｄ−ＦＦ回路４０のイネーブル端子ＥＮには、位相比較器２０からロック信号ＬＯＣＫが供給される。さらに、Ｄ−ＦＦ回路４０のクロック端子ＣＫには、基準クロックＲＣＬＫが供給される。このＤ−ＦＦ回路４０は、Ｈレベルのロック信号ＬＯＣＫが供給されているときに基準クロックＲＣＬＫが立ち上がると、その立ち上がりエッジに同期して入力端子Ｄに入力される電源電圧ＶＤＤをＨレベルの選択信号ＳＥＬとしてセレクタ５０に出力する。なお、Ｄ−ＦＦ回路４０は、電源電圧ＶＤＤがラッチされるまでは、Ｌレベルの選択信号ＳＥＬをセレクタ５０に出力する。
【００１２】
セレクタ５０は、選択信号ＳＥＬに応じて、基準クロックＲＣＬＫ又は変調クロックＳＣＬＫを出力クロックＣＬＫとして内部回路（図示略）に出力する。具体的には、セレクタ５０は、Ｌレベルの選択信号ＳＥＬに応答して基準クロックＲＣＬＫを出力クロックＣＬＫとして出力する一方、Ｈレベルの選択信号ＳＥＬに応答して変調クロックＳＣＬＫを出力クロックＣＬＫとして出力する。すなわち、セレクタ５０は、基準クロックＲＣＬＫと変調クロックＳＣＬＫとの位相が一致するまでは基準クロックＲＣＬＫを出力クロックＣＬＫとして出力する。また、セレクタ５０は、基準クロックＲＣＬＫの位相と変調クロックＳＣＬＫとの位相が一致したときに、出力クロックＣＬＫを基準クロックＲＣＬＫから変調クロックＳＣＬＫに切り替える。その後、セレクタ５０は、変調クロックＳＣＬＫを出力クロックＣＬＫとして出力する。
【００１３】
次に、ＳＳＣＧ１０の内部構成例を図２に従って説明する。
図２に示すように、ＳＳＣＧ１０は、１／Ｎ分周器１１と、周波数位相比較器１２と、チャージポンプ１３と、ループフィルタ１４と、電圧制御発振器（ＶＣＯ）１５と、１／Ｍ分周器１６と、制御回路１７とを含む。
【００１４】
１／Ｎ分周器１１は、基準クロックＲＣＬＫを１／Ｎ倍（Ｎは整数）分周した信号を周波数位相比較器１２に供給する。また、１／Ｍ分周器１６は、ＶＣＯ１５から出力される変調クロックＳＣＬＫを１／Ｍ倍（Ｍは整数）分周した信号を周波数位相比較器１２に供給する。
【００１５】
周波数位相比較器１２は、１／Ｎ倍に分周された基準クロックＲＣＬＫと１／Ｍ倍に分周され変調クロックＳＣＬＫとの位相差に応じた位相差信号をチャージポンプ１３に供給する。
【００１６】
チャージポンプ１３は、周波数位相比較器１２からの位相差信号に基づく信号をループフィルタ１４に出力する。ループフィルタ１４は、チャージポンプ１３の出力信号から高周波成分のノイズ等を除去して平滑化した電圧信号を生成するとともに、その電圧信号をＶＣＯ１５に供給する。なお、このループフィルタ１４は、抵抗Ｒ１とコンデンサＣ１とを含む。
【００１７】
ＶＣＯ１５は、ループフィルタ１４からの電圧信号に応じた周波数の変調クロックＳＣＬＫを生成する。このＶＣＯ１５は、電圧電流変換器（Ｖ−Ｉ変換器）１５ａと、電流デジタルアナログコンバータ（ＩＤＡＣ）１５ｂと、電流制御発振器（ＩＣＯ）１５ｃとを含む。
【００１８】
Ｖ−Ｉ変換器１５ａは、ループフィルタ１４からの電圧信号を電流信号に変換するとともに、その電流信号をＩＤＡＣ１５ｂに供給する。ＩＤＡＣ１５ｂは、制御回路１７からの変調信号に基づいて、Ｖ−Ｉ変換器１５ａから入力する電流信号の電流値を変化させて出力する。そして、ＩＣＯ１５ｃは、ＩＤＡＣ１５ｂにおいて変化した電流信号の電流値に応じた周波数を持つ変調クロックＳＣＬＫを、１／Ｍ分周器１６と図１に示す位相比較器２０とに発振出力する。このように、ＶＣＯ１５では、発振周波数を制御する電流信号をＩＤＡＣ１５ｂにて周期的又はランダムに変動させることで、変調クロックＳＣＬＫの周波数を変調させる。例えば図３に示すように、制御回路１７は、ＩＤＡＣ１５ｂにて電流信号を周期的に±０．５％、±１．０％、±１．５％、±０％と変動させることにより、変調クロックＳＣＬＫの周波数（出力周波数）を±０．５％、±１．０％、±１．５％、±０％に変調させる。これにより、発生される変調クロックＳＣＬＫの周期は、基準クロックＲＣＬＫの周期のＭ／Ｎ倍の周期を中心として、所定のサイクルで変動することになる。
【００１９】
次に、位相比較器２０の内部構成例を図４に従って説明する。
図４に示すように、位相比較器２０は、２入力ＮＡＮＤ２１〜２３と、帰還回路２４と、３入力ＡＮＤ２７と、インバータ２８と、２入力ＡＮＤ３０とを含む。また、位相比較器２０は、２入力ＮＡＮＤ３１〜３３と、帰還回路３４と、３入力ＡＮＤ３７と、インバータ３８と、スイッチ制御回路３９とを含む。
【００２０】
ＮＡＮＤ２１には、基準クロックＲＣＬＫが入力されるとともに、３入力ＡＮＤ２７の出力信号がインバータ２８を介して入力される。このＮＡＮＤ２１の出力信号は、ＮＡＮＤ２２と、帰還回路２４内の２入力ＮＡＮＤ２５と、３入力ＡＮＤ２７とに出力される。
【００２１】
ＮＡＮＤ２２は、ＮＡＮＤ２１の出力信号とＮＡＮＤ２３の出力信号とを否定論理積演算した結果を、ＮＡＮＤ２３と、ＮＡＮＤ２５と、３入力ＡＮＤ２７とに出力する。ＮＡＮＤ２３は、ＮＡＮＤ２２の出力信号と帰還回路２４の出力信号とを否定論理積演算した結果を、ＮＡＮＤ２２に出力する。
【００２２】
帰還回路２４は、上記２入力ＮＡＮＤ２５と、バッファ２６ａ〜２６ｃを有する遅延回路２６と、スイッチＳ１ａ〜Ｓ４ａとを含む。
ＮＡＮＤ２５は、ＮＡＮＤ２１，２２の出力信号を否定論積演算した結果を、バッファ２６ａに出力するとともに、スイッチＳ１ａを介して３入力ＡＮＤ２７に出力する。
【００２３】
バッファ２６ａは、ＮＡＮＤ２５の出力信号を所定時間だけ遅延させた遅延信号を、次段のバッファ２６ｂに出力するとともに、スイッチＳ２ａを介して３入力ＡＮＤ２７に出力する。バッファ２６ｂは、前段のバッファ２６ａからの遅延信号を更に所定時間だけ遅延させた遅延信号を、次段のバッファ２６ｃに出力するとともに、スイッチＳ３ａを介して３入力ＡＮＤ２７に出力する。バッファ２６ｃは、前段のバッファ２６ｂからの遅延信号を更に所定時間だけ遅延させた遅延信号を、スイッチＳ４ａを介して３入力ＡＮＤ２７に出力する。
【００２４】
スイッチＳ１ａ〜Ｓ４ａの制御端子には、スイッチ制御回路３９からスイッチ制御信号ＳＣが供給される。そして、スイッチＳ１ａ〜Ｓ４ａは、スイッチ制御信号ＳＣに応じてオンオフ制御される。
【００２５】
３入力ＡＮＤ２７は、ＮＡＮＤ２１，２２の出力信号と帰還回路２４の出力信号とを論理積演算する。この３入力ＡＮＤ２７の出力信号は、インバータ２８を介してＮＡＮＤ２１に帰還されるとともに、２入力ＡＮＤ３０に出力される。
【００２６】
ＮＡＮＤ３１には、変調クロックＳＣＬＫが入力されるとともに、３入力ＡＮＤ３７の出力信号がインバータ３８を介して入力される。このＮＡＮＤ３１の出力信号は、ＮＡＮＤ３２と、帰還回路３４内の２入力ＮＡＮＤ３５と、３入力ＡＮＤ３７とに出力される。
【００２７】
ＮＡＮＤ３２は、ＮＡＮＤ３１の出力信号とＮＡＮＤ３３の出力信号とを否定論理積演算した結果を、ＮＡＮＤ３３と、ＮＡＮＤ３５と、３入力ＡＮＤ３７とに出力する。ＮＡＮＤ３３は、ＮＡＮＤ３２の出力信号と帰還回路３４の出力信号とを否定論理積演算した結果を、ＮＡＮＤ３２に出力する。
【００２８】
帰還回路３４は、上記２入力ＮＡＮＤ３５と、バッファ３６ａ〜３６ｃを有する遅延回路３６と、スイッチＳ１ｂ〜Ｓ４ｂとを含む。
ＮＡＮＤ３５は、ＮＡＮＤ３１，３２の出力信号を否定論積演算した結果を、バッファ３６ａに出力するとともに、スイッチＳ１ｂを介して３入力ＡＮＤ３７に出力する。
【００２９】
バッファ３６ａは、ＮＡＮＤ３５の出力信号を所定時間だけ遅延させた遅延信号を、次段のバッファ３６ｂに出力するとともに、スイッチＳ２ｂを介して３入力ＡＮＤ３７に出力する。バッファ３６ｂは、前段のバッファ３６ａからの遅延信号を更に所定時間だけ遅延させた遅延信号を、次段のバッファ３６ｃに出力するとともに、スイッチＳ３ｂを介してＡＮＤ３７に出力する。バッファ３６ｃは、前段のバッファ３６ｂからの遅延信号を更に所定時間だけ遅延させた遅延信号を、スイッチＳ４ｂを介して３入力ＡＮＤ３７に出力する。
【００３０】
スイッチＳ１ｂ〜Ｓ４ｂの制御端子には、スイッチ制御回路３９からスイッチ制御信号ＳＣが供給される。そして、スイッチＳ１ｂ〜Ｓ４ｂは、スイッチ制御信号ＳＣに応じてオンオフ制御される。ここで、スイッチ制御回路３９は、外部から供給されるスイッチ設定信号に基づいて、スイッチＳ１ａ〜Ｓ４ａのうち１つのスイッチ、及びスイッチＳ１ｂ〜Ｓ４ｂのうち１つのスイッチをオンするようにスイッチ制御信号ＳＣを生成する（図５参照）。具体的には、スイッチ制御回路３９は、図５に示すように、２ビット信号であるスイッチ設定信号が「００」である場合には、スイッチＳ４ａ及びスイッチＳ４ｂのみをオンさせるようにスイッチ制御信号ＳＣを生成する。また、スイッチ制御回路３９は、スイッチ設定信号が「０１」である場合にはスイッチＳ３ａ，Ｓ３ｂのみをオンさせるように、スイッチ設定信号が「１０」である場合にはスイッチＳ２ａ，Ｓ２ｂのみをオンさせるようにスイッチ制御信号ＳＣを生成する。そして、スイッチ制御回路３９は、スイッチ設定信号が「１１」である場合には、スイッチＳ１ａ，Ｓ１ｂのみをオンさせるようにスイッチ制御信号ＳＣを生成する。このようなスイッチＳ１ａ〜Ｓ４ａ及びスイッチＳ１ｂ〜Ｓ４ｂのオンオフ設定により、遅延回路２６，３６の遅延時間が設定され、位相比較器２０の検出感度が設定されることになる。そして、この位相比較器２０の検出感度、すなわちスイッチＳ１ａ〜Ｓ４ａ，Ｓ１ｂ〜Ｓ４ｂのオンオフ設定は、ＳＳＣＧ１０の変調度に応じて設定される。
【００３１】
図４に示すように、３入力ＡＮＤ３７は、ＮＡＮＤ３１，３２の出力信号と帰還回路３４の出力信号とを論理積演算する。この３入力ＡＮＤ３７の出力信号は、インバータ３８を介してＮＡＮＤ３１に帰還されるとともに、２入力ＡＮＤ３０に出力される。
【００３２】
２入力ＡＮＤ３０は、３入力ＡＮＤ２７，３７の出力信号を論理積演算した結果を検出信号ＤＳとして出力する。そして、そのＨレベルの検出信号ＤＳに基づいて所定パルス幅のロック信号ＬＯＣＫが生成される。
【００３３】
このように構成された位相比較器２０において、２入力ＮＡＮＤ２１〜２３、３入力ＡＮＤ２７及びインバータ２８が第１のフリップフロップ回路に含まれ、２入力ＮＡＮＤ３１〜３３、３入力ＡＮＤ３７及びインバータ３８が第２のフリップフロップ回路に含まれる。また、帰還回路２４，３４の出力信号は、位相比較器２０（第１及び第２のフリップフロップ回路）の内部状態をリセットする信号として機能する。
【００３４】
次に、このように構成されたクロック発生回路１の動作について図６及び図７に従って説明する。なお、これら図６及び図７において、縦軸及び横軸は、説明を簡潔にするため、適宜拡大、縮小して示している。
【００３５】
まず、位相比較器２０の動作を図６に従って説明する。
実際の位相比較動作を説明する前に、基準クロックＲＣＬＫと変調クロックＳＣＬＫとの双方がＬレベルの場合について説明する。
【００３６】
基準クロックＲＣＬＫと変調クロックＳＣＬＫとの双方がＬレベルである場合には（時刻ｔ１）、ＮＡＮＤ２１とＮＡＮＤ３１の出力信号は共にＨレベルになる。このとき、ＮＡＮＤ２２，３２の出力信号がＬレベルである場合には、３入力ＡＮＤ２７，３７の出力信号が共にＬレベルになる。このため、２入力ＡＮＤ３０は、Ｌレベルの検出信号ＤＳを出力する。一方、ＮＡＮＤ２２，３２の出力信号がＨレベルである場合には、ＮＡＮＤ２５，３５の出力信号がＬレベルとなり、帰還回路２４，３４の出力信号がＬレベルとなる。このため、３入力ＡＮＤ２７，３７の出力信号がＬレベルとなり、２入力ＡＮＤ３０の出力信号がＬレベルとなる。また、帰還回路２４，３４からＬレベルの出力信号がそれぞれ入力されるＮＡＮＤ２３，３３の出力信号はＨレベルとなる。このため、ＮＡＮＤ２２，３２の出力信号はＬレベルになる。
【００３７】
このように、基準クロックＲＣＬＫと変調クロックＳＣＬＫの双方がＬレベルである場合には、ＮＡＮＤ２２，３２からＬレベルの出力信号が出力されるとともに、２入力ＡＮＤ３０からＬレベルの検出信号ＤＳが出力される。
【００３８】
その後、基準クロックＲＣＬＫがＨレベルになると（時刻ｔ２）、ＮＡＮＤ２１の出力信号がＬレベルになり、ＮＡＮＤ２２の出力信号がＨレベルになる。また、変調クロックＳＣＬＫがＨレベルになると（時刻ｔ３）、ＮＡＮＤ３１の出力信号がＬレベルになり、ＮＡＮＤ３２の出力信号がＨレベルになる。
【００３９】
次に、実際の位相比較動作について説明する。まず、図６に示すように、先に基準クロックＲＣＬＫが立ち下がり、その後所定時間Ｔ１だけ遅れて変調クロックＳＣＬＫが立ち下がる場合について説明する。
【００４０】
まず、基準クロックＲＣＬＫが立ち下がると、その立ち下がりに応答してＮＡＮＤ２１の出力信号がＨレベルになる。このとき、ＮＡＮＤ２２の出力信号と帰還回路２４の出力信号もＨレベルであるため、３入力ＡＮＤの出力信号がＨレベルになる。
【００４１】
また、ＮＡＮＤ２１の出力信号がＨレベルになると、帰還回路２４内のＮＡＮＤ２５の出力信号がＨレベルからＬレベルに遷移する。その後、遅延回路２６（バッファ２６ａ〜２６ｃ）による遅延時間Ｔ２が経過すると、帰還回路２４の出力信号がＨレベルからＬレベルに遷移する。すると、３入力ＡＮＤ２７の出力信号がＨレベルからＬレベルに遷移する。なお、帰還回路２４からＬレベルの出力信号が出力されると、ＮＡＮＤ２３の出力信号がＨレベルとなり、ＮＡＮＤ２２の出力信号がＬレベルになり、ＮＡＮＤ２５の出力信号がＬレベルからＨレベルに遷移する。このように、ＮＡＮＤ２５は、遅延回路２６による遅延時間Ｔ２を反映したＬレベルの出力信号を出力する。
【００４２】
一方、ＮＡＮＤ２５の出力信号がＬレベルに遷移してから遅延時間Ｔ２が経過する前に、変調クロックＳＣＬＫが立ち下がる場合には（時刻ｔ５）、その立ち下がりに応答してＮＡＮＤ３１の出力信号がＨレベルになる。このとき、ＮＡＮＤ３２の出力信号と帰還回路３４の出力信号がＨレベルであるため、３入力ＡＮＤ３７の出力信号がＨレベルになる。これにより、３入力ＡＮＤ２７，３７の出力信号が共にＨレベルになるため、２入力ＡＮＤ３０からＨレベルの検出信号ＤＳが出力される。そして、このＨレベルの検出信号ＤＳに応答して所定のパルス幅のロック信号ＬＯＣＫが生成される。すなわち、この場合の位相比較器２０は、基準クロックＲＣＬＫと変調クロックＳＣＬＫとの位相が一致していると検出する。
【００４３】
次に、先に基準クロックＲＣＬＫが立ち下がり、その後、上記遅延時間Ｔ２よりも長い所定時間Ｔ３（＞Ｔ２）だけ遅れて変調クロックＳＣＬＫが立ち下がる場合について説明する。なお、基準クロックＲＣＬＫの立ち下がりに起因する動作は、上述した動作と同様であるため、ここでは詳細な説明を省略する。
【００４４】
まず、基準クロックＲＣＬＫが立ち下がると（時刻ｔ６）、その立ち下がりに応答して３入力ＡＮＤ２７の出力信号がＬレベルからＨレベルに遷移し、ＮＡＮＤ２５の出力信号がＨレベルからＬレベルに遷移する。その後、遅延回路２６による遅延時間Ｔ２が経過すると、帰還回路２４の出力信号がＨレベルからＬレベルに遷移し、これに伴って３入力ＡＮＤ２７の出力信号がＨレベルからＬレベルに遷移する。
【００４５】
続いて、変調クロックＳＣＬＫが立ち下がると（時刻ｔ７）、その立ち下がりに応答して３入力ＡＮＤ２７の出力信号がＬレベルからＨレベルに遷移する。しかし、このときには、既に３入力ＡＮＤ２７の出力信号がＬレベルに遷移しているため、２入力ＡＮＤ３０から出力される検出信号ＤＳはＬレベルのままとなる。このため、ロック信号ＬＯＣＫは生成されない。すなわち、この場合の位相比較器２０は、基準クロックＲＣＬＫと変調クロックＳＣＬＫとの位相が一致していないと検出する。
【００４６】
このように、位相比較器２０は、基準クロックＲＣＬＫと変調クロックＳＣＬＫとの位相差に応じた時間（上記例では、所定時間Ｔ１）が、遅延回路２６による遅延時間Ｔ２よりも短かい場合に、両クロックＲＣＬＫ，ＳＣＬＫの位相が一致していると検出する。なお、ここでは説明を省略するが、変調クロックＳＣＬＫが先に立ち下がり、その後、基準クロックＲＣＬＫが立ち下がる場合についても同様である。すなわち、この場合には、上記説明における遅延回路２６における遅延時間Ｔ２が遅延回路３６における遅延時間に変わるだけである。
【００４７】
ここで、スイッチＳ１ａ〜Ｓ４ａのオンオフを切り替えると、上記遅延時間Ｔ２の長さが変わり、位相比較器２０の検出感度が変わる。詳述すると、スイッチＳ４ａ，Ｓ４ｂのみがオンされると、遅延回路２６，３６の遅延時間Ｔ２が最も長くなる。このため、遅延時間Ｔ２が長い分だけ、基準クロックＲＣＬＫと変調クロックＳＣＬＫとの位相差が大きくても両クロックＲＣＬＫ，ＳＣＬＫの位相が一致していると検出されることになる。換言すると、この場合には、両クロックＲＣＬＫ，ＳＣＬＫの位相の一致を検出する際の検出精度が最も低くなるため、位相比較器２０の検出感度は「最小」となる（図５参照）。反対に、スイッチＳ１ａ，Ｓ１ｂのみがオンされると、遅延回路２６，３６の遅延時間Ｔ２が最も短くなる。このため、この場合には、基準クロックＲＣＬＫと変調クロックＳＣＬＫとの位相差が小さくなければ両クロックＲＣＬＫ，ＳＣＬＫの位相が一致していると検出されない。換言すると、この場合には、両クロックＲＣＬＫ，ＳＣＬＫの位相の一致を検出する際の検出精度が最も高くなるため、位相比較器２０の検出精度は「最大」となる（図５参照）。なお、上述したように、この位相比較器２０の検出精度は、ＳＳＣＧ１０の変調度に応じて設定される。
【００４８】
次に、クロック発生回路１全体の動作について図７に従って説明する。
図７に示すように、クロック発生回路１の起動時には（時刻ｔ１１）、基準クロックＲＣＬＫと変調クロックＳＣＬＫとの位相が一致していないため、位相比較器２０からＬレベルの検出信号ＤＳが出力される。これにより、Ｌレベルの選択信号ＳＥＬがセレクタ５０に供給されるため、そのセレクタ５０では基準クロックＲＣＬＫを出力クロックＣＬＫとして出力する。
【００４９】
その後、暫くすると、変調クロックＳＣＬＫが安定して出力されるようになる（時刻ｔ１２）。続いて、基準クロックＲＣＬＫと変調クロックＳＣＬＫの立ち下がりエッジが一致すると（時刻ｔ１３）、位相比較器２０は、その位相の一致を検出し、Ｈレベルのロック信号ＬＯＣＫを所定時間出力する。その後、Ｄ−ＦＦ回路４０は、Ｈレベルのロック信号ＬＯＣＫが入力されている間に基準クロックＲＣＬＫが立ち上がると、その立ち上がりエッジに同期してＨレベルの選択信号ＳＥＬを出力する。このＨレベルの選択信号ＳＥＬに応答して、セレクタ５０は、出力クロックＣＬＫを基準クロックＲＣＬＫから変調クロックＳＣＬＫに切り替える。そして、この後は変調クロックＳＣＬＫが出力クロックＣＬＫとして出力され続ける。
【００５０】
以上説明した本実施形態によれば、以下の効果を奏することができる。
（１）クロック発生回路１の起動時には、基準クロックＲＣＬＫを出力クロックＣＬＫとして選択するようにした。これにより、クロック発生回路１の起動後、直ちに安定した出力クロックＣＬＫを出力することができる。すなわち、クロック発生回路１のロックアップタイムを大幅に短縮することができ、変調クロックＳＣＬＫが安定するまでの待機時間が必要なくなる。したがって、その待機時間における無駄な消費電流の発生を抑制することができる。
【００５１】
（２）ここで、単に基準クロックＲＣＬＫと変調クロックＳＣＬＫとを切り替えると、すなわち任意のタイミングで基準クロックＲＣＬＫと変調クロックＳＣＬＫとを切り替えると、Cycle to Cycle（Ｃ−ｔｏ−Ｃ）ジッタが増加するという問題が新たに発生する。これに対し、本実施形態では、基準クロックＲＣＬＫと変調クロックＳＣＬＫとの位相が一致したときに、基準クロックＲＣＬＫから変調クロックＳＣＬＫに切り替えるようにした。これにより、基準クロックＲＣＬＫと変調クロックＳＣＬＫの位相差が小さい時にクロック切り替えが行われるため、クロック切り替えによるハザードの発生を好適に抑制することができる。したがって、クロック切り替えによるＣ−ｔｏ−Ｃジッタを少なく抑えることができる。
【００５２】
（３）位相比較器２０の検出感度を、ＳＳＣＧ１０の変調度に応じて設定するようにした。これにより、ＳＳＣＧ１０の変調度に応じてクロック切り替えによるＣ−ｔｏ−Ｃジッタを抑制することができる。
【００５３】
（第２実施形態）
以下、第２実施形態を図８〜図１０に従って説明する。以下、第１実施形態との相違点を中心に説明する。なお、先の図１〜図７に示した部材と同一の部材にはそれぞれ同一の符号を付して示し、それら各要素についての詳細な説明は省略する。
【００５４】
図８に示すように、クロック発生回路１ａは、ＳＳＣＧ１０ａと、位相比較器２０ａと、Ｄ−ＦＦ回路４０と、セレクタ５０とを含む。このクロック発生回路１ａでは、ＳＳＣＧ１０ａ及び位相比較器２０ａに設定信号Ｓｅが共通して供給される点が上記第１実施形態と異なる。なお、この設定信号Ｓｅは、例えば外部から供給される信号である。
【００５５】
図９に示すように、ＳＳＣＧ１０ａでは、設定信号Ｓｅが制御回路１７ａに供給される。この制御回路１７ａは、設定信号Ｓｅに応じた変調信号をＩＤＡＣ１５ｂに出力する。すなわち、制御回路１７ａは、設定信号Ｓｅで指定される変調度となるようにＩＤＡＣ１５ｂにおける電流値を変動させる。また、位相比較器２０ａでは、図４に示すスイッチ設定信号の代わりに上記設定信号Ｓｅがスイッチ制御回路３９に供給される。このため、位相比較器２０ａでは、設定信号Ｓｅに基づいてスイッチＳ１ａ〜Ｓ４ａ及びスイッチＳ１ｂ〜Ｓ４ｂがオンオフ設定、すなわち当該位相比較器２０ａの検出感度が設定される。
【００５６】
このように、本実施形態のクロック発生回路１ａでは、ＳＳＣＧ１０ａの変調度と位相比較器２０ａの検出感度とが共通の設定信号Ｓｅによって設定される。具体的には、図１０に示すように、複数ビット信号（本例では、２ビット信号）である設定信号Ｓｅが「００」である場合には、ＳＳＣＧ１０ａの変調度を３％（最大）に設定する。また、設定信号Ｓｅが「００」である場合には、位相比較器２０ａの検出感度が「最小」となるようにスイッチＳ４ａ，Ｓ４ｂのみをオンするように設定する。この場合の位相比較器２０ａは、基準クロックＲＣＬＫと変調クロックＳＣＬＫとの位相差が「５００ｐｓ」より小さい場合には、両クロックＲＣＬＫ，ＳＣＬＫの位相が一致していると検出する。
【００５７】
同様に、設定信号Ｓｅが「０１」である場合には、ＳＳＣＧ１０ａの変調度を２％に設定するとともに、位相比較器２０ａの検出感度が「小」となるようにスイッチＳ３ａ，Ｓ３ｂのみをオンするように設定する。また、設定信号Ｓｅが「１０」である場合には、ＳＳＣＧ１０ａの変調度を１％に設定するとともに、位相比較器２０ａの検出感度が「中」となるようにスイッチＳ２ａ，Ｓ２ｂのみをオンするように設定する。
【００５８】
そして、設定信号Ｓｅが「１１」である場合には、ＳＳＣＧ１０ａを変調無し（最小）に設定するとともに、位相比較器２０ａの検出感度が「最大」となるようにスイッチＳ１ａ，Ｓ１ｂのみをオンするように設定する。なお、この場合の位相比較器２０ａは、基準クロックＲＣＬＫと変調クロックＳＣＬＫとの位相差が「２００ｐｓ」までは両クロックの位相が一致していると検出する。
【００５９】
以上説明した本実施形態によれば、上記第１実施形態の（１）〜（３）の効果に加えて以下の効果を奏する。
（４）ＳＳＣＧ１０ａの変調度が高くなるほど（基準クロックＲＣＬＫと変調クロックＳＣＬＫとの位相差が大きくなるほど）、位相比較器２０ａの検出感度が低くなるようにした。これにより、ＳＳＣＧ１０ａの変調度に適した位相比較器２０ａの検出感度を設定することができるため、クロック切り替えによるＣ−ｔｏ−Ｃジッタをより好適に抑制することができる。
【００６０】
（５）ＳＳＣＧ１０ａの変調度と位相比較器２０ａの検出感度とを、共通の設定信号Ｓｅによって設定するようにした。これにより、ＳＳＣＧ１０ａの変調度の設定変更に連動して位相比較器２０ａの検出感度を設定変更することができる。
【００６１】
（他の実施形態）
なお、上記実施形態は、これを適宜変更した以下の態様にて実施することもできる。
・上記第２実施形態の設定信号Ｓｅは、例えば外部端子設定レジスタから供給される信号であってもよい。また、設定信号Ｓｅを、プログラマブルに調整可能としてもよい。
【００６２】
・上記各実施形態における位相比較器２０，２０ａの内部構成は、基準クロックＲＣＬＫと変調クロックＳＣＬＫとの位相が一致したことを検出可能な回路構成であれば、図４に示す回路構成に特に制限されない。
【００６３】
・上記各実施形態におけるＳＳＣＧ１０，１０ａの内部構成は、基準クロックＲＣＬＫを入力とし、変調信号に応じて変調クロックＳＣＬＫのスペクトラム拡散を行うクロック発生回路であれば、図２及び図９に示す回路構成に特に制限されない。
【００６４】
・上記各実施形態におけるＤ−ＦＦ回路４０のイネーブル端子ＥＮを省略し、位相比較器２０，２０ａから出力されるロック信号ＬＯＣＫをＤ−ＦＦ回路４０のクロック端子に供給するようにしてもよい。
【００６５】
・上記各実施形態では、所定レベルの信号として高電位側電源電圧ＶＤＤをＤ−ＦＦ回路４０の入力端子Ｄに供給するようにしたが、これに制限されない。
【符号の説明】
【００６６】
１，１ａ クロック発生回路
１０，１０ａ スペクトラム拡散クロック発生回路
２０，２０ａ 位相比較器
２４，３４ 帰還回路
２６，３６ 遅延回路
４０ Ｄ−フリップフロップ回路
５０ セレクタ（選択回路）
ＲＣＬＫ 基準クロック
ＳＣＬＫ 変調クロック
ＣＬＫ 出力クロック（動作クロック）
ＤＳ 検出信号
ＬＯＣＫ ロック信号（検出信号）
【技術分野】
【０００１】
本発明は、クロック発生回路に関するものである。
【背景技術】
【０００２】
近年、半導体装置の高速化、高集積化に伴い装置からの電磁波輻射が問題となっている。そこで、半導体装置の動作クロックを微小に変動させることにより、クロックのスペクトラム拡散を行い、電磁波輻射を低減することが行われている（例えば、特許文献１参照）。なお、このようなクロックを発生するクロック発生回路を、スペクトラム拡散クロック発生回路（Spread Spectrum Clock Generator：ＳＳＣＧ）と呼ぶ。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００４−１０４６５５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
ところが、ＳＳＣＧは周波数応答が遅いため、ロックアップタイムが長くなる。このため、ＳＳＣＧを搭載した半導体装置では、動作クロックが安定するまで待機する必要があり、無駄な消費電流が増加するという問題がある。
【課題を解決するための手段】
【０００５】
本発明の一観点によれば、基準クロックに基づいて、周波数を変調させた変調クロックを発生するスペクトラム拡散クロック発生回路と、前記基準クロックの位相と前記変調クロックの位相とが一致したことを検出したときに検出信号を出力する位相比較器と、前記検出信号が出力されるまでは前記基準クロックを出力クロックとして選択し、前記検出信号の出力に応答して前記変調クロックを前記出力クロックとして選択する選択回路と、を含む。
【発明の効果】
【０００６】
本発明の一観点によれば、ロックアップタイムを短くすることができるという効果を奏する。
【図面の簡単な説明】
【０００７】
【図１】第１実施形態のクロック発生回路を示すブロック図。
【図２】第１実施形態のＳＳＣＧの内部構成例を示すブロック図。
【図３】ＳＳＣＧの変調度設定を説明するための波形図。
【図４】第１実施形態の位相比較器の内部構成例を示すブロック回路図。
【図５】位相比較器のスイッチ設定を説明するための説明図。
【図６】位相比較器の動作を説明するための波形図。
【図７】クロック発生回路の動作を説明するための波形図。
【図８】第２実施形態のクロック発生回路を示すブロック図。
【図９】第２実施形態のＳＳＣＧの内部構成例を示すブロック図。
【図１０】変調度と検出感度との関係を示す説明図。
【発明を実施するための形態】
【０００８】
（第１実施形態）
以下、第１実施形態を図１〜図７に従って説明する。
図１に示すように、クロック発生回路１は、スペクトラム拡散クロック発生回路（ＳＳＣＧ）１０と、位相比較器２０と、Ｄ−フリップフロップ回路（Ｄ−ＦＦ回路）４０と、セレクタ５０とを含む。
【０００９】
ＳＳＣＧ１０は、周波数を変調させた変調クロックＳＣＬＫを発生する周波数変調機能付きクロック発生回路である。このＳＳＣＧ１０は、基準クロックＲＣＬＫに基づいて、その基準クロックＲＣＬＫの周波数に応じた周波数を中心として、周波数をわずかに変動させた変調クロックＳＣＬＫを生成する。
【００１０】
位相比較器２０は、基準クロックＲＣＬＫの位相と変調クロックＳＣＬＫの位相との比較結果に応じたロック信号ＬＯＣＫをＤ−ＦＦ回路４０に出力する。具体的には、位相比較器２０は、基準クロックＲＣＬＫと変調クロックＳＣＬＫとの位相（本例では、立ち下がりエッジ）が一致したときに所定パルス幅のロック信号ＬＯＣＫを出力する。なお、ロック信号ＬＯＣＫのパルス幅は、例えば基準クロックＲＣＬＫの半周期よりも長くなるように設定される。
【００１１】
Ｄ−ＦＦ回路４０の入力端子Ｄには、高電位側電源電圧ＶＤＤが供給される。また、Ｄ−ＦＦ回路４０のイネーブル端子ＥＮには、位相比較器２０からロック信号ＬＯＣＫが供給される。さらに、Ｄ−ＦＦ回路４０のクロック端子ＣＫには、基準クロックＲＣＬＫが供給される。このＤ−ＦＦ回路４０は、Ｈレベルのロック信号ＬＯＣＫが供給されているときに基準クロックＲＣＬＫが立ち上がると、その立ち上がりエッジに同期して入力端子Ｄに入力される電源電圧ＶＤＤをＨレベルの選択信号ＳＥＬとしてセレクタ５０に出力する。なお、Ｄ−ＦＦ回路４０は、電源電圧ＶＤＤがラッチされるまでは、Ｌレベルの選択信号ＳＥＬをセレクタ５０に出力する。
【００１２】
セレクタ５０は、選択信号ＳＥＬに応じて、基準クロックＲＣＬＫ又は変調クロックＳＣＬＫを出力クロックＣＬＫとして内部回路（図示略）に出力する。具体的には、セレクタ５０は、Ｌレベルの選択信号ＳＥＬに応答して基準クロックＲＣＬＫを出力クロックＣＬＫとして出力する一方、Ｈレベルの選択信号ＳＥＬに応答して変調クロックＳＣＬＫを出力クロックＣＬＫとして出力する。すなわち、セレクタ５０は、基準クロックＲＣＬＫと変調クロックＳＣＬＫとの位相が一致するまでは基準クロックＲＣＬＫを出力クロックＣＬＫとして出力する。また、セレクタ５０は、基準クロックＲＣＬＫの位相と変調クロックＳＣＬＫとの位相が一致したときに、出力クロックＣＬＫを基準クロックＲＣＬＫから変調クロックＳＣＬＫに切り替える。その後、セレクタ５０は、変調クロックＳＣＬＫを出力クロックＣＬＫとして出力する。
【００１３】
次に、ＳＳＣＧ１０の内部構成例を図２に従って説明する。
図２に示すように、ＳＳＣＧ１０は、１／Ｎ分周器１１と、周波数位相比較器１２と、チャージポンプ１３と、ループフィルタ１４と、電圧制御発振器（ＶＣＯ）１５と、１／Ｍ分周器１６と、制御回路１７とを含む。
【００１４】
１／Ｎ分周器１１は、基準クロックＲＣＬＫを１／Ｎ倍（Ｎは整数）分周した信号を周波数位相比較器１２に供給する。また、１／Ｍ分周器１６は、ＶＣＯ１５から出力される変調クロックＳＣＬＫを１／Ｍ倍（Ｍは整数）分周した信号を周波数位相比較器１２に供給する。
【００１５】
周波数位相比較器１２は、１／Ｎ倍に分周された基準クロックＲＣＬＫと１／Ｍ倍に分周され変調クロックＳＣＬＫとの位相差に応じた位相差信号をチャージポンプ１３に供給する。
【００１６】
チャージポンプ１３は、周波数位相比較器１２からの位相差信号に基づく信号をループフィルタ１４に出力する。ループフィルタ１４は、チャージポンプ１３の出力信号から高周波成分のノイズ等を除去して平滑化した電圧信号を生成するとともに、その電圧信号をＶＣＯ１５に供給する。なお、このループフィルタ１４は、抵抗Ｒ１とコンデンサＣ１とを含む。
【００１７】
ＶＣＯ１５は、ループフィルタ１４からの電圧信号に応じた周波数の変調クロックＳＣＬＫを生成する。このＶＣＯ１５は、電圧電流変換器（Ｖ−Ｉ変換器）１５ａと、電流デジタルアナログコンバータ（ＩＤＡＣ）１５ｂと、電流制御発振器（ＩＣＯ）１５ｃとを含む。
【００１８】
Ｖ−Ｉ変換器１５ａは、ループフィルタ１４からの電圧信号を電流信号に変換するとともに、その電流信号をＩＤＡＣ１５ｂに供給する。ＩＤＡＣ１５ｂは、制御回路１７からの変調信号に基づいて、Ｖ−Ｉ変換器１５ａから入力する電流信号の電流値を変化させて出力する。そして、ＩＣＯ１５ｃは、ＩＤＡＣ１５ｂにおいて変化した電流信号の電流値に応じた周波数を持つ変調クロックＳＣＬＫを、１／Ｍ分周器１６と図１に示す位相比較器２０とに発振出力する。このように、ＶＣＯ１５では、発振周波数を制御する電流信号をＩＤＡＣ１５ｂにて周期的又はランダムに変動させることで、変調クロックＳＣＬＫの周波数を変調させる。例えば図３に示すように、制御回路１７は、ＩＤＡＣ１５ｂにて電流信号を周期的に±０．５％、±１．０％、±１．５％、±０％と変動させることにより、変調クロックＳＣＬＫの周波数（出力周波数）を±０．５％、±１．０％、±１．５％、±０％に変調させる。これにより、発生される変調クロックＳＣＬＫの周期は、基準クロックＲＣＬＫの周期のＭ／Ｎ倍の周期を中心として、所定のサイクルで変動することになる。
【００１９】
次に、位相比較器２０の内部構成例を図４に従って説明する。
図４に示すように、位相比較器２０は、２入力ＮＡＮＤ２１〜２３と、帰還回路２４と、３入力ＡＮＤ２７と、インバータ２８と、２入力ＡＮＤ３０とを含む。また、位相比較器２０は、２入力ＮＡＮＤ３１〜３３と、帰還回路３４と、３入力ＡＮＤ３７と、インバータ３８と、スイッチ制御回路３９とを含む。
【００２０】
ＮＡＮＤ２１には、基準クロックＲＣＬＫが入力されるとともに、３入力ＡＮＤ２７の出力信号がインバータ２８を介して入力される。このＮＡＮＤ２１の出力信号は、ＮＡＮＤ２２と、帰還回路２４内の２入力ＮＡＮＤ２５と、３入力ＡＮＤ２７とに出力される。
【００２１】
ＮＡＮＤ２２は、ＮＡＮＤ２１の出力信号とＮＡＮＤ２３の出力信号とを否定論理積演算した結果を、ＮＡＮＤ２３と、ＮＡＮＤ２５と、３入力ＡＮＤ２７とに出力する。ＮＡＮＤ２３は、ＮＡＮＤ２２の出力信号と帰還回路２４の出力信号とを否定論理積演算した結果を、ＮＡＮＤ２２に出力する。
【００２２】
帰還回路２４は、上記２入力ＮＡＮＤ２５と、バッファ２６ａ〜２６ｃを有する遅延回路２６と、スイッチＳ１ａ〜Ｓ４ａとを含む。
ＮＡＮＤ２５は、ＮＡＮＤ２１，２２の出力信号を否定論積演算した結果を、バッファ２６ａに出力するとともに、スイッチＳ１ａを介して３入力ＡＮＤ２７に出力する。
【００２３】
バッファ２６ａは、ＮＡＮＤ２５の出力信号を所定時間だけ遅延させた遅延信号を、次段のバッファ２６ｂに出力するとともに、スイッチＳ２ａを介して３入力ＡＮＤ２７に出力する。バッファ２６ｂは、前段のバッファ２６ａからの遅延信号を更に所定時間だけ遅延させた遅延信号を、次段のバッファ２６ｃに出力するとともに、スイッチＳ３ａを介して３入力ＡＮＤ２７に出力する。バッファ２６ｃは、前段のバッファ２６ｂからの遅延信号を更に所定時間だけ遅延させた遅延信号を、スイッチＳ４ａを介して３入力ＡＮＤ２７に出力する。
【００２４】
スイッチＳ１ａ〜Ｓ４ａの制御端子には、スイッチ制御回路３９からスイッチ制御信号ＳＣが供給される。そして、スイッチＳ１ａ〜Ｓ４ａは、スイッチ制御信号ＳＣに応じてオンオフ制御される。
【００２５】
３入力ＡＮＤ２７は、ＮＡＮＤ２１，２２の出力信号と帰還回路２４の出力信号とを論理積演算する。この３入力ＡＮＤ２７の出力信号は、インバータ２８を介してＮＡＮＤ２１に帰還されるとともに、２入力ＡＮＤ３０に出力される。
【００２６】
ＮＡＮＤ３１には、変調クロックＳＣＬＫが入力されるとともに、３入力ＡＮＤ３７の出力信号がインバータ３８を介して入力される。このＮＡＮＤ３１の出力信号は、ＮＡＮＤ３２と、帰還回路３４内の２入力ＮＡＮＤ３５と、３入力ＡＮＤ３７とに出力される。
【００２７】
ＮＡＮＤ３２は、ＮＡＮＤ３１の出力信号とＮＡＮＤ３３の出力信号とを否定論理積演算した結果を、ＮＡＮＤ３３と、ＮＡＮＤ３５と、３入力ＡＮＤ３７とに出力する。ＮＡＮＤ３３は、ＮＡＮＤ３２の出力信号と帰還回路３４の出力信号とを否定論理積演算した結果を、ＮＡＮＤ３２に出力する。
【００２８】
帰還回路３４は、上記２入力ＮＡＮＤ３５と、バッファ３６ａ〜３６ｃを有する遅延回路３６と、スイッチＳ１ｂ〜Ｓ４ｂとを含む。
ＮＡＮＤ３５は、ＮＡＮＤ３１，３２の出力信号を否定論積演算した結果を、バッファ３６ａに出力するとともに、スイッチＳ１ｂを介して３入力ＡＮＤ３７に出力する。
【００２９】
バッファ３６ａは、ＮＡＮＤ３５の出力信号を所定時間だけ遅延させた遅延信号を、次段のバッファ３６ｂに出力するとともに、スイッチＳ２ｂを介して３入力ＡＮＤ３７に出力する。バッファ３６ｂは、前段のバッファ３６ａからの遅延信号を更に所定時間だけ遅延させた遅延信号を、次段のバッファ３６ｃに出力するとともに、スイッチＳ３ｂを介してＡＮＤ３７に出力する。バッファ３６ｃは、前段のバッファ３６ｂからの遅延信号を更に所定時間だけ遅延させた遅延信号を、スイッチＳ４ｂを介して３入力ＡＮＤ３７に出力する。
【００３０】
スイッチＳ１ｂ〜Ｓ４ｂの制御端子には、スイッチ制御回路３９からスイッチ制御信号ＳＣが供給される。そして、スイッチＳ１ｂ〜Ｓ４ｂは、スイッチ制御信号ＳＣに応じてオンオフ制御される。ここで、スイッチ制御回路３９は、外部から供給されるスイッチ設定信号に基づいて、スイッチＳ１ａ〜Ｓ４ａのうち１つのスイッチ、及びスイッチＳ１ｂ〜Ｓ４ｂのうち１つのスイッチをオンするようにスイッチ制御信号ＳＣを生成する（図５参照）。具体的には、スイッチ制御回路３９は、図５に示すように、２ビット信号であるスイッチ設定信号が「００」である場合には、スイッチＳ４ａ及びスイッチＳ４ｂのみをオンさせるようにスイッチ制御信号ＳＣを生成する。また、スイッチ制御回路３９は、スイッチ設定信号が「０１」である場合にはスイッチＳ３ａ，Ｓ３ｂのみをオンさせるように、スイッチ設定信号が「１０」である場合にはスイッチＳ２ａ，Ｓ２ｂのみをオンさせるようにスイッチ制御信号ＳＣを生成する。そして、スイッチ制御回路３９は、スイッチ設定信号が「１１」である場合には、スイッチＳ１ａ，Ｓ１ｂのみをオンさせるようにスイッチ制御信号ＳＣを生成する。このようなスイッチＳ１ａ〜Ｓ４ａ及びスイッチＳ１ｂ〜Ｓ４ｂのオンオフ設定により、遅延回路２６，３６の遅延時間が設定され、位相比較器２０の検出感度が設定されることになる。そして、この位相比較器２０の検出感度、すなわちスイッチＳ１ａ〜Ｓ４ａ，Ｓ１ｂ〜Ｓ４ｂのオンオフ設定は、ＳＳＣＧ１０の変調度に応じて設定される。
【００３１】
図４に示すように、３入力ＡＮＤ３７は、ＮＡＮＤ３１，３２の出力信号と帰還回路３４の出力信号とを論理積演算する。この３入力ＡＮＤ３７の出力信号は、インバータ３８を介してＮＡＮＤ３１に帰還されるとともに、２入力ＡＮＤ３０に出力される。
【００３２】
２入力ＡＮＤ３０は、３入力ＡＮＤ２７，３７の出力信号を論理積演算した結果を検出信号ＤＳとして出力する。そして、そのＨレベルの検出信号ＤＳに基づいて所定パルス幅のロック信号ＬＯＣＫが生成される。
【００３３】
このように構成された位相比較器２０において、２入力ＮＡＮＤ２１〜２３、３入力ＡＮＤ２７及びインバータ２８が第１のフリップフロップ回路に含まれ、２入力ＮＡＮＤ３１〜３３、３入力ＡＮＤ３７及びインバータ３８が第２のフリップフロップ回路に含まれる。また、帰還回路２４，３４の出力信号は、位相比較器２０（第１及び第２のフリップフロップ回路）の内部状態をリセットする信号として機能する。
【００３４】
次に、このように構成されたクロック発生回路１の動作について図６及び図７に従って説明する。なお、これら図６及び図７において、縦軸及び横軸は、説明を簡潔にするため、適宜拡大、縮小して示している。
【００３５】
まず、位相比較器２０の動作を図６に従って説明する。
実際の位相比較動作を説明する前に、基準クロックＲＣＬＫと変調クロックＳＣＬＫとの双方がＬレベルの場合について説明する。
【００３６】
基準クロックＲＣＬＫと変調クロックＳＣＬＫとの双方がＬレベルである場合には（時刻ｔ１）、ＮＡＮＤ２１とＮＡＮＤ３１の出力信号は共にＨレベルになる。このとき、ＮＡＮＤ２２，３２の出力信号がＬレベルである場合には、３入力ＡＮＤ２７，３７の出力信号が共にＬレベルになる。このため、２入力ＡＮＤ３０は、Ｌレベルの検出信号ＤＳを出力する。一方、ＮＡＮＤ２２，３２の出力信号がＨレベルである場合には、ＮＡＮＤ２５，３５の出力信号がＬレベルとなり、帰還回路２４，３４の出力信号がＬレベルとなる。このため、３入力ＡＮＤ２７，３７の出力信号がＬレベルとなり、２入力ＡＮＤ３０の出力信号がＬレベルとなる。また、帰還回路２４，３４からＬレベルの出力信号がそれぞれ入力されるＮＡＮＤ２３，３３の出力信号はＨレベルとなる。このため、ＮＡＮＤ２２，３２の出力信号はＬレベルになる。
【００３７】
このように、基準クロックＲＣＬＫと変調クロックＳＣＬＫの双方がＬレベルである場合には、ＮＡＮＤ２２，３２からＬレベルの出力信号が出力されるとともに、２入力ＡＮＤ３０からＬレベルの検出信号ＤＳが出力される。
【００３８】
その後、基準クロックＲＣＬＫがＨレベルになると（時刻ｔ２）、ＮＡＮＤ２１の出力信号がＬレベルになり、ＮＡＮＤ２２の出力信号がＨレベルになる。また、変調クロックＳＣＬＫがＨレベルになると（時刻ｔ３）、ＮＡＮＤ３１の出力信号がＬレベルになり、ＮＡＮＤ３２の出力信号がＨレベルになる。
【００３９】
次に、実際の位相比較動作について説明する。まず、図６に示すように、先に基準クロックＲＣＬＫが立ち下がり、その後所定時間Ｔ１だけ遅れて変調クロックＳＣＬＫが立ち下がる場合について説明する。
【００４０】
まず、基準クロックＲＣＬＫが立ち下がると、その立ち下がりに応答してＮＡＮＤ２１の出力信号がＨレベルになる。このとき、ＮＡＮＤ２２の出力信号と帰還回路２４の出力信号もＨレベルであるため、３入力ＡＮＤの出力信号がＨレベルになる。
【００４１】
また、ＮＡＮＤ２１の出力信号がＨレベルになると、帰還回路２４内のＮＡＮＤ２５の出力信号がＨレベルからＬレベルに遷移する。その後、遅延回路２６（バッファ２６ａ〜２６ｃ）による遅延時間Ｔ２が経過すると、帰還回路２４の出力信号がＨレベルからＬレベルに遷移する。すると、３入力ＡＮＤ２７の出力信号がＨレベルからＬレベルに遷移する。なお、帰還回路２４からＬレベルの出力信号が出力されると、ＮＡＮＤ２３の出力信号がＨレベルとなり、ＮＡＮＤ２２の出力信号がＬレベルになり、ＮＡＮＤ２５の出力信号がＬレベルからＨレベルに遷移する。このように、ＮＡＮＤ２５は、遅延回路２６による遅延時間Ｔ２を反映したＬレベルの出力信号を出力する。
【００４２】
一方、ＮＡＮＤ２５の出力信号がＬレベルに遷移してから遅延時間Ｔ２が経過する前に、変調クロックＳＣＬＫが立ち下がる場合には（時刻ｔ５）、その立ち下がりに応答してＮＡＮＤ３１の出力信号がＨレベルになる。このとき、ＮＡＮＤ３２の出力信号と帰還回路３４の出力信号がＨレベルであるため、３入力ＡＮＤ３７の出力信号がＨレベルになる。これにより、３入力ＡＮＤ２７，３７の出力信号が共にＨレベルになるため、２入力ＡＮＤ３０からＨレベルの検出信号ＤＳが出力される。そして、このＨレベルの検出信号ＤＳに応答して所定のパルス幅のロック信号ＬＯＣＫが生成される。すなわち、この場合の位相比較器２０は、基準クロックＲＣＬＫと変調クロックＳＣＬＫとの位相が一致していると検出する。
【００４３】
次に、先に基準クロックＲＣＬＫが立ち下がり、その後、上記遅延時間Ｔ２よりも長い所定時間Ｔ３（＞Ｔ２）だけ遅れて変調クロックＳＣＬＫが立ち下がる場合について説明する。なお、基準クロックＲＣＬＫの立ち下がりに起因する動作は、上述した動作と同様であるため、ここでは詳細な説明を省略する。
【００４４】
まず、基準クロックＲＣＬＫが立ち下がると（時刻ｔ６）、その立ち下がりに応答して３入力ＡＮＤ２７の出力信号がＬレベルからＨレベルに遷移し、ＮＡＮＤ２５の出力信号がＨレベルからＬレベルに遷移する。その後、遅延回路２６による遅延時間Ｔ２が経過すると、帰還回路２４の出力信号がＨレベルからＬレベルに遷移し、これに伴って３入力ＡＮＤ２７の出力信号がＨレベルからＬレベルに遷移する。
【００４５】
続いて、変調クロックＳＣＬＫが立ち下がると（時刻ｔ７）、その立ち下がりに応答して３入力ＡＮＤ２７の出力信号がＬレベルからＨレベルに遷移する。しかし、このときには、既に３入力ＡＮＤ２７の出力信号がＬレベルに遷移しているため、２入力ＡＮＤ３０から出力される検出信号ＤＳはＬレベルのままとなる。このため、ロック信号ＬＯＣＫは生成されない。すなわち、この場合の位相比較器２０は、基準クロックＲＣＬＫと変調クロックＳＣＬＫとの位相が一致していないと検出する。
【００４６】
このように、位相比較器２０は、基準クロックＲＣＬＫと変調クロックＳＣＬＫとの位相差に応じた時間（上記例では、所定時間Ｔ１）が、遅延回路２６による遅延時間Ｔ２よりも短かい場合に、両クロックＲＣＬＫ，ＳＣＬＫの位相が一致していると検出する。なお、ここでは説明を省略するが、変調クロックＳＣＬＫが先に立ち下がり、その後、基準クロックＲＣＬＫが立ち下がる場合についても同様である。すなわち、この場合には、上記説明における遅延回路２６における遅延時間Ｔ２が遅延回路３６における遅延時間に変わるだけである。
【００４７】
ここで、スイッチＳ１ａ〜Ｓ４ａのオンオフを切り替えると、上記遅延時間Ｔ２の長さが変わり、位相比較器２０の検出感度が変わる。詳述すると、スイッチＳ４ａ，Ｓ４ｂのみがオンされると、遅延回路２６，３６の遅延時間Ｔ２が最も長くなる。このため、遅延時間Ｔ２が長い分だけ、基準クロックＲＣＬＫと変調クロックＳＣＬＫとの位相差が大きくても両クロックＲＣＬＫ，ＳＣＬＫの位相が一致していると検出されることになる。換言すると、この場合には、両クロックＲＣＬＫ，ＳＣＬＫの位相の一致を検出する際の検出精度が最も低くなるため、位相比較器２０の検出感度は「最小」となる（図５参照）。反対に、スイッチＳ１ａ，Ｓ１ｂのみがオンされると、遅延回路２６，３６の遅延時間Ｔ２が最も短くなる。このため、この場合には、基準クロックＲＣＬＫと変調クロックＳＣＬＫとの位相差が小さくなければ両クロックＲＣＬＫ，ＳＣＬＫの位相が一致していると検出されない。換言すると、この場合には、両クロックＲＣＬＫ，ＳＣＬＫの位相の一致を検出する際の検出精度が最も高くなるため、位相比較器２０の検出精度は「最大」となる（図５参照）。なお、上述したように、この位相比較器２０の検出精度は、ＳＳＣＧ１０の変調度に応じて設定される。
【００４８】
次に、クロック発生回路１全体の動作について図７に従って説明する。
図７に示すように、クロック発生回路１の起動時には（時刻ｔ１１）、基準クロックＲＣＬＫと変調クロックＳＣＬＫとの位相が一致していないため、位相比較器２０からＬレベルの検出信号ＤＳが出力される。これにより、Ｌレベルの選択信号ＳＥＬがセレクタ５０に供給されるため、そのセレクタ５０では基準クロックＲＣＬＫを出力クロックＣＬＫとして出力する。
【００４９】
その後、暫くすると、変調クロックＳＣＬＫが安定して出力されるようになる（時刻ｔ１２）。続いて、基準クロックＲＣＬＫと変調クロックＳＣＬＫの立ち下がりエッジが一致すると（時刻ｔ１３）、位相比較器２０は、その位相の一致を検出し、Ｈレベルのロック信号ＬＯＣＫを所定時間出力する。その後、Ｄ−ＦＦ回路４０は、Ｈレベルのロック信号ＬＯＣＫが入力されている間に基準クロックＲＣＬＫが立ち上がると、その立ち上がりエッジに同期してＨレベルの選択信号ＳＥＬを出力する。このＨレベルの選択信号ＳＥＬに応答して、セレクタ５０は、出力クロックＣＬＫを基準クロックＲＣＬＫから変調クロックＳＣＬＫに切り替える。そして、この後は変調クロックＳＣＬＫが出力クロックＣＬＫとして出力され続ける。
【００５０】
以上説明した本実施形態によれば、以下の効果を奏することができる。
（１）クロック発生回路１の起動時には、基準クロックＲＣＬＫを出力クロックＣＬＫとして選択するようにした。これにより、クロック発生回路１の起動後、直ちに安定した出力クロックＣＬＫを出力することができる。すなわち、クロック発生回路１のロックアップタイムを大幅に短縮することができ、変調クロックＳＣＬＫが安定するまでの待機時間が必要なくなる。したがって、その待機時間における無駄な消費電流の発生を抑制することができる。
【００５１】
（２）ここで、単に基準クロックＲＣＬＫと変調クロックＳＣＬＫとを切り替えると、すなわち任意のタイミングで基準クロックＲＣＬＫと変調クロックＳＣＬＫとを切り替えると、Cycle to Cycle（Ｃ−ｔｏ−Ｃ）ジッタが増加するという問題が新たに発生する。これに対し、本実施形態では、基準クロックＲＣＬＫと変調クロックＳＣＬＫとの位相が一致したときに、基準クロックＲＣＬＫから変調クロックＳＣＬＫに切り替えるようにした。これにより、基準クロックＲＣＬＫと変調クロックＳＣＬＫの位相差が小さい時にクロック切り替えが行われるため、クロック切り替えによるハザードの発生を好適に抑制することができる。したがって、クロック切り替えによるＣ−ｔｏ−Ｃジッタを少なく抑えることができる。
【００５２】
（３）位相比較器２０の検出感度を、ＳＳＣＧ１０の変調度に応じて設定するようにした。これにより、ＳＳＣＧ１０の変調度に応じてクロック切り替えによるＣ−ｔｏ−Ｃジッタを抑制することができる。
【００５３】
（第２実施形態）
以下、第２実施形態を図８〜図１０に従って説明する。以下、第１実施形態との相違点を中心に説明する。なお、先の図１〜図７に示した部材と同一の部材にはそれぞれ同一の符号を付して示し、それら各要素についての詳細な説明は省略する。
【００５４】
図８に示すように、クロック発生回路１ａは、ＳＳＣＧ１０ａと、位相比較器２０ａと、Ｄ−ＦＦ回路４０と、セレクタ５０とを含む。このクロック発生回路１ａでは、ＳＳＣＧ１０ａ及び位相比較器２０ａに設定信号Ｓｅが共通して供給される点が上記第１実施形態と異なる。なお、この設定信号Ｓｅは、例えば外部から供給される信号である。
【００５５】
図９に示すように、ＳＳＣＧ１０ａでは、設定信号Ｓｅが制御回路１７ａに供給される。この制御回路１７ａは、設定信号Ｓｅに応じた変調信号をＩＤＡＣ１５ｂに出力する。すなわち、制御回路１７ａは、設定信号Ｓｅで指定される変調度となるようにＩＤＡＣ１５ｂにおける電流値を変動させる。また、位相比較器２０ａでは、図４に示すスイッチ設定信号の代わりに上記設定信号Ｓｅがスイッチ制御回路３９に供給される。このため、位相比較器２０ａでは、設定信号Ｓｅに基づいてスイッチＳ１ａ〜Ｓ４ａ及びスイッチＳ１ｂ〜Ｓ４ｂがオンオフ設定、すなわち当該位相比較器２０ａの検出感度が設定される。
【００５６】
このように、本実施形態のクロック発生回路１ａでは、ＳＳＣＧ１０ａの変調度と位相比較器２０ａの検出感度とが共通の設定信号Ｓｅによって設定される。具体的には、図１０に示すように、複数ビット信号（本例では、２ビット信号）である設定信号Ｓｅが「００」である場合には、ＳＳＣＧ１０ａの変調度を３％（最大）に設定する。また、設定信号Ｓｅが「００」である場合には、位相比較器２０ａの検出感度が「最小」となるようにスイッチＳ４ａ，Ｓ４ｂのみをオンするように設定する。この場合の位相比較器２０ａは、基準クロックＲＣＬＫと変調クロックＳＣＬＫとの位相差が「５００ｐｓ」より小さい場合には、両クロックＲＣＬＫ，ＳＣＬＫの位相が一致していると検出する。
【００５７】
同様に、設定信号Ｓｅが「０１」である場合には、ＳＳＣＧ１０ａの変調度を２％に設定するとともに、位相比較器２０ａの検出感度が「小」となるようにスイッチＳ３ａ，Ｓ３ｂのみをオンするように設定する。また、設定信号Ｓｅが「１０」である場合には、ＳＳＣＧ１０ａの変調度を１％に設定するとともに、位相比較器２０ａの検出感度が「中」となるようにスイッチＳ２ａ，Ｓ２ｂのみをオンするように設定する。
【００５８】
そして、設定信号Ｓｅが「１１」である場合には、ＳＳＣＧ１０ａを変調無し（最小）に設定するとともに、位相比較器２０ａの検出感度が「最大」となるようにスイッチＳ１ａ，Ｓ１ｂのみをオンするように設定する。なお、この場合の位相比較器２０ａは、基準クロックＲＣＬＫと変調クロックＳＣＬＫとの位相差が「２００ｐｓ」までは両クロックの位相が一致していると検出する。
【００５９】
以上説明した本実施形態によれば、上記第１実施形態の（１）〜（３）の効果に加えて以下の効果を奏する。
（４）ＳＳＣＧ１０ａの変調度が高くなるほど（基準クロックＲＣＬＫと変調クロックＳＣＬＫとの位相差が大きくなるほど）、位相比較器２０ａの検出感度が低くなるようにした。これにより、ＳＳＣＧ１０ａの変調度に適した位相比較器２０ａの検出感度を設定することができるため、クロック切り替えによるＣ−ｔｏ−Ｃジッタをより好適に抑制することができる。
【００６０】
（５）ＳＳＣＧ１０ａの変調度と位相比較器２０ａの検出感度とを、共通の設定信号Ｓｅによって設定するようにした。これにより、ＳＳＣＧ１０ａの変調度の設定変更に連動して位相比較器２０ａの検出感度を設定変更することができる。
【００６１】
（他の実施形態）
なお、上記実施形態は、これを適宜変更した以下の態様にて実施することもできる。
・上記第２実施形態の設定信号Ｓｅは、例えば外部端子設定レジスタから供給される信号であってもよい。また、設定信号Ｓｅを、プログラマブルに調整可能としてもよい。
【００６２】
・上記各実施形態における位相比較器２０，２０ａの内部構成は、基準クロックＲＣＬＫと変調クロックＳＣＬＫとの位相が一致したことを検出可能な回路構成であれば、図４に示す回路構成に特に制限されない。
【００６３】
・上記各実施形態におけるＳＳＣＧ１０，１０ａの内部構成は、基準クロックＲＣＬＫを入力とし、変調信号に応じて変調クロックＳＣＬＫのスペクトラム拡散を行うクロック発生回路であれば、図２及び図９に示す回路構成に特に制限されない。
【００６４】
・上記各実施形態におけるＤ−ＦＦ回路４０のイネーブル端子ＥＮを省略し、位相比較器２０，２０ａから出力されるロック信号ＬＯＣＫをＤ−ＦＦ回路４０のクロック端子に供給するようにしてもよい。
【００６５】
・上記各実施形態では、所定レベルの信号として高電位側電源電圧ＶＤＤをＤ−ＦＦ回路４０の入力端子Ｄに供給するようにしたが、これに制限されない。
【符号の説明】
【００６６】
１，１ａ クロック発生回路
１０，１０ａ スペクトラム拡散クロック発生回路
２０，２０ａ 位相比較器
２４，３４ 帰還回路
２６，３６ 遅延回路
４０ Ｄ−フリップフロップ回路
５０ セレクタ（選択回路）
ＲＣＬＫ 基準クロック
ＳＣＬＫ 変調クロック
ＣＬＫ 出力クロック（動作クロック）
ＤＳ 検出信号
ＬＯＣＫ ロック信号（検出信号）
【特許請求の範囲】
【請求項１】
基準クロックに基づいて、周波数を変調させた変調クロックを発生するスペクトラム拡散クロック発生回路と、
前記基準クロックの位相と前記変調クロックの位相とが一致したことを検出したときに検出信号を出力する位相比較器と、
前記検出信号が出力されるまでは前記基準クロックを出力クロックとして選択し、前記検出信号の出力に応答して前記変調クロックを前記出力クロックとして選択する選択回路と、
を含むことを特徴とするクロック発生回路。
【請求項２】
前記位相比較器の検出感度は、前記スペクトラム拡散クロック発生回路の変調度が大きいほど低くなるように設定されることを特徴とする請求項１に記載のクロック発生回路。
【請求項３】
前記スペクトラム拡散クロック発生回路の変調度を設定するための設定信号に基づいて、前記位相比較器の検出感度を設定することを特徴とする請求項２に記載のクロック発生回路。
【請求項４】
前記位相比較器は、当該位相比較器の内部状態をリセットする信号を生成する帰還回路を含み、前記帰還回路内の遅延回路の遅延量を制御することにより、当該位相比較器の検出感度を制御することを特徴とする請求項１〜３のいずれか１つに記載のクロック発生回路。
【請求項５】
前記検出信号がイネーブル端子に供給され、前記基準クロックがクロック端子に供給され、所定レベルの信号が入力端子に固定的に供給されるフリップフロップ回路を含むことを特徴とする請求項１〜４のいずれか１つに記載のクロック発生回路。
【請求項１】
基準クロックに基づいて、周波数を変調させた変調クロックを発生するスペクトラム拡散クロック発生回路と、
前記基準クロックの位相と前記変調クロックの位相とが一致したことを検出したときに検出信号を出力する位相比較器と、
前記検出信号が出力されるまでは前記基準クロックを出力クロックとして選択し、前記検出信号の出力に応答して前記変調クロックを前記出力クロックとして選択する選択回路と、
を含むことを特徴とするクロック発生回路。
【請求項２】
前記位相比較器の検出感度は、前記スペクトラム拡散クロック発生回路の変調度が大きいほど低くなるように設定されることを特徴とする請求項１に記載のクロック発生回路。
【請求項３】
前記スペクトラム拡散クロック発生回路の変調度を設定するための設定信号に基づいて、前記位相比較器の検出感度を設定することを特徴とする請求項２に記載のクロック発生回路。
【請求項４】
前記位相比較器は、当該位相比較器の内部状態をリセットする信号を生成する帰還回路を含み、前記帰還回路内の遅延回路の遅延量を制御することにより、当該位相比較器の検出感度を制御することを特徴とする請求項１〜３のいずれか１つに記載のクロック発生回路。
【請求項５】
前記検出信号がイネーブル端子に供給され、前記基準クロックがクロック端子に供給され、所定レベルの信号が入力端子に固定的に供給されるフリップフロップ回路を含むことを特徴とする請求項１〜４のいずれか１つに記載のクロック発生回路。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【公開番号】特開２０１１−２４４１２８（Ｐ２０１１−２４４１２８Ａ）
【公開日】平成２３年１２月１日（２０１１．１２．１）
【国際特許分類】
【出願番号】特願２０１０−１１３１２３（Ｐ２０１０−１１３１２３）
【出願日】平成２２年５月１７日（２０１０．５．１７）
【出願人】（３０８０１４３４１）富士通セミコンダクター株式会社 (2,507)
【Ｆターム（参考）】
【公開日】平成２３年１２月１日（２０１１．１２．１）
【国際特許分類】
【出願日】平成２２年５月１７日（２０１０．５．１７）
【出願人】（３０８０１４３４１）富士通セミコンダクター株式会社 (2,507)
【Ｆターム（参考）】
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