【課題】誤動作を確実に防止する。
【解決手段】クロック信号が供給されて動作する演算回路と、第１クロック信号を生成する発振回路と、基準クロックに基づいて第２クロック信号を生成するＰＬＬ回路と、第２クロック信号の異常を検出する異常検出回路と、第１クロック信号と第２クロック信号のいずれかを選択して演算回路に供給する選択回路であって、電源起動時には第１クロック信号を選択し、異常検出回路で異常が検出されない場合には、ファームウェアの設定に応じて第１クロック信号から第２クロック信号に切り換え、異常検出回路で異常が検出された場合には、ファームウェアの設定に関わらずに、第１クロック信号から第２クロック信号への切り換えを行わない選択回路と、異常検出回路で異常が検出された場合に、第１クロック信号から第２クロック信号への切り換えが行われなかったことを演算回路に知らせるステータスレジスタと、を備える。 （もっと読む）

【課題】例えば、遅延クロックの位相と基準クロックの位相とを同期させるためのロック時間を低減する。
【解決手段】１つの実施形態によれば、ディレイチェーン、複数の位相比較器、制御部を有するＤＬＬ回路が提供される。ディレイチェーンでは、複数段の遅延素子が直列に接続されている。複数段の遅延素子は、基準クロックに対して互いに異なる遅延量のクロックを発生させる。複数の位相比較器は、基準クロックをそれぞれ受けるとともに、複数段の遅延素子における互いに異なる段の遅延素子からクロックを受ける。制御部は、複数の位相比較器による比較結果に基づいて、複数段の遅延素子のうち基準クロックに対して位相が同期するクロックを発生させる段数を決定する。制御部は、遅延クロックを出力するように、その決定された段数に基づいて複数段の遅延素子における出力段数を選択する。遅延クロックは、基準クロックが要求に応じた遅延量で遅延されたクロックである。 （もっと読む）

【課題】アナログデジタル変換器のサンプリングクロックのジッタの影響を、低消費電力でデジタル補正する。
【解決手段】アナログデジタル変換器のサンプリングクロックを、サンプリングクロックよりも低周波数かつ低ジッタの基準クロックを源振とする位相同期ループ(PLL)により生成する。サンプリングクロックと基準クロックが同期するタイミングにおけるタイミング誤差を時間デジタル変換器(TDC)によりデジタル値に変換する。なお、基準クロックが存在しないサンプリングタイミングにおけるタイミング誤差については、検出されたタイミング誤差を補間して生成する。これにより、各サンプリングタイミングにおけるサンプリングクロックのジッタ値を取得する。当該ジッタ値からサンプリング電圧誤差を算出し、アナログデジタル変換器の出力をデジタル補正する。 （もっと読む）

【課題】占有面積や定常位相誤差の増大、並びに、クロックが安定するまでに長時間を要することなく、スペクトラム拡散クロックを生成してＥＭＩ対策を図る。
【解決手段】基準信号ＣＫ１を受け取って、立ち上がりエッジの傾き、または、立ち下がりエッジの傾き、または、立ち上がりエッジおよび立ち下がりエッジの傾きを、周期的に変化させた第１信号ＣＫ２を生成する第１回路４と、前記第１信号を受け取って、周期的に周波数が変化するクロックを生成する第２回路５と、を有する。 （もっと読む）

【課題】従来技術に比較して回路構成が簡単であってサイズが小さく、しかも高精度で位相補正することができるクロック生成回路を提供する。
【解決手段】基準クロックを、互いに縦続接続された複数の遅延素子により所定の遅延幅で遅延して所定の駆動クロックを発生し、上記複数の遅延素子の初段と最終段からの各駆動クロックを位相比較し、当該位相比較結果に基づいて上記複数の遅延素子の遅延量を制御することにより、上記位相比較結果の位相差が小さくなるように制御するＤＬＬ回路を備えたクロック生成回路であって、上記複数の遅延素子の初段からの駆動クロックのタイミングで、上記最終段からの駆動クロックのレベルを検出して、上記検出レベルを含む判断結果に基づいて、上記位相差が小さくなるように上記複数の遅延素子の遅延量を制御する位相オフセット手段を備えた。 （もっと読む）

【課題】クロック生成回路からクロック信号を受けるドライブ回路の経年劣化を抑制する。
【解決手段】半導体装置１は、クロック信号ＩＮＴ１−ＳＩＧを生成して出力するクロック生成回路２と、クロック生成回路２からクロック信号ＩＮＴ１−ＳＩＧを受けるドライブ回路３とを備え、クロック生成回路２は、クロック信号ＩＮＴ１−ＳＩＧを生成して出力ノード２ａから出力するクロック出力モードと、出力ノード２ａの電位をハイレベルに固定する第１のクロック停止モードと、出力ノード２ａの電位をロウレベルに固定する第２のクロック停止モードとを有する。 （もっと読む）

【課題】広い温度範囲で高精度なクロック信号を出力可能な、安価でかつコンパクトなサイズのクロック発生装置を提供する。
【解決手段】クロック発生装置は、基準クロック信号を生成する基準クロック生成部１１と、第１のクロック信号を生成する第１の発振器１２と、前記第１のクロック信号を前記基準クロック信号と同周波数、同位相となるように補正した第２のクロック信号を生成する第１の精度保証部１３と、温度検知部１５と、第３のクロック信号を生成する第２の発振器１７と、前記第３のクロック信号を前記基準クロック信号と同周波数、同位相となるように補正した第４のクロック信号を生成する第２の精度保証部１８と、温度が第１の発振器１２の保証温度範囲内の場合には前記第２のクロック信号、保証温度範囲外の場合には前記第４のクロック信号を出力するクロック切替部２０と備える。 （もっと読む）

【課題】位相雑音が小さい発振信号を生成可能な半導体集積回路およびこれを用いた無線通信装置を提供する。
【解決手段】半導体集積回路は、位相シフト部と、複数の位相一致検出回路と、出力部とを備える。位相シフト部は、入力発振信号を遅延させて、位相が互いに異なる複数の遅延信号を生成する。複数の位相一致検出回路は、前記複数の遅延信号のそれぞれに対応して設けられ、参照信号と、対応する前記遅延信号との位相差が所定範囲内であるか否かを判定する。出力部は、前記位相差が所定範囲内であると判定された遅延信号に基づいて、出力発振信号を生成する。 （もっと読む）

【課題】チップサイズの大型化を防止することができる半導体集積回路。
【解決手段】同一のリセット信号が入力されることにより、互いに同期が取られる複数の送信ブロックを備える半導体集積回路。各送信ブロックは、基準クロック信号とフィードバッククロック信号との位相差に応じた制御電圧に基づいて周期Ｔの第１のクロック信号を発振する電圧制御発振器と、第１のクロック信号がＮ（Ｎは自然数）分周された第２のクロック信号が入力され、当該第２のクロック信号から、第１の送信用クロック信号と当該第１の送信用クロック信号よりも周波数の低い第２の送信用クロック信号とを生成し、リセット信号に応じて少なくとも第２の送信用クロック信号を出力するリセット機能付き分周器と、第１及び第２の送信用クロック信号が分配される複数の送信機と、を備える。 （もっと読む）

【課題】ロックアップタイムを短くすることのできるクロック発生回路を提供する。
【解決手段】クロック発生回路１は、基準クロックＲＣＬＫに基づいて、周波数を変調させた変調クロックＳＣＬＫを発生するスペクトラム拡散クロック発生回路１０と、基準クロックＲＣＬＫと変調クロックＳＣＬＫとの位相の一致を検出したときにＨレベルのロック信号ＬＯＣＫを出力する位相比較器２０とを含む。また、クロック発生回路１は、Ｈレベルのロック信号ＬＯＣＫが出力されるまでは基準クロックＲＣＬＫを出力クロックＣＬＫとして選択し、Ｈレベルのロック信号の出力に応答して変調クロックＳＣＬＫを選択するセレクタ５０を含む。 （もっと読む）

【課題】優れた長期安定度を有する高安定発振器を用いた基準信号発振器において、高安定発振器に短時間の障害が発生したときにおいても、継続して安定して基準信号を出力すること。
【解決手段】高安定発振器としてルビジウム発振器やセシウム発振器を用い、これら発振器に比べて長期間の周波数安定度が劣るが、短期間の周波数安定度が高い準安定発振器であるＯＣＸＯをバックアップとして用いる。高安定発振器に異常が発生してからの経過時間と、両発振器の使用の重み付け（利用比率）とを対応させたテーブルを用意し、このテーブルを用いることで、高安定発振器が復帰した後、初めは準安定発振器の発振周波数を１００％利用するが、その後段階的に準安定発振器の使用の重み付け（利用比率）を小さくし、高安定発振器の利用比率を大きくする。 （もっと読む）

【課題】受信特性を向上させることのできる受信装置を提供する。
【解決手段】受信装置は、受信データＤ１に基づいて抽出クロックＣＬＫを生成するクロックデータリカバリ回路２と、受信データＤ１のジッタ量に応じて、上記クロックデータリカバリ回路２内のフィルタ回路１１のゲインパラメータＧ１を設定するゲイン設定部３とを有する。 （もっと読む）

【課題】使用する周波数帯域で、温度変化による送受信の振幅値の偏差を抑えることができる通信装置を提供すること。
【解決手段】送信信号の信号路に介在して設けられると共に制御電圧の印加により容量が変化する可変容量素子とインダクタンスとを含む共振回路を有し、この共振回路の共振点に応じて高周波の入力信号の振幅を調整する振幅調整回路と、前記信号路が置かれている雰囲気の温度を検出する温度検出部と、一のチャンネルにおける周波数帯域において、送信信号の振幅値が予め設定した値になるようにまたは近づくように、前記振幅調整回路の制御電圧値と温度検出値との関係データを記憶する記憶部と、前記温度検出部の温度検出値と前記関係データとに基づいて振幅調整回路の制御電圧を出力する制御電圧出力部と、を備えるように装置を構成する。 （もっと読む）

【課題】製造ばらつき・温度変動に依存することなく、受信状態又は送信状態を良好に保つ事が出来る通信システムを提供すること。
【解決手段】電圧制御発振部（１０６）の発振周波数を制御するように、位相同期回路（１００）からの周波数制御信号（ｃ１）を用いて、第２のＬＣタンク回路及び第３のＬＣタンク回路の少なくとも１つの同調周波数を制御することで、受信周波数の同調を行い、Ｑ値制御回路（１１０）からのＱ値制御信号（ｂ１）を用いて第２のＬＣタンク回路及び第３のＬＣタンク回路の少なくとも１つのＱ値制御用可変抵抗の抵抗値を可変することにより、第２のＬＣタンク回路及び第３のＬＣタンク回路の少なくとも１つのＱ値を制御して、受信帯域の最適化を行う。 （もっと読む）

【課題】周波数安定度が高くジッタの少ない再生クロックを生成する。
【解決手段】ＣＤＲ回路は、入力データ４が遷移したときにパルスを出力するゲーティング回路１０と、位相同期ループ中に配置されたＶＣＯ１２と、ゲーティング回路１０の出力パルスのタイミングに合うように再生クロック７の位相を調整することにより、入力データ４とタイミングの合った再生クロック７を出力するＧ−ＶＣＯ１３と、入力データ４のデータ識別を再生クロック７に基づいて行うフリップフロップ３とを備える。入力データ４のデータレートと等しい周波数の参照クロック５またはＶＣＯ１２の出力クロックは、注入信号９としてＧ−ＶＣＯ１３に入力される。 （もっと読む）

【課題】入力データに対する瞬時応答特性を備えかつジッタが大きな入力データが入力された時にも出力ジッタを低減可能な小型低消費電力のＣＤＲ回路を提供する。
【解決手段】ＣＤＲ回路は、入力データ４のタイミングに合うように出力クロックの位相を調整するＶＣＯ１１と、ＶＣＯ１１の出力クロックのタイミングに合うように再生クロック７の位相を調整するＶＣＯ１３と、ＶＣＯ１１，１３の発振周波数を制御する制御信号８を発生する周波数制御回路である周波数比較器２およびＶＣＯ１２と、ＶＣＯ１１の出力端子とＶＣＯ１３の入力端子との間に挿入された減衰器３０とを備える。 （もっと読む）

【課題】瞬時に同期を確立し、比較的に長時間、同期状態を高精度で保持することができる同期発振器を安価に実現する。
【解決手段】少なくとも、セットもしくはリセット付きカウンタ２２と同期検出手段２４とから構成され、前記同期検出手段２４において、同期入力信号の立上り点、立下り点、もしくはゼロ交差点のタイミングを検出し、前記タイミングにおいて、前記カウンタ２２をセットしあるいはリセットすることで、同期入力信号と瞬時に同期を確立し、前記同期入力信号が休止しあるいは停止した場合、あるいは取去られた後にも、比較的に長時間、同期状態を高精度で保持することができる。 （もっと読む）

【課題】従来では、基準クロック生成回路が生成するクロックにジッタが発生するという問題があった。
【解決手段】本発明にかかるジッタ除去回路は、基準クロック５１のジッタを除去するジッタ除去回路であって、サンプリングクロック５２に同期して基準クロック５１のエッジを検出するラッチ回路１２と、基準クロック５１のエッジ間隔をカウントするカウンタ１３と、各エッジ間隔のカウント数に基づいて基準クロック５１の位相を調整する位相調整回路１４と、を備える。 （もっと読む）

【課題】ノーマルなクロックとＳＳＣとを生成するクロック発生回路における回路面積を低減しながら、高精度のＳＳＣを生成する。
【解決手段】電圧制御発振器から出力されたクロック信号ｖｃｏ１は、分周器１３によって分周され、分周クロックｐｈ０としてセレクタ１５に出力される。分周器１３は、制御回路１２の制御信号Ｐｃｏｎに基づいて、周期の１／ｍずつ位相のシフトした分周クロックｐｈ１〜ｐｈｍを出力する。セレクタ１５は、分周クロックｐｈ０〜ｐｈｍのうち、最も近い位相シフトをもつ２つの分周クロックｐｈｊ，ｐｈｊ＋１を選択する。位相補間回路１６は、制御回路１２から出力される重み付けデータ信号Ａに基づいて、分周クロックｐｈｊ，ｐｈｊ＋１間の位相差の間を更に細分化した位相シフト量で位相シフトさせ、出力クロックｆｏｕｔ１として出力する。 （もっと読む）

【課題】広い周波数範囲で高調波電流成分を削減して高周波ノイズを低減することのできる半導体集積回路の提供を図る。
【解決手段】クロック信号ＣＫに同期して動作する複数のデジタル回路１１，１２を含む半導体集積回路であって、前記各デジタル回路は、周波数が同じで位相が異なる第１および第２クロック信号ＣＫa，ＣＫbの一方を受け取り、前記第１および第２クロック信号の位相差は、ｍ，ｎを自然数として、ほぼ［２ｍ−１］／２ｎであるように構成する。 （もっと読む）