ＤＬＬ回路、逓倍回路、及び半導体記憶装置
【課題】例えば、遅延クロックの位相と基準クロックの位相とを同期させるためのロック時間を低減する。
【解決手段】１つの実施形態によれば、ディレイチェーン、複数の位相比較器、制御部を有するＤＬＬ回路が提供される。ディレイチェーンでは、複数段の遅延素子が直列に接続されている。複数段の遅延素子は、基準クロックに対して互いに異なる遅延量のクロックを発生させる。複数の位相比較器は、基準クロックをそれぞれ受けるとともに、複数段の遅延素子における互いに異なる段の遅延素子からクロックを受ける。制御部は、複数の位相比較器による比較結果に基づいて、複数段の遅延素子のうち基準クロックに対して位相が同期するクロックを発生させる段数を決定する。制御部は、遅延クロックを出力するように、その決定された段数に基づいて複数段の遅延素子における出力段数を選択する。遅延クロックは、基準クロックが要求に応じた遅延量で遅延されたクロックである。
【解決手段】１つの実施形態によれば、ディレイチェーン、複数の位相比較器、制御部を有するＤＬＬ回路が提供される。ディレイチェーンでは、複数段の遅延素子が直列に接続されている。複数段の遅延素子は、基準クロックに対して互いに異なる遅延量のクロックを発生させる。複数の位相比較器は、基準クロックをそれぞれ受けるとともに、複数段の遅延素子における互いに異なる段の遅延素子からクロックを受ける。制御部は、複数の位相比較器による比較結果に基づいて、複数段の遅延素子のうち基準クロックに対して位相が同期するクロックを発生させる段数を決定する。制御部は、遅延クロックを出力するように、その決定された段数に基づいて複数段の遅延素子における出力段数を選択する。遅延クロックは、基準クロックが要求に応じた遅延量で遅延されたクロックである。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、ＤＬＬ回路、逓倍回路、及び半導体記憶装置に関する。
【背景技術】
【０００２】
従来から、基準クロックから遅延クロックを生成するために用いるディレイチェーン（Ｄｅｌａｙ Ｃｈａｉｎ）内の遅延素子数を制御することで、遅延クロックの位相と基準クロックの位相とを同期させるＤＬＬ（Ｄｅｌａｙ Ｌｏｃｋｅｄ Ｌｏｏｐ）回路が存在する。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特許第３４８７５３３号公報
【特許文献２】特開２００３−６０５０１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
１つの実施形態は、例えば、遅延クロックの位相と基準クロックの位相とを同期させるためのロック時間を低減できるＤＬＬ回路、逓倍回路、及び半導体記憶装置を提供することを目的とする。
【課題を解決するための手段】
【０００５】
１つの実施形態によれば、ディレイチェーンと、複数の位相比較器と、制御部とを備えたことを特徴とするＤＬＬ回路が提供される。ディレイチェーンでは、複数段の遅延素子が直列に接続されている。複数段の遅延素子は、基準クロックに対して互いに異なる遅延量のクロックを発生させる。複数の位相比較器は、基準クロックをそれぞれ受ける。それとともに、複数の位相比較器は、複数段の遅延素子における互いに異なる段の遅延素子からクロックを受ける。制御部は、複数の位相比較器による比較結果に基づいて、複数段の遅延素子のうち基準クロックに対して位相が同期するクロックを発生させる段数を決定する。制御部は、遅延クロックを出力するように、その決定された段数に基づいて複数段の遅延素子における出力段数を選択する。遅延クロックは、基準クロックが要求に応じた遅延量で遅延されたクロックである。
【図面の簡単な説明】
【０００６】
【図１】第１の実施形態にかかるクロック生成回路（ＤＬＬ回路）の構成を示す図。
【図２】第１の実施形態にかかるクロック生成回路の動作を示す図。
【図３】第１の実施形態にかかるクロック生成回路の動作を示す図。
【図４】第２の実施形態にかかるクロック生成回路（ＤＬＬ回路）の構成を示す図。
【図５】第２の実施形態にかかるクロック生成回路の動作を示す図。
【図６】第２の実施形態の変形例にかかるクロック生成回路（ＤＬＬ回路）の構成を示す図。
【図７】第３の実施形態にかかるクロック生成回路（逓倍回路）の構成を示す図。
【図８】第４の実施形態にかかるクロック生成回路（逓倍回路）の構成を示す図。
【図９】第１の実施形態〜第４の実施形態にかかるクロック生成回路を適用した半導体記憶装置の構成を示す図。
【図１０】比較例にかかるクロック生成回路（ＤＬＬ回路）の構成を示す図。
【発明を実施するための形態】
【０００７】
以下に添付図面を参照して、実施形態にかかるクロック生成回路を詳細に説明する。なお、これらの実施形態により本発明が限定されるものではない。
【０００８】
（第１の実施形態）
第１の実施形態にかかるクロック生成回路１について図１を用いて説明する。図１は、クロック生成回路１の構成を示す図である。
【０００９】
クロック生成回路１は、基準クロックＣＫｒｅｆを外部から受け、基準クロックＣＫｒｅｆに対して所定の位相関係にあるクロックを出力する。クロック生成回路１は、例えば、ＤＬＬ（Ｄｅｌａｙ Ｌｏｃｋｅｄ Ｌｏｏｐ）回路である。すなわち、クロック生成回路１は、受けた基準クロックＣＫｒｅｆを要求に応じた遅延量で遅延させて、ＤＬＬがロックした状態で遅延クロックＣＫｏｕｔ１、ＣＫｏｕｔ２、ＣＫｏｕｔ３、ＣＫｏｕｔ４を出力する。ＤＬＬは、例えば、出力すべき遅延クロックＣＫｏｕｔ４の遅延量（遅延時間）が基準クロックＣＫｒｅｆの周期の整数倍（例えば、１倍）になった状態でロックする。言い換えると、ＤＬＬは、出力すべき遅延クロックＣＫｏｕｔ４の位相が基準クロックＣＫｒｅｆの位相に同期した状態（すなわち、基準クロックＣＫｒｅｆに対する位相差が０近傍の所定の範囲内に収まっており基準クロックＣＫｒｅｆの位相に一致しているとみなせる状態）でロックする。このＤＬＬがロックするまでの時間をロック時間と呼ぶことにする。
【００１０】
具体的には、クロック生成回路１は、ディレイチェーン（Ｄｅｌａｙ Ｃｈａｉｎ）１０、複数の位相比較器２１−１〜２１−Ｎ、及び制御部３０を備える。ディレイチェーン１０、複数の位相比較器２１−１〜２１−Ｎ、及び制御部３０を含むループがＤＬＬを構成している。
【００１１】
ディレイチェーン１０では、例えば、Ｎ段（Ｎは２以上の整数）の遅延素子１１−１〜１１−Ｎが直列に接続されている。Ｎ段の遅延素子１１−１〜１１−Ｎは、互いに均等な遅延特性（例えば、均等な所定の遅延量Ｄ）を有しているとともに、基準クロックＣＫｒｅｆに対して互いに異なる遅延量のクロックを発生させる。
【００１２】
例えば、第１段の遅延素子１１−１は、基準クロックＣＫｒｅｆを受けて、基準クロックＣＫｒｅｆを所定の遅延量Ｄで遅延させて、クロックＣＫ−１を発生させる。第１段の遅延素子１１−１は、発生させたクロックＣＫ−１を、次段である第２段の遅延素子１１−２へ供給するとともに、位相比較器２１−１及びデコーダー３４へそれぞれ供給する。クロックＣＫ−２は、基準クロックＣＫｒｅｆに対して所定の遅延量Ｄを有する。
【００１３】
例えば、第２段の遅延素子１１−２は、前段である第１段の遅延素子１１−１で発生されたクロックＣＫ−１を受けて、クロックＣＫ−１を所定の遅延量Ｄで遅延させて、クロックＣＫ−２を発生させる。第２段の遅延素子１１−２は、発生させたクロックＣＫ−２を、次段である第３段の遅延素子１１−３（図示せず）へ供給するとともに、位相比較器２１−２及びデコーダー３４へそれぞれ供給する。クロックＣＫ−２は、基準クロックＣＫｒｅｆに対して所定の遅延量の２倍の遅延量２×Ｄを有する。
【００１４】
例えば、第Ｍ段（Ｍ＜Ｎ、Ｍは２以上の整数）の遅延素子１１−Ｍは、前段である第（Ｍ−１）段の遅延素子１１−（Ｍ−１）（図示せず）で発生されたクロックＣＫ−（Ｍ−１）を受けて、クロックＣＫ−（Ｍ−１）を所定の遅延量Ｄで遅延させて、クロックＣＫ−Ｍを発生させる。第Ｍ段の遅延素子１１−Ｍは、発生させたクロックＣＫ−Ｍを、次段である第（Ｍ＋１）段の遅延素子１１−（Ｍ＋１）（図示せず）へ供給するとともに、位相比較器２１−Ｍ及びデコーダー３４へそれぞれ供給する。クロックＣＫ−Ｍは、基準クロックＣＫｒｅｆに対して所定の遅延量のＭ倍の遅延量Ｍ×Ｄを有する。
【００１５】
例えば、第Ｎ段の遅延素子１１−Ｎは、前段である第（Ｎ−１）段の遅延素子１１−（Ｎ−１）（図示せず）で発生されたクロックＣＫ−（Ｎ−１）を受けて、クロックＣＫ−（Ｎ−１）を所定の遅延量Ｄで遅延させて、クロックＣＫ−Ｎを発生させる。第Ｎ段の遅延素子１１−Ｎは、発生させたクロックＣＫ−Ｎを、位相比較器２１−Ｎ及びデコーダー３４へそれぞれ供給する。クロックＣＫ−Ｎは、基準クロックＣＫｒｅｆに対して所定の遅延量のＮ倍の遅延量Ｎ×Ｄを有する。
【００１６】
複数の位相比較器２１−１〜２１−Ｎは、それぞれ、基準クロックＣＫｒｅｆを受ける。それとともに、複数の位相比較器２１−１〜２１−Ｎは、Ｎ段の遅延素子１１−１〜１１−Ｎにおける互いに異なる段の遅延素子からクロックを受ける。複数の位相比較器２１−１〜２１−Ｎは、それぞれ、基準クロックＣＫｒｅｆと遅延素子により発生されたクロックとを比較して、比較結果をデコーダー３４へ出力する。
【００１７】
具体的には、複数の位相比較器２１−１〜２１−Ｎは、Ｎ個すなわち遅延素子と同じ個数存在し、Ｎ段の遅延素子１１−１〜１１−Ｎに対応している。複数の位相比較器２１−１〜２１−Ｎは、Ｎ段の遅延素子１１−１〜１１−Ｎにおける対応する各段の遅延素子からクロックを受ける。そして、各位相比較器２１−１〜２１−Ｎは、対応する遅延素子で発生されたクロックと基準クロックＣＫｒｅｆとを比較して、比較結果をデコーダー３４へ出力する。比較結果は、例えば、「進んでいる」、「同期」、「遅れている」の３値を取り得る（図３参照）。
【００１８】
例えば、位相比較器２１−１は、第１段の遅延素子１１−１に対応しており、第１段の遅延素子１１−１により発生されたクロックＣＫ−１を受ける。また、位相比較器２１−１は、基準クロックＣＫｒｅｆを受ける。そして、位相比較器２１−１は、基準クロックＣＫｒｅｆの位相とクロックＣＫ−１の位相とを比較して、比較結果をデコーダー３４へ出力する。位相比較器２１−１は、例えば、クロックＣＫ−１の位相が基準クロックＣＫｒｅｆの位相より進んでいることを示す「進んでいる」を比較結果としてデコーダー３４へ出力する（図２、図３参照）。
【００１９】
例えば、位相比較器２１−２は、第２段の遅延素子１１−２に対応しており、第２段の遅延素子１１−２により発生されたクロックＣＫ−２を受ける。また、位相比較器２１−２は、基準クロックＣＫｒｅｆを受ける。そして、位相比較器２１−２は、基準クロックＣＫｒｅｆの位相とクロックＣＫ−２の位相とを比較して、比較結果をデコーダー３４へ出力する。位相比較器２１−２は、例えば、クロックＣＫ−２の位相が基準クロックＣＫｒｅｆの位相より進んでいることを示す「進んでいる」を比較結果としてデコーダー３４へ出力する（図２、図３参照）。
【００２０】
例えば、位相比較器２１−Ｍは、第Ｍ段の遅延素子１１−Ｍに対応しており、第Ｍ段の遅延素子１１−Ｍにより発生されたクロックＣＫ−Ｍを受ける。また、位相比較器２１−Ｍは、基準クロックＣＫｒｅｆを受ける。そして、位相比較器２１−Ｍは、基準クロックＣＫｒｅｆの位相とクロックＣＫ−Ｍの位相とを比較して、比較結果をデコーダー３４へ出力する。位相比較器２１−Ｍは、例えば、クロックＣＫ−Ｍの位相が基準クロックＣＫｒｅｆの位相と同期している（すなわち、基準クロックＣＫｒｅｆに対する位相差が０近傍の所定の範囲内に収まっており基準クロックＣＫｒｅｆの位相に一致しているとみなせる）ことを示す「同期」を比較結果としてデコーダー３４へ出力する（図２、図３参照）。
【００２１】
例えば、位相比較器２１−Ｎは、第Ｎ段の遅延素子１１−Ｎに対応しており、第Ｎ段の遅延素子１１−Ｎにより発生されたクロックＣＫ−Ｎを受ける。また、位相比較器２１−Ｎは、基準クロックＣＫｒｅｆを受ける。そして、位相比較器２１−Ｎは、基準クロックＣＫｒｅｆの位相とクロックＣＫ−Ｎの位相とを比較して、比較結果をデコーダー３４へ出力する。位相比較器２１−Ｎは、例えば、クロックＣＫ−Ｎの位相が基準クロックＣＫｒｅｆの位相より遅れいていることを示す「遅れている」を比較結果としてデコーダー３４へ出力する（図２、図３参照）。
【００２２】
制御部３０は、デコーダー３４を有する。デコーダー３４は、比較結果を複数の位相比較器２１−１〜２１−Ｎのそれぞれから受ける。デコーダー３４は、複数の位相比較器２１−１〜２１−Ｎによる比較結果に基づいて、Ｎ段の遅延素子１１−１〜１１−Ｎのうち基準クロックＣＫｒｅｆに対して位相が同期するクロックを発生させる段数を決定する。そして、デコーダー３４は、決定された段数に基づいて、Ｎ段の遅延素子における出力段数を選択する。これにより、デコーダー３４は、基準クロックＣＫｒｅｆが要求に応じた遅延量で遅延された遅延クロックを出力する。
【００２３】
具体的には、デコーダー３４は、決定部３１及び選択部３２を有する。
【００２４】
決定部３１は、基準クロックＣＫｒｅｆに位相が同期していることを示す比較結果を供給する位相比較器に対応した遅延素子を特定する。例えば、上記の例において、決定部３１は、「同期」の比較結果を供給する位相比較器２１−Ｍに対応した遅延素子が遅延素子１１−Ｍであることを特定する。これにより、決定部３１は、基準クロックＣＫｒｅｆに対して位相が同期するクロックを発生させる段数をＭ段に決定する。これにより、ディレイチェーン１０、複数の位相比較器２１−１〜２１−Ｎ、及びデコーダー３４を含むループにより構成されたＤＬＬをロック状態にすることができる。
【００２５】
具体的には、決定部３１は、例えば、複数の位相比較器２１−１〜２１−Ｎの比較結果を選択部３２へ伝達するための２Ｎビット幅の制御信号ラインを含む。このとき、決定部３１により伝達される信号は、例えば、図３に示すように、１ビット目、２ビット目〜２（Ｍ−１）−１ビット目、２（Ｍ−１）ビット目が「進んでいる」の比較結果を示す信号であり、２Ｍ-１ビット目、２Ｍビット目が「同期」の比較結果を示す信号であり、２（Ｍ＋１）−１ビット目、２（Ｍ＋１）ビット目〜２Ｎ−１ビット目、２Ｎビット目が「遅れている」の比較結果を示す信号である。すなわち、決定部３１は、複数の位相比較器２１−１〜２１−Ｎの比較結果をそのまま、基準クロックに対して位相が同期するクロックを発生させる段数（例えば、Ｍ段）の決定内容として選択部３２へ伝達する。
【００２６】
選択部３２は、決定された段数を示すＮビットの制御信号（すなわち、複数の位相比較器２１−１〜２１−Ｎの比較結果）を決定部３１から受ける。選択部３２は、決定部３１により決定された段数に基づいて、Ｎ段の遅延素子における出力段数を選択する。例えば、上記の例において、選択部３２は、基準クロックＣＫｒｅｆに対して位相が同期するクロックを発生させる段数がＭ段に決定されたことに応じて、Ｎ段の遅延素子における出力段数を選択する。選択部３２は、選択された出力段数の遅延素子で発生されたクロックを遅延クロックとして出力する。
【００２７】
具体的には、選択部３２は、要求に応じた遅延量で遅延されたクロックを選択するように予めそれぞれ設定された複数のセレクタを有する。例えば、基準クロックＣＫｒｅｆに対して９０°、１８０°、２７０°、３６０°の４つの位相差で遅延させることが要求されている場合、選択部３２は、４つの位相差に対応した４つのセレクタ３３−１〜３３−４を有する。
【００２８】
例えば、セレクタ３３−１は、位相差９０°に対応している。セレクタ３３−１は、決定された段数（例えば、Ｍ段）を示すＮビットの制御信号を決定部３１から受ける。また、セレクタ３３−１は、Ｎビット幅のクロック信号ラインを介して、Ｎ段の遅延素子１１−１〜１１−ＮからＮ個のクロックＣＫ−１〜ＣＫ−Ｎを受ける。セレクタ３３−１は、制御信号に応じて、決定された段数（例えば、Ｍ段）の１／４倍の段数（端数が出る場合は四捨五入、切り上げ、又は切り捨てを行い整数にした数）を出力段数として選択する（図３参照）。セレクタ３３−１は、Ｎ個のクロックＣＫ−１〜ＣＫ−Ｎのうち選択した出力段数１／４×ＭのクロックＣＫ−（１／４×Ｍ）を選択して遅延クロックＣＫｏｕｔ１として出力する。
【００２９】
例えば、セレクタ３３−２は、位相差１８０°に対応している。セレクタ３３−２は、決定された段数（例えば、Ｍ段）を示すＮビットの制御信号を決定部３１から受ける。また、セレクタ３３−２は、Ｎビット幅のクロック信号ラインを介して、Ｎ段の遅延素子１１−１〜１１−ＮからＮ個のクロックＣＫ−１〜ＣＫ−Ｎを受ける。セレクタ３３−２は、制御信号に応じて、決定された段数（例えば、Ｍ段）の１／２倍の段数（端数が出る場合は四捨五入、切り上げ、又は切り捨てを行い整数にした数）を出力段数として選択する（図３参照）。セレクタ３３−２は、Ｎ個のクロックＣＫ−１〜ＣＫ−Ｎのうち選択した出力段数１／２×ＭのクロックＣＫ−（１／２×Ｍ）を選択して遅延クロックＣＫｏｕｔ２として出力する。
【００３０】
例えば、セレクタ３３−３は、位相差２７０°に対応している。セレクタ３３−３は、決定された段数（例えば、Ｍ段）を示すＮビットの制御信号を決定部３１から受ける。また、セレクタ３３−３は、Ｎビット幅のクロック信号ラインを介して、Ｎ段の遅延素子１１−１〜１１−ＮからＮ個のクロックＣＫ−１〜ＣＫ−Ｎを受ける。セレクタ３３−３は、制御信号に応じて、決定された段数（例えば、Ｍ段）の３／４倍の段数（端数が出る場合は四捨五入、切り上げ、又は切り捨てを行い整数にした数）を出力段数として選択する（図３参照）。セレクタ３３−３は、Ｎ個のクロックＣＫ−１〜ＣＫ−Ｎのうち選択した出力段数３／４×ＭのクロックＣＫ−（３／４×Ｍ）を選択して遅延クロックＣＫｏｕｔ３として出力する。
【００３１】
例えば、セレクタ３３−４は、位相差３６０°に対応している。セレクタ３３−４は、決定された段数（例えば、Ｍ段）を示すＮビットの制御信号を決定部３１から受ける。また、セレクタ３３−４は、Ｎビット幅のクロック信号ラインを介して、Ｎ段の遅延素子１１−１〜１１−ＮからＮ個のクロックＣＫ−１〜ＣＫ−Ｎを受ける。セレクタ３３−４は、制御信号に応じて、決定された段数（例えば、Ｍ段）をそのまま出力段数として選択する（図３参照）。セレクタ３３−４は、Ｎ個のクロックＣＫ−１〜ＣＫ−Ｎのうち選択した出力段数ＭのクロックＣＫ−Ｍを選択して遅延クロックＣＫｏｕｔ４として出力する。
【００３２】
ここで、仮に、図１０に示すように、クロック生成回路（ＤＬＬ回路）９００が複数の位相比較器２１−１〜２１−Ｎ（図１参照）を備えない場合について考える。この場合、クロック生成回路９００では、アップダウンカウンタ９３６のカウント値に応じて選択するディレイチェーン１０内の段数を順次にカウントアップ／カウントダウンしていき、カウントアップ／カウントダウンするたびにその段数の遅延素子で生成されたクロックの位相と基準クロックＣＫｒｅｆの位相とを比較し、両者が同期しているか確認する。このため、遅延クロックの位相と基準クロックの位相とを同期させるためのロック時間が長くなる傾向にある。
【００３３】
例えば、クロック生成回路９００における制御部９３０の決定部９３１は、Ｌ（＝２Ｎ）ビット幅の制御信号ライン、位相比較器９３５、及びアップダウンカウンタ９３６を有する。アップダウンカウンタ９３６は、例えば、初期状態において第１段の遅延素子１１−１を示すカウント値「１」を制御信号ライン経由で選択部３２の各セレクタ３３−１〜３３−４へ供給している。このとき、セレクタ３３−４は、第１段の遅延素子１１−１のクロックＣＫ−１を選択して出力している。位相比較器９３５は、セレクタ３３−４から出力されたクロックＣＫ−１と外部から受けた基準クロックＣＫｒｅｆとを比較する。そして、位相比較器９３５は、例えば、クロックＣＫ−１の位相が基準クロックＣＫｒｅｆの位相より進んでいることを示す「進んでいる」を比較結果としてアップダウンカウンタ９３６へ供給する（図３参照）。アップダウンカウンタ９３６は、「進んでいる」の比較結果に応じて、カウント値を「１」から、第２段の遅延素子１１−２を示す「２」（実際には例えば２ビット表現になる）へカウントアップする。このようにアップダウンカウンタ９３６がカウント値を１ずつカウントアップしていき例えば第Ｍ段の遅延素子１１−Ｍを示すカウント値「Ｍ」になると、位相比較器９３５は、クロックＣＫ−Ｍの位相が基準クロックＣＫｒｅｆの位相に同期していることを示す「同期」を比較結果としてアップダウンカウンタ９３６へ供給する（図３参照）。アップダウンカウンタ９３６は、「同期」の比較結果に応じて、直前のカウント値を保持する。これにより、ディレイチェーン１０、位相比較器９３５、及びアップダウンカウンタ９３６、デコーダー３４を含むループで構成されたＤＬＬをロック状態にすることができる。すなわち、遅延クロックの位相と基準クロックの位相とを同期させるためのロック時間として基準クロックＣＫｒｅｆのクロック周期をＭ倍した時間が必要になっている。
【００３４】
それに対して、実施の形態では、クロック生成回路（ＤＬＬ回路）１が複数の位相比較器２１−１〜２１−Ｎを備える。複数の位相比較器２１−１〜２１−Ｎは、基準クロックＣＫｒｅｆをそれぞれ受けるとともに、Ｎ段の遅延素子１１−１〜１１−Ｎにおける互いに異なる段の遅延素子からクロックを受ける。制御部３０は、複数の位相比較器２１−１〜２１−Ｎによる比較結果を並行して受けて、Ｎ段の遅延素子１１−１〜１１−Ｎのうち基準クロックＣＫｒｅｆに対して位相が同期するクロックを発生させる段数を決定する。これにより、Ｎ段の遅延素子１１−１〜１１−Ｎにおける異なる複数の段の遅延素子で発生したクロックについて基準クロックＣＫｒｅｆの位相に同期しているかどうかを同時並行的に確認することができるので、全ての遅延素子のクロックを１つずつ順番に確認する上記の比較例に比べて、遅延クロックの位相と基準クロックの位相とを同期させるためのロック時間を短縮できる。
【００３５】
また、実施の形態では、複数の位相比較器２１−１〜２１−Ｎは、Ｎ段の遅延素子１１−１〜１１−Ｎにおける対応する各段の遅延素子からクロックを受ける。これにより、Ｎ段の遅延素子１１−１〜１１−Ｎにおける全ての段の遅延素子で発生したクロックについて基準クロックＣＫｒｅｆの位相に同期しているかどうかを同時並行的に確認することができるので、遅延クロックの位相と基準クロックの位相とを同期させるためのロック時間を、例えば基準クロックＣＫｒｅｆのクロック周期の数倍（例えば、２倍）に短縮できる。
【００３６】
なお、複数の位相比較器２１−１〜２１−Ｎは、比較結果として、例えば「進んでいる」及び「遅れている」の２値を供給するものであっても良い。この場合、複数の位相比較器２１−１〜２１−Ｎの比較結果を選択部３２へ伝達するための制御信号ラインの信号幅をＮビットに低減できる。
【００３７】
（第２の実施形態）
次に、第２の実施形態にかかるクロック生成回路２００について図４を用いて説明する。図４は、クロック生成回路２００の構成を示す図である。以下では、第１の実施形態と異なる部分を中心に説明する。
【００３８】
クロック生成回路２００は、ディレイチェーン２１０、複数の位相比較器２２１−１〜２２１−３、及び制御部２３０を備える。ディレイチェーン２１０、複数の位相比較器２２１−１〜２２１−３、及び制御部２３０を含むループがＤＬＬを構成している。
【００３９】
ディレイチェーン２１０では、Ｎ段の遅延素子１１−１〜１１−Ｎが複数のグループに分けられている。例えば、Ｎ段の遅延素子１１−１〜１１−Ｎは、４つのグループＧＲ１〜ＧＲ４に分けられている。また、ディレイチェーン２１０では、Ｎ段の遅延素子１１−１〜１１−Ｎが例えば均等な個数で分けられるように複数のグループに分けられている。例えば、第１段から第（１／４）Ｎ段の遅延素子１１−１〜１１−（１／４）ＮがグループＧＲ１とされ、第（（１／４）Ｎ＋１）段から第（２／４）Ｎ段の遅延素子１１−（（１／４）Ｎ＋１）〜１１−（２／４）ＮがグループＧＲ２とされ、第（（２／４）Ｎ＋１）段から第（３／４）Ｎ段の遅延素子１１−（（２／４）Ｎ＋１）〜１１−（３／４）ＮがグループＧＲ３とされ、第（（３／４）Ｎ＋１）段から第（３／４）Ｎ段の遅延素子１１−（（３／４）Ｎ＋１）〜１１−ＮがグループＧＲ４とされる。
【００４０】
最初のグループＧＲ１を除くグループＧＲ２〜ＧＲ４のそれぞれでは、初段の遅延素子１１−（（１／４）Ｎ＋１）、１１−（（２／４）Ｎ＋１）、１１−（（３／４）Ｎ＋１）が位相比較器２２１−１〜２２１−３へクロックＣＫ−（（１／４）Ｎ＋１）、ＣＫ−（（２／４）Ｎ＋１）、ＣＫ−（（３／４）Ｎ＋１）を供給する。
【００４１】
複数の位相比較器２２１−１〜２２１−３は、Ｎ個より少ない個数すなわちグループの個数より１少ない個数存在し、最初のグループＧＲ１を除くグループＧＲ２〜ＧＲ４に対応している。複数の位相比較器２２１−１〜２２１−３は、例えば、３つのグループＧＲ２〜ＧＲ４における対応する各グループ内の初段の遅延素子１１−（（１／４）Ｎ＋１）、１１−（（２／４）Ｎ＋１）、１１−（（３／４）Ｎ＋１）からクロックを受ける。そして、各位相比較器２２１−１〜２２１−３は、対応するグループで発生されたクロックと基準クロックＣＫｒｅｆとを比較して、比較結果をデコーダー２３４へ出力する。比較結果は、例えば、「進んでいる」、「同期」、「遅れている」の３値を取り得る（図５参照）。
【００４２】
制御部２３０は、デコーダー２３４に加えて、位相比較器２３５及びアップダウンカウンター２３６を有する。すなわち、制御部２３０は、デコーダー２３４の一部（特定部２３７）、位相比較器（第２の位相比較器）２３５及びアップダウンカウンター（順次選択部）２３６を含む決定部２３１と、デコーダー２３４の他の一部としての選択部２３２とを有する。選択部２３２は、セレクタ３３−４（図１参照）が２つに分割されたものに相当するセレクタ２３３−４１及びセレクタ２３３−４２を有する。
【００４３】
特定部２３７は、複数の位相比較器２２１−１〜２２１−３による比較結果に基づいて、複数のグループＧＲ１〜ＧＲ４のうち基準クロックＣＫｒｅｆに位相が同期しているクロックを発生させる遅延素子を含むグループを特定する。具体的には、特定部２３７は、例えば、複数の位相比較器２２１−１〜２２１−３による比較結果を選択部２３２へ伝達するための例えば６ビット幅の制御信号ラインを含む。このとき、特定部２３７により伝達される信号は、例えば、図５に示すような比較結果を示す信号である。すなわち、特定部２３７は、複数の位相比較器２２１−１〜２２１−３の比較結果をそのまま、基準クロックＣＫｒｅｆに位相が同期しているクロックを発生させる遅延素子を含むグループの特定内容を示す制御信号としてセレクタ２３３−４１へ伝達する。
【００４４】
例えば、複数の位相比較器２２１−１〜２２１−３による比較結果がいずれも「遅れている」である場合、基準クロックＣＫｒｅｆに位相が同期しているクロックを発生させる遅延素子を含むグループとして、グループＧＲ１を特定する（図５参照）。
【００４５】
例えば、複数の位相比較器２２１−１〜２２１−３による比較結果が順に「同期」、「遅れている」、「遅れている」である場合、基準クロックＣＫｒｅｆに位相が同期しているクロックを発生させる遅延素子を含むグループとして、グループＧＲ２を特定する（図５参照）。
【００４６】
例えば、複数の位相比較器２２１−１〜２２１−３による比較結果が順に「進んでいる」、「遅れている」、「遅れている」である場合、基準クロックＣＫｒｅｆに位相が同期しているクロックを発生させる遅延素子を含むグループとして、グループＧＲ２を特定する（図５参照）。
【００４７】
例えば、複数の位相比較器２２１−１〜２２１−３による比較結果が順に「進んでいる」、「同期」、「遅れている」である場合、基準クロックＣＫｒｅｆに位相が同期しているクロックを発生させる遅延素子を含むグループとして、グループＧＲ３を特定する（図５参照）。
【００４８】
例えば、複数の位相比較器２２１−１〜２２１−３による比較結果が順に「進んでいる」、「進んでいる」、「遅れている」である場合、基準クロックＣＫｒｅｆに位相が同期しているクロックを発生させる遅延素子を含むグループとして、グループＧＲ３を特定する（図５参照）。
【００４９】
例えば、複数の位相比較器２２１−１〜２２１−３による比較結果が順に「進んでいる」、「進んでいる」、「同期」である場合、基準クロックＣＫｒｅｆに位相が同期しているクロックを発生させる遅延素子を含むグループとして、グループＧＲ４を特定する（図５参照）。
【００５０】
例えば、複数の位相比較器２２１−１〜２２１−３による比較結果がいずれも「進んでいる」である場合、基準クロックＣＫｒｅｆに位相が同期しているクロックを発生させる遅延素子を含むグループとして、グループＧＲ４を特定する（図５参照）。
【００５１】
セレクタ２３３−４１は、グループの特定内容を示す制御信号を特定部２３７から受ける。また、セレクタ２３３−４１は、Ｎ段の遅延素子１１−１〜１１−ＮからＮ個のクロックＣＫ−１〜ＣＫ−Ｎを受ける。セレクタ２３３−４１は、グループの特定内容を示す制御信号に応じて、Ｎ個のクロックＣＫ−１〜ＣＫ−Ｎのうち特定されたグループのクロックを選択的に通してセレクタ２３３−４２へ供給する。
【００５２】
アップダウンカウンター２３６は、特定部２３７により特定されたグループにおける遅延素子を順次に選択する。例えば、アップダウンカウンター２３６は、初期状態において、特定されたグループにおける第１段の遅延素子を示すカウント値「１」を制御信号ライン経由でセレクタ２３３−４２へ供給している（図５参照）。このとき、セレクタ２３３−４２は、特定されたグループにおける第１段の遅延素子のクロックを選択して出力している。
【００５３】
位相比較器２３５は、基準クロックＣＫｒｅｆを受けるとともに、アップダウンカウンター２３６により選択された遅延素子からクロックを受ける。すなわち、位相比較器２３５は、セレクタ２３３−４２から出力されたクロックと外部から受けた基準クロックＣＫｒｅｆとを比較する。そして、位相比較器２３５は、例えば、特定されたグループにおける第１段の遅延素子のクロックの位相が基準クロックＣＫｒｅｆの位相より進んでいることを示す「進んでいる」を比較結果としてアップダウンカウンター２３６へ供給する（図５参照）。
【００５４】
アップダウンカウンター２３６は、位相比較器２３５の比較結果に基づいて、基準クロックＣＫｒｅｆに対して位相が同期するクロックを発生させる段数を決定する。例えば、上記の例において、アップダウンカウンター２３６は、「進んでいる」の比較結果に応じて、カウント値を「１」から、特定されたグループ内の第２段の遅延素子を示す「２」（実際には例えば２ビット表現になる）へカウントアップする。このようにアップダウンカウンター２３６がカウント値を１ずつカウントアップしていき例えば第Ｊ段（Ｊ＜（１／４）Ｎ、Ｊは２以上の整数）の遅延素子を示すカウント値「Ｊ」になると、位相比較器２３５は、第Ｊ段の遅延素子のクロックの位相が基準クロックＣＫｒｅｆの位相に同期していることを示す「同期」を比較結果としてアップダウンカウンター２３６へ供給する。アップダウンカウンター２３６は、「同期」の比較結果に応じて、直前のカウント値を保持する。これにより、ディレイチェーン２１０、位相比較器２３５、及びアップダウンカウンター２３６、デコーダー２３４を含むループで構成されたＤＬＬをロック状態にすることができる。
【００５５】
以上のように、第２の実施形態では、特定部２３７が、複数の位相比較器２２１−１〜２２１−３による比較結果に基づいて、複数のグループＧＲ１〜ＧＲ４のうち基準クロックＣＫｒｅｆに位相が同期しているクロックを発生させる遅延素子を含むグループを特定する。アップダウンカウンター２３６は、特定部２３７により特定されたグループにおける遅延素子を順次に選択する。位相比較器２３５は、基準クロックＣＫｒｅｆを受けるとともに、アップダウンカウンター２３６により選択された遅延素子からクロックを受けて、両者を比較する。アップダウンカウンター２３６は、位相比較器２３５の比較結果に基づいて、基準クロックＣＫｒｅｆに対して位相が同期するクロックを発生させる段数を決定する。これにより、複数のグループＧＲ１〜ＧＲ４のうち基準クロックＣＫｒｅｆに位相が同期しているクロックを発生させる遅延素子がどのグループに含まれているかを同時並行的に確認して絞り込むことができるので、１つずつ順番に確認すべき遅延素子の段数を大幅に減らすことができる。これにより、全ての遅延素子のクロックを１つずつ順番に確認する上記の比較例（図１０参照）に比べて、遅延クロックの位相と基準クロックの位相とを同期させるためのロック時間を例えば約１／（グループ数）に（例えば、図４の場合、約１／４に）短縮できる。
【００５６】
なお、複数の位相比較器２２１−１〜２２１−３による比較結果に「同期」が含まれている場合、遅延素子のクロックを１つずつ順番に確認する動作を省略することができるので、遅延クロックの位相と基準クロックの位相とを同期させるためのロック時間をさらに短縮できる。
【００５７】
また、第２の実施形態では、複数の位相比較器２２１−１〜２２１−３が、Ｎ個より大幅に少ない個数すなわちグループの個数より１少ない個数存在する。これにより、基準クロックＣＫｒｅｆに対して位相が同期するクロックを発生させる段数を決定するために用いる位相比較器の個数を大幅に減らすことができるので、クロック生成回路２００の回路規模を低減できる。
【００５８】
さらに、第２の実施形態では、１つずつ順番に確認すべき遅延素子の段数を大幅に減らすことができるので、アップダウンカウンター２３６のカウント値として確保すべきビット数も大幅に減らすことができる。例えば、Ｎ段の遅延素子１１−１〜１１−Ｎが例えば均等な個数（１／４）Ｎ個で分けられるように複数のグループに分けられている場合、カウント値として確保すべきビット数はＫ＝２（１／４）Ｎで済む。これにより、全ての遅延素子のクロックを１つずつ順番に確認する上記の比較例においてカウント値として確保すべきビット数（Ｌ＝２Ｎ）に比べて、カウント値として確保すべきビット数を少なくすることができるので、この観点からも、クロック生成回路２００の回路規模を低減できる。
【００５９】
なお、遅延素子のクロックを１つずつ順番に確認する動作において、アップダウンカウンター２３６は、特定されたグループにおける最終段の遅延素子を示すカウント値「（１／４）Ｎ」から１つずつカウントダウンする動作を行ってもよい。このとき、例えば、複数の位相比較器２２１−１〜２２１−３による比較結果のいずれかが「同期」である場合、アップダウンカウンター２３６は、強制的に、そのカウント値を、特定されたグループにおける最終段の遅延素子を示すカウント値「（１／４）Ｎ」に設定しても良い。この場合、遅延素子のクロックを１つずつ順番に確認する動作を省略することができるので、遅延クロックの位相と基準クロックの位相とを同期させるためのロック時間をさらに短縮できる。
【００６０】
あるいは、クロック生成回路２００ｉでは、図６に示すように、ディレイチェーン２１０ｉにおける最後のグループＧＲ４ｉを除くグループＧＲ１ｉ〜ＧＲ３ｉのそれぞれの最終段の遅延素子１１−（１／４）Ｎ、１１−（２／４）Ｎ、１１−（３／４）Ｎが位相比較器２２１−１ｉ〜２２１−３ｉへクロックＣＫ−（１／４）Ｎ、ＣＫ−（２／４）Ｎ、ＣＫ−（３／４）Ｎを供給してもよい。すなわち、複数の位相比較器２２１−１ｉ〜２２１−３ｉは、最後のグループＧＲ４ｉを除くグループＧＲ１ｉ〜ＧＲ３ｉに対応していてもよい。
【００６１】
この場合、例えば、複数の位相比較器２２１−１ｉ〜２２１−３ｉによる比較結果がいずれも「遅れている」である場合、基準クロックＣＫｒｅｆに位相が同期しているクロックを発生させる遅延素子を含むグループとして、グループＧＲ１ｉを特定する。
【００６２】
例えば、複数の位相比較器２２１−１ｉ〜２２１−３ｉによる比較結果が順に「同期」、「遅れている」、「遅れている」である場合、基準クロックＣＫｒｅｆに位相が同期しているクロックを発生させる遅延素子を含むグループとして、グループＧＲ１ｉを特定する。
【００６３】
例えば、複数の位相比較器２２１−１ｉ〜２２１−３ｉによる比較結果が順に「進んでいる」、「遅れている」、「遅れている」である場合、基準クロックＣＫｒｅｆに位相が同期しているクロックを発生させる遅延素子を含むグループとして、グループＧＲ２ｉを特定する。
【００６４】
例えば、複数の位相比較器２２１−１ｉ〜２２１−３ｉによる比較結果が順に「進んでいる」、「同期」、「遅れている」である場合、基準クロックＣＫｒｅｆに位相が同期しているクロックを発生させる遅延素子を含むグループとして、グループＧＲ２ｉを特定する。
【００６５】
例えば、複数の位相比較器２２１−１ｉ〜２２１−３ｉによる比較結果が順に「進んでいる」、「進んでいる」、「遅れている」である場合、基準クロックＣＫｒｅｆに位相が同期しているクロックを発生させる遅延素子を含むグループとして、グループＧＲ３ｉを特定する。
【００６６】
例えば、複数の位相比較器２２１−１ｉ〜２２１−３ｉによる比較結果が順に「進んでいる」、「進んでいる」、「同期」である場合、基準クロックＣＫｒｅｆに位相が同期しているクロックを発生させる遅延素子を含むグループとして、グループＧＲ３ｉを特定する。
【００６７】
例えば、複数の位相比較器２２１−１ｉ〜２２１−３ｉによる比較結果がいずれも「進んでいる」である場合、基準クロックＣＫｒｅｆに位相が同期しているクロックを発生させる遅延素子を含むグループとして、グループＧＲ４ｉを特定する。
【００６８】
このように、図６に示すクロック生成回路２００ｉによっても、複数のグループＧＲ１ｉ〜ＧＲ４ｉのうち基準クロックＣＫｒｅｆに位相が同期しているクロックを発生させる遅延素子がどのグループに含まれているかを複数のグループＧＲ１ｉ〜ＧＲ４ｉについて同時並行的に確認して絞り込むことができる。
【００６９】
（第３の実施形態）
次に、第３の実施形態にかかるクロック生成回路３００について図７を用いて説明する。図７は、クロック生成回路３００の構成を示す図である。以下では、第１の実施形態と異なる部分を中心に説明する。
【００７０】
クロック生成回路３００は、第１の実施形態にかかるクロック生成回路（ＤＬＬ回路）１をベースとした逓倍回路である。すなわち、クロック生成回路３００は、制御部３３０及び生成部３４０を備える。制御部３３０は、選択部３３２がセレクタ３３−４を有しない点で、第１の実施形態の制御部３０と異なる。
【００７１】
生成部３４０は、基準クロックＣＫｒｅｆを受けるとともに、制御部３３０により選択された出力段数の遅延素子からクロックを受けて、基準クロックＣＫｒｅｆが逓倍された逓倍クロックＣＫｏｕｔ３１、ＣＫｏｕｔ３２を生成して出力する。例えば、生成部３４０は、排他的論理和回路３４１、３４２を有する。
【００７２】
排他的論理和回路３４１は、基準クロックＣＫｒｅｆを外部から受け、基準クロックＣＫｒｅｆに対して位相差６０°を有するクロックＣＫｏｕｔ１をセレクタ３３−１から受け、基準クロックＣＫｒｅｆに対して位相差１２０°を有するクロックＣＫｏｕｔ３をセレクタ３３−３から受ける。排他的論理和回路３４１は、基準クロックＣＫｒｅｆとクロックＣＫｏｕｔ１とクロックＣＫｏｕｔ３との排他的論理和を演算し、その演算結果を逓倍クロックＣＫｏｕｔ３１として出力する。逓倍クロックＣＫｏｕｔ３１は、例えば、基準クロックＣＫｒｅｆが３逓倍されたクロックである。
【００７３】
排他的論理和回路３４２は、基準クロックＣＫｒｅｆを外部から受け、基準クロックＣＫｒｅｆに対して位相差９０°を有するクロックＣＫｏｕｔ２をセレクタ３３−２から受ける。排他的論理和回路３４２は、基準クロックＣＫｒｅｆとクロックＣＫｏｕｔ２との排他的論理和を演算し、その演算結果を逓倍クロックＣＫｏｕｔ３２として出力する。逓倍クロックＣＫｏｕｔ３２は、例えば、基準クロックＣＫｒｅｆが２逓倍されたクロックである。
【００７４】
このように、第３の実施形態では、第１の実施形態にかかるクロック生成回路（ＤＬＬ回路）１をベースとして逓倍回路を構成しているので、基準クロックＣＫｒｅｆが逓倍された逓倍クロックを生成する際において、遅延クロックの位相と基準クロックの位相とを同期させるためのロック時間を短縮できる。
【００７５】
（第４の実施形態）
次に、第４の実施形態にかかるクロック生成回路４００について図８を用いて説明する。図８は、クロック生成回路４００の構成を示す図である。以下では、第２の実施形態と異なる部分を中心に説明する。
【００７６】
クロック生成回路４００は、第２の実施形態にかかるクロック生成回路（ＤＬＬ回路）２００をベースとした逓倍回路である。すなわち、クロック生成回路４００は、生成部４４０を備える。
【００７７】
生成部４４０は、基準クロックＣＫｒｅｆを受けるとともに、制御部２３０により選択された出力段数の遅延素子からクロックを受けて、基準クロックＣＫｒｅｆが逓倍された逓倍クロックＣＫｏｕｔ４１、ＣＫｏｕｔ４２を生成して出力する。例えば、生成部４４０は、排他的論理和回路４４１、４４２を有する。
【００７８】
排他的論理和回路４４１は、基準クロックＣＫｒｅｆを外部から受け、基準クロックＣＫｒｅｆに対して位相差６０°を有するクロックＣＫｏｕｔ１をセレクタ３３−１から受け、基準クロックＣＫｒｅｆに対して位相差１２０°を有するクロックＣＫｏｕｔ３をセレクタ３３−３から受ける。排他的論理和回路４４１は、基準クロックＣＫｒｅｆとクロックＣＫｏｕｔ１とクロックＣＫｏｕｔ３との排他的論理和を演算し、その演算結果を逓倍クロックＣＫｏｕｔ４１として出力する。逓倍クロックＣＫｏｕｔ４１は、例えば、基準クロックＣＫｒｅｆが３逓倍されたクロックである。
【００７９】
排他的論理和回路４４２は、基準クロックＣＫｒｅｆを外部から受け、基準クロックＣＫｒｅｆに対して位相差９０°を有するクロックＣＫｏｕｔ２をセレクタ３３−２から受ける。排他的論理和回路４４２は、基準クロックＣＫｒｅｆとクロックＣＫｏｕｔ２との排他的論理和を演算し、その演算結果を逓倍クロックＣＫｏｕｔ４２として出力する。逓倍クロックＣＫｏｕｔ４２は、例えば、基準クロックＣＫｒｅｆが２逓倍されたクロックである。
【００８０】
このように、第４の実施形態では、第２の実施形態にかかるクロック生成回路（ＤＬＬ回路）２００をベースとして逓倍回路を構成しているので、基準クロックＣＫｒｅｆが逓倍された逓倍クロックを生成する際において、遅延クロックの位相と基準クロックの位相とを同期させるためのロック時間を短縮できる。
【００８１】
次に、第１の実施形態〜第４の実施形態にかかるクロック生成回路を適用した半導体記憶装置の構成について図９を用いて説明する。
【００８２】
図９に示すメモリシステム５００は、例えば、ホスト装置（図示せず）に対する外部記憶媒体として機能するものであり、例えば、ＳＳＤ（Ｓｏｌｉｄ Ｓｔａｔｅ Ｄｒｉｖｅ）又はメモリカードである。ホスト装置は、例えば、パーソナルコンピュータ又はＣＰＵコアを含む。メモリシステム５００は、発振回路５０１、システムコントローラ５１０、メモリデバイス（例えば、ＤＤＲ ＤＲＡＭデバイス）５８０、及びメモリデバイス（例えば、ＮＡＮＤフラッシュメモリデバイス）５９０を有する。システムコントローラ（例えば、ＳＳＤコントローラ）５１０は、クロックジェネレータ５２０、ＣＰＵ５３０、ＳＡＴＡコントローラ５４０、ＥＣＣモジュール５５０、メモリコントローラ（例えば、ＮＡＮＤコントローラ）５６０、及びメモリコントローラ（例えば、ＤＲＡＭコントローラ）５７０を有する。
【００８３】
クロックジェネレータ５２０は、逓倍回路５２１を有する。メモリコントローラ５７０は、ＤＬＬ回路５７１及びＩＯバッファ回路５７２を有する。メモリデバイス５８０は、ＤＬＬ回路５８１、ＩＯバッファ回路５８２、コントローラ５８３、及びメモリアレイ５８４を有する。
【００８４】
ここで、メモリデバイス５８０を半導体記憶装置として、第１の実施形態又は第２の実施形態にかかるクロック生成回路（ＤＬＬ回路）１、２００をＤＬＬ回路５８１に適用することができる。このとき、ＤＬＬ回路５８１は、クロックジェネレータ５２０から供給されたクロックを基準クロックＣＫｒｅｆとして、基準クロックＣＫｒｅｆを遅延させて遅延クロックを生成して出力する。そして、ＩＯバッファ回路５８２、コントローラ５８３、及びメモリアレイ５８４を含むメモリを、ＤＬＬ回路５８１から出力された遅延クロックを用いて動作させることができる。
【００８５】
あるいは、メモリシステム５００を半導体記憶装置として、第１の実施形態又は第２の実施形態にかかるクロック生成回路（ＤＬＬ回路）１、２００をＤＬＬ回路５７１に適用することができる。このとき、ＤＬＬ回路５７１は、クロックジェネレータ５２０から供給されたクロックを基準クロックＣＫｒｅｆとして、基準クロックＣＫｒｅｆを遅延させて遅延クロックを生成して出力する。そして、メモリデバイス５８０を含むメモリを、ＤＬＬ回路５８１から出力された遅延クロックを用いて動作させることができる。これにより、例えば、メモリコントローラ５７０は、基準クロックＣＫｒｅｆの立ち上がりエッジおよび立ち下がりエッジの夫々のタイミングでメモリデバイス５８０からデータを読み出し、その読み出しデータをダブルデータレートの信号から２系統のシングルデータレートの信号に変換して、シングルデータレートに変換された信号を夫々読み出し元に転送することができる。
【００８６】
あるいは、メモリシステム５００を半導体記憶装置として、第３の実施形態又は第４の実施形態にかかるクロック生成回路（逓倍回路）３００、４００を逓倍回路５２１に適用することができる。このとき、逓倍回路５２１は、発振回路５０１から供給されたクロックを基準クロックＣＫｒｅｆとして、基準クロックＣＫｒｅｆが逓倍された逓倍クロックを生成して出力する。そして、メモリデバイス５８０を含むメモリを、逓倍回路５２１から出力された逓倍クロックを用いて動作させることができる。これにより、例えば、メモリデバイス５８０は、逓倍クロックを基準クロックＣＫｒｅｆとして内部的に遅延クロックを生成するとともにその遅延クロックを用いて動作することができる。
【００８７】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【００８８】
なお、第１の実施形態〜第４の実施形態にかかるクロック生成回路は、図９に示される例以外にも、例えば、テレビ用システムＬＳＩなどに適用することができる。
【符号の説明】
【００８９】
１、２００、３００、４００、９００ クロック生成回路、 １０、２１０ ディレイチェーン、１１−１〜１１−Ｎ 遅延素子、２１−１〜２１−Ｎ、２２１−１〜２２１−３ 位相比較器、３０、２３０、３３０、９３０ 制御部、３１、２３１、９３１ 決定部、３２、２３２、３３２ 選択部、３３−１〜３３−４、２３３−４１、２３３−４２ セレクタ、３４、２３４ デコーダー、２３５、９３５ 位相比較器、２３６、９３６ アップダウンカウンター、２３７ 特定部、３４０、４４０ 生成部、３４１、４４１ 排他的論理和回路、３４２、４４２ 排他的論理和回路、５００ メモリシステム、５０１ 発振回路、５１０ システムコントローラ、５２０ クロックジェネレータ、５２１ 逓倍回路、５３０ ＣＰＵ、５４０ ＳＡＴＡコントローラ、５５０ ＥＣＣモジュール、５６０ メモリコントローラ、５７０ メモリコントローラ、５７１ ＤＬＬ回路、５７２ ＩＯバッファ回路、５８０ メモリデバイス、５８１ ＤＬＬ回路、５８２ ＩＯバッファ回路、５８３ コントローラ、５８４ メモリアレイ、５９０ メモリデバイス。
【技術分野】
【０００１】
本発明の実施形態は、ＤＬＬ回路、逓倍回路、及び半導体記憶装置に関する。
【背景技術】
【０００２】
従来から、基準クロックから遅延クロックを生成するために用いるディレイチェーン（Ｄｅｌａｙ Ｃｈａｉｎ）内の遅延素子数を制御することで、遅延クロックの位相と基準クロックの位相とを同期させるＤＬＬ（Ｄｅｌａｙ Ｌｏｃｋｅｄ Ｌｏｏｐ）回路が存在する。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特許第３４８７５３３号公報
【特許文献２】特開２００３−６０５０１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
１つの実施形態は、例えば、遅延クロックの位相と基準クロックの位相とを同期させるためのロック時間を低減できるＤＬＬ回路、逓倍回路、及び半導体記憶装置を提供することを目的とする。
【課題を解決するための手段】
【０００５】
１つの実施形態によれば、ディレイチェーンと、複数の位相比較器と、制御部とを備えたことを特徴とするＤＬＬ回路が提供される。ディレイチェーンでは、複数段の遅延素子が直列に接続されている。複数段の遅延素子は、基準クロックに対して互いに異なる遅延量のクロックを発生させる。複数の位相比較器は、基準クロックをそれぞれ受ける。それとともに、複数の位相比較器は、複数段の遅延素子における互いに異なる段の遅延素子からクロックを受ける。制御部は、複数の位相比較器による比較結果に基づいて、複数段の遅延素子のうち基準クロックに対して位相が同期するクロックを発生させる段数を決定する。制御部は、遅延クロックを出力するように、その決定された段数に基づいて複数段の遅延素子における出力段数を選択する。遅延クロックは、基準クロックが要求に応じた遅延量で遅延されたクロックである。
【図面の簡単な説明】
【０００６】
【図１】第１の実施形態にかかるクロック生成回路（ＤＬＬ回路）の構成を示す図。
【図２】第１の実施形態にかかるクロック生成回路の動作を示す図。
【図３】第１の実施形態にかかるクロック生成回路の動作を示す図。
【図４】第２の実施形態にかかるクロック生成回路（ＤＬＬ回路）の構成を示す図。
【図５】第２の実施形態にかかるクロック生成回路の動作を示す図。
【図６】第２の実施形態の変形例にかかるクロック生成回路（ＤＬＬ回路）の構成を示す図。
【図７】第３の実施形態にかかるクロック生成回路（逓倍回路）の構成を示す図。
【図８】第４の実施形態にかかるクロック生成回路（逓倍回路）の構成を示す図。
【図９】第１の実施形態〜第４の実施形態にかかるクロック生成回路を適用した半導体記憶装置の構成を示す図。
【図１０】比較例にかかるクロック生成回路（ＤＬＬ回路）の構成を示す図。
【発明を実施するための形態】
【０００７】
以下に添付図面を参照して、実施形態にかかるクロック生成回路を詳細に説明する。なお、これらの実施形態により本発明が限定されるものではない。
【０００８】
（第１の実施形態）
第１の実施形態にかかるクロック生成回路１について図１を用いて説明する。図１は、クロック生成回路１の構成を示す図である。
【０００９】
クロック生成回路１は、基準クロックＣＫｒｅｆを外部から受け、基準クロックＣＫｒｅｆに対して所定の位相関係にあるクロックを出力する。クロック生成回路１は、例えば、ＤＬＬ（Ｄｅｌａｙ Ｌｏｃｋｅｄ Ｌｏｏｐ）回路である。すなわち、クロック生成回路１は、受けた基準クロックＣＫｒｅｆを要求に応じた遅延量で遅延させて、ＤＬＬがロックした状態で遅延クロックＣＫｏｕｔ１、ＣＫｏｕｔ２、ＣＫｏｕｔ３、ＣＫｏｕｔ４を出力する。ＤＬＬは、例えば、出力すべき遅延クロックＣＫｏｕｔ４の遅延量（遅延時間）が基準クロックＣＫｒｅｆの周期の整数倍（例えば、１倍）になった状態でロックする。言い換えると、ＤＬＬは、出力すべき遅延クロックＣＫｏｕｔ４の位相が基準クロックＣＫｒｅｆの位相に同期した状態（すなわち、基準クロックＣＫｒｅｆに対する位相差が０近傍の所定の範囲内に収まっており基準クロックＣＫｒｅｆの位相に一致しているとみなせる状態）でロックする。このＤＬＬがロックするまでの時間をロック時間と呼ぶことにする。
【００１０】
具体的には、クロック生成回路１は、ディレイチェーン（Ｄｅｌａｙ Ｃｈａｉｎ）１０、複数の位相比較器２１−１〜２１−Ｎ、及び制御部３０を備える。ディレイチェーン１０、複数の位相比較器２１−１〜２１−Ｎ、及び制御部３０を含むループがＤＬＬを構成している。
【００１１】
ディレイチェーン１０では、例えば、Ｎ段（Ｎは２以上の整数）の遅延素子１１−１〜１１−Ｎが直列に接続されている。Ｎ段の遅延素子１１−１〜１１−Ｎは、互いに均等な遅延特性（例えば、均等な所定の遅延量Ｄ）を有しているとともに、基準クロックＣＫｒｅｆに対して互いに異なる遅延量のクロックを発生させる。
【００１２】
例えば、第１段の遅延素子１１−１は、基準クロックＣＫｒｅｆを受けて、基準クロックＣＫｒｅｆを所定の遅延量Ｄで遅延させて、クロックＣＫ−１を発生させる。第１段の遅延素子１１−１は、発生させたクロックＣＫ−１を、次段である第２段の遅延素子１１−２へ供給するとともに、位相比較器２１−１及びデコーダー３４へそれぞれ供給する。クロックＣＫ−２は、基準クロックＣＫｒｅｆに対して所定の遅延量Ｄを有する。
【００１３】
例えば、第２段の遅延素子１１−２は、前段である第１段の遅延素子１１−１で発生されたクロックＣＫ−１を受けて、クロックＣＫ−１を所定の遅延量Ｄで遅延させて、クロックＣＫ−２を発生させる。第２段の遅延素子１１−２は、発生させたクロックＣＫ−２を、次段である第３段の遅延素子１１−３（図示せず）へ供給するとともに、位相比較器２１−２及びデコーダー３４へそれぞれ供給する。クロックＣＫ−２は、基準クロックＣＫｒｅｆに対して所定の遅延量の２倍の遅延量２×Ｄを有する。
【００１４】
例えば、第Ｍ段（Ｍ＜Ｎ、Ｍは２以上の整数）の遅延素子１１−Ｍは、前段である第（Ｍ−１）段の遅延素子１１−（Ｍ−１）（図示せず）で発生されたクロックＣＫ−（Ｍ−１）を受けて、クロックＣＫ−（Ｍ−１）を所定の遅延量Ｄで遅延させて、クロックＣＫ−Ｍを発生させる。第Ｍ段の遅延素子１１−Ｍは、発生させたクロックＣＫ−Ｍを、次段である第（Ｍ＋１）段の遅延素子１１−（Ｍ＋１）（図示せず）へ供給するとともに、位相比較器２１−Ｍ及びデコーダー３４へそれぞれ供給する。クロックＣＫ−Ｍは、基準クロックＣＫｒｅｆに対して所定の遅延量のＭ倍の遅延量Ｍ×Ｄを有する。
【００１５】
例えば、第Ｎ段の遅延素子１１−Ｎは、前段である第（Ｎ−１）段の遅延素子１１−（Ｎ−１）（図示せず）で発生されたクロックＣＫ−（Ｎ−１）を受けて、クロックＣＫ−（Ｎ−１）を所定の遅延量Ｄで遅延させて、クロックＣＫ−Ｎを発生させる。第Ｎ段の遅延素子１１−Ｎは、発生させたクロックＣＫ−Ｎを、位相比較器２１−Ｎ及びデコーダー３４へそれぞれ供給する。クロックＣＫ−Ｎは、基準クロックＣＫｒｅｆに対して所定の遅延量のＮ倍の遅延量Ｎ×Ｄを有する。
【００１６】
複数の位相比較器２１−１〜２１−Ｎは、それぞれ、基準クロックＣＫｒｅｆを受ける。それとともに、複数の位相比較器２１−１〜２１−Ｎは、Ｎ段の遅延素子１１−１〜１１−Ｎにおける互いに異なる段の遅延素子からクロックを受ける。複数の位相比較器２１−１〜２１−Ｎは、それぞれ、基準クロックＣＫｒｅｆと遅延素子により発生されたクロックとを比較して、比較結果をデコーダー３４へ出力する。
【００１７】
具体的には、複数の位相比較器２１−１〜２１−Ｎは、Ｎ個すなわち遅延素子と同じ個数存在し、Ｎ段の遅延素子１１−１〜１１−Ｎに対応している。複数の位相比較器２１−１〜２１−Ｎは、Ｎ段の遅延素子１１−１〜１１−Ｎにおける対応する各段の遅延素子からクロックを受ける。そして、各位相比較器２１−１〜２１−Ｎは、対応する遅延素子で発生されたクロックと基準クロックＣＫｒｅｆとを比較して、比較結果をデコーダー３４へ出力する。比較結果は、例えば、「進んでいる」、「同期」、「遅れている」の３値を取り得る（図３参照）。
【００１８】
例えば、位相比較器２１−１は、第１段の遅延素子１１−１に対応しており、第１段の遅延素子１１−１により発生されたクロックＣＫ−１を受ける。また、位相比較器２１−１は、基準クロックＣＫｒｅｆを受ける。そして、位相比較器２１−１は、基準クロックＣＫｒｅｆの位相とクロックＣＫ−１の位相とを比較して、比較結果をデコーダー３４へ出力する。位相比較器２１−１は、例えば、クロックＣＫ−１の位相が基準クロックＣＫｒｅｆの位相より進んでいることを示す「進んでいる」を比較結果としてデコーダー３４へ出力する（図２、図３参照）。
【００１９】
例えば、位相比較器２１−２は、第２段の遅延素子１１−２に対応しており、第２段の遅延素子１１−２により発生されたクロックＣＫ−２を受ける。また、位相比較器２１−２は、基準クロックＣＫｒｅｆを受ける。そして、位相比較器２１−２は、基準クロックＣＫｒｅｆの位相とクロックＣＫ−２の位相とを比較して、比較結果をデコーダー３４へ出力する。位相比較器２１−２は、例えば、クロックＣＫ−２の位相が基準クロックＣＫｒｅｆの位相より進んでいることを示す「進んでいる」を比較結果としてデコーダー３４へ出力する（図２、図３参照）。
【００２０】
例えば、位相比較器２１−Ｍは、第Ｍ段の遅延素子１１−Ｍに対応しており、第Ｍ段の遅延素子１１−Ｍにより発生されたクロックＣＫ−Ｍを受ける。また、位相比較器２１−Ｍは、基準クロックＣＫｒｅｆを受ける。そして、位相比較器２１−Ｍは、基準クロックＣＫｒｅｆの位相とクロックＣＫ−Ｍの位相とを比較して、比較結果をデコーダー３４へ出力する。位相比較器２１−Ｍは、例えば、クロックＣＫ−Ｍの位相が基準クロックＣＫｒｅｆの位相と同期している（すなわち、基準クロックＣＫｒｅｆに対する位相差が０近傍の所定の範囲内に収まっており基準クロックＣＫｒｅｆの位相に一致しているとみなせる）ことを示す「同期」を比較結果としてデコーダー３４へ出力する（図２、図３参照）。
【００２１】
例えば、位相比較器２１−Ｎは、第Ｎ段の遅延素子１１−Ｎに対応しており、第Ｎ段の遅延素子１１−Ｎにより発生されたクロックＣＫ−Ｎを受ける。また、位相比較器２１−Ｎは、基準クロックＣＫｒｅｆを受ける。そして、位相比較器２１−Ｎは、基準クロックＣＫｒｅｆの位相とクロックＣＫ−Ｎの位相とを比較して、比較結果をデコーダー３４へ出力する。位相比較器２１−Ｎは、例えば、クロックＣＫ−Ｎの位相が基準クロックＣＫｒｅｆの位相より遅れいていることを示す「遅れている」を比較結果としてデコーダー３４へ出力する（図２、図３参照）。
【００２２】
制御部３０は、デコーダー３４を有する。デコーダー３４は、比較結果を複数の位相比較器２１−１〜２１−Ｎのそれぞれから受ける。デコーダー３４は、複数の位相比較器２１−１〜２１−Ｎによる比較結果に基づいて、Ｎ段の遅延素子１１−１〜１１−Ｎのうち基準クロックＣＫｒｅｆに対して位相が同期するクロックを発生させる段数を決定する。そして、デコーダー３４は、決定された段数に基づいて、Ｎ段の遅延素子における出力段数を選択する。これにより、デコーダー３４は、基準クロックＣＫｒｅｆが要求に応じた遅延量で遅延された遅延クロックを出力する。
【００２３】
具体的には、デコーダー３４は、決定部３１及び選択部３２を有する。
【００２４】
決定部３１は、基準クロックＣＫｒｅｆに位相が同期していることを示す比較結果を供給する位相比較器に対応した遅延素子を特定する。例えば、上記の例において、決定部３１は、「同期」の比較結果を供給する位相比較器２１−Ｍに対応した遅延素子が遅延素子１１−Ｍであることを特定する。これにより、決定部３１は、基準クロックＣＫｒｅｆに対して位相が同期するクロックを発生させる段数をＭ段に決定する。これにより、ディレイチェーン１０、複数の位相比較器２１−１〜２１−Ｎ、及びデコーダー３４を含むループにより構成されたＤＬＬをロック状態にすることができる。
【００２５】
具体的には、決定部３１は、例えば、複数の位相比較器２１−１〜２１−Ｎの比較結果を選択部３２へ伝達するための２Ｎビット幅の制御信号ラインを含む。このとき、決定部３１により伝達される信号は、例えば、図３に示すように、１ビット目、２ビット目〜２（Ｍ−１）−１ビット目、２（Ｍ−１）ビット目が「進んでいる」の比較結果を示す信号であり、２Ｍ-１ビット目、２Ｍビット目が「同期」の比較結果を示す信号であり、２（Ｍ＋１）−１ビット目、２（Ｍ＋１）ビット目〜２Ｎ−１ビット目、２Ｎビット目が「遅れている」の比較結果を示す信号である。すなわち、決定部３１は、複数の位相比較器２１−１〜２１−Ｎの比較結果をそのまま、基準クロックに対して位相が同期するクロックを発生させる段数（例えば、Ｍ段）の決定内容として選択部３２へ伝達する。
【００２６】
選択部３２は、決定された段数を示すＮビットの制御信号（すなわち、複数の位相比較器２１−１〜２１−Ｎの比較結果）を決定部３１から受ける。選択部３２は、決定部３１により決定された段数に基づいて、Ｎ段の遅延素子における出力段数を選択する。例えば、上記の例において、選択部３２は、基準クロックＣＫｒｅｆに対して位相が同期するクロックを発生させる段数がＭ段に決定されたことに応じて、Ｎ段の遅延素子における出力段数を選択する。選択部３２は、選択された出力段数の遅延素子で発生されたクロックを遅延クロックとして出力する。
【００２７】
具体的には、選択部３２は、要求に応じた遅延量で遅延されたクロックを選択するように予めそれぞれ設定された複数のセレクタを有する。例えば、基準クロックＣＫｒｅｆに対して９０°、１８０°、２７０°、３６０°の４つの位相差で遅延させることが要求されている場合、選択部３２は、４つの位相差に対応した４つのセレクタ３３−１〜３３−４を有する。
【００２８】
例えば、セレクタ３３−１は、位相差９０°に対応している。セレクタ３３−１は、決定された段数（例えば、Ｍ段）を示すＮビットの制御信号を決定部３１から受ける。また、セレクタ３３−１は、Ｎビット幅のクロック信号ラインを介して、Ｎ段の遅延素子１１−１〜１１−ＮからＮ個のクロックＣＫ−１〜ＣＫ−Ｎを受ける。セレクタ３３−１は、制御信号に応じて、決定された段数（例えば、Ｍ段）の１／４倍の段数（端数が出る場合は四捨五入、切り上げ、又は切り捨てを行い整数にした数）を出力段数として選択する（図３参照）。セレクタ３３−１は、Ｎ個のクロックＣＫ−１〜ＣＫ−Ｎのうち選択した出力段数１／４×ＭのクロックＣＫ−（１／４×Ｍ）を選択して遅延クロックＣＫｏｕｔ１として出力する。
【００２９】
例えば、セレクタ３３−２は、位相差１８０°に対応している。セレクタ３３−２は、決定された段数（例えば、Ｍ段）を示すＮビットの制御信号を決定部３１から受ける。また、セレクタ３３−２は、Ｎビット幅のクロック信号ラインを介して、Ｎ段の遅延素子１１−１〜１１−ＮからＮ個のクロックＣＫ−１〜ＣＫ−Ｎを受ける。セレクタ３３−２は、制御信号に応じて、決定された段数（例えば、Ｍ段）の１／２倍の段数（端数が出る場合は四捨五入、切り上げ、又は切り捨てを行い整数にした数）を出力段数として選択する（図３参照）。セレクタ３３−２は、Ｎ個のクロックＣＫ−１〜ＣＫ−Ｎのうち選択した出力段数１／２×ＭのクロックＣＫ−（１／２×Ｍ）を選択して遅延クロックＣＫｏｕｔ２として出力する。
【００３０】
例えば、セレクタ３３−３は、位相差２７０°に対応している。セレクタ３３−３は、決定された段数（例えば、Ｍ段）を示すＮビットの制御信号を決定部３１から受ける。また、セレクタ３３−３は、Ｎビット幅のクロック信号ラインを介して、Ｎ段の遅延素子１１−１〜１１−ＮからＮ個のクロックＣＫ−１〜ＣＫ−Ｎを受ける。セレクタ３３−３は、制御信号に応じて、決定された段数（例えば、Ｍ段）の３／４倍の段数（端数が出る場合は四捨五入、切り上げ、又は切り捨てを行い整数にした数）を出力段数として選択する（図３参照）。セレクタ３３−３は、Ｎ個のクロックＣＫ−１〜ＣＫ−Ｎのうち選択した出力段数３／４×ＭのクロックＣＫ−（３／４×Ｍ）を選択して遅延クロックＣＫｏｕｔ３として出力する。
【００３１】
例えば、セレクタ３３−４は、位相差３６０°に対応している。セレクタ３３−４は、決定された段数（例えば、Ｍ段）を示すＮビットの制御信号を決定部３１から受ける。また、セレクタ３３−４は、Ｎビット幅のクロック信号ラインを介して、Ｎ段の遅延素子１１−１〜１１−ＮからＮ個のクロックＣＫ−１〜ＣＫ−Ｎを受ける。セレクタ３３−４は、制御信号に応じて、決定された段数（例えば、Ｍ段）をそのまま出力段数として選択する（図３参照）。セレクタ３３−４は、Ｎ個のクロックＣＫ−１〜ＣＫ−Ｎのうち選択した出力段数ＭのクロックＣＫ−Ｍを選択して遅延クロックＣＫｏｕｔ４として出力する。
【００３２】
ここで、仮に、図１０に示すように、クロック生成回路（ＤＬＬ回路）９００が複数の位相比較器２１−１〜２１−Ｎ（図１参照）を備えない場合について考える。この場合、クロック生成回路９００では、アップダウンカウンタ９３６のカウント値に応じて選択するディレイチェーン１０内の段数を順次にカウントアップ／カウントダウンしていき、カウントアップ／カウントダウンするたびにその段数の遅延素子で生成されたクロックの位相と基準クロックＣＫｒｅｆの位相とを比較し、両者が同期しているか確認する。このため、遅延クロックの位相と基準クロックの位相とを同期させるためのロック時間が長くなる傾向にある。
【００３３】
例えば、クロック生成回路９００における制御部９３０の決定部９３１は、Ｌ（＝２Ｎ）ビット幅の制御信号ライン、位相比較器９３５、及びアップダウンカウンタ９３６を有する。アップダウンカウンタ９３６は、例えば、初期状態において第１段の遅延素子１１−１を示すカウント値「１」を制御信号ライン経由で選択部３２の各セレクタ３３−１〜３３−４へ供給している。このとき、セレクタ３３−４は、第１段の遅延素子１１−１のクロックＣＫ−１を選択して出力している。位相比較器９３５は、セレクタ３３−４から出力されたクロックＣＫ−１と外部から受けた基準クロックＣＫｒｅｆとを比較する。そして、位相比較器９３５は、例えば、クロックＣＫ−１の位相が基準クロックＣＫｒｅｆの位相より進んでいることを示す「進んでいる」を比較結果としてアップダウンカウンタ９３６へ供給する（図３参照）。アップダウンカウンタ９３６は、「進んでいる」の比較結果に応じて、カウント値を「１」から、第２段の遅延素子１１−２を示す「２」（実際には例えば２ビット表現になる）へカウントアップする。このようにアップダウンカウンタ９３６がカウント値を１ずつカウントアップしていき例えば第Ｍ段の遅延素子１１−Ｍを示すカウント値「Ｍ」になると、位相比較器９３５は、クロックＣＫ−Ｍの位相が基準クロックＣＫｒｅｆの位相に同期していることを示す「同期」を比較結果としてアップダウンカウンタ９３６へ供給する（図３参照）。アップダウンカウンタ９３６は、「同期」の比較結果に応じて、直前のカウント値を保持する。これにより、ディレイチェーン１０、位相比較器９３５、及びアップダウンカウンタ９３６、デコーダー３４を含むループで構成されたＤＬＬをロック状態にすることができる。すなわち、遅延クロックの位相と基準クロックの位相とを同期させるためのロック時間として基準クロックＣＫｒｅｆのクロック周期をＭ倍した時間が必要になっている。
【００３４】
それに対して、実施の形態では、クロック生成回路（ＤＬＬ回路）１が複数の位相比較器２１−１〜２１−Ｎを備える。複数の位相比較器２１−１〜２１−Ｎは、基準クロックＣＫｒｅｆをそれぞれ受けるとともに、Ｎ段の遅延素子１１−１〜１１−Ｎにおける互いに異なる段の遅延素子からクロックを受ける。制御部３０は、複数の位相比較器２１−１〜２１−Ｎによる比較結果を並行して受けて、Ｎ段の遅延素子１１−１〜１１−Ｎのうち基準クロックＣＫｒｅｆに対して位相が同期するクロックを発生させる段数を決定する。これにより、Ｎ段の遅延素子１１−１〜１１−Ｎにおける異なる複数の段の遅延素子で発生したクロックについて基準クロックＣＫｒｅｆの位相に同期しているかどうかを同時並行的に確認することができるので、全ての遅延素子のクロックを１つずつ順番に確認する上記の比較例に比べて、遅延クロックの位相と基準クロックの位相とを同期させるためのロック時間を短縮できる。
【００３５】
また、実施の形態では、複数の位相比較器２１−１〜２１−Ｎは、Ｎ段の遅延素子１１−１〜１１−Ｎにおける対応する各段の遅延素子からクロックを受ける。これにより、Ｎ段の遅延素子１１−１〜１１−Ｎにおける全ての段の遅延素子で発生したクロックについて基準クロックＣＫｒｅｆの位相に同期しているかどうかを同時並行的に確認することができるので、遅延クロックの位相と基準クロックの位相とを同期させるためのロック時間を、例えば基準クロックＣＫｒｅｆのクロック周期の数倍（例えば、２倍）に短縮できる。
【００３６】
なお、複数の位相比較器２１−１〜２１−Ｎは、比較結果として、例えば「進んでいる」及び「遅れている」の２値を供給するものであっても良い。この場合、複数の位相比較器２１−１〜２１−Ｎの比較結果を選択部３２へ伝達するための制御信号ラインの信号幅をＮビットに低減できる。
【００３７】
（第２の実施形態）
次に、第２の実施形態にかかるクロック生成回路２００について図４を用いて説明する。図４は、クロック生成回路２００の構成を示す図である。以下では、第１の実施形態と異なる部分を中心に説明する。
【００３８】
クロック生成回路２００は、ディレイチェーン２１０、複数の位相比較器２２１−１〜２２１−３、及び制御部２３０を備える。ディレイチェーン２１０、複数の位相比較器２２１−１〜２２１−３、及び制御部２３０を含むループがＤＬＬを構成している。
【００３９】
ディレイチェーン２１０では、Ｎ段の遅延素子１１−１〜１１−Ｎが複数のグループに分けられている。例えば、Ｎ段の遅延素子１１−１〜１１−Ｎは、４つのグループＧＲ１〜ＧＲ４に分けられている。また、ディレイチェーン２１０では、Ｎ段の遅延素子１１−１〜１１−Ｎが例えば均等な個数で分けられるように複数のグループに分けられている。例えば、第１段から第（１／４）Ｎ段の遅延素子１１−１〜１１−（１／４）ＮがグループＧＲ１とされ、第（（１／４）Ｎ＋１）段から第（２／４）Ｎ段の遅延素子１１−（（１／４）Ｎ＋１）〜１１−（２／４）ＮがグループＧＲ２とされ、第（（２／４）Ｎ＋１）段から第（３／４）Ｎ段の遅延素子１１−（（２／４）Ｎ＋１）〜１１−（３／４）ＮがグループＧＲ３とされ、第（（３／４）Ｎ＋１）段から第（３／４）Ｎ段の遅延素子１１−（（３／４）Ｎ＋１）〜１１−ＮがグループＧＲ４とされる。
【００４０】
最初のグループＧＲ１を除くグループＧＲ２〜ＧＲ４のそれぞれでは、初段の遅延素子１１−（（１／４）Ｎ＋１）、１１−（（２／４）Ｎ＋１）、１１−（（３／４）Ｎ＋１）が位相比較器２２１−１〜２２１−３へクロックＣＫ−（（１／４）Ｎ＋１）、ＣＫ−（（２／４）Ｎ＋１）、ＣＫ−（（３／４）Ｎ＋１）を供給する。
【００４１】
複数の位相比較器２２１−１〜２２１−３は、Ｎ個より少ない個数すなわちグループの個数より１少ない個数存在し、最初のグループＧＲ１を除くグループＧＲ２〜ＧＲ４に対応している。複数の位相比較器２２１−１〜２２１−３は、例えば、３つのグループＧＲ２〜ＧＲ４における対応する各グループ内の初段の遅延素子１１−（（１／４）Ｎ＋１）、１１−（（２／４）Ｎ＋１）、１１−（（３／４）Ｎ＋１）からクロックを受ける。そして、各位相比較器２２１−１〜２２１−３は、対応するグループで発生されたクロックと基準クロックＣＫｒｅｆとを比較して、比較結果をデコーダー２３４へ出力する。比較結果は、例えば、「進んでいる」、「同期」、「遅れている」の３値を取り得る（図５参照）。
【００４２】
制御部２３０は、デコーダー２３４に加えて、位相比較器２３５及びアップダウンカウンター２３６を有する。すなわち、制御部２３０は、デコーダー２３４の一部（特定部２３７）、位相比較器（第２の位相比較器）２３５及びアップダウンカウンター（順次選択部）２３６を含む決定部２３１と、デコーダー２３４の他の一部としての選択部２３２とを有する。選択部２３２は、セレクタ３３−４（図１参照）が２つに分割されたものに相当するセレクタ２３３−４１及びセレクタ２３３−４２を有する。
【００４３】
特定部２３７は、複数の位相比較器２２１−１〜２２１−３による比較結果に基づいて、複数のグループＧＲ１〜ＧＲ４のうち基準クロックＣＫｒｅｆに位相が同期しているクロックを発生させる遅延素子を含むグループを特定する。具体的には、特定部２３７は、例えば、複数の位相比較器２２１−１〜２２１−３による比較結果を選択部２３２へ伝達するための例えば６ビット幅の制御信号ラインを含む。このとき、特定部２３７により伝達される信号は、例えば、図５に示すような比較結果を示す信号である。すなわち、特定部２３７は、複数の位相比較器２２１−１〜２２１−３の比較結果をそのまま、基準クロックＣＫｒｅｆに位相が同期しているクロックを発生させる遅延素子を含むグループの特定内容を示す制御信号としてセレクタ２３３−４１へ伝達する。
【００４４】
例えば、複数の位相比較器２２１−１〜２２１−３による比較結果がいずれも「遅れている」である場合、基準クロックＣＫｒｅｆに位相が同期しているクロックを発生させる遅延素子を含むグループとして、グループＧＲ１を特定する（図５参照）。
【００４５】
例えば、複数の位相比較器２２１−１〜２２１−３による比較結果が順に「同期」、「遅れている」、「遅れている」である場合、基準クロックＣＫｒｅｆに位相が同期しているクロックを発生させる遅延素子を含むグループとして、グループＧＲ２を特定する（図５参照）。
【００４６】
例えば、複数の位相比較器２２１−１〜２２１−３による比較結果が順に「進んでいる」、「遅れている」、「遅れている」である場合、基準クロックＣＫｒｅｆに位相が同期しているクロックを発生させる遅延素子を含むグループとして、グループＧＲ２を特定する（図５参照）。
【００４７】
例えば、複数の位相比較器２２１−１〜２２１−３による比較結果が順に「進んでいる」、「同期」、「遅れている」である場合、基準クロックＣＫｒｅｆに位相が同期しているクロックを発生させる遅延素子を含むグループとして、グループＧＲ３を特定する（図５参照）。
【００４８】
例えば、複数の位相比較器２２１−１〜２２１−３による比較結果が順に「進んでいる」、「進んでいる」、「遅れている」である場合、基準クロックＣＫｒｅｆに位相が同期しているクロックを発生させる遅延素子を含むグループとして、グループＧＲ３を特定する（図５参照）。
【００４９】
例えば、複数の位相比較器２２１−１〜２２１−３による比較結果が順に「進んでいる」、「進んでいる」、「同期」である場合、基準クロックＣＫｒｅｆに位相が同期しているクロックを発生させる遅延素子を含むグループとして、グループＧＲ４を特定する（図５参照）。
【００５０】
例えば、複数の位相比較器２２１−１〜２２１−３による比較結果がいずれも「進んでいる」である場合、基準クロックＣＫｒｅｆに位相が同期しているクロックを発生させる遅延素子を含むグループとして、グループＧＲ４を特定する（図５参照）。
【００５１】
セレクタ２３３−４１は、グループの特定内容を示す制御信号を特定部２３７から受ける。また、セレクタ２３３−４１は、Ｎ段の遅延素子１１−１〜１１−ＮからＮ個のクロックＣＫ−１〜ＣＫ−Ｎを受ける。セレクタ２３３−４１は、グループの特定内容を示す制御信号に応じて、Ｎ個のクロックＣＫ−１〜ＣＫ−Ｎのうち特定されたグループのクロックを選択的に通してセレクタ２３３−４２へ供給する。
【００５２】
アップダウンカウンター２３６は、特定部２３７により特定されたグループにおける遅延素子を順次に選択する。例えば、アップダウンカウンター２３６は、初期状態において、特定されたグループにおける第１段の遅延素子を示すカウント値「１」を制御信号ライン経由でセレクタ２３３−４２へ供給している（図５参照）。このとき、セレクタ２３３−４２は、特定されたグループにおける第１段の遅延素子のクロックを選択して出力している。
【００５３】
位相比較器２３５は、基準クロックＣＫｒｅｆを受けるとともに、アップダウンカウンター２３６により選択された遅延素子からクロックを受ける。すなわち、位相比較器２３５は、セレクタ２３３−４２から出力されたクロックと外部から受けた基準クロックＣＫｒｅｆとを比較する。そして、位相比較器２３５は、例えば、特定されたグループにおける第１段の遅延素子のクロックの位相が基準クロックＣＫｒｅｆの位相より進んでいることを示す「進んでいる」を比較結果としてアップダウンカウンター２３６へ供給する（図５参照）。
【００５４】
アップダウンカウンター２３６は、位相比較器２３５の比較結果に基づいて、基準クロックＣＫｒｅｆに対して位相が同期するクロックを発生させる段数を決定する。例えば、上記の例において、アップダウンカウンター２３６は、「進んでいる」の比較結果に応じて、カウント値を「１」から、特定されたグループ内の第２段の遅延素子を示す「２」（実際には例えば２ビット表現になる）へカウントアップする。このようにアップダウンカウンター２３６がカウント値を１ずつカウントアップしていき例えば第Ｊ段（Ｊ＜（１／４）Ｎ、Ｊは２以上の整数）の遅延素子を示すカウント値「Ｊ」になると、位相比較器２３５は、第Ｊ段の遅延素子のクロックの位相が基準クロックＣＫｒｅｆの位相に同期していることを示す「同期」を比較結果としてアップダウンカウンター２３６へ供給する。アップダウンカウンター２３６は、「同期」の比較結果に応じて、直前のカウント値を保持する。これにより、ディレイチェーン２１０、位相比較器２３５、及びアップダウンカウンター２３６、デコーダー２３４を含むループで構成されたＤＬＬをロック状態にすることができる。
【００５５】
以上のように、第２の実施形態では、特定部２３７が、複数の位相比較器２２１−１〜２２１−３による比較結果に基づいて、複数のグループＧＲ１〜ＧＲ４のうち基準クロックＣＫｒｅｆに位相が同期しているクロックを発生させる遅延素子を含むグループを特定する。アップダウンカウンター２３６は、特定部２３７により特定されたグループにおける遅延素子を順次に選択する。位相比較器２３５は、基準クロックＣＫｒｅｆを受けるとともに、アップダウンカウンター２３６により選択された遅延素子からクロックを受けて、両者を比較する。アップダウンカウンター２３６は、位相比較器２３５の比較結果に基づいて、基準クロックＣＫｒｅｆに対して位相が同期するクロックを発生させる段数を決定する。これにより、複数のグループＧＲ１〜ＧＲ４のうち基準クロックＣＫｒｅｆに位相が同期しているクロックを発生させる遅延素子がどのグループに含まれているかを同時並行的に確認して絞り込むことができるので、１つずつ順番に確認すべき遅延素子の段数を大幅に減らすことができる。これにより、全ての遅延素子のクロックを１つずつ順番に確認する上記の比較例（図１０参照）に比べて、遅延クロックの位相と基準クロックの位相とを同期させるためのロック時間を例えば約１／（グループ数）に（例えば、図４の場合、約１／４に）短縮できる。
【００５６】
なお、複数の位相比較器２２１−１〜２２１−３による比較結果に「同期」が含まれている場合、遅延素子のクロックを１つずつ順番に確認する動作を省略することができるので、遅延クロックの位相と基準クロックの位相とを同期させるためのロック時間をさらに短縮できる。
【００５７】
また、第２の実施形態では、複数の位相比較器２２１−１〜２２１−３が、Ｎ個より大幅に少ない個数すなわちグループの個数より１少ない個数存在する。これにより、基準クロックＣＫｒｅｆに対して位相が同期するクロックを発生させる段数を決定するために用いる位相比較器の個数を大幅に減らすことができるので、クロック生成回路２００の回路規模を低減できる。
【００５８】
さらに、第２の実施形態では、１つずつ順番に確認すべき遅延素子の段数を大幅に減らすことができるので、アップダウンカウンター２３６のカウント値として確保すべきビット数も大幅に減らすことができる。例えば、Ｎ段の遅延素子１１−１〜１１−Ｎが例えば均等な個数（１／４）Ｎ個で分けられるように複数のグループに分けられている場合、カウント値として確保すべきビット数はＫ＝２（１／４）Ｎで済む。これにより、全ての遅延素子のクロックを１つずつ順番に確認する上記の比較例においてカウント値として確保すべきビット数（Ｌ＝２Ｎ）に比べて、カウント値として確保すべきビット数を少なくすることができるので、この観点からも、クロック生成回路２００の回路規模を低減できる。
【００５９】
なお、遅延素子のクロックを１つずつ順番に確認する動作において、アップダウンカウンター２３６は、特定されたグループにおける最終段の遅延素子を示すカウント値「（１／４）Ｎ」から１つずつカウントダウンする動作を行ってもよい。このとき、例えば、複数の位相比較器２２１−１〜２２１−３による比較結果のいずれかが「同期」である場合、アップダウンカウンター２３６は、強制的に、そのカウント値を、特定されたグループにおける最終段の遅延素子を示すカウント値「（１／４）Ｎ」に設定しても良い。この場合、遅延素子のクロックを１つずつ順番に確認する動作を省略することができるので、遅延クロックの位相と基準クロックの位相とを同期させるためのロック時間をさらに短縮できる。
【００６０】
あるいは、クロック生成回路２００ｉでは、図６に示すように、ディレイチェーン２１０ｉにおける最後のグループＧＲ４ｉを除くグループＧＲ１ｉ〜ＧＲ３ｉのそれぞれの最終段の遅延素子１１−（１／４）Ｎ、１１−（２／４）Ｎ、１１−（３／４）Ｎが位相比較器２２１−１ｉ〜２２１−３ｉへクロックＣＫ−（１／４）Ｎ、ＣＫ−（２／４）Ｎ、ＣＫ−（３／４）Ｎを供給してもよい。すなわち、複数の位相比較器２２１−１ｉ〜２２１−３ｉは、最後のグループＧＲ４ｉを除くグループＧＲ１ｉ〜ＧＲ３ｉに対応していてもよい。
【００６１】
この場合、例えば、複数の位相比較器２２１−１ｉ〜２２１−３ｉによる比較結果がいずれも「遅れている」である場合、基準クロックＣＫｒｅｆに位相が同期しているクロックを発生させる遅延素子を含むグループとして、グループＧＲ１ｉを特定する。
【００６２】
例えば、複数の位相比較器２２１−１ｉ〜２２１−３ｉによる比較結果が順に「同期」、「遅れている」、「遅れている」である場合、基準クロックＣＫｒｅｆに位相が同期しているクロックを発生させる遅延素子を含むグループとして、グループＧＲ１ｉを特定する。
【００６３】
例えば、複数の位相比較器２２１−１ｉ〜２２１−３ｉによる比較結果が順に「進んでいる」、「遅れている」、「遅れている」である場合、基準クロックＣＫｒｅｆに位相が同期しているクロックを発生させる遅延素子を含むグループとして、グループＧＲ２ｉを特定する。
【００６４】
例えば、複数の位相比較器２２１−１ｉ〜２２１−３ｉによる比較結果が順に「進んでいる」、「同期」、「遅れている」である場合、基準クロックＣＫｒｅｆに位相が同期しているクロックを発生させる遅延素子を含むグループとして、グループＧＲ２ｉを特定する。
【００６５】
例えば、複数の位相比較器２２１−１ｉ〜２２１−３ｉによる比較結果が順に「進んでいる」、「進んでいる」、「遅れている」である場合、基準クロックＣＫｒｅｆに位相が同期しているクロックを発生させる遅延素子を含むグループとして、グループＧＲ３ｉを特定する。
【００６６】
例えば、複数の位相比較器２２１−１ｉ〜２２１−３ｉによる比較結果が順に「進んでいる」、「進んでいる」、「同期」である場合、基準クロックＣＫｒｅｆに位相が同期しているクロックを発生させる遅延素子を含むグループとして、グループＧＲ３ｉを特定する。
【００６７】
例えば、複数の位相比較器２２１−１ｉ〜２２１−３ｉによる比較結果がいずれも「進んでいる」である場合、基準クロックＣＫｒｅｆに位相が同期しているクロックを発生させる遅延素子を含むグループとして、グループＧＲ４ｉを特定する。
【００６８】
このように、図６に示すクロック生成回路２００ｉによっても、複数のグループＧＲ１ｉ〜ＧＲ４ｉのうち基準クロックＣＫｒｅｆに位相が同期しているクロックを発生させる遅延素子がどのグループに含まれているかを複数のグループＧＲ１ｉ〜ＧＲ４ｉについて同時並行的に確認して絞り込むことができる。
【００６９】
（第３の実施形態）
次に、第３の実施形態にかかるクロック生成回路３００について図７を用いて説明する。図７は、クロック生成回路３００の構成を示す図である。以下では、第１の実施形態と異なる部分を中心に説明する。
【００７０】
クロック生成回路３００は、第１の実施形態にかかるクロック生成回路（ＤＬＬ回路）１をベースとした逓倍回路である。すなわち、クロック生成回路３００は、制御部３３０及び生成部３４０を備える。制御部３３０は、選択部３３２がセレクタ３３−４を有しない点で、第１の実施形態の制御部３０と異なる。
【００７１】
生成部３４０は、基準クロックＣＫｒｅｆを受けるとともに、制御部３３０により選択された出力段数の遅延素子からクロックを受けて、基準クロックＣＫｒｅｆが逓倍された逓倍クロックＣＫｏｕｔ３１、ＣＫｏｕｔ３２を生成して出力する。例えば、生成部３４０は、排他的論理和回路３４１、３４２を有する。
【００７２】
排他的論理和回路３４１は、基準クロックＣＫｒｅｆを外部から受け、基準クロックＣＫｒｅｆに対して位相差６０°を有するクロックＣＫｏｕｔ１をセレクタ３３−１から受け、基準クロックＣＫｒｅｆに対して位相差１２０°を有するクロックＣＫｏｕｔ３をセレクタ３３−３から受ける。排他的論理和回路３４１は、基準クロックＣＫｒｅｆとクロックＣＫｏｕｔ１とクロックＣＫｏｕｔ３との排他的論理和を演算し、その演算結果を逓倍クロックＣＫｏｕｔ３１として出力する。逓倍クロックＣＫｏｕｔ３１は、例えば、基準クロックＣＫｒｅｆが３逓倍されたクロックである。
【００７３】
排他的論理和回路３４２は、基準クロックＣＫｒｅｆを外部から受け、基準クロックＣＫｒｅｆに対して位相差９０°を有するクロックＣＫｏｕｔ２をセレクタ３３−２から受ける。排他的論理和回路３４２は、基準クロックＣＫｒｅｆとクロックＣＫｏｕｔ２との排他的論理和を演算し、その演算結果を逓倍クロックＣＫｏｕｔ３２として出力する。逓倍クロックＣＫｏｕｔ３２は、例えば、基準クロックＣＫｒｅｆが２逓倍されたクロックである。
【００７４】
このように、第３の実施形態では、第１の実施形態にかかるクロック生成回路（ＤＬＬ回路）１をベースとして逓倍回路を構成しているので、基準クロックＣＫｒｅｆが逓倍された逓倍クロックを生成する際において、遅延クロックの位相と基準クロックの位相とを同期させるためのロック時間を短縮できる。
【００７５】
（第４の実施形態）
次に、第４の実施形態にかかるクロック生成回路４００について図８を用いて説明する。図８は、クロック生成回路４００の構成を示す図である。以下では、第２の実施形態と異なる部分を中心に説明する。
【００７６】
クロック生成回路４００は、第２の実施形態にかかるクロック生成回路（ＤＬＬ回路）２００をベースとした逓倍回路である。すなわち、クロック生成回路４００は、生成部４４０を備える。
【００７７】
生成部４４０は、基準クロックＣＫｒｅｆを受けるとともに、制御部２３０により選択された出力段数の遅延素子からクロックを受けて、基準クロックＣＫｒｅｆが逓倍された逓倍クロックＣＫｏｕｔ４１、ＣＫｏｕｔ４２を生成して出力する。例えば、生成部４４０は、排他的論理和回路４４１、４４２を有する。
【００７８】
排他的論理和回路４４１は、基準クロックＣＫｒｅｆを外部から受け、基準クロックＣＫｒｅｆに対して位相差６０°を有するクロックＣＫｏｕｔ１をセレクタ３３−１から受け、基準クロックＣＫｒｅｆに対して位相差１２０°を有するクロックＣＫｏｕｔ３をセレクタ３３−３から受ける。排他的論理和回路４４１は、基準クロックＣＫｒｅｆとクロックＣＫｏｕｔ１とクロックＣＫｏｕｔ３との排他的論理和を演算し、その演算結果を逓倍クロックＣＫｏｕｔ４１として出力する。逓倍クロックＣＫｏｕｔ４１は、例えば、基準クロックＣＫｒｅｆが３逓倍されたクロックである。
【００７９】
排他的論理和回路４４２は、基準クロックＣＫｒｅｆを外部から受け、基準クロックＣＫｒｅｆに対して位相差９０°を有するクロックＣＫｏｕｔ２をセレクタ３３−２から受ける。排他的論理和回路４４２は、基準クロックＣＫｒｅｆとクロックＣＫｏｕｔ２との排他的論理和を演算し、その演算結果を逓倍クロックＣＫｏｕｔ４２として出力する。逓倍クロックＣＫｏｕｔ４２は、例えば、基準クロックＣＫｒｅｆが２逓倍されたクロックである。
【００８０】
このように、第４の実施形態では、第２の実施形態にかかるクロック生成回路（ＤＬＬ回路）２００をベースとして逓倍回路を構成しているので、基準クロックＣＫｒｅｆが逓倍された逓倍クロックを生成する際において、遅延クロックの位相と基準クロックの位相とを同期させるためのロック時間を短縮できる。
【００８１】
次に、第１の実施形態〜第４の実施形態にかかるクロック生成回路を適用した半導体記憶装置の構成について図９を用いて説明する。
【００８２】
図９に示すメモリシステム５００は、例えば、ホスト装置（図示せず）に対する外部記憶媒体として機能するものであり、例えば、ＳＳＤ（Ｓｏｌｉｄ Ｓｔａｔｅ Ｄｒｉｖｅ）又はメモリカードである。ホスト装置は、例えば、パーソナルコンピュータ又はＣＰＵコアを含む。メモリシステム５００は、発振回路５０１、システムコントローラ５１０、メモリデバイス（例えば、ＤＤＲ ＤＲＡＭデバイス）５８０、及びメモリデバイス（例えば、ＮＡＮＤフラッシュメモリデバイス）５９０を有する。システムコントローラ（例えば、ＳＳＤコントローラ）５１０は、クロックジェネレータ５２０、ＣＰＵ５３０、ＳＡＴＡコントローラ５４０、ＥＣＣモジュール５５０、メモリコントローラ（例えば、ＮＡＮＤコントローラ）５６０、及びメモリコントローラ（例えば、ＤＲＡＭコントローラ）５７０を有する。
【００８３】
クロックジェネレータ５２０は、逓倍回路５２１を有する。メモリコントローラ５７０は、ＤＬＬ回路５７１及びＩＯバッファ回路５７２を有する。メモリデバイス５８０は、ＤＬＬ回路５８１、ＩＯバッファ回路５８２、コントローラ５８３、及びメモリアレイ５８４を有する。
【００８４】
ここで、メモリデバイス５８０を半導体記憶装置として、第１の実施形態又は第２の実施形態にかかるクロック生成回路（ＤＬＬ回路）１、２００をＤＬＬ回路５８１に適用することができる。このとき、ＤＬＬ回路５８１は、クロックジェネレータ５２０から供給されたクロックを基準クロックＣＫｒｅｆとして、基準クロックＣＫｒｅｆを遅延させて遅延クロックを生成して出力する。そして、ＩＯバッファ回路５８２、コントローラ５８３、及びメモリアレイ５８４を含むメモリを、ＤＬＬ回路５８１から出力された遅延クロックを用いて動作させることができる。
【００８５】
あるいは、メモリシステム５００を半導体記憶装置として、第１の実施形態又は第２の実施形態にかかるクロック生成回路（ＤＬＬ回路）１、２００をＤＬＬ回路５７１に適用することができる。このとき、ＤＬＬ回路５７１は、クロックジェネレータ５２０から供給されたクロックを基準クロックＣＫｒｅｆとして、基準クロックＣＫｒｅｆを遅延させて遅延クロックを生成して出力する。そして、メモリデバイス５８０を含むメモリを、ＤＬＬ回路５８１から出力された遅延クロックを用いて動作させることができる。これにより、例えば、メモリコントローラ５７０は、基準クロックＣＫｒｅｆの立ち上がりエッジおよび立ち下がりエッジの夫々のタイミングでメモリデバイス５８０からデータを読み出し、その読み出しデータをダブルデータレートの信号から２系統のシングルデータレートの信号に変換して、シングルデータレートに変換された信号を夫々読み出し元に転送することができる。
【００８６】
あるいは、メモリシステム５００を半導体記憶装置として、第３の実施形態又は第４の実施形態にかかるクロック生成回路（逓倍回路）３００、４００を逓倍回路５２１に適用することができる。このとき、逓倍回路５２１は、発振回路５０１から供給されたクロックを基準クロックＣＫｒｅｆとして、基準クロックＣＫｒｅｆが逓倍された逓倍クロックを生成して出力する。そして、メモリデバイス５８０を含むメモリを、逓倍回路５２１から出力された逓倍クロックを用いて動作させることができる。これにより、例えば、メモリデバイス５８０は、逓倍クロックを基準クロックＣＫｒｅｆとして内部的に遅延クロックを生成するとともにその遅延クロックを用いて動作することができる。
【００８７】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【００８８】
なお、第１の実施形態〜第４の実施形態にかかるクロック生成回路は、図９に示される例以外にも、例えば、テレビ用システムＬＳＩなどに適用することができる。
【符号の説明】
【００８９】
１、２００、３００、４００、９００ クロック生成回路、 １０、２１０ ディレイチェーン、１１−１〜１１−Ｎ 遅延素子、２１−１〜２１−Ｎ、２２１−１〜２２１−３ 位相比較器、３０、２３０、３３０、９３０ 制御部、３１、２３１、９３１ 決定部、３２、２３２、３３２ 選択部、３３−１〜３３−４、２３３−４１、２３３−４２ セレクタ、３４、２３４ デコーダー、２３５、９３５ 位相比較器、２３６、９３６ アップダウンカウンター、２３７ 特定部、３４０、４４０ 生成部、３４１、４４１ 排他的論理和回路、３４２、４４２ 排他的論理和回路、５００ メモリシステム、５０１ 発振回路、５１０ システムコントローラ、５２０ クロックジェネレータ、５２１ 逓倍回路、５３０ ＣＰＵ、５４０ ＳＡＴＡコントローラ、５５０ ＥＣＣモジュール、５６０ メモリコントローラ、５７０ メモリコントローラ、５７１ ＤＬＬ回路、５７２ ＩＯバッファ回路、５８０ メモリデバイス、５８１ ＤＬＬ回路、５８２ ＩＯバッファ回路、５８３ コントローラ、５８４ メモリアレイ、５９０ メモリデバイス。
【特許請求の範囲】
【請求項１】
基準クロックに対して互いに異なる遅延量のクロックを発生させる複数段の遅延素子が直列に接続されたディレイチェーンと、
前記基準クロックをそれぞれ受けるとともに、前記複数段の遅延素子における互いに異なる段の遅延素子からクロックを受ける複数の位相比較器と、
前記複数の位相比較器による比較結果を並行して受けて、前記複数段の遅延素子のうち前記基準クロックに対して位相が同期するクロックを発生させる段数を決定し、前記基準クロックが要求に応じた遅延量で遅延された遅延クロックを出力するように、前記決定された段数に基づいて前記複数段の遅延素子における出力段数を選択する制御部と、
を備えたことを特徴とするＤＬＬ回路。
【請求項２】
前記複数の位相比較器は、前記複数段の遅延素子における対応する各段の遅延素子からクロックを受け、
前記制御部は、前記基準クロックに位相が同期していることを示す比較結果を供給する位相比較器に対応した遅延素子を特定することにより、前記基準クロックに対して位相が同期するクロックを発生させる段数を決定する
ことを特徴とする請求項１に記載のＤＬＬ回路。
【請求項３】
前記複数の位相比較器は、前記複数段の遅延素子を複数のグループに分けた場合における対応するグループからクロックを受け、
前記制御部は、
前記複数の位相比較器による比較結果に基づいて、前記複数のグループのうち前記基準クロックに位相が同期しているクロックを発生させる遅延素子を含むグループを特定する特定部と、
前記特定部により特定されたグループにおける遅延素子を順次に選択する順次選択部と、
前記基準クロックを受けるとともに、前記順次選択部により選択された遅延素子からクロックを受ける第２の位相比較器と、
を有し、
前記順次選択部は、前記第２の位相比較器の比較結果に基づいて、前記基準クロックに対して位相が同期するクロックを発生させる段数を決定する
ことを特徴とする請求項１に記載のＤＬＬ回路。
【請求項４】
基準クロックに対して互いに異なる遅延量のクロックを発生させる複数段の遅延素子が直列に接続されたディレイチェーンと、
前記基準クロックをそれぞれ受けるとともに、前記複数段の遅延素子における互いに異なる段の遅延素子からクロックを受ける複数の位相比較器と、
前記複数の位相比較器による比較結果を並行して受けて、前記複数段の遅延素子のうち前記基準クロックに対して位相が同期するクロックを発生させる段数を決定し、前記基準クロックが要求に応じた遅延量で遅延された遅延クロックを出力するように、前記決定された段数に基づいて前記複数段の遅延素子における出力段数を選択する制御部と、
前記基準クロックを受けるとともに、前記制御部により選択された出力段数の遅延素子からクロックを受けて、前記基準クロックが逓倍された逓倍クロックを生成する生成部と、
を備えたことを特徴とする逓倍回路。
【請求項５】
前記複数の位相比較器は、前記複数段の遅延素子における対応する各段の遅延素子からクロックを受け、
前記制御部は、前記基準クロックに位相が同期していることを示す比較結果を供給する位相比較器に対応した遅延素子を特定することにより、前記基準クロックに対して位相が同期するクロックを発生させる段数を決定する
ことを特徴とする請求項４に記載の逓倍回路。
【請求項６】
前記複数の位相比較器は、前記複数段の遅延素子を複数のグループに分けた場合における対応するグループからクロックを受け、
前記制御部は、
前記複数の位相比較器による比較結果に基づいて、前記複数のグループのうち前記基準クロックに位相が同期しているクロックを発生させる遅延素子を含むグループを特定する特定部と、
前記特定部により特定されたグループにおける遅延素子を順次に選択する順次選択部と、
前記基準クロックを受けるとともに、前記順次選択部により選択された遅延素子からクロックを受ける第２の位相比較器と、
を有し、
前記順次選択部は、前記第２の位相比較器による比較結果に基づいて、前記基準クロックに対して位相が同期するクロックを発生させる段数を決定する
ことを特徴とする請求項４に記載の逓倍回路。
【請求項７】
基準クロックを遅延させて遅延クロックを生成して出力するＤＬＬ回路と、
前記出力された遅延クロックを用いて動作するメモリと、
を備え、
前記ＤＬＬ回路は、
基準クロックに対して互いに異なる遅延量のクロックを発生させる複数段の遅延素子が直列に接続されたディレイチェーンと、
前記基準クロックをそれぞれ受けるとともに、前記複数段の遅延素子における互いに異なる段の遅延素子からクロックを受ける複数の位相比較器と、
前記複数の位相比較器による比較結果を並行して受けて、前記複数段の遅延素子のうち前記基準クロックに対して位相が同期するクロックを発生させる段数を決定し、前記基準クロックが要求に応じた遅延量で遅延された前記遅延クロックを出力するように、前記決定された段数に基づいて前記複数段の遅延素子における出力段数を選択する制御部と、
を有する
ことを特徴とする半導体記憶装置。
【請求項８】
前記複数の位相比較器は、前記複数段の遅延素子における対応する各段の遅延素子からクロックを受け、
前記制御部は、前記基準クロックに位相が同期していることを示す比較結果を供給する位相比較器に対応した遅延素子を特定することにより、前記基準クロックに対して位相が同期するクロックを発生させる段数を決定する
ことを特徴とする請求項７に記載の半導体記憶装置。
【請求項９】
前記複数の位相比較器は、前記複数段の遅延素子を複数のグループに分けた場合における対応するグループからクロックを受け、
前記制御部は、
前記複数の位相比較器による比較結果に基づいて、前記複数のグループのうち前記基準クロックに位相が同期しているクロックを発生させる遅延素子を含むグループを特定する特定部と、
前記特定部により特定されたグループにおける遅延素子を順次に選択する順次選択部と、
前記基準クロックを受けるとともに、前記順次選択部により選択された遅延素子からクロックを受ける第２の位相比較器と、
を有し、
前記順次選択部は、前記第２の位相比較器の比較結果に基づいて、前記基準クロックに対して位相が同期するクロックを発生させる段数を決定する
ことを特徴とする請求項７に記載の半導体記憶装置。
【請求項１】
基準クロックに対して互いに異なる遅延量のクロックを発生させる複数段の遅延素子が直列に接続されたディレイチェーンと、
前記基準クロックをそれぞれ受けるとともに、前記複数段の遅延素子における互いに異なる段の遅延素子からクロックを受ける複数の位相比較器と、
前記複数の位相比較器による比較結果を並行して受けて、前記複数段の遅延素子のうち前記基準クロックに対して位相が同期するクロックを発生させる段数を決定し、前記基準クロックが要求に応じた遅延量で遅延された遅延クロックを出力するように、前記決定された段数に基づいて前記複数段の遅延素子における出力段数を選択する制御部と、
を備えたことを特徴とするＤＬＬ回路。
【請求項２】
前記複数の位相比較器は、前記複数段の遅延素子における対応する各段の遅延素子からクロックを受け、
前記制御部は、前記基準クロックに位相が同期していることを示す比較結果を供給する位相比較器に対応した遅延素子を特定することにより、前記基準クロックに対して位相が同期するクロックを発生させる段数を決定する
ことを特徴とする請求項１に記載のＤＬＬ回路。
【請求項３】
前記複数の位相比較器は、前記複数段の遅延素子を複数のグループに分けた場合における対応するグループからクロックを受け、
前記制御部は、
前記複数の位相比較器による比較結果に基づいて、前記複数のグループのうち前記基準クロックに位相が同期しているクロックを発生させる遅延素子を含むグループを特定する特定部と、
前記特定部により特定されたグループにおける遅延素子を順次に選択する順次選択部と、
前記基準クロックを受けるとともに、前記順次選択部により選択された遅延素子からクロックを受ける第２の位相比較器と、
を有し、
前記順次選択部は、前記第２の位相比較器の比較結果に基づいて、前記基準クロックに対して位相が同期するクロックを発生させる段数を決定する
ことを特徴とする請求項１に記載のＤＬＬ回路。
【請求項４】
基準クロックに対して互いに異なる遅延量のクロックを発生させる複数段の遅延素子が直列に接続されたディレイチェーンと、
前記基準クロックをそれぞれ受けるとともに、前記複数段の遅延素子における互いに異なる段の遅延素子からクロックを受ける複数の位相比較器と、
前記複数の位相比較器による比較結果を並行して受けて、前記複数段の遅延素子のうち前記基準クロックに対して位相が同期するクロックを発生させる段数を決定し、前記基準クロックが要求に応じた遅延量で遅延された遅延クロックを出力するように、前記決定された段数に基づいて前記複数段の遅延素子における出力段数を選択する制御部と、
前記基準クロックを受けるとともに、前記制御部により選択された出力段数の遅延素子からクロックを受けて、前記基準クロックが逓倍された逓倍クロックを生成する生成部と、
を備えたことを特徴とする逓倍回路。
【請求項５】
前記複数の位相比較器は、前記複数段の遅延素子における対応する各段の遅延素子からクロックを受け、
前記制御部は、前記基準クロックに位相が同期していることを示す比較結果を供給する位相比較器に対応した遅延素子を特定することにより、前記基準クロックに対して位相が同期するクロックを発生させる段数を決定する
ことを特徴とする請求項４に記載の逓倍回路。
【請求項６】
前記複数の位相比較器は、前記複数段の遅延素子を複数のグループに分けた場合における対応するグループからクロックを受け、
前記制御部は、
前記複数の位相比較器による比較結果に基づいて、前記複数のグループのうち前記基準クロックに位相が同期しているクロックを発生させる遅延素子を含むグループを特定する特定部と、
前記特定部により特定されたグループにおける遅延素子を順次に選択する順次選択部と、
前記基準クロックを受けるとともに、前記順次選択部により選択された遅延素子からクロックを受ける第２の位相比較器と、
を有し、
前記順次選択部は、前記第２の位相比較器による比較結果に基づいて、前記基準クロックに対して位相が同期するクロックを発生させる段数を決定する
ことを特徴とする請求項４に記載の逓倍回路。
【請求項７】
基準クロックを遅延させて遅延クロックを生成して出力するＤＬＬ回路と、
前記出力された遅延クロックを用いて動作するメモリと、
を備え、
前記ＤＬＬ回路は、
基準クロックに対して互いに異なる遅延量のクロックを発生させる複数段の遅延素子が直列に接続されたディレイチェーンと、
前記基準クロックをそれぞれ受けるとともに、前記複数段の遅延素子における互いに異なる段の遅延素子からクロックを受ける複数の位相比較器と、
前記複数の位相比較器による比較結果を並行して受けて、前記複数段の遅延素子のうち前記基準クロックに対して位相が同期するクロックを発生させる段数を決定し、前記基準クロックが要求に応じた遅延量で遅延された前記遅延クロックを出力するように、前記決定された段数に基づいて前記複数段の遅延素子における出力段数を選択する制御部と、
を有する
ことを特徴とする半導体記憶装置。
【請求項８】
前記複数の位相比較器は、前記複数段の遅延素子における対応する各段の遅延素子からクロックを受け、
前記制御部は、前記基準クロックに位相が同期していることを示す比較結果を供給する位相比較器に対応した遅延素子を特定することにより、前記基準クロックに対して位相が同期するクロックを発生させる段数を決定する
ことを特徴とする請求項７に記載の半導体記憶装置。
【請求項９】
前記複数の位相比較器は、前記複数段の遅延素子を複数のグループに分けた場合における対応するグループからクロックを受け、
前記制御部は、
前記複数の位相比較器による比較結果に基づいて、前記複数のグループのうち前記基準クロックに位相が同期しているクロックを発生させる遅延素子を含むグループを特定する特定部と、
前記特定部により特定されたグループにおける遅延素子を順次に選択する順次選択部と、
前記基準クロックを受けるとともに、前記順次選択部により選択された遅延素子からクロックを受ける第２の位相比較器と、
を有し、
前記順次選択部は、前記第２の位相比較器の比較結果に基づいて、前記基準クロックに対して位相が同期するクロックを発生させる段数を決定する
ことを特徴とする請求項７に記載の半導体記憶装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【公開番号】特開２０１３−７０２８１（Ｐ２０１３−７０２８１Ａ）
【公開日】平成２５年４月１８日（２０１３．４．１８）
【国際特許分類】
【出願番号】特願２０１１−２０８１６８（Ｐ２０１１−２０８１６８）
【出願日】平成２３年９月２２日（２０１１．９．２２）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
【公開日】平成２５年４月１８日（２０１３．４．１８）
【国際特許分類】
【出願日】平成２３年９月２２日（２０１１．９．２２）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
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