【課題】例えば、遅延クロックの位相と基準クロックの位相とを同期させるためのロック時間を低減する。
【解決手段】１つの実施形態によれば、ディレイチェーン、複数の位相比較器、制御部を有するＤＬＬ回路が提供される。ディレイチェーンでは、複数段の遅延素子が直列に接続されている。複数段の遅延素子は、基準クロックに対して互いに異なる遅延量のクロックを発生させる。複数の位相比較器は、基準クロックをそれぞれ受けるとともに、複数段の遅延素子における互いに異なる段の遅延素子からクロックを受ける。制御部は、複数の位相比較器による比較結果に基づいて、複数段の遅延素子のうち基準クロックに対して位相が同期するクロックを発生させる段数を決定する。制御部は、遅延クロックを出力するように、その決定された段数に基づいて複数段の遅延素子における出力段数を選択する。遅延クロックは、基準クロックが要求に応じた遅延量で遅延されたクロックである。 （もっと読む）

【課題】クロックのばらつきが引き起こすジッタを抑制することが可能なデューティ補正付き位相調整回路及びシリアライザを提供することを目的としている。
【解決手段】正クロック信号及び負クロック信号が入力され前記正クロック信号と前記負クロック信号のデューティ及び位相を調整した正クロック出力信号及び負クロック出力信号を出力する。 （もっと読む）

【課題】インターポレータ方式のクロックデータ復元回路において、インターポレータ回路の広帯域化を行わず、マルチレートに対応したクロックデータ復元回路を実現する。
【解決の手段】インターポレータ回路の生成クロックを分周し、リカバリクロックを生成する。また、インターポレータ回路が生成するクロックの位相を制御するポインタは分周前のクロックを使い、その他の回路は分周後のリカバリクロックを使い動作する。 （もっと読む）

【課題】内部回路の内部クロックと内部回路の入力信号との位相関係により内部回路の出力が変動する場合であっても、安定した回路動作とすることができる信号処理回路を得る。
【解決手段】入力信号と位相制御信号とを受け、前記入力信号及び前記位相制御信号の位相差に基づき位相比較信号を出力する位相比較手段と、前記位相比較信号を受け、前記位相比較信号に基づく周波数で発振する発振信号を出力する発振手段と、前記発振信号を受け、前記位相制御信号を出力する位相制御信号発生手段とを備え、同時に前記位相制御信号を出力信号とし、該位相制御信号を内部クロックとして供給することを特徴とする位相差制御回路である信号処理回路等を提供する。 （もっと読む）

【課題】チップサイズの大型化を防止することができる半導体集積回路。
【解決手段】同一のリセット信号が入力されることにより、互いに同期が取られる複数の送信ブロックを備える半導体集積回路。各送信ブロックは、基準クロック信号とフィードバッククロック信号との位相差に応じた制御電圧に基づいて周期Ｔの第１のクロック信号を発振する電圧制御発振器と、第１のクロック信号がＮ（Ｎは自然数）分周された第２のクロック信号が入力され、当該第２のクロック信号から、第１の送信用クロック信号と当該第１の送信用クロック信号よりも周波数の低い第２の送信用クロック信号とを生成し、リセット信号に応じて少なくとも第２の送信用クロック信号を出力するリセット機能付き分周器と、第１及び第２の送信用クロック信号が分配される複数の送信機と、を備える。 （もっと読む）

【課題】チップ面積の更なる縮小化を図ることができる半導体集積回路を提供する。
【解決手段】ディジタル制御発振器５０−１〜５０−ｎと、位相データ出力部１００−１〜１００−ｎと、積分処理部１５０と、フィルタ部１５１と、フィルタ部１５１からの時分割された出力信号に所定の係数を乗算した値を発振器制御値ＯＴＷとして出力する乗算器（第１の乗算器）４０と、リファレンス周波数Ｆｒｅｆに同期して、発振器制御値ＯＴＷを各ディジタル制御発振器５０−１〜５０−ｎに振り分ける出力セレクタ（制御値分離部）４２と、を備える。 （もっと読む）

【課題】ジッタに高速に追従可能なＣＤＲ回路を提供する。
【解決手段】フリップフロップＦＦ１〜ＦＦ４はそれぞれ、入力データＤ_ＩＮを対応するクロック信号ＣＫのタイミングでラッチする。ｉ（ｉは自然数）番目の第１論理ゲートＧ１ｉは、（２×ｉ−１）番目のフリップフロップＦＦの出力と（２×ｉ）番目のフリップフロップＦＦの出力とが不一致のときアサートされる内部アップ信号ＵＰを生成する。ｊ（ｊは自然数）番目の第２論理ゲートＧ２ｊは、（２×ｊ）番目のフリップフロップＦＦの出力と（２×ｊ＋１）番目のフリップフロップＦＦの出力とが不一致のときアサートされる内部ダウン信号ｄｎを生成する。第３論理ゲートＧ３は、複数の内部アップ信号ｕｐ１〜ｕｐ２にもとづきアップ信号ＵＰ＿Ａを生成する。第４論理ゲートＧ４は、複数の内部ダウン信号ｄｎ１、ｄｎ２にもとづきダウン信号ＤＮ＿Ａを生成する。 （もっと読む）

【課題】ＳＳＣＧの変調度を大きくすることなく、且つ低コストで、複数の電子部品から放射されるノイズを効果的に低減する。
【解決手段】一定周波数の第１クロック信号を生成する第１クロック生成器と、前記第１クロック信号の周波数変調を行うことで周期的に周波数が変動する第２クロック信号を生成する第２クロック生成器と、複数のクロック供給対象回路で使用される前記第２クロック信号の位相が、前記クロック供給対象回路毎に異なるように位相調整を行う位相調整回路とによってクロック供給システムを構成する。 （もっと読む）

【課題】周波数の変化に対応でき、且つクロストークに起因するジッターの低減を図ることができる送信機、および通信システムを提供する。
【解決手段】送信機２は、発振回路４と、送信部５とを備える。発振回路４は、基準クロックＣＫ_ｒｅｆを入力して、同一の周期を有すると共に位相が互いに異なるＮ相（Ｎは２以上の整数）のクロックＣＫ_１〜ＣＫ_Ｎを生成して出力する。送信部５は、発振回路４から出力されたクロックＣＫ_１〜ＣＫ_Ｎを入力して、このクロックＣＫ_ｎ（ｎは１以上Ｎ以下の各整数）にシリアルデータ信号Ｓ_ｎを同期させて高速シリアル伝送線路Ｌ_ｎを介して受信機３に送信する。 （もっと読む）

【課題】高品質のクロック信号を分配することができるクロック信号分配装置を提供することを課題とする。
【解決手段】第１のインダクタ及び第１の容量に応じた周波数で共振して信号を発振する複数のＬＣ共振発振器（３０２，３０３）と、第２のインダクタ及び第２の容量に応じた周波数で共振し、入力クロック信号に同期した信号を発振する注入同期型ＬＣ共振発振器（３０１）と、前記複数のＬＣ共振発振器及び前記注入同期型ＬＣ共振発振器の発振ノードを接続する伝送線路（３１１，３１２）とを有することを特徴とするクロック信号分配装置が提供される。 （もっと読む）

【課題】運用系および待機系システムクロックの位相を、バックボード間の配線遅延量、温度変化および電圧変動に起因するバッファ遅延の変化量を含め一致させたシステムクロック供給装置を提供する。
【解決手段】システムクロック１に位相同期した運用系および待機系システムクロック６を出力する冗長構成とされた運用系および待機系システムクロック供給部２００と運用系および待機系システムクロックを装置内各部へ分配するためのバックボード８を有する。システムクロック１に位相同期したクロック２２を生成するＰＬＬ２１０は、運用系システムクロックを基準とし、待機系システムクロックの位相を制御する位相差調整部２１１を含んだ構成とする。 （もっと読む）

【課題】 プロセス要因で生じるクロック信号の位相バラツキを抑える。
【解決手段】 信号生成回路１００は、クロック信号PLLCKが通るクロック信号線３０に１以上のクロックバッファ３１が配置され、１以上のクロックバッファ３１によりクロック信号PLLCKを遅延させ、遅延したクロック信号に基づき所定の信号を生成する。この信号生成回路１００は、前記クロックバッファ３１と同一チップ上に形成された複数のクロックバッファ４１を有して構成される参照用クロックバッファ４０と、参照用クロックバッファ４０の遅延量を検知し、この遅延量と予め定められた遅延量との差に基づく位相調整信号PHADJを出力する遅延検知回路５０と、位相調整信号PHADJに応じて、クロック信号PLLCKの位相を変える位相調整回路２０と、を備える。 （もっと読む）

【課題】ＰＶＴに依存せずに安定した周波数を出力する。
【解決手段】出力する第１の出力信号Ｖｆ１の周波数を第１の制御電圧ＶＣ１で制御する第１の電圧制御発振器１１と、第１の出力信号Ｖｆ１及び基準信号ＣＬＫに基づき第１の出力信号Ｖｆ１の周波数を一定に維持する第１の制御電圧ＶＣ１を生成する制御電圧生成部１３と、を含む位相同期回路１０と、出力する第２の出力信号Ｖｆ２の周波数を第２の制御電圧ＶＣ２で制御する第２の電圧制御発振器２０と、第１の制御電圧ＶＣ１に基づき第２の出力信号Ｖｆ２の周波数を一定に維持する第２の制御電圧ＶＣ２を生成する制御電圧変換部３０と、を含むパルス発生回路１。 （もっと読む）

【課題】マルチバンド無線通信のための複数のミキサーに複数のローカル信号を供給するための複数の分周器の入力を電圧制御発振器の発振出力信号により効率的に駆動すること。
【解決手段】半導体集積回路は、第１と第２と第３のミキサー(２５、２６、２８)と、電圧制御発振器(ＶＣＯ)１６と、第１と第２と第３の分周器(１１、１２、１４)と、信号配線とを具備する。第１分周器１１と第３分周器１４の第１分周数は、第２分周器１２の第２分周数よりも小さな値に設定されている。第１と第２と第３の分周器(１１、１２、１４)の分周出力信号は、第１と第２と第３のミキサー(２５、２６、２８)に供給される。信号配線の略中央にＶＣＯ１６と第２分周器１２とが接続され、信号配線の一端と他端とには第１分周器１１と第３分周器１４とがそれぞれ接続される。第１分周器と第３分周器の入力に、第１と第２のバッファ電圧増幅器ＢＵＦがそれぞれ接続される。 （もっと読む）

【課題】本発明は、複数の回路モジュールにクロック信号を供給する際に、クロック信号配線における信号がトグルすることによる消費電力を削減することを特徴とする。
【解決手段】クロックジェネレータ20と、複数の回路モジュール111〜11nと、１つの回路モジュール11nにクロックジェネレータ20で発生されたクロック信号CLKnを供給するクロック信号配線41と、回路モジュール11n以外の回路モジュールに接続された電圧制御発振器311、312、313、…と、クロックジェネレータ20で発生された直流電圧を任意に分圧して、もしくは分圧せずに電圧制御発振器311、312、313、…に供給する複数の配線42を具備し、回路モジュール11nに供給されたクロック信号CLKnがクロックジェネレータ20に帰還クロック信号RetCLKとして帰還される。 （もっと読む）

【課題】製造プロセスなどに依存することなく、安定した高精度なサンプリングクロックを生成する。
【解決手段】遅延段検出回路１４は、位相検出部１３の位相検出結果から、デジタル可変遅延ライン１２の出力信号が基本クロックＣＬＫｒｅｆから１周期遅延するバッファの遅延段数を検出する。遅延段数選定部２１は、遅延段検出回路１４が検出した最新の検出結果と過去の任意の回数分の検出結果との差を算出し、設定された遅延段数以下の際に最新の検出結果を出力する。位相／遅延段数変換部１５は、入力された位相遅延の設定信号と使用検出遅延段数保持部２２の遅延段数のデータとから、位相遅延に必要なバッファの遅延段数を算出し、遅延設定データとして算出し、デジタル可変遅延ライン１１₁ 〜１１_n は、遅延設定データに基づいて遅延したサンプリング信号を生成する。 （もっと読む）

【課題】上位からのクロックに位相同期したクロックを供給するクロック供給装置に関し、現用系と予備系とのクロックの位相を一致させる。
【解決手段】システムクロックに位相同期した現用系クロックを出力する現用系システムクロック供給装置１ａと予備系クロックを出力する予備系システムクロック供給装置１ｂとを有し、システムクロックに位相同期したクロックを出力するＤＰＬＬ部２ａ，２ｂと、このＤＰＬＬ部２ａ，２ｂからのクロックを遅延制御する可変遅延回路４ａ，４ｂと、この可変遅延回路４ａ，４ｂを介して出力する現用系クロックと予備系クロックとの位相を比較する位相比較部７ａ，７ｂと、この位相比較部７ａ，７ｂによる現用系クロックと予備系クロックとの位相比較結果により、可変遅延回路４ａ，４ｂの遅延量を制御する位相比較判定部５ａ，５ｂとをそれぞれ備えている。 （もっと読む）

【課題】ＰＬＬ及びＰＬＬの動作方法に関し、制御可能なオシレータが出力信号を発生し且つＰＬＬの入力クロック信号として使用するために第一クロック信号及び第二クロック信号の間でスイッチオーバーさせる。
【解決手段】現在使用されているクロック信号（ＣＫｉｎ１又はＣＫｉｎ２）が出力信号を発生するために、このクロック信号と出力信号との間の位相差が決定され且つオシレータの制御のために使用され、一方現在使用されていないクロック信号（ＣＫｉｎ２又はＣＫｉｎ１）が出力信号を発生するために、出力信号に関してのその周波数差が決定され且つ格納され且つ継続的にアップデートされ且つ、前に使用されていないこのクロック信号へのスイッチオーバーの後にオシレータの制御のために提供される。ＰＬＬ出力信号はどのようなスイッチオーバーに関連する周波数変化よりも迅速に追従することが可能である。 （もっと読む）

【課題】逓倍回路から正確な逓倍クロックが出力されず、温度等の変動に対する補正能力が低下し、ロックが困難になるという課題があった。
【解決手段】互いに直列に接続された複数個の遅延素子から構成されるデジタルディレイライン５６，６９，７１を有し、デジタルディレイライン５６，６９，７１に対応したカウンタ５２，６５から出力されるカウント値に応じて複数の遅延素子のいずれかの遅延を選択し、選択した遅延素子およびこれに隣接する１つの遅延素子によって遅延時間を設定制御する。 （もっと読む）

【課題】非常に広範囲な周波数にわたり動作し得るＦＰＧＡトランシーバを提供すること。
【解決手段】ＦＰＧＡは、広範囲な可能性ある周波数またはデータ転送速度における任意の周波数またはデータ転送速度で、データを受信および／または送信するように改造されたデータ受信機および／または送信機回路網を含み得る。ＰＬＬ回路網は、そのような受信機および／または送信機回路網の動作に必要であり得る。広い周波数範囲にわたり満足のいく動作のために、複数のＰＬＬ回路が備えられる。これらのＰＬＬ回路は、全周波数において動作する能力があり、その範囲のある部分ではその範囲のその他の部分よりおそらく良いジッタ性能を持って動作し得る。特に最初に述べたＰＬＬのジッタ性能がある可能性あるニーズを満たすには適当でない場合、広い範囲の特定の部分に焦点をあてた１個以上のＰＬＬ回路を備えられ得る。 （もっと読む）