送信機および通信システム
【課題】周波数の変化に対応でき、且つクロストークに起因するジッターの低減を図ることができる送信機、および通信システムを提供する。
【解決手段】送信機２は、発振回路４と、送信部５とを備える。発振回路４は、基準クロックＣＫｒｅｆを入力して、同一の周期を有すると共に位相が互いに異なるＮ相（Ｎは２以上の整数）のクロックＣＫ１〜ＣＫＮを生成して出力する。送信部５は、発振回路４から出力されたクロックＣＫ１〜ＣＫＮを入力して、このクロックＣＫｎ（ｎは１以上Ｎ以下の各整数）にシリアルデータ信号Ｓｎを同期させて高速シリアル伝送線路Ｌｎを介して受信機３に送信する。
【解決手段】送信機２は、発振回路４と、送信部５とを備える。発振回路４は、基準クロックＣＫｒｅｆを入力して、同一の周期を有すると共に位相が互いに異なるＮ相（Ｎは２以上の整数）のクロックＣＫ１〜ＣＫＮを生成して出力する。送信部５は、発振回路４から出力されたクロックＣＫ１〜ＣＫＮを入力して、このクロックＣＫｎ（ｎは１以上Ｎ以下の各整数）にシリアルデータ信号Ｓｎを同期させて高速シリアル伝送線路Ｌｎを介して受信機３に送信する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、送信機および通信システムに関する。
【背景技術】
【０００２】
近年、薄型テレビの大画面化や高精細化に伴い、テレビ内部におけるデータ伝送量が増加し、データ伝送の高速化、パラレル化、チャネル間の配線の省スペース化が進んでいる。このようなデータの伝送方式の一例として、ＬＶＤＳ（Low Voltage Differential Signaling）が挙げられる。ＬＶＤＳは、抵抗終端された一対の差動伝送線路における電流方向を変えることによって信号を送受信する方式である。
【０００３】
上記のように、複数の伝送線路によりデータ伝送を行う伝送方式において、データレートが上がり、チャネル間のスペースが狭くなると、チャネル間の干渉（クロストーク）が生じ、データ伝送品質の低下に繋がる。特に、データ遷移情報が重要な役割を果たすクロックデータリカバリ（ＣＤＲ：Clock Data Recovery）回路を用いるデータ伝送方式にあっては、チャネル間のクロストークによりデータのエッジ（データの遷移点）に時間的な揺らぎ（以下、ジッター）が生じ、データ伝送品質の劣化が生じる。
【０００４】
そこで、例えば特許文献１に記載の信号伝送装置では、送信装置内に第１の遅延部を設けると共に、受信装置内に第１の遅延部と同じ構成で同じ信号遅延時間を生じさせる第２の遅延部を設けている。これにより、送信装置から送信される第２の信号（映像信号）に対し第１の信号（クロック信号）に第１の遅延部において遅延を生じさせ、第１の信号と第２の信号との同期タイミングをずらすことで、クロストークの影響によるジッターを抑制すると共に、送信装置から送信される第２の信号に受信装置内の第２の遅延部において第１の信号と同様の信号時間遅延を生じさせることで、最終的に第１の信号と第２の信号とを同期させている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００７−１９５０５５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
上記従来の信号伝送装置では、送信装置から送信される第１の信号（クロック信号）に信号遅延時間を生じさせることで、クロストークに起因するジッターの低減を図っている。しかしながら、この信号伝送装置では、回路素子や配線の長さ等によって信号に遅延を生じさせているため、遅延量が固定値となる。そのため、例えば周波数可変のシステムにおいてクロックの周波数（データレート）が変更された場合には、その周波数の変化に対応できないといった問題があった。
【０００７】
本発明は、上記問題点を解消する為になされたものであり、周波数の変化に対応でき、且つクロストークに起因するジッターの低減を図ることができる送信機、および通信システムを提供することを目的とする。
【課題を解決するための手段】
【０００８】
本発明の送信機は、Ｎ本（Ｎは２以上の整数）の伝送線路Ｌ１〜ＬＮを介して受信機にＮ個のシリアルデータ信号Ｓ１〜ＳＮを送信する送信機であって、基準クロックＣＫｒｅｆを入力して、同一の周期を有すると共に位相が互いに異なるＮ相のクロックＣＫ１〜ＣＫＮを生成して出力する発振回路と、発振回路から出力されたクロックＣＫ１〜ＣＫＮを入力して、各クロックＣＫｎ（ｎは１以上Ｎ以下の各整数）にシリアルデータ信号Ｓｎを同期させて伝送線路Ｌｎに送出する送信部と、を備えることを特徴とする。
【０００９】
この送信機では、同じ周期を有すると共に位相が互いに異なるＮ相のクロックＣＫ１〜ＣＫＮを生成し、各クロックＣＫｎにシリアルデータ信号Ｓｎを同期させて伝送線路Ｌｎを介して受信機に送信する。これにより、Ｎ本の伝送線路Ｌ１〜ＬＮを介して送信されるシリアルデータ信号Ｓ１〜ＳＮは、位相差により遅延（スキュー）が生じたＣＫ１〜ＣＫＮにそれぞれ同期して送信されることになるので、隣接する伝送線路Ｌ１〜ＬＮ間においてクロストークし合わないようにデータのエッジをずらすことができ、クロストークに起因するジッターを低減することが可能となる。また、周波数が変化した場合であっても、同じ周期を有するクロックＣＫ１〜ＣＫＮが常に同じ位置関係（位相差）で生成されて出力されるため、周波数の変化にも対応することができる。従って、周波数の変化に対応でき、且つクロストークに起因するジッターの低減を図ることができる。
【００１０】
また、発振回路は、位相が２π／ＮずれたＮ相のクロックＣＫ１〜ＣＫＮを生成して出力することが好適である。この場合には、隣接する伝送線路Ｌ１〜ＬＮ間において、データのエッジが最もクロストークし合わない位置関係となるので、より一層クロストークに起因するジッターの低減を図ることができる。
【００１１】
また、本発明の通信システムは、Ｎ本（Ｎは２以上の整数）の伝送線路Ｌ１〜ＬＮを介してＮ個のシリアルデータ信号Ｓ１〜ＳＮを送信する送信機と、この送信機から送信されたシリアルデータ信号Ｓ１〜ＳＮを受信する受信機とを備えた通信システムであって、送信機は、基準クロックＣＫｒｅｆを入力して、同一の周期を有すると共に位相が互いに異なるＮ相のクロックＣＫ１〜ＣＫＮを生成して出力する発振回路と、発振回路から出力されたクロックＣＫ１〜ＣＫＮを入力して、各クロックＣＫｎ（ｎは１以上Ｎ以下の各整数）にシリアルデータ信号Ｓｎを同期させて伝送線路Ｌｎに送出する送信部と、を備え、受信機は、送信機からクロックＣＫ１〜ＣＫＮに同期して送信されたシリアルデータ信号Ｓ１〜ＳＮを受信する受信部と、受信部により受信されたクロックＣＫ１〜ＣＫＮに同期したシリアルデータ信号Ｓ１〜ＳＮを入力して、このシリアルデータ信号Ｓ１〜ＳＮに基づいてデータＤ１〜ＤＮおよびクロックＣＫ１〜ＣＫＮの復元を行うクロックリカバリ部と、クロックリカバリ部によって復元されたデータＤ１〜ＤＮおよびクロックＣＫ１〜ＣＫＮを入力して、Ｎ本の伝送線路Ｌ１〜ＬＮ間の位相のずれを調整して出力するデスキュー回路と、を備えることを特徴とする。
【００１２】
この通信システムでは、同じ周期を有すると共に位相が互いに異なるＮ相のクロックＣＫ１〜ＣＫＮを生成し、各クロックＣＫｎにシリアルデータ信号Ｓｎを同期させて伝送線路Ｌｎを介して受信機に送信する。そして、受信機は、受信したシリアルデータ信号Ｓ１〜ＳＮからデータＤ１〜ＤＮおよびクロックＣＫ１〜ＣＫＮを復元し、伝送線路Ｌ１〜ＬＮ間の位相のずれを調整して出力する。このような構成により、Ｎ本の伝送線路Ｌ１〜ＬＮを介して送信されるシリアルデータ信号Ｓ１〜ＳＮは、位相差により遅延が生じたＣＫ１〜ＣＫＮに同期して送信されることになるので、隣接する伝送線路Ｌ１〜ＬＮ間においてクロストークし合わないようにデータのエッジをずらすことができ、クロストークに起因するジッターを低減することが可能となる。また、周波数が変化した場合であっても、同じ周期を有するクロックＣＫ１〜ＣＫＮが常に同じ位置関係（位相差）で生成されて出力されるため、周波数の変化にも対応することができる。従って、周波数の変化に対応でき、且つクロストークに起因するジッターの低減を図ることができる。
【発明の効果】
【００１３】
本発明によれば、周波数の変化に対応でき、且つクロストークに起因するジッターの低減を図ることができる。
【図面の簡単な説明】
【００１４】
【図１】本実施形態に係る送信機を含んだ通信システムの構成図である。
【図２】発振回路の回路図である。
【図３】ＶＣＯの回路図である。
【図４】比較例におけるクロックとデータのエッジとを示す図である。
【図５】本実施形態におけるクロックとデータのエッジとを示す図である。
【発明を実施するための形態】
【００１５】
以下、添付図面を参照して、本発明を実施するための形態を詳細に説明する。なお、図面の説明において同一の要素には同一の符号を付し、重複する説明を省略する。
【００１６】
図１は、本実施形態に係る送信機を含んだ通信システムの構成図である。この図に示される通信システム１は、送信機２と、受信機３とを備える。送信機２と受信機３とは、Ｎ本の高速シリアル伝送線路Ｌ１〜ＬＮによって接続されている。この高速シリアル伝送線路Ｌ１〜ＬＮは、送信機２から送出される信号を受信機３に伝送する信号線である。なお、Ｎは２以上の整数、ｎは１以上Ｎ以下の各整数である（以下同様）。
【００１７】
送信機２は、発振回路４と、送信部５とを備える。送信機２は、受信機３に例えば画像（映像）データを送信する装置である。
【００１８】
発振回路４は、基準クロックＣＫｒｅｆを入力して、同一の周期を有すると共に位相が互いに異なるＮ相（多相）のクロックＣＫ１〜ＣＫＮを生成して出力する。この発振回路４は、図２に示すように、ＰＬＬ（Phase-Locked Loop）回路であり、位相比較器４１と、ＣＰ（Charge Pomp：チャージポンプ）４２と、ＶＣＯ（VoltageControlled Oscillator：電圧制御発振回路）４３と、分周回路４４とを含んで構成されている。
【００１９】
ここで、発振回路４のＶＣＯ４３は、リングオシレータにより構成されている。具体的には、図３を参照しながら説明する。図３は、ＶＣＯ４３の回路図である。同図に示すように、ＶＣＯ４３は、例えば５個のインバータＩ１〜Ｉ５を備えており、このインバータＩ１〜Ｉ５がリング状に接続されることによりリングオシレータを構成している。各インバータＩ１〜Ｉ５は、ＰＭＯＳトランジスタのドレイン端子とＮＭＯＳトランジスタのドレイン端子とが互い接続された構成となっている。そして、各インバータＩ１〜Ｉ５は、ＣＰ４２の出力に基づく制御電圧Ｖｃにより制御されることで、出力端から同一の周期を有すると共に、位相が互いに異なるクロックＣＫ１〜ＣＫ５を出力する。このクロックＣＫ１〜ＣＫ５は、例えば隣り合うクロックＣＫ１〜ＣＫ５同士の位相が２π／５ずつずれている。発振回路４は、生成したクロックＣＫ１〜ＣＫＮを送信部５に出力する。なお、インバータＩｍ（ｍは１以上の各整数）は、必要とされるクロックＣＫ１〜ＣＫＮの位相数（高速シリアル伝送線路Ｌ１〜ＬＮの数）に応じて適宜接続数が変更される。
【００２０】
上記の発振回路４においては、図２に示すように、ＶＣＯ４３から出力されたクロックＣＫ１〜ＣＫＮのうち１つのクロックが発振信号Ｃｏｕｔとして分周回路４４に供給され、この分周回路４４において発振信号Ｃｏｕｔを分周して分周信号Ｃｄを生成して出力し、この分周信号Ｃｄが位相調比較器４１に帰還される。位相比較器４１では、基準クロックＣＫｒｅｆと分周信号Ｃｄとの位相差を検出し、この検出した位相差を表す比較信号ｕｐ，ｄｏｗｎをＣＰ４２に出力する。そして、ＣＰ４２では、入力した比較信号ｕｐ，ｄｏｗｎが表す位相差に応じた量の電流が生成され、この電流に基づいた制御電圧ＶｃがＶＣＯ４３に出力される。
【００２１】
図１に戻って、送信部５は、送信機２に入力されたパラレルデータ信号Ｐｄａｔａを入力し、このパラレルデータ信号Ｐｄａｔａをシリアルデータ信号Ｓ１〜ＳＮに変換して高速シリアル伝送線路Ｌ１〜ＬＮにそれぞれ送出する。送信部５は、複数の送信器５１〜５Ｎから構成されている。送信器５１は、パラレルデータ信号Ｐｄａｔａを入力して、このパラレルデータ信号Ｐｄａｔａをシリアルデータ信号Ｓ１に変換すると共に、発振回路４から出力されたクロックＣＫ１を入力して、このクロックＣＫ１にシリアルデータ信号Ｓ１を同期させて高速シリアル伝送線路Ｌ１を介して受信機３に送出する。送信器５ｎも同様に、パラレルデータ信号Ｐｄａｔａをシリアルデータ信号Ｓｎに変換し、このシリアルデータ信号ＳｎをクロックＣＫｎに同期させて受信機３に送出する。
【００２２】
ここで、上述のように、クロックＣＫ１〜ＣＫＮは、その位相が２π／Ｎだけずれている。従って、図１においては、送信器５１から高速シリアル伝送線路Ｌ１を介して送出されるシリアルデータ信号Ｓ１と、送信器５ｎから高速シリアル伝送線路Ｌｎを介して送出されるシリアルデータ信号Ｓｎとのデータのエッジの位相が（２π／Ｎ）×（ｎ−１）だけずれて送信されることになる。
【００２３】
受信機３は、受信部６と、クロックリカバリ部７１〜７Ｎと、シリアル−パラレル変換部８１〜８Ｎと、デスキュー回路９と、論理回路１０とを備える。受信機３は、例えばＬＣＤ（Liquid Crystal Display）パネルの一部を構成している。
【００２４】
受信部６は、送信機２から高速シリアル伝送線路Ｌ１〜ＬＮを介して送出されたシリアルデータ信号Ｓ１〜ＳＮを受信して入力し、このシリアルデータ信号Ｓ１〜ＳＮをクロックリカバリ部７に出力する。受信部６は、例えばラッチ回路である。
【００２５】
クロックリカバリ部７１〜７Ｎは、受信部６から出力されたシリアルデータ信号Ｓ１〜ＳＮを入力し、このシリアルデータ信号Ｓ１〜ＳＮに基づいて、データＤ１〜ＤＮおよびクロックＣＫ１〜ＣＫＮを復元する。具体的には、クロックリカバリ部７１は、シリアルデータ信号Ｓ１からクロックＣＫ１を復元して再生し、この復元されたクロックＣＫ１のエッジとデータＤ１のエッジとの位相比較を行うことで位相の調整を行い、データＤ１のビットレートと同じクロックの周波数を再生する。クロックリカバリ部７ｎも同様に、シリアルデータ信号ＳｎからクロックＣＫｎを復元して再生し、この復元されたクロックＣＫｎのエッジとデータＤｎとの位相比較を行うことで位相の調整を行い、データＤｎのビットレートと同じクロックの周波数を再生する。クロックリカバリ部７１〜７Ｎは、復元したデータＤ１〜ＤＮおよびクロックＣＫ１〜ＣＫＮをパラレル−シリアル変換部８１〜８Ｎに出力する。
【００２６】
シリアル−パラレル変換部８１〜８Ｎは、クロックリカバリ部７１〜７Ｎから出力されたデータＤ１〜ＤＮおよびクロックＣＫ１〜ＣＫＮを入力し、データＤ１〜ＤＮをシリアルデータからパラレルデータに変換する。シリアル−パラレル変換部８１〜８Ｎは、パラレルデータに変換したデータＤ１〜ＤＮとクロックＣＫ１〜ＣＫＮとをデスキュー回路９に出力する。
【００２７】
デスキュー回路９は、シリアル−パラレル変換部８１〜８Ｎから出力されたデータＤ１〜ＤＮおよびクロックＣＫ１〜ＣＫＮの位相を調整する。具体的には、デスキュー回路９は、シリアル−パラレル変換部８１から出力されたデータＤ１およびクロックＣＫ１を入力して、この入力したデータＤ１およびクロックＣＫ１の位相がシリアル−パラレル変換部８ｎから出力されたデータＤｎおよびクロックＣＫｎと一致するように、発振回路４においてクロックＣＫ１，ＣＫｎに与えられた位相のずれ（位相差）を調整（デスキュー）する。デスキュー回路９は、位相調整後のデータＤ１〜ＤＮおよびクロックＣＫ１〜ＣＫＮを論理回路１０に出力する。
【００２８】
論理回路１０は、デスキュー回路９から出力されたデータＤ１〜ＤＮおよびクロックＣＫ１〜ＣＫＮを入力して、このデータＤ１〜ＤＮおよびクロックＣＫ１〜ＣＫＮをパラレル受信データＰＲｄａｔａとして生成して出力する。論理回路１０は、このパラレル受信データＰＲｄａｔａを、例えば画像データとしてＬＣＤの表示部に出力する。
【００２９】
次に、上記送信機２を備える本実施形態の通信システム１の作用・効果について図４および図５を参照しながら説明する。図４は、比較例におけるクロックとデータのエッジとを示す図であり、図５は、本実施形態におけるクロックとデータのエッジとを示す図である。
【００３０】
図４に示すように、比較例の通信システムにあっては、位相が同一のクロックＣＫにシリアルデータ信号をそれぞれ同期させて例えば高速シリアル伝送線路Ｌ１，Ｌｎに送出されるため、データのエッジ（データ遷移点）が高速シリアル伝送線路Ｌ１と高速シリアル伝送線路Ｌｎとで一致している。そのため、隣接する高速シリアル伝送線路Ｌ１，Ｌｎ間でクロストークが生じ、このクロストークに起因するジッターが生じる。
【００３１】
これに対して、図５に示すように、本実施形態の通信システム１では、隣り合うクロックＣＫ１〜ＣＫＮ同士の位相が２π／Ｎずれている（図５においては、ｎ＝２の場合を示し、πずれている）。すなわち、シリアルデータ信号Ｓ１とシリアルデータ信号Ｓｎとの遷移が重ならないように、データが出力される。これにより、クロックＣＫ１に同期したシリアルデータ信号Ｓ１と、クロックＣＫｎに同期したシリアルデータ信号Ｓｎとのエッジも同様に位相がずれることになる。そのため、隣接する高速シリアル伝送線路Ｌ１と高速シリアル伝送線路Ｌｎとの間においてクロストークし合わない位置にデータのエッジが位置するため、クロストークに起因するジッターを低減することができる。
【００３２】
以上、本実実施形態に係る送信機２を備える通信システム１では、送信機２が、同じ周期を有すると共に位相が互いに異なるＮ相のクロックＣＫ１〜ＣＫＮを生成し、各クロックＣＫｎにシリアルデータ信号Ｓｎを同期させて伝送線路Ｌｎを介して受信機３に送信する。そして、受信機３は、受信したシリアルデータ信号Ｓ１〜ＳＮからデータＤ１〜ＤＮおよびＣＫ１〜ＣＫＮクロックを復元し、伝送線路Ｌ１〜ＬＮ間の位相のずれを調整して出力する。このような構成により、Ｎ本の伝送線路Ｌ１〜ＬＮを介して送信されるシリアルデータ信号Ｓ１〜ＳＮは、位相差により遅延が生じたＣＫ１〜ＣＫＮに同期して送信されることになるので、隣接する伝送線路Ｌ１〜ＬＮ間においてクロストークし合わないようにデータのエッジをずらすことができ、クロストークに起因するジッターを低減することが可能となる。また、周波数が変化した場合であっても、同じ周期を有するクロックＣＫ１〜ＣＫＮが常に同じ位置関係（位相差）で生成されて出力されるため、周波数の変化にも対応することができる。従って、周波数の変化に対応でき、且つクロストークに起因するジッターの低減を図ることができる。
【００３３】
また、本実施形態では、発振回路４によって生成されるクロックＣＫ１〜ＣＫＮの位相差によってシリアルデータ信号Ｓ１〜ＳＮに遅延を与える構成としているため、例えば遅延回路やクロストーク分を補正する回路等を必要とせず、簡易な構成とすることができる。
【００３４】
また、発振回路は、位相が２π／ＮずれたＮ相のクロックＣＫ１〜ＣＫＮを生成して出力するので、隣接する伝送線路Ｌ１〜ＬＮ間において、データのエッジが最もクロストークし合わない位置関係となり、より一層クロストークに起因するジッターの低減を図ることができる。
【００３５】
なお、本発明は上記実施形態に限定されるものではない。例えば、上記実施形態では、多相クロックを生成する発振回路４としてインバータＩｍを備えるリングオシレータを用いたが、発振回路４は同一の周期であると共に互いに位相の異なるＮ相のクロック（多相クロック）を生成するものであればよく、リングオシレータに限定されない。例えば、ＬＣオシレータやＤＬＬ（Delay-Locked Loop）等であってもよい。
【符号の説明】
【００３６】
１…通信システム、２…送信機、３…受信機、４…発振回路、５…送信部、６…受信部、７１〜７Ｎ…クロックリカバリ部、９…デスキュー回路、ＣＫ１〜ＣＫＮ…クロック、Ｌ１〜ＬＮ…高速シリアル伝送線路、Ｓ１〜ＳＮ…シリアルデータ信号。
【技術分野】
【０００１】
本発明は、送信機および通信システムに関する。
【背景技術】
【０００２】
近年、薄型テレビの大画面化や高精細化に伴い、テレビ内部におけるデータ伝送量が増加し、データ伝送の高速化、パラレル化、チャネル間の配線の省スペース化が進んでいる。このようなデータの伝送方式の一例として、ＬＶＤＳ（Low Voltage Differential Signaling）が挙げられる。ＬＶＤＳは、抵抗終端された一対の差動伝送線路における電流方向を変えることによって信号を送受信する方式である。
【０００３】
上記のように、複数の伝送線路によりデータ伝送を行う伝送方式において、データレートが上がり、チャネル間のスペースが狭くなると、チャネル間の干渉（クロストーク）が生じ、データ伝送品質の低下に繋がる。特に、データ遷移情報が重要な役割を果たすクロックデータリカバリ（ＣＤＲ：Clock Data Recovery）回路を用いるデータ伝送方式にあっては、チャネル間のクロストークによりデータのエッジ（データの遷移点）に時間的な揺らぎ（以下、ジッター）が生じ、データ伝送品質の劣化が生じる。
【０００４】
そこで、例えば特許文献１に記載の信号伝送装置では、送信装置内に第１の遅延部を設けると共に、受信装置内に第１の遅延部と同じ構成で同じ信号遅延時間を生じさせる第２の遅延部を設けている。これにより、送信装置から送信される第２の信号（映像信号）に対し第１の信号（クロック信号）に第１の遅延部において遅延を生じさせ、第１の信号と第２の信号との同期タイミングをずらすことで、クロストークの影響によるジッターを抑制すると共に、送信装置から送信される第２の信号に受信装置内の第２の遅延部において第１の信号と同様の信号時間遅延を生じさせることで、最終的に第１の信号と第２の信号とを同期させている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００７−１９５０５５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
上記従来の信号伝送装置では、送信装置から送信される第１の信号（クロック信号）に信号遅延時間を生じさせることで、クロストークに起因するジッターの低減を図っている。しかしながら、この信号伝送装置では、回路素子や配線の長さ等によって信号に遅延を生じさせているため、遅延量が固定値となる。そのため、例えば周波数可変のシステムにおいてクロックの周波数（データレート）が変更された場合には、その周波数の変化に対応できないといった問題があった。
【０００７】
本発明は、上記問題点を解消する為になされたものであり、周波数の変化に対応でき、且つクロストークに起因するジッターの低減を図ることができる送信機、および通信システムを提供することを目的とする。
【課題を解決するための手段】
【０００８】
本発明の送信機は、Ｎ本（Ｎは２以上の整数）の伝送線路Ｌ１〜ＬＮを介して受信機にＮ個のシリアルデータ信号Ｓ１〜ＳＮを送信する送信機であって、基準クロックＣＫｒｅｆを入力して、同一の周期を有すると共に位相が互いに異なるＮ相のクロックＣＫ１〜ＣＫＮを生成して出力する発振回路と、発振回路から出力されたクロックＣＫ１〜ＣＫＮを入力して、各クロックＣＫｎ（ｎは１以上Ｎ以下の各整数）にシリアルデータ信号Ｓｎを同期させて伝送線路Ｌｎに送出する送信部と、を備えることを特徴とする。
【０００９】
この送信機では、同じ周期を有すると共に位相が互いに異なるＮ相のクロックＣＫ１〜ＣＫＮを生成し、各クロックＣＫｎにシリアルデータ信号Ｓｎを同期させて伝送線路Ｌｎを介して受信機に送信する。これにより、Ｎ本の伝送線路Ｌ１〜ＬＮを介して送信されるシリアルデータ信号Ｓ１〜ＳＮは、位相差により遅延（スキュー）が生じたＣＫ１〜ＣＫＮにそれぞれ同期して送信されることになるので、隣接する伝送線路Ｌ１〜ＬＮ間においてクロストークし合わないようにデータのエッジをずらすことができ、クロストークに起因するジッターを低減することが可能となる。また、周波数が変化した場合であっても、同じ周期を有するクロックＣＫ１〜ＣＫＮが常に同じ位置関係（位相差）で生成されて出力されるため、周波数の変化にも対応することができる。従って、周波数の変化に対応でき、且つクロストークに起因するジッターの低減を図ることができる。
【００１０】
また、発振回路は、位相が２π／ＮずれたＮ相のクロックＣＫ１〜ＣＫＮを生成して出力することが好適である。この場合には、隣接する伝送線路Ｌ１〜ＬＮ間において、データのエッジが最もクロストークし合わない位置関係となるので、より一層クロストークに起因するジッターの低減を図ることができる。
【００１１】
また、本発明の通信システムは、Ｎ本（Ｎは２以上の整数）の伝送線路Ｌ１〜ＬＮを介してＮ個のシリアルデータ信号Ｓ１〜ＳＮを送信する送信機と、この送信機から送信されたシリアルデータ信号Ｓ１〜ＳＮを受信する受信機とを備えた通信システムであって、送信機は、基準クロックＣＫｒｅｆを入力して、同一の周期を有すると共に位相が互いに異なるＮ相のクロックＣＫ１〜ＣＫＮを生成して出力する発振回路と、発振回路から出力されたクロックＣＫ１〜ＣＫＮを入力して、各クロックＣＫｎ（ｎは１以上Ｎ以下の各整数）にシリアルデータ信号Ｓｎを同期させて伝送線路Ｌｎに送出する送信部と、を備え、受信機は、送信機からクロックＣＫ１〜ＣＫＮに同期して送信されたシリアルデータ信号Ｓ１〜ＳＮを受信する受信部と、受信部により受信されたクロックＣＫ１〜ＣＫＮに同期したシリアルデータ信号Ｓ１〜ＳＮを入力して、このシリアルデータ信号Ｓ１〜ＳＮに基づいてデータＤ１〜ＤＮおよびクロックＣＫ１〜ＣＫＮの復元を行うクロックリカバリ部と、クロックリカバリ部によって復元されたデータＤ１〜ＤＮおよびクロックＣＫ１〜ＣＫＮを入力して、Ｎ本の伝送線路Ｌ１〜ＬＮ間の位相のずれを調整して出力するデスキュー回路と、を備えることを特徴とする。
【００１２】
この通信システムでは、同じ周期を有すると共に位相が互いに異なるＮ相のクロックＣＫ１〜ＣＫＮを生成し、各クロックＣＫｎにシリアルデータ信号Ｓｎを同期させて伝送線路Ｌｎを介して受信機に送信する。そして、受信機は、受信したシリアルデータ信号Ｓ１〜ＳＮからデータＤ１〜ＤＮおよびクロックＣＫ１〜ＣＫＮを復元し、伝送線路Ｌ１〜ＬＮ間の位相のずれを調整して出力する。このような構成により、Ｎ本の伝送線路Ｌ１〜ＬＮを介して送信されるシリアルデータ信号Ｓ１〜ＳＮは、位相差により遅延が生じたＣＫ１〜ＣＫＮに同期して送信されることになるので、隣接する伝送線路Ｌ１〜ＬＮ間においてクロストークし合わないようにデータのエッジをずらすことができ、クロストークに起因するジッターを低減することが可能となる。また、周波数が変化した場合であっても、同じ周期を有するクロックＣＫ１〜ＣＫＮが常に同じ位置関係（位相差）で生成されて出力されるため、周波数の変化にも対応することができる。従って、周波数の変化に対応でき、且つクロストークに起因するジッターの低減を図ることができる。
【発明の効果】
【００１３】
本発明によれば、周波数の変化に対応でき、且つクロストークに起因するジッターの低減を図ることができる。
【図面の簡単な説明】
【００１４】
【図１】本実施形態に係る送信機を含んだ通信システムの構成図である。
【図２】発振回路の回路図である。
【図３】ＶＣＯの回路図である。
【図４】比較例におけるクロックとデータのエッジとを示す図である。
【図５】本実施形態におけるクロックとデータのエッジとを示す図である。
【発明を実施するための形態】
【００１５】
以下、添付図面を参照して、本発明を実施するための形態を詳細に説明する。なお、図面の説明において同一の要素には同一の符号を付し、重複する説明を省略する。
【００１６】
図１は、本実施形態に係る送信機を含んだ通信システムの構成図である。この図に示される通信システム１は、送信機２と、受信機３とを備える。送信機２と受信機３とは、Ｎ本の高速シリアル伝送線路Ｌ１〜ＬＮによって接続されている。この高速シリアル伝送線路Ｌ１〜ＬＮは、送信機２から送出される信号を受信機３に伝送する信号線である。なお、Ｎは２以上の整数、ｎは１以上Ｎ以下の各整数である（以下同様）。
【００１７】
送信機２は、発振回路４と、送信部５とを備える。送信機２は、受信機３に例えば画像（映像）データを送信する装置である。
【００１８】
発振回路４は、基準クロックＣＫｒｅｆを入力して、同一の周期を有すると共に位相が互いに異なるＮ相（多相）のクロックＣＫ１〜ＣＫＮを生成して出力する。この発振回路４は、図２に示すように、ＰＬＬ（Phase-Locked Loop）回路であり、位相比較器４１と、ＣＰ（Charge Pomp：チャージポンプ）４２と、ＶＣＯ（VoltageControlled Oscillator：電圧制御発振回路）４３と、分周回路４４とを含んで構成されている。
【００１９】
ここで、発振回路４のＶＣＯ４３は、リングオシレータにより構成されている。具体的には、図３を参照しながら説明する。図３は、ＶＣＯ４３の回路図である。同図に示すように、ＶＣＯ４３は、例えば５個のインバータＩ１〜Ｉ５を備えており、このインバータＩ１〜Ｉ５がリング状に接続されることによりリングオシレータを構成している。各インバータＩ１〜Ｉ５は、ＰＭＯＳトランジスタのドレイン端子とＮＭＯＳトランジスタのドレイン端子とが互い接続された構成となっている。そして、各インバータＩ１〜Ｉ５は、ＣＰ４２の出力に基づく制御電圧Ｖｃにより制御されることで、出力端から同一の周期を有すると共に、位相が互いに異なるクロックＣＫ１〜ＣＫ５を出力する。このクロックＣＫ１〜ＣＫ５は、例えば隣り合うクロックＣＫ１〜ＣＫ５同士の位相が２π／５ずつずれている。発振回路４は、生成したクロックＣＫ１〜ＣＫＮを送信部５に出力する。なお、インバータＩｍ（ｍは１以上の各整数）は、必要とされるクロックＣＫ１〜ＣＫＮの位相数（高速シリアル伝送線路Ｌ１〜ＬＮの数）に応じて適宜接続数が変更される。
【００２０】
上記の発振回路４においては、図２に示すように、ＶＣＯ４３から出力されたクロックＣＫ１〜ＣＫＮのうち１つのクロックが発振信号Ｃｏｕｔとして分周回路４４に供給され、この分周回路４４において発振信号Ｃｏｕｔを分周して分周信号Ｃｄを生成して出力し、この分周信号Ｃｄが位相調比較器４１に帰還される。位相比較器４１では、基準クロックＣＫｒｅｆと分周信号Ｃｄとの位相差を検出し、この検出した位相差を表す比較信号ｕｐ，ｄｏｗｎをＣＰ４２に出力する。そして、ＣＰ４２では、入力した比較信号ｕｐ，ｄｏｗｎが表す位相差に応じた量の電流が生成され、この電流に基づいた制御電圧ＶｃがＶＣＯ４３に出力される。
【００２１】
図１に戻って、送信部５は、送信機２に入力されたパラレルデータ信号Ｐｄａｔａを入力し、このパラレルデータ信号Ｐｄａｔａをシリアルデータ信号Ｓ１〜ＳＮに変換して高速シリアル伝送線路Ｌ１〜ＬＮにそれぞれ送出する。送信部５は、複数の送信器５１〜５Ｎから構成されている。送信器５１は、パラレルデータ信号Ｐｄａｔａを入力して、このパラレルデータ信号Ｐｄａｔａをシリアルデータ信号Ｓ１に変換すると共に、発振回路４から出力されたクロックＣＫ１を入力して、このクロックＣＫ１にシリアルデータ信号Ｓ１を同期させて高速シリアル伝送線路Ｌ１を介して受信機３に送出する。送信器５ｎも同様に、パラレルデータ信号Ｐｄａｔａをシリアルデータ信号Ｓｎに変換し、このシリアルデータ信号ＳｎをクロックＣＫｎに同期させて受信機３に送出する。
【００２２】
ここで、上述のように、クロックＣＫ１〜ＣＫＮは、その位相が２π／Ｎだけずれている。従って、図１においては、送信器５１から高速シリアル伝送線路Ｌ１を介して送出されるシリアルデータ信号Ｓ１と、送信器５ｎから高速シリアル伝送線路Ｌｎを介して送出されるシリアルデータ信号Ｓｎとのデータのエッジの位相が（２π／Ｎ）×（ｎ−１）だけずれて送信されることになる。
【００２３】
受信機３は、受信部６と、クロックリカバリ部７１〜７Ｎと、シリアル−パラレル変換部８１〜８Ｎと、デスキュー回路９と、論理回路１０とを備える。受信機３は、例えばＬＣＤ（Liquid Crystal Display）パネルの一部を構成している。
【００２４】
受信部６は、送信機２から高速シリアル伝送線路Ｌ１〜ＬＮを介して送出されたシリアルデータ信号Ｓ１〜ＳＮを受信して入力し、このシリアルデータ信号Ｓ１〜ＳＮをクロックリカバリ部７に出力する。受信部６は、例えばラッチ回路である。
【００２５】
クロックリカバリ部７１〜７Ｎは、受信部６から出力されたシリアルデータ信号Ｓ１〜ＳＮを入力し、このシリアルデータ信号Ｓ１〜ＳＮに基づいて、データＤ１〜ＤＮおよびクロックＣＫ１〜ＣＫＮを復元する。具体的には、クロックリカバリ部７１は、シリアルデータ信号Ｓ１からクロックＣＫ１を復元して再生し、この復元されたクロックＣＫ１のエッジとデータＤ１のエッジとの位相比較を行うことで位相の調整を行い、データＤ１のビットレートと同じクロックの周波数を再生する。クロックリカバリ部７ｎも同様に、シリアルデータ信号ＳｎからクロックＣＫｎを復元して再生し、この復元されたクロックＣＫｎのエッジとデータＤｎとの位相比較を行うことで位相の調整を行い、データＤｎのビットレートと同じクロックの周波数を再生する。クロックリカバリ部７１〜７Ｎは、復元したデータＤ１〜ＤＮおよびクロックＣＫ１〜ＣＫＮをパラレル−シリアル変換部８１〜８Ｎに出力する。
【００２６】
シリアル−パラレル変換部８１〜８Ｎは、クロックリカバリ部７１〜７Ｎから出力されたデータＤ１〜ＤＮおよびクロックＣＫ１〜ＣＫＮを入力し、データＤ１〜ＤＮをシリアルデータからパラレルデータに変換する。シリアル−パラレル変換部８１〜８Ｎは、パラレルデータに変換したデータＤ１〜ＤＮとクロックＣＫ１〜ＣＫＮとをデスキュー回路９に出力する。
【００２７】
デスキュー回路９は、シリアル−パラレル変換部８１〜８Ｎから出力されたデータＤ１〜ＤＮおよびクロックＣＫ１〜ＣＫＮの位相を調整する。具体的には、デスキュー回路９は、シリアル−パラレル変換部８１から出力されたデータＤ１およびクロックＣＫ１を入力して、この入力したデータＤ１およびクロックＣＫ１の位相がシリアル−パラレル変換部８ｎから出力されたデータＤｎおよびクロックＣＫｎと一致するように、発振回路４においてクロックＣＫ１，ＣＫｎに与えられた位相のずれ（位相差）を調整（デスキュー）する。デスキュー回路９は、位相調整後のデータＤ１〜ＤＮおよびクロックＣＫ１〜ＣＫＮを論理回路１０に出力する。
【００２８】
論理回路１０は、デスキュー回路９から出力されたデータＤ１〜ＤＮおよびクロックＣＫ１〜ＣＫＮを入力して、このデータＤ１〜ＤＮおよびクロックＣＫ１〜ＣＫＮをパラレル受信データＰＲｄａｔａとして生成して出力する。論理回路１０は、このパラレル受信データＰＲｄａｔａを、例えば画像データとしてＬＣＤの表示部に出力する。
【００２９】
次に、上記送信機２を備える本実施形態の通信システム１の作用・効果について図４および図５を参照しながら説明する。図４は、比較例におけるクロックとデータのエッジとを示す図であり、図５は、本実施形態におけるクロックとデータのエッジとを示す図である。
【００３０】
図４に示すように、比較例の通信システムにあっては、位相が同一のクロックＣＫにシリアルデータ信号をそれぞれ同期させて例えば高速シリアル伝送線路Ｌ１，Ｌｎに送出されるため、データのエッジ（データ遷移点）が高速シリアル伝送線路Ｌ１と高速シリアル伝送線路Ｌｎとで一致している。そのため、隣接する高速シリアル伝送線路Ｌ１，Ｌｎ間でクロストークが生じ、このクロストークに起因するジッターが生じる。
【００３１】
これに対して、図５に示すように、本実施形態の通信システム１では、隣り合うクロックＣＫ１〜ＣＫＮ同士の位相が２π／Ｎずれている（図５においては、ｎ＝２の場合を示し、πずれている）。すなわち、シリアルデータ信号Ｓ１とシリアルデータ信号Ｓｎとの遷移が重ならないように、データが出力される。これにより、クロックＣＫ１に同期したシリアルデータ信号Ｓ１と、クロックＣＫｎに同期したシリアルデータ信号Ｓｎとのエッジも同様に位相がずれることになる。そのため、隣接する高速シリアル伝送線路Ｌ１と高速シリアル伝送線路Ｌｎとの間においてクロストークし合わない位置にデータのエッジが位置するため、クロストークに起因するジッターを低減することができる。
【００３２】
以上、本実実施形態に係る送信機２を備える通信システム１では、送信機２が、同じ周期を有すると共に位相が互いに異なるＮ相のクロックＣＫ１〜ＣＫＮを生成し、各クロックＣＫｎにシリアルデータ信号Ｓｎを同期させて伝送線路Ｌｎを介して受信機３に送信する。そして、受信機３は、受信したシリアルデータ信号Ｓ１〜ＳＮからデータＤ１〜ＤＮおよびＣＫ１〜ＣＫＮクロックを復元し、伝送線路Ｌ１〜ＬＮ間の位相のずれを調整して出力する。このような構成により、Ｎ本の伝送線路Ｌ１〜ＬＮを介して送信されるシリアルデータ信号Ｓ１〜ＳＮは、位相差により遅延が生じたＣＫ１〜ＣＫＮに同期して送信されることになるので、隣接する伝送線路Ｌ１〜ＬＮ間においてクロストークし合わないようにデータのエッジをずらすことができ、クロストークに起因するジッターを低減することが可能となる。また、周波数が変化した場合であっても、同じ周期を有するクロックＣＫ１〜ＣＫＮが常に同じ位置関係（位相差）で生成されて出力されるため、周波数の変化にも対応することができる。従って、周波数の変化に対応でき、且つクロストークに起因するジッターの低減を図ることができる。
【００３３】
また、本実施形態では、発振回路４によって生成されるクロックＣＫ１〜ＣＫＮの位相差によってシリアルデータ信号Ｓ１〜ＳＮに遅延を与える構成としているため、例えば遅延回路やクロストーク分を補正する回路等を必要とせず、簡易な構成とすることができる。
【００３４】
また、発振回路は、位相が２π／ＮずれたＮ相のクロックＣＫ１〜ＣＫＮを生成して出力するので、隣接する伝送線路Ｌ１〜ＬＮ間において、データのエッジが最もクロストークし合わない位置関係となり、より一層クロストークに起因するジッターの低減を図ることができる。
【００３５】
なお、本発明は上記実施形態に限定されるものではない。例えば、上記実施形態では、多相クロックを生成する発振回路４としてインバータＩｍを備えるリングオシレータを用いたが、発振回路４は同一の周期であると共に互いに位相の異なるＮ相のクロック（多相クロック）を生成するものであればよく、リングオシレータに限定されない。例えば、ＬＣオシレータやＤＬＬ（Delay-Locked Loop）等であってもよい。
【符号の説明】
【００３６】
１…通信システム、２…送信機、３…受信機、４…発振回路、５…送信部、６…受信部、７１〜７Ｎ…クロックリカバリ部、９…デスキュー回路、ＣＫ１〜ＣＫＮ…クロック、Ｌ１〜ＬＮ…高速シリアル伝送線路、Ｓ１〜ＳＮ…シリアルデータ信号。
【特許請求の範囲】
【請求項１】
Ｎ本（Ｎは２以上の整数）の伝送線路Ｌ１〜ＬＮを介して受信機にＮ個のシリアルデータ信号Ｓ１〜ＳＮを送信する送信機であって、
基準クロックＣＫｒｅｆを入力して、同一の周期を有すると共に位相が互いに異なるＮ相のクロックＣＫ１〜ＣＫＮを生成して出力する発振回路と、
前記発振回路から出力された前記クロックＣＫ１〜ＣＫＮを入力して、各クロックＣＫｎ（ｎは１以上Ｎ以下の各整数）にシリアルデータ信号Ｓｎを同期させて伝送線路Ｌｎに送出する送信部と、
を備えることを特徴とする送信機。
【請求項２】
前記発振回路は、位相が２π／ＮずれたＮ相のクロックＣＫ１〜ＣＫＮを生成して出力することを特徴とする請求項１記載の送信機。
【請求項３】
Ｎ本（Ｎは２以上の整数）の伝送線路Ｌ１〜ＬＮを介してＮ個のシリアルデータ信号Ｓ１〜ＳＮを送信する送信機と、この送信機から送信された前記シリアルデータ信号Ｓ１〜ＳＮを受信する受信機とを備えた通信システムであって、
前記送信機は、
基準クロックＣＫｒｅｆを入力して、同一の周期を有すると共に位相が互いに異なるＮ相のクロックＣＫ１〜ＣＫＮを生成して出力する発振回路と、
前記発振回路から出力された前記クロックＣＫ１〜ＣＫＮを入力して、各クロックＣＫｎ（ｎは１以上Ｎ以下の各整数）にシリアルデータ信号Ｓｎを同期させて伝送線路Ｌｎに送出する送信部と、
を備え、
前記受信機は、
前記送信機から前記クロックＣＫ１〜ＣＫＮに同期して送信された前記シリアルデータ信号Ｓ１〜ＳＮを受信する受信部と、
前記受信部により受信された前記クロックＣＫ１〜ＣＫＮに同期した前記シリアルデータ信号Ｓ１〜ＳＮを入力して、このシリアルデータ信号Ｓ１〜ＳＮに基づいてデータＤ１〜ＤＮおよびクロックＣＫ１〜ＣＫＮの復元を行うクロックリカバリ部と、
前記クロックリカバリ部によって復元された前記データＤ１〜ＤＮおよびクロックＣＫ１〜ＣＫＮを入力して、Ｎ本の前記伝送線路Ｌ１〜ＬＮ間の位相のずれを調整して出力するデスキュー回路と、
を備えることを特徴とする通信システム。
【請求項１】
Ｎ本（Ｎは２以上の整数）の伝送線路Ｌ１〜ＬＮを介して受信機にＮ個のシリアルデータ信号Ｓ１〜ＳＮを送信する送信機であって、
基準クロックＣＫｒｅｆを入力して、同一の周期を有すると共に位相が互いに異なるＮ相のクロックＣＫ１〜ＣＫＮを生成して出力する発振回路と、
前記発振回路から出力された前記クロックＣＫ１〜ＣＫＮを入力して、各クロックＣＫｎ（ｎは１以上Ｎ以下の各整数）にシリアルデータ信号Ｓｎを同期させて伝送線路Ｌｎに送出する送信部と、
を備えることを特徴とする送信機。
【請求項２】
前記発振回路は、位相が２π／ＮずれたＮ相のクロックＣＫ１〜ＣＫＮを生成して出力することを特徴とする請求項１記載の送信機。
【請求項３】
Ｎ本（Ｎは２以上の整数）の伝送線路Ｌ１〜ＬＮを介してＮ個のシリアルデータ信号Ｓ１〜ＳＮを送信する送信機と、この送信機から送信された前記シリアルデータ信号Ｓ１〜ＳＮを受信する受信機とを備えた通信システムであって、
前記送信機は、
基準クロックＣＫｒｅｆを入力して、同一の周期を有すると共に位相が互いに異なるＮ相のクロックＣＫ１〜ＣＫＮを生成して出力する発振回路と、
前記発振回路から出力された前記クロックＣＫ１〜ＣＫＮを入力して、各クロックＣＫｎ（ｎは１以上Ｎ以下の各整数）にシリアルデータ信号Ｓｎを同期させて伝送線路Ｌｎに送出する送信部と、
を備え、
前記受信機は、
前記送信機から前記クロックＣＫ１〜ＣＫＮに同期して送信された前記シリアルデータ信号Ｓ１〜ＳＮを受信する受信部と、
前記受信部により受信された前記クロックＣＫ１〜ＣＫＮに同期した前記シリアルデータ信号Ｓ１〜ＳＮを入力して、このシリアルデータ信号Ｓ１〜ＳＮに基づいてデータＤ１〜ＤＮおよびクロックＣＫ１〜ＣＫＮの復元を行うクロックリカバリ部と、
前記クロックリカバリ部によって復元された前記データＤ１〜ＤＮおよびクロックＣＫ１〜ＣＫＮを入力して、Ｎ本の前記伝送線路Ｌ１〜ＬＮ間の位相のずれを調整して出力するデスキュー回路と、
を備えることを特徴とする通信システム。
【図１】
【図２】
【図３】
【図４】
【図５】
【図２】
【図３】
【図４】
【図５】
【公開番号】特開２０１１−２９７７９（Ｐ２０１１−２９７７９Ａ）
【公開日】平成２３年２月１０日（２０１１．２．１０）
【国際特許分類】
【出願番号】特願２００９−１７１３７９（Ｐ２００９−１７１３７９）
【出願日】平成２１年７月２２日（２００９．７．２２）
【出願人】（３９９０１１１９５）ザインエレクトロニクス株式会社 (61)
【Ｆターム（参考）】
【公開日】平成２３年２月１０日（２０１１．２．１０）
【国際特許分類】
【出願日】平成２１年７月２２日（２００９．７．２２）
【出願人】（３９９０１１１９５）ザインエレクトロニクス株式会社 (61)
【Ｆターム（参考）】
[ Back to top ]