【課題】２４ビット、３６ビットのデータを送信する場合に効率的なデータ符号化及び復号化方式を行うシリアル伝送システムを提供する。
【解決手段】自然数ｎ×１２ビットのパラレルデータをｎ個のシリアルデータに変換して各自然数ｍビットの送信信号を送信する送信装置であって、入力されるパラレルデータを１２ビット毎のｎ個の１２ビットのパラレルデータに分割する分割手段と、分割されたｎ個の１２ビットのパラレルデータをそれぞれ１４ビットのパラレルデータに１２Ｂ１４Ｂ変換して出力する符号化回路と、１２Ｂ１４Ｂ変換されたｎ個の１４ビットのパラレルデータをそれぞれ１ビットのシリアルデータにパラレルシリアル変換して出力するパラレルシリアル変換回路と、パラレルシリアル変換されたｎ個の１ビットのシリアルデータを増幅してｍビットの送信信号としてそれぞれｎ個の伝送路に送信するｍビットドライバ回路とを備える。 （もっと読む）

【課題】様々な波形のコントロール信号を生成し出力できるクロックド・シリアル・インタフェース（ＣＳＩ）を提供する。
【解決手段】コントロール信号の波形を決定するパターンデータが書換可能に格納される複数のシフトレジスタと、これらシフトレジスタ内のパターンデータに応じてコントロール信号を生成する生成手段と、を備える。具体的には、ＣＳＩ６０は、３つのシフトレジスタ８１，８２，８３を有し、これらシフトレジスタ内のパターンデータに応じた波形のコントロール信号を生成し出力する。 （もっと読む）

【課題】高速なデータ伝送を可能としながら、ＣＭＯＳ素子の消費電力の低減を可能とするシステム、装置、方法の提供。
【解決手段】前後して入力される二つのＮビット幅データを並列配置したビット幅が２×ＮのビットのＮ＋Ｎビット幅データを出力する送信装置において、検出回路（トグル検出器）２は、前記二つのＮビット幅データを予め定められた正順で上位側と下位側に配置した第１の配置と、前記二つのＮビット幅データを、前記第１の配置とは上位側と下位側を交換した逆順で配置した第２の配置とのうち、前回並列出力したＮ＋Ｎビットデータから反転するビットの個数が小さい方の配置はいずれであるかを検出して前記配置情報（Ａ）として出力し、ビット幅変換回路３は、前記検出回路２からの前記配置情報（Ａ）にしたがって、前記前後して入力される二つのＮビット幅データを配置してＮ＋Ｎビットデータを並列に出力するとともに配置情報を出力する。 （もっと読む）

【課題】ビット変換の変換テーブルを小さいゲート規模で実装したビット変換回路、転送ユニット、通信システム、ビット変換方法及びプログラムを提供する。
【解決手段】例えば、８ｂ／１０ｂエンコーダ１１によれば、変換後のデータが有する‘０’と‘１’の数が一致するか否かに応じて、８ｂ／１０ｂ変換の際に利用するエンコードテーブルのパターン分けを行う。そして、入力データがデータを示すＤコードであるとき、‘０’と‘１’の数が同じである場合には、入力データの数が同じであることを利用して算出し、そうでない場合には、エンコードテーブルに従って片方の極性の変換を行った後、インバータにより他方の極性の変換を行う。 （もっと読む）

【課題】周波数の変化に対応でき、且つクロストークに起因するジッターの低減を図ることができる送信機、および通信システムを提供する。
【解決手段】送信機２は、発振回路４と、送信部５とを備える。発振回路４は、基準クロックＣＫ_ｒｅｆを入力して、同一の周期を有すると共に位相が互いに異なるＮ相（Ｎは２以上の整数）のクロックＣＫ_１〜ＣＫ_Ｎを生成して出力する。送信部５は、発振回路４から出力されたクロックＣＫ_１〜ＣＫ_Ｎを入力して、このクロックＣＫ_ｎ（ｎは１以上Ｎ以下の各整数）にシリアルデータ信号Ｓ_ｎを同期させて高速シリアル伝送線路Ｌ_ｎを介して受信機３に送信する。 （もっと読む）

【課題】伝送システムの使用環境に応じて伝送帯域や伝送品質を柔軟に適用制御する。
【解決手段】高速シリアル伝送システム２００が、無線通信に適した所要の伝送帯域に基づいて、所要の伝送帯域に適応するよう伝送レートの設定を適応制御する伝送レート設定制御部１０５を有しており、伝送レート設定制御部１０５が、適応制御を行うか否かの指定及び伝送レートの制御範囲の指定を行い得る。また、無線通信に適した所要の伝送品質、及び受信される信号の伝送品質状況に基づいて、所要の伝送品質に適応するよう送信振幅及び送信プリエンファシスの設定を適応制御する送信振幅プリエンファシス設定制御部１０８を有しており、適応制御を行うか否かの指定及び送信振幅及び送信プリエンファシスの制御範囲の指定を行い得る。 （もっと読む）

【課題】制御信号に適したシリアル伝送によって配線数を削減することが可能なシリアル通信装置の提供する。
【解決手段】複数の送信制御信号を送信シリアル信号に変換して外部に出力するＰ／Ｓ変換器と、外部から入力された受信シリアル信号を外部から入力された受信転送クロックを用いて複数の受信制御信号に変換するＳ／Ｐ変換器と、送信シリアル信号に同期した送信転送クロックを外部に出力するクロック出力回路と、受信シリアル信号に同期した受信転送クロックをＳ／Ｐ変換器に出力するクロック入力回路とを具備する。 （もっと読む）

【課題】データ種別の切換誤検出が容易で、２以上の種別データを通信する際にデータ種別の切換え判別を容易に行える同期式シリアル通信システムの提供を目的とする。
【解決手段】データ信号設定をクロック信号の立上り（または立下り）エッジで行い、データ信号読込みをクロック信号の立下り（または立上り）エッジで行う同期式シリアル通信において、２種類のデータを送る場合にデータ種別の切換え時にデータ信号設定をクロック信号の立下り（または立上り）エッジで行い、データ信号読込みをクロック信号の立上り（または立下り）エッジで行う様に切換え、データ種別の区間中それを継続することを特徴とする。 （もっと読む）

【課題】シリアルデータバスを用いた多対１ノード間のデータ転送を簡単な構成で良好に行うことができる信号伝送システム、信号伝送方法及びプログラムを提供する。
【解決手段】シリアルバス４を介して複数のスレーブノード３から１つのマスターノード１へのデータ伝送する際、シリアルデータに埋め込まれるクロック信号の位相を予めマスターノード１側の基準クロック信号に合わせることにより、スレーブノード３が切り換わっても再同期のオーバーヘッドが生じないようになる。 （もっと読む）

【課題】伝送フォーマットの異なる各デジタルオーディオ信号を外部出力する音声出力装置において、デジタルオーディオ信号を外部出力するための端子数を削減すること。
【解決手段】第一の伝送フォーマットに基づいたデジタルオーディオ信号を出力するベースバンド処理部１２を有する音声出力装置１において、オーディオデータ信号、ＬＲチャンネル選択信号及びビットクロックからなるデジタルオーディオ信号が、第一の伝送フォーマットと異なる第二の伝送フォーマットに基づいた形式となるようにオーディオデータ信号を変換する変換回路１３を備える。第一及び第二の伝送フォーマットのデジタルオーディオ信号をそれぞれ外部出力する複数の出力端子２１〜２４のうち、第一及び第二の伝送フォーマットで共通しているビットクロック及びＬＲチャンネル選択信号の各出力端子２１，２３を共用化する。 （もっと読む）

【課題】送信する信号数の増加に伴う受信回路の複雑化、大規模化を防止する。
【解決手段】送信装置１０００と受信装置２０００とを具備する信号伝送システムであって、送信装置は、第１の信号Ａ、又は第１の信号Ａと第１の信号に隣接する第２の信号Ｂとの排他的論理和である第３の信号１０２ａのいずれかを出力する論理信号出力部１０３と、第１の信号と第２の信号の、論理値０から論理値１への遷移状態、又は論理値１から論理値０への遷移状態に基づいて、論理信号出力部に第１の信号と第３の信号のいずれを出力させるかを判定する判定部１０１と、論理信号出力部からの出力信号Ａ’と、第２の信号Ｂ（Ｂ’）を受信装置に出力する信号出力部１０４とを備え、受信装置は、送信装置から出力された論理信号出力部からの出力信号Ａ’と、第２の信号Ｂとを受信する受信部と、論理信号出力部からの出力信号Ａ’から第１の信号を復元する復元部２０１とを備える。 （もっと読む）

【課題】 クロック信号線及びデータ信号線以外に信号線を増やすことなく、シリアル通信の同期を可能とする。
【解決手段】 クロック（ＣＬＫ）信号２０２及びコマンド（ＣＭＤ）信号２０３を供給する装置本体１００と、該装置本体にステータス（ＳＴＳ）信号２０４を供給する外部装置２０ｂとの間で、ＣＬＫ信号に同期してシリアル通信を行うときに、装置本体で、ＣＭＤ信号のレベルを変化させて通信の開始を通知し、外部装置では、ＣＭＤ信号から分岐したＣＭＤ割込み信号２０５のレベルの変化を検出して、通信の開始を判断する。 （もっと読む）

【課題】 ３本の伝送路を用いてより高速にデータを伝送する。
【解決手段】 第１及び第２の３ビットラッチは、クロックＮ１００の立ち上がり及び立ち下がりで交互にホールド動作を繰り返す。第１の状態遷移部は、クロックの立ち上がりに対応して、３ビット信号Ｎ１５４〜Ｎ１５６をデータ１１２の値で決まる方向に遷移し、クロックでホールドして反転した結果を第１のラッチ出力Ｎ１３４〜Ｎ１３６へ出力する。第２の状態遷移部は、クロックの立ち上がりに対応して、３ビット信号Ｎ１３４〜Ｎ１３６を、データ１１３の値で決まる方向に遷移し、クロックでホールドして反転した結果を第１のラッチ出力Ｎ１５４〜Ｎ１５６へ出力する。第３の３ビット２入力１出力マルチプレクサは、クロックＮ１０２及びＮ１０３により第１及び第２の３ビットラッチの出力のうち後から変化した方を選択し、エンコード出力Ｎ１８７〜Ｎ１８９とする。 （もっと読む）

【課題】ｃｏｍｍｏｎとなるＧＮＤの弱い状態（ＧＮＤ間にインピーダンスの発生するような）下において発生していたクロストークやグランドバウンスによる論理反転・発振等を回避することができるデータ転送方式を提供すること。
【解決手段】送信側領域と受信側領域との領域を持ち、送信側領域中には調整クロック制御手段、同期データラッチ、調整クロック・データラッチを具備し、受信側領域中には調整クロック制御手段、同期データラッチ、調整クロック・データラッチを具備し、前記調整クロック制御手段に対して制御パラメータを設定する調整クロック制御指示手段をシステム中に具備する。 （もっと読む）

シリアルリンクトランスミッタにおける節電の局面を説明する。局面は、セグメントのパラレル配列を設けることを含み、各セグメントは、シリアルリンクトランスミッタのプレバッファと出力段回路とを備え、各セグメントは、独立にイネーブルされて、シリアルリンクトランスミッタの信号路における実質的に一定の伝搬遅延を維持しながら、複数の電力レベルと、プリエンファシスの複数のレベルとを実現する。さらなる局面は、セグメントにおける制御可能なアイドル状態を実施するためのプレバッファ段回路におけるバイパス路と、スルーレート制御機能のためのセクション化された部分として、プレバッファ回路における末尾電流および抵抗負荷要素とを設けることを含む。トランスミッタ信号路におけるプリエンファシス遅延回路を有する制御要素を設けて、プリエンファシス遅延回路の最終遅延化ビットの反転を可能にして、プリエンファシスの重みの極性変更を実現することも含まれる。

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