送信装置、受信装置及びシリアル伝送システム
【課題】２４ビット、３６ビットのデータを送信する場合に効率的なデータ符号化及び復号化方式を行うシリアル伝送システムを提供する。
【解決手段】自然数ｎ×１２ビットのパラレルデータをｎ個のシリアルデータに変換して各自然数ｍビットの送信信号を送信する送信装置であって、入力されるパラレルデータを１２ビット毎のｎ個の１２ビットのパラレルデータに分割する分割手段と、分割されたｎ個の１２ビットのパラレルデータをそれぞれ１４ビットのパラレルデータに１２Ｂ１４Ｂ変換して出力する符号化回路と、１２Ｂ１４Ｂ変換されたｎ個の１４ビットのパラレルデータをそれぞれ１ビットのシリアルデータにパラレルシリアル変換して出力するパラレルシリアル変換回路と、パラレルシリアル変換されたｎ個の１ビットのシリアルデータを増幅してｍビットの送信信号としてそれぞれｎ個の伝送路に送信するｍビットドライバ回路とを備える。
【解決手段】自然数ｎ×１２ビットのパラレルデータをｎ個のシリアルデータに変換して各自然数ｍビットの送信信号を送信する送信装置であって、入力されるパラレルデータを１２ビット毎のｎ個の１２ビットのパラレルデータに分割する分割手段と、分割されたｎ個の１２ビットのパラレルデータをそれぞれ１４ビットのパラレルデータに１２Ｂ１４Ｂ変換して出力する符号化回路と、１２Ｂ１４Ｂ変換されたｎ個の１４ビットのパラレルデータをそれぞれ１ビットのシリアルデータにパラレルシリアル変換して出力するパラレルシリアル変換回路と、パラレルシリアル変換されたｎ個の１ビットのシリアルデータを増幅してｍビットの送信信号としてそれぞれｎ個の伝送路に送信するｍビットドライバ回路とを備える。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、送信装置、受信装置及びシリアル伝送システムに関し、特に２４ビット、３６ビットなどのデータが主流のＡＶデータを送信する場合において、効率的なデータ符号化及び復号化方式、多値化、チャネル削減、チャネル切り替え、伝送速度抑制を行うことに関する。
【背景技術】
【０００２】
近年、映像の高画質化に伴い、映像データの高ビット化、高精細化が進んでおり、デジタルインターフェースにより送信されるデータ量も増大している。ＡＶデータのビット数は、２のべき乗（２、４、８、１６、３２、６４、１２８、…）で進化するコンピュータ及び通信の世界のビット数の影響なども受けて、１画素あたり８ビット、１６ビット、２４ビット、３２ビット、３６ビット、４８ビットのフォーマットが規定されているが、その中でも現在主流となっているのは２４ビット、３６ビット、４８ビットであり、特に民生市場で重要となるのは２４ビット、３６ビットのフォーマットである。
【０００３】
ＡＶデジタルインターフェースとして代表的なＨＤＭＩの場合、基本的にＲＧＢ各８ビットの２４ビットの映像データを取り扱うことを基本とし、ＨＤＭＩ１．３のバージョンから３６ビット、４８ビットのデータを取り扱うことが可能となっている。また、映像フォーマットの高精細化も進展しており、それに伴ってＨＤＭＩで扱えるフォーマットも、当初、７２０ｐのＨＤフォーマット、１０８０ｐのフルＨＤフォーマットだけであったが、現在では、４Ｋ２Ｋフォーマットや３ＤのフルＨＤフォーマットも送信可能であり、今後は、３Ｄの４Ｋ２Ｋフォーマットや、８Ｋ４Ｋフォーマットの送信も可能になるように、更なる高速化が望まれている。
【０００４】
ＨＤＭＩの高速送信技術としては、３チャネルの送信線路を用いて高速シリアル送信がなされており、コンピュータ及び通信の世界のアーキテクチャの影響を受けて８ビット単位の処理を基本とし、各チャネル毎にＤＣバランス保証を備えた８ビットのパラレルデータを１０ビットに変換する８Ｂ１０Ｂ変換の１種であるＴＭＤＳ符号化及び復号化方式を行なって、合計２４ビットの送受信を行うことを基本としている。また、ＨＤＭＩ１．３のバージョンから３６ビットのデータを取り扱うことが可能となり、２４ビットのアーキテクチャを拡張する方法により３６ビットに対応し、データ速度を１．５倍に高め、３６ビットデータの上位ビット及び下位ビットを分離することにより２４ビット化することにより無理やり対応している。また、ＨＤＭＩのデータ効率は、送信するビット数に係わらず８Ｂ１０Ｂ符号化を用いるため実効レートは転送レートの８０％であり、２０％のデータはクロック再生及び同期用として活用されているものの効率が悪い。
【０００５】
今後、８Ｋ４Ｋフォーマットなどの送信を考えた場合、符号化及び復号化方式の見直しによるデータ効率の改善、多値化などによるチャネル削減、伝送速度の抑制、データビット数に応じた簡単なチャネル切り替えなどが重要な技術となる。
【０００６】
従来、データ効率を高める方法としては、特許文献１に示すようなシリアル伝送システムや、通信分野で一般化されているデータ効率が高い６４Ｂ６６Ｂ符号化及び復号化方式などが挙げられるが、２４ビット、３６ビットが主流のＡＶデータとの親和性が低く、ビット並び替えなどのデータ処理が複雑となる。また、６４Ｂ６６Ｂ符号化及び復号化方式はスクランブルを用いた符号化及び復号化方式のため、ＤＣバランスのばらつきも大きく、ビット長も長いためクロック再生及び同期も取りづらく高速化し難い欠点がある。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００３−２０４３６３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
しかしながら、上述した従来の構成では、処理単位が、８ビット、６４ビットで扱うため、２４、３６、４８ビットが主流のＡＶデータを取り扱うには親和性が低く、データ処理が複雑であるという課題を有していた。また、データ効率が高く、かつ、高速化に向いたＤＣバランス保証を備え、クロック再生及び同期も容易で高速化し易い符号化及び復号化方式をどうすべきかの課題も有していた。
【０００９】
本発明の目的は以上の課題を解決し、８Ｂ１０Ｂ符号化及び復号化方式の送信装置と比較して、データ効率を高めかつデータ処理を簡単にすることができる送信装置、受信装置及びこれらを備えたシリアル伝送システムを提供することにある。
【００１０】
また、本発明の別の目的は、更なる伝送速度の抑制を行うことができる送信装置、受信装置、シリアル伝送システムを提供することにある。
【課題を解決するための手段】
【００１１】
第１の発明に係る送信装置は、自然数ｎ×１２ビットのパラレルデータをｎ個のシリアルデータに変換して各自然数ｍビットの送信信号を送信する送信装置であって、
入力されるパラレルデータを１２ビット毎のｎ個の１２ビットのパラレルデータに分割する分割手段と、
前記分割されたｎ個の１２ビットのパラレルデータをそれぞれ１４ビットのパラレルデータに１２Ｂ１４Ｂ変換して出力する符号化回路と、
前記１２Ｂ１４Ｂ変換されたｎ個の１４ビットのパラレルデータをそれぞれ１ビットのシリアルデータにパラレルシリアル変換して出力するパラレルシリアル変換回路と、
前記パラレルシリアル変換されたｎ個の１ビットのシリアルデータを増幅してｍビットの送信信号としてそれぞれｎ個の伝送路に送信するｍビットドライバ回路とを備えたことを特徴とする。
【００１２】
第２の発明に係る送信装置は、自然数ｎ×１２ビットのパラレルデータを１単位として自然数ｐ単位のパラレルデータを（ｎ×ｐ）個のシリアルデータに変換して各自然数ｍビットの送信信号を送信する送信装置であって、
入力されるパラレルデータを１２ビット毎の（ｎ×ｐ）個の１２ビットのパラレルデータに分割する分割手段と、
前記分割された（ｎ×ｐ）個の１２ビットのパラレルデータをそれぞれ１４ビットのパラレルデータに１２Ｂ１４Ｂ変換して出力する符号化回路と、
前記１２Ｂ１４Ｂ変換された（ｎ×ｐ）個の１４ビットのパラレルデータをそれぞれ１ビットのシリアルデータにパラレルシリアル変換して出力するパラレルシリアル変換回路と、
前記パラレルシリアル変換された（ｎ×ｐ）個の１ビットのシリアルデータを増幅してｍビットの送信信号としてそれぞれｑ（ｑは（（ｎ×ｐ）／ｍ）以上の最小の自然数）個の伝送路に送信するｍビットドライバ回路とを備えたことを特徴とする。
【００１３】
上記送信装置において、前記分割手段は、（ｎ×１２×ｐ）ビットの記憶領域を有するシフトレジスタを含み、前記シフトレジスタを用いて、（ｎ×１２）ビットのビットシフトを行うことにより、１２ビット毎の（ｎ×ｐ）個の１２ビットのパラレルデータに分割することを特徴とする。
【００１４】
また、上記送信装置において、前記ｍビットドライバ回路は差動のｍビットドライバ回路であることを特徴とする。
【００１５】
さらに、上記送信装置において、前記送信装置において用いた同期用クロック信号を別の伝送路に送信するクロック用ドライバ回路をさらに備えたことを特徴とする。
【００１６】
またさらに、上記送信装置において、前記クロック用ドライバ回路は差動のクロック用ドライバ回路であることを特徴とする。
【００１７】
第３の発明に係る受信装置は、各自然数ｍビットの送信信号を受信して自然数ｎ個のシリアルデータをパラレルデータに変換する受信装置であって、
ｎ個の伝送路からの各自然数ｍビットの送信信号をそれぞれ受信して各１ビットのシリアルデータを生成するｍビットレシーバ回路と、
前記生成されたｎ個の１ビットのシリアルデータをｎ個の１４ビットのパラレルデータにシリアルパラレル変換しかつ前記ｎ個のシリアルデータの少なくとも１つから同期用クロック信号を再生するシリアルパラレル変換回路と、
前記同期用クロック信号を用いて、前記シリアルパラレル変換されたｎ個の１４ビットのパラレルデータをｎ個の１２ビットのパラレルデータに１４Ｂ１２Ｂ変換して出力する復号化回路とを備えたことを特徴とする。
【００１８】
第４の発明に係る受信装置は、各自然数ｍビットの送信信号を受信して（自然数ｎ×自然数ｐ）個のシリアルデータを１２ビットのパラレルデータに変換する受信装置であって、
（ｎ×ｐ）個の伝送路からの自然数ｍビットの送信信号をそれぞれ受信して各１ビットのシリアルデータを生成するｍビットレシーバ回路と、
前記生成された（ｎ×ｐ）個の１ビットのシリアルデータを（ｎ×ｐ）個の１４ビットのパラレルデータにシリアルパラレル変換しかつ前記（ｎ×ｐ）個のシリアルデータの少なくとも１つから同期用クロック信号を再生するシリアルパラレル変換回路と、
前記同期用クロック信号を用いて、前記シリアルパラレル変換された（ｎ×ｐ）個の１４ビットのパラレルデータを（ｎ×ｐ）個の１２ビットのパラレルデータに１４Ｂ１２Ｂ変換して出力する復号化回路とを備えたことを特徴とする。
【００１９】
上記受信装置において、前記復号化回路から出力された前記（ｎ×ｐ）個の１２ビットのパラレルデータを（ｎ×１２）ビット毎のパラレルデータとして出力する出力手段を備え、前記出力手段は、（ｎ×１２×ｐ）ビットの記憶領域を有するシフトレジスタを含み、前記シフトレジスタを用いて、（ｎ×１２）ビットのビットシフトを行うことにより、前記（ｎ×ｐ）個の１２ビットのパラレルデータを（ｎ×１２）ビット毎のパラレルデータとして出力することを特徴とする。
【００２０】
また、上記受信装置において、前記ｍビットレシーバ回路は差動のｍビットレシーバ回路であることを特徴とする。
【００２１】
さらに、上記受信装置において、前記受信装置において用いる同期用クロック信号を別の伝送路から受信するクロック用レシーバ回路をさらに備えたことを特徴とする。
【００２２】
またさらに、上記受信装置において、前記クロック用レシーバ回路は差動のクロック用レシーバ回路であることを特徴とする。
【００２３】
第５の発明に係るシリアル伝送システムは、上記送信装置及び上記受信装置を備えたことを特徴とする。
【発明の効果】
【００２４】
本発明に係る送信装置、受信装置、シリアル伝送システムによれば、データ処理が簡単で、データ効率を高めつつ、クロック再生及びデータ同期を確実に行うシリアルデータ送信が可能となり、さらに少ないチャネル数でシリアル送信も可能となり、データチャネルの切り替えも容易となる。また、伝送速度を半分以下に抑制したシリアル送信が可能となり、より確実にクロック再生が可能となる。さらに、クロック送信の容易化、パラレルデータへの干渉抑制、ノイズ放射の低周波化が可能となり、高速送信の容易化、低ノイズ化、高ノイズ耐性を実現することが可能となる。
【図面の簡単な説明】
【００２５】
【図１Ａ】本発明の第１の実施形態に係る３６ビット又は２４ビットのデータ転送を行うためのシリアル伝送システムの送信装置１００ａの構成を示すブロック図である。
【図１Ｂ】本発明の第１の実施形態に係る３６ビット又は２４ビットのデータ転送を行うためのシリアル伝送システムの受信装置１００ｂの構成を示すブロック図である。
【図２Ａ】本発明の第２の実施形態に係る３６ビット又は２４ビットのデータ転送を行うためのシリアル伝送システムの送信装置２００ａの構成を示すブロック図である。
【図２Ｂ】本発明の第２の実施形態に係る３６ビット又は２４ビットのデータ転送を行うためのシリアル伝送システムの受信装置２００ｂの構成を示すブロック図である。
【図３Ａ】本発明の第３の実施形態に係る３６ビット又は２４ビットのデータ転送を行うためのシリアル伝送システムの送信装置３００ａの構成を示すブロック図である。
【図３Ｂ】本発明の第３の実施形態に係る３６ビット又は２４ビットのデータ転送を行うためのシリアル伝送システムの受信装置３００ｂの構成を示すブロック図である。
【図３Ｃ】図３Ａのシフトレジスタ３１０ａ内における３６ビットのビットシフトを説明するブロック図である。
【図３Ｄ】図３Ｂのシフトレジスタ３１０ｂ内における３６ビットのビットシフトを説明するブロック図である。
【図３Ｅ】図３Ａのシフトレジスタ３１０ａ内における２４ビットのビットシフトを説明するブロック図である。
【図３Ｆ】図３Ｂのシフトレジスタ３１０ｂ内における２４ビットのビットシフトを説明するブロック図である。
【図４Ａ】本発明の第４の実施形態に係る３６ビットのデータ転送を行うためのシリアル伝送システムの送信装置４００ａの構成を示すブロック図である。
【図４Ｂ】本発明の第４の実施形態に係る３６ビットのデータ転送を行うためのシリアル伝送システムの受信装置４００ｂの構成を示すブロック図である。
【図４Ｃ】本発明の第４の実施形態の変形例に係る２４ビットのデータ転送を行うためのシリアル伝送システムの送信装置４００ａの構成を示すブロック図である。
【図４Ｄ】本発明の第４の実施形態の変形例に係る２４ビットのデータ転送を行うためのシリアル伝送システムの受信装置４００ｂの構成を示すブロック図である。
【図５Ａ】本発明の第５の実施形態に係る３６ビットのデータ転送を行うためのシリアル伝送システムの送信装置５００ａの構成を示すブロック図である。
【図５Ｂ】本発明の第５の実施形態に係る３６ビットのデータ転送を行うためのシリアル伝送システムの受信装置５００ｂの構成を示すブロック図である。
【図５Ｃ】本発明の第５の実施形態の変形例に係る２４ビットのデータ転送を行うためのシリアル伝送システムの送信装置５００ａの構成を示すブロック図である。
【図５Ｄ】本発明の第５の実施形態の変形例に係る２４ビットのデータ転送を行うためのシリアル伝送システムの受信装置５００ｂの構成を示すブロック図である。
【図６Ａ】本発明の第６の実施形態に係る３６ビットのデータ転送を行うためのシリアル伝送システムの送信装置６００ａの構成を示すブロック図である。
【図６Ｂ】本発明の第６の実施形態に係る３６ビットのデータ転送を行うためのシリアル伝送システムの受信装置６００ｂの構成を示すブロック図である。
【図６Ｃ】本発明の第６の実施形態の変形例に係る２４ビットのデータ転送を行うためのシリアル伝送システムの送信装置６００ａの構成を示すブロック図である。
【図６Ｄ】本発明の第６の実施形態の変形例に係る２４ビットのデータ転送を行うためのシリアル伝送システムの受信装置６００ｂの構成を示すブロック図である。
【発明を実施するための形態】
【００２６】
以下、本発明に係る実施形態について図面を参照して説明する。なお、以下の各実施形態において、同様の構成要素については同一の符号を付して説明を省略する。
【００２７】
第１の実施形態．
図１Ａは、本発明の第１の実施形態に係る３６ビット又は２４ビットのデータ転送を行うためのシリアル伝送システムの送信装置１００ａの構成を示すブロック図である。図１Ａにおいて、送信装置１００ａは、データ処理部１０１ａと、データを格納するバッファ１０２ａと、パラレル−パラレル変換回路である符号化回路１０３ａと、パラレルシリアル変換回路１０４ａと、ドライバ回路１０５ａと、１４倍の逓倍回路１０７ａとを備えて構成されている。さらに、符号化回路１０３ａは、３個の１２Ｂ１４Ｂ符号化器１０３ａ−１、１０３ａ−２、１０３ａ−３とを備えて構成され、パラレルシリアル変換回路１０４ａは、３個のパラレルシリアル変換回路部１０４ａ−１、１０４ａ−２、１０４ａ−３とを備えて構成され、ドライバ回路１０５ａは、２値ドライバ回路部１０５ａ−１、１０５ａ−２、１０５ａ−３とを備えて構成されている。
【００２８】
図１Ａにおいて、バッファ１０２ａは、データ処理部１０１ａからの周波数ｆ［Ｈｚ］を有する送信クロック信号を用いて、データ処理部１０１ａから出力される３６ビット又は２４ビットのパラレルデータを受信して一時的に保存した後、１２ビット毎に分割されたデータとして符号化回路１０３ａに出力する。例えば、バッファ１０２ａは、ＳＲＡＭやＤＲＡＭなどの半導体メモリなどの記憶装置や記憶領域などであってもよい。次いで、１２Ｂ１４Ｂ符号化器１０３ａ−１、１０３ａ−２、１０３ａ−３はそれぞれ、バッファ１０２ａから１２ビット毎に分割されたデータを受信した後、周波数ｆ［Ｈｚ］を有する送信クロック信号を用いて、１２ビットのパラレルデータを１４ビットのパラレルデータに１２Ｂ１４Ｂ変換してパラレルシリアル変換回路１０４ａに出力する。ここで、符号化に際して、ＤＣバランスを考慮し、「０」データと「１」データの数が均等となるように符号化される。詳細には、１２ビットデータからＤＣバランス保証を備えた１４ビットへの変換とは、２１４の「０」「１」パターンのうち、「０」と「１」の個数が等しいパターンを２１２個抜き出して選択すればよく、例えば、「０」と「１」の個数が等しい１４ビットのパターンというのは、「０１００１１０００１１１０１」などが挙げられる。
【００２９】
逓倍回路１０７ａは、周波数ｆ［Ｈｚ］を有する送信クロック信号を、周波数１４ｆ［Ｈｚ］を有する高速クロック信号に１４逓倍して、パラレルシリアル変換回路部１０４ａ−１、１０４ａ−２、１０４ａ−３に出力する。また、パラレルシリアル変換回路部１０４ａ−１、１０４ａ−２、１０４ａ−３はそれぞれ、１２Ｂ１４Ｂ符号化器１０３ａ−１、１０３ａ−２、１０３ａ−３からのＤＣバランス保証を備えた１４ビットのパラレルデータを高速クロック信号と同期した１ビットの高速信号にパラレルシリアル変換し、２値ドライバ回路部１０５ａ−１、１０５ａ−２、１０５ａ−３に出力する。また、２値ドライバ回路部１０５ａ−１、１０５ａ−２、１０５ａ−３はそれぞれ、パラレルシリアル変換された高速信号を増幅して２値送信信号を生成して、伝送路１０６の伝送路部１０６−１、１０６−２、１０６−３に送信する。また、伝送路部１０６−１、１０６−２、１０６−３により送信される２値送信信号は、２値判別できるのであれば何でもよく、例えば、Ｈレベル＝３Ｖ、Ｌレベル＝０Ｖで送信してもよい。
【００３０】
図１Ｂは、本発明の第１の実施形態に係る３６ビット又は２４ビットのデータ転送を行うためのシリアル伝送システムの受信装置１００ｂの構成を示すブロック図である。図１Ｂにおいて、受信装置１００ｂは、データ処理部１０１ｂと、データを格納するバッファ１０２ｂと、パラレル−パラレル変換回路である復号化回路１０３ｂと、シリアルパラレル変換回路１０４ｂと、レシーバ回路１０５ｂと、１／１４倍の分周回路１０７ｂとを備えて構成されている。さらに、復号化回路１０３ｂは、３個の１４Ｂ１２Ｂ復号化器１０３ｂ−１、１０３ｂ−２、１０３ｂ−３とを備えて構成され、シリアルパラレル変換回路１０４ｂは、３個のシリアルパラレル変換回路部１０４ｂ−１、１０４ｂ−２、１０４ｂ−３とを備えて構成され、レシーバ回路１０５ｂは、２値レシーバ回路部１０５ｂ−１、１０５ｂ−２、１０５ｂ−３とを備えて構成されている。
【００３１】
図１Ｂにおいて、２値レシーバ回路部１０５ｂ−１、１０５ｂ−２、１０５ｂ−３はそれぞれ、伝送路部１０６−１、１０６−２、１０６−３からの各１ビットの２値送信信号を受信しかつ増幅して各１ビットのシリアルデータを生成した後、シリアルパラレル変換回路部１０４ｂ−１、１０４ｂ−２、１０４ｂ−３に出力する。次いで、シリアルパラレル変換回路部１０４ｂ−１、１０４ｂ−２、１０４ｂ−３はそれぞれ、レシーバ回路部１０５ｂ−１、１０５ｂ−２、１０５ｂ−３からの各１ビットのシリアルデータを各１４ビットのパラレルデータにシリアルパラレル変換して１４Ｂ１２Ｂ復号化器１０３ｂ−１、１０３ｂ−２、１０３ｂ−３に出力する。同時に、シリアルパラレル変換回路部１０４ｂ−１、１０４ｂ−２、１０４ｂ−３は、シリアルパラレル変換回路部１０４ｂ−１、１０４ｂ−２、１０４ｂ−３のうちの少なくとも１個の１４ビットのシリアルデータから周波数１４ｆ［Ｈｚ］を有する同期用高速クロック信号を再生して出力する。
【００３２】
分周回路１０７ｂは、シリアルパラレル変換回路部１０４ｂ−１、１０４ｂ−２、１０４ｂ−３の少なくとも１個により再生された高速クロック信号を低速クロック信号に１／１４分周して、受信クロック信号として１４Ｂ１２Ｂ復号化器１０３ｂ−１、１０３ｂ−２、１０３ｂ−３、バッファ１０２ｂ及びデータ処理部１０１ｂに出力する。次いで、１４Ｂ１２Ｂ復号化器１０３ｂ−１、１０３ｂ−２、１０３ｂ−３はそれぞれ、周波数ｆ［Ｈｚ］を有する受信クロック信号を用いて、シリアルパラレル変換回路部１０４ｂ−１、１０４ｂ−２、１０４ｂ−３から出力された各１４ビットのパラレルデータを各１２ビットのパラレルデータに１４Ｂ１２Ｂ変換してバッファ１０２ｂに出力する。さらに、バッファ１０２ｂは、受信クロック信号を用いて、各１２ビットのパラレルデータを一旦格納した後、３６ビット又は２４ビットのパラレルデータをデータ処理部１０１ｂに出力する。例えば、バッファ１０２ｂは、ＳＲＡＭやＤＲＡＭなどの半導体メモリなどの記憶装置や記憶領域などであってもよい。
【００３３】
以上のように構成された、送信装置１００ａ、伝送路１０６及び受信装置１００ｂを備えたシリアル伝送システムの動作及び作用について以下に説明する。
【００３４】
まず、本実施形態に係るシリアル伝送システムは、３６ビットのパラレルデータの送信と、２４ビットのパラレルデータの送信とを選択的に切り換えることができることを特徴としている。具体的には、３６ビットのパラレルデータの送信においては、図１Ａ及び図１Ｂのすべての回路を動作させて、送信装置１００ａ側では、データ処理部１０１ａからの３６ビットのパラレルデータを１２ビット毎に分割して送信する一方、受信装置１００ｂ側では、１２ビット毎に分割されて送信されたパラレルデータを受信した後、３６ビットのパラレルデータに変換した後、データ処理部１０１ｂに出力する。
【００３５】
これに対して、２４ビットのパラレルデータの送信においては、図１Ａの回路のうち、
（１）バッファ１０２ａの３６ビットのうちの１２ビットの記憶領域を未使用領域に設定し、
（２）１２Ｂ１４Ｂ符号化器１０３ａ−３の動作を休止状態に設定し、
（３）パラレルシリアル変換回路部１０４ａ−３の動作を休止状態に設定し、
（４）２値ドライバ回路部１０５ａ−３の動作を休止状態に設定する。
また、図１Ｂの回路のうち、
（５）２値レシーバ回路部１０５ｂ−３の動作を休止状態に設定し、
（６）シリアルパラレル変換回路部１０４ｂ−３の動作を休止状態に設定し、
（７）１４Ｂ１２Ｂ復号化器１０３ｂ−３の動作を休止状態に設定し、
（８）バッファ１０２ｂの３６ビットのうちの１２ビットの記憶領域を未使用領域に設定する。そして、送信装置１００ａ及び受信装置１００ｂでは、２４ビットのパラレルデータのみを処理して送信する。すなわち、このように、１２ビットのチャネルの送信回路１０８ａと１２ビットのチャネルの受信回路１０８ｂを休止し、残りの２４ビットのチャネルの送信回路と２４ビットのチャネルの受信回路を動作することで、２４ビットのパラレルデータの送信を実現する。
【００３６】
また、本実施形態に係る送信装置１００ａでは、符号化回路１０３ａは１２ビットパラレルデータを１４ビットのパラレルデータに変換する３個の１２Ｂ１４Ｂ符号化器１０３ａ−１，１０３ａ−２，１０３ａ−３を備える一方、受信装置１００ｂでは、復号化回路１０３ｂは１４ビットパラレルデータを１２ビットのパラレルデータに変換する３個の１４Ｂ１２Ｂ符号化器１０３ｂ−１，１０３ｂ−２，１０３ｂ−３を備えるので、１２ビットのデータ処理を効率的に実行することができる。特に、上述のように、３６ビットと２４ビットの切り替えを行うことができ、これらのデータは１２ビットの倍数であるので、１２ビットのデータ処理に対して親和性を有する。
【００３７】
以上の実施形態に係るシリアル伝送システムによれば、３チャネルの伝送路部１０６−１〜１０６−３を用いて、シンプルな回路構成で３６ビットのデータ処理及びデータ転送が実現可能となる。３６ビットのデータ送信では、２値送信換算における１チャネルあたりのデータ効率は、従来例に係る８Ｂ１０Ｂ伝送システム（送信周波数１０ｆ［Ｈｚ］、送信チャネル数３）を用いた８０％よりも高い８５．７％を実現でき、さらに、総データ効率は、８Ｂ１０Ｂ伝送システム（送信周波数１０ｆ［Ｈｚ］、送信チャネル数３）を用いた８０％よりも高い８５．７％が実現可能となる。
【００３８】
さらに、本実施形態に係るシリアル伝送システムによれば、上述の２４ビットのチャネルの回路のみを動作させ、２チャネルの伝送路部１０６−１，１０６−２のみを用いて、シンプルな回路構成で２４ビットのデータ処理及びデータ転送が実現可能となる。２４ビットのデータ送信では、２値送信換算における１チャネルあたりのデータ効率は、従来例に係る８Ｂ１０Ｂ伝送システム（送信周波数１０ｆ［Ｈｚ］、送信チャネル数３）を用いた８０％よりも高い８５．７％を実現でき、さらに、総データ効率は、８Ｂ１０Ｂ伝送システム（送信周波数１０ｆ［Ｈｚ］、送信チャネル数３）を用いた８０％よりも高い８５．７％が実現可能となる。
【００３９】
以上説明したように、本実施形態によれば、ＤＣバランスがとれた１４ビットのパラレルデータを発生する１２Ｂ１４Ｂ符号化器１０３ａ−１〜１０３ａ−３を用いて送信信号のベースバンド信号を発生したので、クロック再生及びデータ同期をより確実に行うことが可能なシリアルデータ送信が可能となる。さらに、３６ビットデータと２４ビットデータの転送の切り替えも行うことができる。
【００４０】
第２の実施形態．
図２Ａは、本発明の第２の実施形態に係る３６ビット又は２４ビットのデータ転送を行うためのシリアル伝送システムの送信装置２００ａの構成を示すブロック図である。図２Ａに示す送信装置２００ａは、図１Ａの送信装置１００ａに比較して、ドライバ回路１０５ａに代わりに、２個の４値ドライバ回路部２０５ａ−１、２０５ａ−２を備えたドライバ回路２０５ａを備えたことを特徴とする。
【００４１】
図２Ａにおいて、４値ドライバ回路部２０５ａ−１、２０５ａ−２はそれぞれ、パラレルシリアル変換された高速信号を増幅して４値送信信号を生成して、伝送路部１０６−１、１０６−２に送信する。ここで、４値ドライバ回路部２０５ａ−１は、パラレルシリアル変換回路部１０４ａ−１、１０４ａ−２からの各１ビットの高速信号を増幅して送信する一方、４値ドライバ回路部２０５ａ−２は、パラレルシリアル変換回路部１０４ａ−３からの１ビットの高速信号のみを増幅して送信する。詳しくは、４値ドライバ回路部２０５ａ−２は、パラレルシリアル変換回路部１０４ａ−３からの１ビットの高速信号とダミー信号としての「０１」の連続信号から２値信号を生成し、４値送信信号として伝送路１０６−２に送信する。また、伝送路部１０６−１、１０６−２によりそれぞれ送信される４値送信信号は、４値判別できるのであれば何でもよく、例えば、Ｈレベル＝３Ｖ、ＨＭレベル＝２Ｖ、ＭＬ＝１Ｖ、Ｌレベル＝０Ｖで送信してもよい。
【００４２】
図２Ｂは、本発明の第２の実施形態に係る３６ビット又は２４ビットのデータ転送を行うためのシリアル伝送システムの受信装置２００ｂの構成を示すブロック図である。図２Ｂの受信装置２００ｂは、図１Ｂの受信装置１００ｂに比較して、レシーバ回路１０５ｂの代わりに、２個の４値レシーバ回路部２０５ｂ−１、２０５ｂ−２を備えたレシーバ回路２０５ｂを備えたことを特徴とする。
【００４３】
図２Ｂにおいて、４値レシーバ回路部２０５ｂ−１は、伝送路部１０６−１からの４値送信信号を受信しかつ増幅して２個の１ビットのシリアルデータを生成した後、当該１ビットのシリアルデータをそれぞれシリアルパラレル変換回路部１０４ｂ−１、１０４ｂ−２に出力する。また、４値レシーバ回路部２０５ｂ−２は、伝送路部１０６−２からの４値送信信号を受信しかつ増幅して、当該ダミー信号が考慮された１個の１ビットのシリアルデータを生成した後、シリアルパラレル変換回路部１０４ｂ−３に出力する。
【００４４】
以上のように構成された、送信装置２００ａ、伝送路１０６及び受信装置２００ｂを備えたシリアル伝送システムの動作及び作用について以下に説明する。
【００４５】
まず、本実施形態に係るシリアル伝送システムは、３６ビットのパラレルデータの送信と、２４ビットのパラレルデータの送信とを選択的に切り換えることができることを特徴としている。具体的には、３６ビットのパラレルデータの送信においては、図２Ａ及び図２Ｂのすべての回路を動作させて、送信装置２００ａ側では、データ処理部１０１ａからの３６ビットのパラレルデータを１２ビット毎に分割して送信する一方、受信装置２００ｂ側では、１２ビット毎に分割されて送信されたパラレルデータを受信した後、３６ビットのパラレルデータに変換した後、データ処理部１０１ｂに出力する。
【００４６】
これに対して、２４ビットのパラレルデータの送信においては、図２Ａの回路のうち、
（１）バッファ１０２ａの３６ビットのうちの１２ビットの記憶領域を未使用領域に設定し、
（２）１２Ｂ１４Ｂ符号化器１０３ａ−３の動作を休止状態に設定し、
（３）パラレルシリアル変換回路部１０４ａ−３の動作を休止状態に設定し、
（４）４値ドライバ回路部２０５ａ−２の動作を休止状態に設定する。
また、図２Ｂの回路のうち、
（５）４値レシーバ回路部２０５ｂ−２の動作を休止状態に設定し、
（６）シリアルパラレル変換回路部１０４ｂ−３の動作を休止状態に設定し、
（７）１４Ｂ１２Ｂ復号化器１０３ｂ−３の動作を休止状態に設定し、
（８）バッファ１０２ｂの３６ビットのうちの１２ビットの記憶領域を未使用領域に設定する。そして、送信装置２００ａ及び受信装置２００ｂでは、２４ビットのパラレルデータのみを処理して送信する。すなわち、このように、１２ビットのチャネルの送信回路２０８ａと１２ビットのチャネルの受信回路２０８ｂを休止し、残りの２４ビットのチャネルの送信回路と２４ビットのチャネルの受信回路を動作することで、２４ビットのパラレルデータの送信を実現する。
【００４７】
また、本実施形態に係る送信装置２００ａでは、符号化回路１０３ａは１２ビットパラレルデータを１４ビットのパラレルデータに変換する３個の１２Ｂ１４Ｂ符号化器１０３ａ−１，１０３ａ−２，１０３ａ−３を備える一方、受信装置２００ｂでは、復号化回路１０３ｂは１４ビットパラレルデータを１２ビットのパラレルデータに変換する３個の１４Ｂ１２Ｂ符号化器１０３ｂ−１，１０３ｂ−２，１０３ｂ−３を備えるので、１２ビットのデータ処理を効率的に実行することができる。特に、上述のように、３６ビットと２４ビットの切り替えを行うことができ、これらのデータは１２ビットの倍数であるので、１２ビットのデータ処理に対して親和性を有する。
【００４８】
以上の実施形態に係るシリアル伝送システムによれば、２チャネルの伝送路部１０６−１、１０６−２を用いて、シンプルな回路構成で３６ビットのデータ処理及びデータ転送が実現可能となる。３６ビットのデータ送信では、２値送信換算における１チャネルあたりのデータ効率は、従来例に係る８Ｂ１０Ｂ伝送システム（送信周波数１０ｆ［Ｈｚ］、送信チャネル数３）を用いた８０％よりも高い１７１．４％を実現でき、さらに、総データ効率は、従来例に係る８Ｂ１０Ｂ伝送システム（送信周波数１０ｆ［Ｈｚ］、送信チャネル数３）を用いた８０％よりも高い１２８．６％が実現可能となる。
【００４９】
さらに、本実施形態に係るシリアル伝送システムによれば、上述の２４ビットのチャネルの回路のみを動作させ、２チャネルの伝送路部１０６−１、１０６−２のみを用いて、シンプルな回路構成で２４ビットのデータ処理及びデータ転送が実現可能となる。２４ビットのデータ送信では、２値送信換算における１チャネルあたりのデータ効率は、従来例に係る８Ｂ１０Ｂ伝送システム（送信周波数１０ｆ［Ｈｚ］、送信チャネル数３）を用いた８０％よりも高い１７１．４％を実現でき、さらに、総データ効率は、従来例に係る８Ｂ１０Ｂ伝送システム（送信周波数１０ｆ［Ｈｚ］、送信チャネル数３）を用いた８０％よりも高い１７１．４％が実現可能となる。
【００５０】
以上説明したように、本実施形態によれば、ＤＣバランスがとれた１４ビットのパラレルデータを発生する１２Ｂ１４Ｂ符号化器１０３ａ−１〜１０３ａ−３を用いて送信信号のベースバンド信号を発生したので、クロック再生及びデータ同期をより確実に行うことが可能なシリアルデータ送信が可能となる。さらに、３６ビットデータと２４ビットデータの転送の切り替えも行うことができる。
【００５１】
第３の実施形態．
図３Ａは、本発明の第３の実施形態に係る３６ビット又は２４ビットのデータ転送を行うためのシリアル伝送システムの送信装置３００ａの構成を示すブロック図である。図３Ａの送信装置３００ａは、図２Ａの送信装置２００ａに比較して、バッファ１０２ａの前段に７２ビットの記憶領域を有するシフトレジスタ３１０ａを備え、１２Ｂ１４Ｂ符号化器１０３ａ−５、１０３ａ−６をさらに備え、パラレルシリアル変換回路部１０４ａ−５、１０４ａ−６をさらに備え、４値ドライバ回路部２０５ａ−３をさらに備えたことを特徴とする。
【００５２】
ここで、シフトレジスタ３１０ａは、データ処理部１０１ａから出力される２４ビット又は３６ビットのパラレルデータをそれぞれ４８ビット又は７２ビットのパラレルデータとしてシフトレジスタ３１０ａの後段の回路によりパラレルシリアル変換処理するために設けられる。なお、１２Ｂ１４Ｂ符号化器１０３ａ−５、１０３ａ−６のそれぞれの動作は、上述した１２Ｂ１４Ｂ符号化器１０３ａ−１、１０３ａ−２、１０３ａ−３、１０３ａ−４の動作と同様であり、パラレルシリアル変換回路部１０４ａ−５、１０４ａ−６の動作は、上述したパラレルシリアル変換回路部１０４ａ−１、１０４ａ−２、１０４ａ−３、１０４ａ−４の動作と同様である。さらに、４値ドライバ回路部２０５ａ−３の動作は、４値ドライバ回路部２０５ａ−１、２０５ａ−２の動作と同様であり、当該４値ドライバ回路部２０５ａ−３からの４値送信信号は伝送路部１０６−３を介して受信装置３００ｂ側に送信される。
【００５３】
図３Ａにおいて、シフトレジスタ３１０ａは、周波数ｆ［Ｈｚ］を有する送信クロック信号を用いて、データ処理部１０１ａから出力されるデータを格納し、３６ビット又は２４ビットのビットシフトを行った後バッファ１０２ａに出力する。
【００５４】
図３Ｃは、上述した図３Ａのシフトレジスタ３１０ａ内における３６ビットのビットシフトを説明するブロック図である。図３Ｃにおいて、データ処理部１０１ａから３６ビットのパラレルデータが入力されると、７２ビットの記憶領域を有するシフトレジスタ３１０ａ内の下半分の３６ビットの記憶領域にパラレルデータが一旦格納される（Ｐ１）。次いで、シフトレジスタ３１０ａ内の下半分の記憶領域に格納されたパラレルデータはシフトレジスタ３１０ａ内の上半分の３６ビットの記憶領域にビットシフトが行われて格納される（Ｐ２）。次いで、シフトレジスタ３１０ａに格納された全７２ビットのパラレルデータがバッファ１０２ａに出力され（Ｐ３）、一旦バッファ１０２ａに格納される。このようにして、３６ビット単位でパラレルデータの転送が行われる。
【００５５】
図３Ｅは、上述した図３Ａのシフトレジスタ３１０ａ内における２４ビットのビットシフトを説明するブロック図である。図３Ｅにおいて、データ処理部１０１ａから２４ビットのパラレルデータが入力されると、７２ビットの記憶領域を有するシフトレジスタ３１０ａ内の中央部の２４ビットの記憶領域にパラレルデータが一旦格納される（Ｐ１）。ここで、シフトレジスタ３１０ａ内の最下部の２４ビットの記憶領域は未使用領域に設定される。次いで、中央部に格納された２４ビットのパラレルデータはシフトレジスタ３１０ａ内の最上部の２４ビットの記憶領域にビットシフトが行われる（Ｐ２）。次いで、シフトレジスタ３１０ａ内の全４８ビットのデータはバッファ１０２ａに出力され（Ｐ３）、一旦バッファ１０２ａに格納される。
【００５６】
図３Ａにおいて、分周回路３０９ａは、周波数ｆ［Ｈｚ］を有する送信クロック信号を周波数ｆ／２［Ｈｚ］を有する低速クロック信号に１／２分周してバッファ１０２ａ、１２Ｂ１４Ｂ復号化器１０３ｂ−１、１０３ｂ−２、１０３ｂ−３、１０３ｂ−４、１０３ｂ−５、１０３ｂ−６、及び１４倍の逓倍回路１０７ａに出力する。
【００５７】
図３Ｂは、本発明の第３の実施形態に係る３６ビット又は２４ビットのデータ転送を行うためのシリアル伝送システムの受信装置３００ｂの構成を示すブロック図である。図３Ｂの受信装置３００ｂは、図２Ｂの受信装置２００ｂに比較して、バッファ１０２ｂの後段に７２ビットの記憶領域を有するシフトレジスタ３１０ｂをさらに備え、１４Ｂ１２Ｂ復号化器１０３ｂ−５、１０３ｂ−６をさらに備え、シリアルパラレル変換回路部１０４ｂ−５、１０４ｂ−６をさらに備え、４値レシーバ回路部２０５ｂ−３をさらに備えたことを特徴とする。
【００５８】
ここで、シフトレジスタ３１０ｂは、当該１４Ｂ１２Ｂ復号化器１０３ｂ−１、１０３ｂ−２、１０３ｂ−３、１０３ｂ−４、１０３ｂ−５、１０３ｂ−６から入力される全４８ビット又は全７２ビットのパラレルデータをそれぞれ２４ビット又は３６ビットのパラレルデータとしてデータ処理部１０１ｂに出力するために設けられる。なお、１４Ｂ１２Ｂ復号化器１０３ｂ−５、１０３ｂ−６のそれぞれの動作は、上述した１４Ｂ１２Ｂ復号化器１０３ｂ−１、１０３ｂ−２、１０３ｂ−３、１０３ｂ−４の動作と同様であり、シリアルパラレル変換回路部１０４ｂ−５、１０４ｂ−６の動作は、上述したシリアルパラレル変換回路部１０４ｂ−１、１０４ｂ−２、１０４ｂ−３、１０４ｂ−４の動作と同様である。さらに、４値レシーバ回路部２０５ｂ−３の動作は、４値レシーバ回路部２０５ｂ−１、２０５ｂ−２の動作と同様であり、当該４値レシーバ回路部２０５ｂ−３は、伝送路部１０６−３からの４値送信信号を受信する。
【００５９】
図３Ｂにおいて、逓倍回路３０９ｂは、分周回路１０７ｂからの周波数ｆ／２［Ｈｚ］を有する受信クロック信号を周波数ｆ［Ｈｚ］を有する倍速クロック信号に２逓倍してシフトレジスタ３１０ｂに出力する。また、図３Ｂにおいて、シフトレジスタ３１０ｂは、倍速クロック信号を用いて、バッファ１０２ｂから入力されるデータを格納し、３６ビット又は２４ビットのビットシフトを行ってデータ処理部１０１ｂに出力する。
【００６０】
図３Ｄは、上述した図３Ｂのシフトレジスタ３１０ｂ内における３６ビットのビットシフトを説明するブロック図である。図３Ｄにおいて、１単位を３６ビットのパラレルデータとして２単位のパラレルデータが、バッファ１０２ｂから出力されて７２ビットの記憶領域を有するシフトレジスタ３１０ｂ内に一旦格納される（Ｐ４）。次いで、シフトレジスタ３１０ｂ内の下半分の記憶領域に格納された３６ビットのパラレルデータが、データ処理部１０１ｂに出力される（Ｐ５）。次いで、上半分の記憶領域に格納された３６ビットのパラレルデータが、シフトレジスタ３１０ｂ内の下半分の３６ビットの記憶領域にビットシフトが行われる（Ｐ６）。次いで、シフトレジスタ３１０ｂ内の下半分の記憶領域に格納された３６ビットのパラレルデータが、データ処理部１０１ｂに出力される（Ｐ７）。このようにして、３６ビット単位でパラレルデータの転送が行われる。
【００６１】
図３Ｆは、上述した図３Ｂのシフトレジスタ３１０ｂ内における２４ビットのビットシフトを説明するブロック図である。図３Ｆにおいて、一旦バッファ１０２ｂに格納された２単位の４８ビットのデータが、７２ビットの記憶領域を有するシフトレジスタ３１０ｂ内に一旦格納される（Ｐ４）。ここで、シフトレジスタ３１０ｂ内の最下部の２４ビットの記憶領域は未使用領域に設定される。次いで、シフトレジスタ３１０ｂ内の中央部の記憶領域に格納された２４ビットのパラレルデータが、データ処理部１０１ｂに出力される（Ｐ５）。次いで、最上部の記憶領域に格納された２４ビットのパラレルデータが、シフトレジスタ３１０ｂ内の中央部の２４ビットの記憶領域にビットシフトが行われる。（Ｐ６）。次いで、シフトレジスタ３１０ｂ内の中央部の記憶領域に格納された２４ビットのデータが、データ処理部１０１ｂに出力される（Ｐ７）。このようにして、２４ビット単位でパラレルデータの転送が行われる。
【００６２】
以上のように構成された、送信装置３００ａ、伝送路１０６及び受信装置３００ｂを備えたシリアル伝送システムの動作及び作用について以下に説明する。
【００６３】
まず、本実施形態に係るシリアル伝送システムは、３６ビットのパラレルデータの送信と、２４ビットのパラレルデータの送信とを選択的に切り換えることができることを特徴としている。具体的には、３６ビットのパラレルデータの送信においては、図３Ａ及び図３Ｂのすべての回路を動作させて、送信装置３００ａ側では、データ処理部１０１ａからの２単位の７２ビットのパラレルデータを１２ビット毎に分割して送信する一方、受信装置３００ｂ側では、１２ビット毎に分割されて送信されたパラレルデータを受信した後、２単位の７２ビットのパラレルデータに変換した後、データ処理部１０１ｂに出力する。
【００６４】
これに対して、２４ビットのパラレルデータの送信においては、図３Ａの回路のうち、
（１）シフトレジスタ３１０ａの７２ビットのうちの２４ビットの記憶領域を未使用領域に設定し、
（２）バッファ１０２ａの７２ビットのうちの２４ビットの記憶領域を未使用領域に設定し、
（３）１２Ｂ１４Ｂ符号化器１０３ａ−５、１０３ａ−６の動作を休止状態に設定し、
（４）パラレルシリアル変換回路部１０４ａ−５、１０４ａ−６の動作を休止状態に設定し、
（５）４値ドライバ回路部２０５ａ−３の動作を休止状態に設定する。
また、図３Ｂの回路のうち、
（６）４値レシーバ回路部２０５ｂ−３の動作を休止状態に設定し、
（７）シリアルパラレル変換回路部１０４ｂ−５、１０４ｂ−６の動作を休止状態に設定し、
（８）１４Ｂ１２Ｂ復号化器１０３ｂ−５、１０３ｂ−６の動作を休止状態に設定し、
（９）バッファ１０２ｂの７２ビットのうちの２４ビットの記憶領域を未使用領域に設定し、
（１０）シフトレジスタ３１０ｂの７２ビットのうちの２４ビットの記憶領域を未使用領域に設定する。そして、送信装置３００ａ及び受信装置３００ｂでは、１単位を２４ビットのパラレルデータとして２単位のパラレルデータのみを処理して送信する。すなわち、このように、２４ビットのチャネルの送信回路３０８ａと２４ビットのチャネルの受信回路３０８ｂを休止し、残りの４８ビットのチャネルの送信回路と４８ビットのチャネルの受信回路を動作することで、２単位の４８ビットのパラレルデータの送信を実現する。
【００６５】
また、本実施形態に係る送信装置３００ａでは、符号化回路１０３ａは１２ビットパラレルデータを１４ビットのパラレルデータに変換する６個の１２Ｂ１４Ｂ符号化器１０３ａ−１、１０３ａ−２、１０３ａ−３、１０３ａ−４、１０３ａ−５、１０３ａ−６を備える一方、受信装置３００ｂでは、復号化回路１０３ｂは１４ビットパラレルデータを１２ビットのパラレルデータに変換する６個の１４Ｂ１２Ｂ符号化器１０３ｂ−１、１０３ｂ−２、１０３ｂ−３、１０３ｂ−４、１０３ｂ−５、１０３ｂ−６を備えるので、１２ビットのデータ処理を効率的に実行することができる。特に、上述のように、３６ビットと２４ビットの切り替えを行うことができ、これらのデータは１２ビットの倍数であるので、１２ビットのデータ処理に対して親和性を有する。
【００６６】
以上の実施形態に係るシリアル伝送システムによれば、３チャネルの伝送路部１０６−１、１０６−２、１０６−３を用いて、シンプルな回路構成で２単位の３６ビットのデータ処理及びデータ転送が実現可能となる。３６ビットのデータ送信では、２値送信換算における１チャネルあたりのデータ効率は、従来例に係る８Ｂ１０Ｂ伝送システム（送信周波数１０ｆ［Ｈｚ］、送信チャネル数３）を用いた８０％よりも高い１７１．４％を実現でき、さらに、総データ効率は、従来例に係る８Ｂ１０Ｂ伝送システム（送信周波数１０ｆ［Ｈｚ］、送信チャネル数３）を用いた８０％よりも高い１７１．４％が実現可能となる。
【００６７】
さらに、本実施形態に係るシリアル伝送システムによれば、上述の４８ビットのチャネルの回路のみを動作させ、２チャネルの伝送路部１０６−１，１０６−２のみを用いて、シンプルな回路構成で２単位の２４ビットのデータ処理及びデータ転送が実現可能となる。２４ビットのデータ送信では、２値送信換算における１チャネルあたりのデータ効率は、従来例に係る８Ｂ１０Ｂ伝送システム（送信周波数１０ｆ［Ｈｚ］、送信チャネル数３）を用いた８０％よりも高い１７１．４％を実現でき、さらに、総データ効率は、従来例に係る８Ｂ１０Ｂ伝送システム（送信周波数１０ｆ［Ｈｚ］、送信チャネル数３）を用いた８０％よりも高い１７１．４％が実現可能となる。
【００６８】
以上説明したように、本実施形態によれば、ＤＣバランスがとれた１４ビットのパラレルデータを発生する１２Ｂ１４Ｂ符号化器１０３ａ−１〜１０３ａ−６を用いて送信信号のベースバンド信号を発生したので、クロック再生及びデータ同期をより確実に行うことが可能なシリアルデータ送信が可能となる。さらに、３６ビットデータと２４ビットデータの転送の切り替えも行うことができる。さらに、本実施形態によれば、第１の実施形態の構成と比較して、データ効率を維持した状態で、伝送速度を半分に抑制したシリアル送信が可能となる。
【００６９】
第４の実施形態．
図４Ａは、本発明の第４の実施形態に係る３６ビットのデータ転送を行うためのシリアル伝送システムの送信装置４００ａの構成を示すブロック図である。図４Ａに示す送信装置４００ａは、図３Ａの３６ビットのデータ転送を行うシリアル伝送システムの送信装置３００ａと同様の構成を備えており、同様の動作をする。
【００７０】
図４Ｂは、本発明の第４の実施形態に係る３６ビットのデータ転送を行うためのシリアル伝送システムの受信装置４００ｂの構成を示すブロック図である。図４Ｂに示す受信装置４００ｂは、図３Ｂの３６ビットのデータ転送を行うシリアル伝送システムの受信装置３００ｂと同様の構成を備えており、同様の動作をする。
【００７１】
図４Ｃは、本発明の第４の実施形態の変形例に係る２４ビットのデータ転送を行うためのシリアル伝送システムの送信装置４００ａの構成を示すブロック図である。図４Ｃに示す送信装置４００ａは、図３Ａに示す送信装置３００ａと比較して、１／２倍の分周回路３０９ａの代わりに、１／３倍の分周回路３０９ａを備え、さらに、図３Ａに示す２４ビットのチャネルの送信回路３０８ａを休止させるのではなく、すべての回路を動作させて２４ビットのデータ転送を行うことを特徴とする。
【００７２】
図４Ｃにおいて、シフトレジスタ３１０ａは、周波数ｆ［Ｈｚ］を有する送信クロック信号を用いて、データ処理部１０１ａから出力されるパラレルデータを格納し、次いで２４ビットの２回のビットシフトを行ってバッファ１０２ａに出力する。
【００７３】
図４Ｃにおいて、データ処理部１０１ａから２４ビットのパラレルデータが入力されると７２ビットの記憶領域を有するシフトレジスタ３１０ａ内の最下部の２４ビットの記憶領域に一旦格納される。次いで、シフトレジスタ３１０ａ内の最下部の２４ビットのパラレルデータはシフトレジスタ３１０ａ内の中央部の２４ビットの記憶領域にビットシフトされる。次いで、データ処理部１０１ａから２４ビットのパラレルデータが入力されて、シフトレジスタ３１０ａ内の最下部の２４ビットの記憶領域に２４ビットのパラレルデータが格納される。次いで、シフトレジスタ３１０ａ内の中央部の記憶領域に格納された２４ビットのパラレルデータがシフトレジスタ３１０ａ内の最上部の２４ビットの記憶領域にビットシフトされる。次いでシフトレジスタ３１０ａ内の最下部の記憶領域に格納された２４ビットのパラレルデータがシフトレジスタ３１０ａ内の中央部の２４ビットの記憶領域にビットシフトされる。次いで、データ処理部１０１ａから２４ビットのパラレルデータが出力されて、シフトレジスタ３１０ａ内の最下部の２４ビットの記憶領域に一旦格納される。最後に、シフトレジスタ３１０ａ内の全７２ビットのパラレルデータがバッファ１０２ａに入力されて一旦格納される。このようにして、２４ビット単位でパラレルデータの転送が行われる。
【００７４】
図４Ｄは、本発明の第４の実施形態の変形例に係る２４ビットのデータ転送を行うためのシリアル伝送システムの受信装置４００ｂの構成を示すブロック図である。図４Ｄに示す受信装置４００ｂは、図４Ｂの受信装置４００ｂに比較して、２倍の逓倍回路３０９ｂの代わりに、３倍の逓倍回路３０９ｂをさらに備え、さらに、図３Ｂに示す２４ビットのチャネルの受信回路３０８ｂを休止させるのではなく、すべての回路を動作させて２４ビットのデータ転送を行う構成を備えたことを特徴とする。
【００７５】
図４Ｄにおいて、シフトレジスタ３１０ｂは、周波数ｆ／３［Ｈｚ］を有する送信クロック信号を用いて、バッファ１０２ｂから出力されるパラレルデータを格納し、次いで２４ビットの２回のビットシフトを行ってデータ処理部１０１ｂに出力する。
【００７６】
図４Ｄにおいて、シフトレジスタ３１０ｂは、バッファ１０２ｂから入力される全７２ビットのパラレルデータを一旦格納すると、最下部の記憶領域に格納された２４ビットのパラレルデータをデータ処理部１０１ｂに出力する。次いで、シフトレジスタ３１０ｂ内の中央部の記憶領域に格納された２４ビットのパラレルデータは、シフトレジスタ３１０ｂ内の最下部の記憶領域にビットシフトされる。次いで、最上部の記憶領域に格納された２４ビットのパラレルデータは、シフトレジスタ３１０ｂ内の中央部の記憶領域にビットシフトされる。次いで、最下部の記憶領域に格納された２４ビットのパラレルデータはデータ処理部１０１ｂに入力される。次いで、シフトレジスタ３１０ｂ内の中央部の記憶領域に格納された２４ビットのパラレルデータは、シフトレジスタ３１０ｂ内の最下部の記憶領域にビットシフトされる。最後に、最下部の記憶領域に格納された２４ビットのパラレルデータはデータ処理部１０１ｂに出力される。このようにして、２４ビット単位でパラレルデータの転送が行われる。
【００７７】
以上のように図４Ｃ及び図４Ｄにおいて構成された、送信装置４００ａ、伝送路１０６及び受信装置４００ｂを備えたシリアル伝送システムの動作及び作用について以下に説明する。
【００７８】
まず、本実施形態に係る図４Ｃ及び図４Ｄの構成のシリアル伝送システムは、１単位を２４ビットのパラレルデータとして３単位のパラレルデータを３つのチャネル１０６−１〜１０６−３のみで実現できることを特徴としている。具体的には、３単位の７２ビットのパラレルデータの送信においては、図４Ｃ及び図４Ｄにおいて、送信装置４００ａ側では、データ処理部１０１ａからの３単位の７２ビットのパラレルデータをシフトレジスタ３１０ａにおける２４ビットの２回のビットシフトを用いて１２ビット毎に分割して送信
する一方、受信装置４００ｂ側では、１２ビット毎に分割されて送信されたパラレルデータを受信した後、３単位の７２ビットのパラレルデータに変換した後、シフトレジスタ３１０ｂにおける２４ビットの２回のビットシフトを用いてデータ処理部１０１ｂに出力する。
【００７９】
また、本実施形態に係る図４Ｃの送信装置４００ａでは、符号化回路１０３ａは１２ビットパラレルデータを１４ビットのパラレルデータに変換する６個の１２Ｂ１４Ｂ符号化器１０３ａ−１、１０３ａ−２、１０３ａ−３、１０３ａ−４、１０３ａ−５、１０３ａ−６を備える一方、図５Ｃの受信装置４００ｂでは、復号化回路１０３ｂは１４ビットパラレルデータを１２ビットのパラレルデータに変換する６個の１４Ｂ１２Ｂ符号化器１０３ｂ−１、１０３ｂ−２、１０３ｂ−３、１０３ｂ−４、１０３ｂ−５，１０３ｂ−６を備えるので、１２ビットのデータ処理を効率的に実行することができる。
【００８０】
以上の実施形態に係るシリアル伝送システムによれば、３チャネルの伝送路部１０６−１、１０６−２、１０６−３を用いて、シンプルな回路構成で３６ビットのデータ処理及びデータ転送が実現可能となる。３６ビットのデータ送信では、２値送信換算における１チャネルあたりのデータ効率は、従来例に係る８Ｂ１０Ｂ伝送システム（送信周波数１０ｆ［Ｈｚ］、送信チャネル数３）を用いた８０％よりも高い１７１．４％を実現でき、さらに、総データ効率は、従来例に係る８Ｂ１０Ｂ伝送システム（送信周波数１０ｆ［Ｈｚ］、送信チャネル数３）を用いた８０％よりも高い１７１．４％が実現可能となる。
【００８１】
さらに、本実施形態に係るシリアル伝送システムによれば、３チャネルの伝送路部１０６−１、１０６−２、１０６−３を用いて、シンプルな回路構成で２４ビットのデータ処理及びデータ転送が実現可能となる。２４ビットのデータ送信では、２値送信換算における１チャネルあたりのデータ効率は、従来例に係る８Ｂ１０Ｂ伝送システム（送信周波数１０ｆ［Ｈｚ］、送信チャネル数３）を用いた８０％よりも高い１７１．４％を実現でき、さらに、総データ効率は、従来例に係る８Ｂ１０Ｂ伝送システム（送信周波数１０ｆ［Ｈｚ］、送信チャネル数３）を用いた８０％よりも高い１７１．４％が実現可能となる。
【００８２】
以上説明したように、本実施形態によれば、ＤＣバランスがとれた１４ビットのパラレルデータを発生する１２Ｂ１４Ｂ符号化器１０３ａ−１〜１０３ａ−６を用いて送信信号のベースバンド信号を発生したので、クロック再生及びデータ同期をより確実に行うことが可能なシリアルデータ送信が可能となる。さらに、本実施形態によれば、第３の実施形態の構成と比較して、３６ビットのデータ送信時においては、データ効率を維持した状態で伝送速度を半分に抑制したシリアル送信が可能となり、２４ビットのパラレルデータ送信時においては、データ効率を維持した状態で伝送速度を１／３の伝送速度に抑制したシリアル送信が可能となる。
【００８３】
第５の実施形態．
図５Ａは、本発明の第５の実施形態に係る３６ビットのデータ転送を行うためのシリアル伝送システムの送信装置５００ａの構成を示すブロック図である。図５Ａに示す送信装置５００ａは、図４Ａの送信装置４００ａに比較して、同期用クロック信号を送信するための２値ドライバ回路５１０ａをさらに備えたことを特徴とする。図５Ａにおいて、２値ドライバ回路５１０ａは、周波数ｆ［Ｈｚ］を有する送信クロック信号を１／２分周した信号を増幅して受信装置５００ｂ側の同期用クロック信号を伝送路部１０６−４に送信する。
【００８４】
図５Ｂは、本発明の第５の実施形態に係る３６ビットのデータ転送を行うためのシリアル伝送システムの受信装置５００ｂの構成を示すブロック図である。図５Ｂに示す受信装置５００ｂは、図４Ｂの受信装置４００ｂに比較して、同期用クロック信号を受信するための２値レシーバ回路５１０ｂをさらに備えたことを特徴とする。図５Ｂにおいて、２値レシーバ回路５１０ｂは、伝送路部１０６−４からの周波数ｆ／２［Ｈｚ］を有する同期用クロック信号を増幅して受信クロック信号を生成して、１４倍の逓倍回路５０７ｂ、１４Ｂ１２Ｂ復号化器１０３ｂ−１、１０３ｂ−２、１０３ｂ−３、１０３ｂ−４、１０３ｂ−５、１０３ｂ−６、バッファ１０２ｂ、２倍の逓倍回路３０９ｂ、及びデータ処理部１０１ｂに出力する。
【００８５】
以上のように構成された、送信装置５００ａ、伝送路１０６及び受信装置５００ｂを備えたシリアル伝送システムの動作及び作用について以下に説明する。
【００８６】
本実施形態に係るシリアル伝送システムは、図４Ａ及び図４Ｂにおける送信装置４００ａと受信装置４００ｂを備えたシリアル伝送システムの構成に加えて、２値ドライバ回路５１０ａ、伝送路部１０６−４及び２値レシーバ回路５１０ｂを備えたので、伝送路部１０６−１〜１０６−３を介して送信されるシリアルデータと並行して、受信装置５００ｂ側の同期用クロック信号を受信装置５００ｂ側に送信でき、より確実にクロック再生及びデータ同期を行うことができる。
【００８７】
図５Ｃは、本発明の第５の実施形態の変形例に係る２４ビットのデータ転送を行うためのシリアル伝送システムの送信装置５００ａの構成を示すブロック図である。図５Ｃの送信装置５００ａは、図４Ｃの送信装置４００ａに比較して、同期用クロック信号を送信するための２値ドライバ回路５１０ａをさらに備えたことを特徴とする。これにより、受信装置５００ｂ側に同期用クロック信号を伝送路部１０６−４を介して送信することができる。
【００８８】
図５Ｄは、本発明の第５の実施形態の変形例に係る２４ビットのデータ転送を行うためのシリアル伝送システムの受信装置５００ｂの構成を示すブロック図である。図５Ｄの受信装置５００ｂは、図４Ｄの受信装置４００ｂに比較して、図５Ｄに示す受信装置５００ｂは、図４Ｄの受信装置４００ｂに比較して、同期用クロック信号を受信するための２値レシーバ回路５１０ｂをさらに備えたことを特徴とする。これにより、伝送路部１０６−４を介して同期用クロック信号を受信することができる。
【００８９】
以上のように構成された、送信装置５００ａ、伝送路１０６及び受信装置５００ｂを備えたシリアル伝送システムの動作及び作用について以下に説明する。
【００９０】
本実施形態に係るシリアル伝送システムは、図４Ｃ及び図４Ｄにおける送信装置４００ａと受信装置４００ｂを備えたシリアル伝送システムの構成に加えて、２値ドライバ回路５１０ａ、伝送路部１０６−４及び２値レシーバ回路５１０ｂを備えたので、伝送路部１０６−１〜１０６−３を介して送信されるシリアルデータと並行して、受信装置５００ｂ側の同期用クロック信号を受信装置５００ｂ側に送信でき、より確実にクロック再生及びデータ同期を行うことができる。
【００９１】
以上の実施形態に係るシリアル伝送システムによれば、４チャネルの伝送路部１０６−１、１０６−２、１０６−３、１０６−４を用いて、シンプルな回路構成で３６ビットのデータ処理及びデータ転送が実現可能となる。３６ビットのデータ送信では、２値送信換算における１チャネルあたりのデータ効率は、従来例に係る８Ｂ１０Ｂ伝送システム（送信周波数１０ｆ［Ｈｚ］、送信チャネル数３）を用いた８０％よりも高い１７１．４％を実現でき、さらに、総データ効率は、従来例に係る８Ｂ１０Ｂ伝送システム（送信周波数１０ｆ［Ｈｚ］、送信チャネル数３）を用いた８０％よりも高い１７１．４％が実現可能となる。
【００９２】
さらに、本実施形態に係るシリアル伝送システムによれば、４チャネルの伝送路部１０６−１、１０６−２、１０６−３、１０６−４を用いて、シンプルな回路構成で２４ビットのデータ処理及びデータ転送が実現可能となる。２４ビットのデータ送信では、２値送信換算における１チャネルあたりのデータ効率は、従来例に係る８Ｂ１０Ｂ伝送システム（送信周波数１０ｆ［Ｈｚ］、送信チャネル数３）を用いた８０％よりも高い１７１．４％を実現でき、さらに、総データ効率は、従来例に係る８Ｂ１０Ｂ伝送システム（送信周波数１０ｆ［Ｈｚ］、送信チャネル数３）を用いた８０％よりも高い１７１．４％が実現可能となる。
【００９３】
以上説明したように、本実施形態によれば、ＤＣバランスがとれた１４ビットのパラレルデータを発生する１２Ｂ１４Ｂ符号化器１０３ａ−１〜１０３ａ−６を用いて送信信号のベースバンド信号を発生したので、クロック再生及びデータ同期をより確実に行うことが可能なシリアルデータ送信が可能となる。さらに、本実施形態によれば、第３の実施形態の構成と比較して、３６ビットのデータ送信時においては、データ効率を維持した状態で伝送速度を半分に抑制したシリアル送信が可能となり、２４ビットのデータ送信時においては、データ効率を維持した状態で伝送速度を１／３の伝送速度に抑制したシリアル送信が可能となる。さらに、本実施形態によれば、第４の実施形態の構成と比較して、より確実に同期用のクロックの再生、データ同期、クロック送信の容易化、パラレルデータへの干渉の抑制、及びノイズ放射の低周波化が可能となる。
【００９４】
なお、第５の実施形態の変形例として、図５Ａ及び図５Ｃにおける２値ドライバ回路５１０ａの入力信号に逓倍回路１０７ａからの出力信号を用いてもよい。その場合には、図５Ｂ及び図５Ｄの１４倍の逓倍回路５０７ｂの代わりに、復号化回路１０３ｂ、バッファ１０２ｂ、逓倍回路３０９ｂ及びデータ処理部１０１ｂの動作に必要とされるクロック信号の周波数が、２値レシーバ回路５１０からの出力信号が有する周波数の１／１４倍が設定されるように１／１４倍の分周回路が必要となる。
【００９５】
なお、以上の第５の実施形態及びその変形例では、同期用クロック信号の送受信のために、２値のドライバ回路５１０ａ及びレシーバ回路５１０ｂを用いる構成を示したが、本発明はこれに限らず、データチャネルとのスキューを合わせるために、データチャネルで用いたものと同じ、４値のドライバ回路及びレシーバ回路を用いる構成にしてもよい。
【００９６】
第６の実施形態．
図６Ａは、本発明の第６の実施形態に係る３６ビットのデータ転送を行うためのシリアル伝送システムの送信装置６００ａの構成を示すブロック図である。図６Ａに示す送信装置６００ａは、図５Ａの送信装置５００ａに比較して、４値ドライバ回路部２０５ａ−１、２０５ａ−２、２０５ａ−３の代わりに、差動４値ドライバ回路部６０５ａ−１、６０５ａ−２、６０５ａ−３を備え、２値ドライバ回路５１０ａに代わりに、差動２値ドライバ回路６１０ａを備えたことを特徴とする。さらに、図５Ａに示す伝送路部１０６−１、１０６−２、１０６−３、１０６−４の代わりに、差動伝送路部６０６−１、６０６−２、６０６−３、６０６−４を備えたことを特徴とする。
【００９７】
図６Ａにおいて、差動４値ドライバ回路部６０５ａ−１、６０５ａ−２、６０５ａ−３はそれぞれ、パラレルシリアル変換された高速信号を増幅して差動４値送信信号を生成して差動伝送路部６０６−１、６０６−２、６０６−３に送信する。また、差動２値ドライバ回路６１０ａは、周波数ｆ［Ｈｚ］を有する送信クロック信号を１／２分周した信号を増幅して受信装置６００ｂ側の同期用差動クロック信号を差動伝送路部６０６−４に送信する。
【００９８】
図６Ｂは、本発明の第６の実施形態に係る３６ビットのデータ転送を行うためのシリアル伝送システムの受信装置６００ｂの構成を示すブロック図である。図６Ｂに示す受信装置６００ｂは、図５Ｂの受信装置５００ｂに比較して、４値レシーバ回路部２０５ｂ−１、２０５ｂ−２、２０５ｂ−３の代わりに、差動４値レシーバ回路部６０５ｂ−１、６０５ｂ−２、６０５ｂ−３を備え、２値レシーバ回路５１０ｂに代わりに、差動２値レシーバ回路６１０ｂを備えたことを特徴とする。さらに、図５Ｂに示す伝送路部１０６−１、１０６−２、１０６−３、１０６−４の代わりに、差動伝送路部６０６−１、６０６−２、６０６−３、６０６−４を備えたことを特徴とする。
【００９９】
図６Ｂにおいて、差動４値レシーバ回路部６０５ｂ−１は、差動伝送路部６０６−１からの差動４値送信信号を受信しかつ増幅して２個の１ビットのシリアルデータを生成した後、当該１ビットのシリアルデータをそれぞれシリアルパラレル変換回路部１０４ｂ−１、１０４ｂ−２に出力する。ここで、差動４値レシーバ回路部６０５ｂ−２、６０５ｂ−３それぞれの動作も、差動４値レシーバ回路部６０５ｂ−１の動作と同様である。また、差動２値レシーバ回路５１０ｂは、送信装置５００ａ側からの周波数ｆ／２［Ｈｚ］を有する同期用クロック信号を増幅して受信クロック信号を生成して、１４倍の逓倍回路５０７ｂ、復号化回路１０３ｂ、バッファ１０２ｂ、２倍の逓倍回路３０９ｂ、及びデータ処理部１０１ｂに出力する。
【０１００】
以上のように構成された、送信装置６００ａ、差動伝送路６０６及び受信装置６００ｂを備えたシリアル伝送システムの動作及び作用について以下に説明する。
【０１０１】
本実施形態に係るシリアル伝送システムは、図５Ａの４値ドライバ回路部２０５ａ−１〜２０５ａ−３の代わりに、それぞれ差動４値ドライバ回路部６０５ａ−１〜６０５ａ−３を備えて、図５Ａ及び図５Ｂの伝送路部１０６−１〜１０６−４の代わりに、それぞれ差動伝送路部６０６−１〜６０６−４を備えて、図５Ａの２値ドライバ回路５１０ａの代わりに、差動２値ドライバ回路６１０ａを備え、さらに図５Ｂの２値レシーバ回路５１０ｂの代わりに差動２値レシーバ回路６１０ｂを備えたので、より高速送信の容易化、低ノイズ化、高ノイズ耐性が可能となる。
【０１０２】
図６Ｃは、本発明の第６の実施形態の変形例に係る２４ビットのデータ転送を行うためのシリアル伝送システムの送信装置６００ａの構成を示すブロック図である。図６Ｃの送信装置６００ａは、図５Ｃの送信装置５００ａに比較して、４値ドライバ回路部２０５ａ−１、２０５ａ−２、２０５ａ−３の代わりに、差動４値ドライバ回路部６０５ａ−１、６０５ａ−２、６０５ａ−３を備え、２値ドライバ回路５１０ａに代わりに、差動２値ドライバ回路６１０ａを備えたことを特徴とする。さらに、図５Ｃに示す伝送路部１０６−１、１０６−２、１０６−３、１０６−４の代わりに、差動伝送路部６０６−１、６０６−２、６０６−３、６０６−４を備えたことを特徴とする。
【０１０３】
図６Ｄは、本発明の第６の実施形態の変形例に係る２４ビットのデータ転送を行うためのシリアル伝送システムの受信装置６００ｂの構成を示すブロック図である。図６Ｄに示す受信装置６００ｂは、図５Ｄの受信装置５００ｂに比較して、４値レシーバ回路部２０５ｂ−１、２０５ｂ−２、２０５ｂ−３の代わりに、差動４値レシーバ回路部６０５ｂ−１、６０５ｂ−２、６０５ｂ−３を備え、２値レシーバ回路５１０ｂに代わりに、差動２値レシーバ回路６１０ｂを備えたことを特徴とする。さらに、図５Ｄに示す伝送路部１０６−１、１０６−２、１０６−３、１０６−４の代わりに、差動伝送路部６０６−１、６０６−２、６０６−３、６０６−４を備えたことを特徴とする。
【０１０４】
以上のように構成された、送信装置６００ａ、差動伝送路６０６及び受信装置６００ｂを備えたシリアル伝送システムの動作及び作用について以下に説明する。
【０１０５】
本実施形態に係るシリアル伝送システムは、図５Ｃの４値ドライバ回路部２０５ａ−１〜２０５ａ−３の代わりに、それぞれ差動４値ドライバ回路部６０５ａ−１〜６０５ａ−３を備えて、図５Ｃ及び図５Ｄの伝送路部１０６−１〜１０６−４の代わりに、それぞれ差動伝送路部６０６−１〜６０６−４を備えて、図５Ｃの２値ドライバ回路５１０ａの代わりに、差動２値ドライバ回路６１０ａを備え、さらに図５Ｄの２値レシーバ回路５１０ｂの代わりに差動２値レシーバ回路６１０ｂを備えたので、より高速送信の容易化、低ノイズ化、高ノイズ耐性が可能となる。
【０１０６】
以上の実施形態に係るシリアル伝送システムによれば、４チャネルの差動伝送路部６０６−１、６０６−２、６０６−３、６０６−４を用いて、シンプルな回路構成で３６ビットのデータ処理及びデータ転送が実現可能となる。３６ビットのデータ送信では、２値送信換算における１チャネルあたりのデータ効率は、従来例に係る８Ｂ１０Ｂ伝送システム（送信周波数１０ｆ［Ｈｚ］、送信チャネル数３）を用いた８０％よりも高い１７１．４％を実現でき、さらに、総データ効率は、従来例に係る８Ｂ１０Ｂ伝送システム（送信周波数１０ｆ［Ｈｚ］、送信チャネル数３）を用いた８０％よりも高い１７１．４％が実現可能となる。
【０１０７】
さらに、本実施形態に係るシリアル伝送システムによれば、４チャネルの伝送路部６０６−１、６０６−２、６０６−３、６０６−４を用いて、シンプルな回路構成で２４ビットのデータ処理及びデータ転送が実現可能となる。２４ビットのデータ送信では、２値送信換算における１チャネルあたりのデータ効率は、従来例に係る８Ｂ１０Ｂ伝送システム（送信周波数１０ｆ［Ｈｚ］、送信チャネル数３）を用いた８０％よりも高い１７１．４％を実現でき、さらに、総データ効率は、従来例に係る８Ｂ１０Ｂ伝送システム（送信周波数１０ｆ［Ｈｚ］、送信チャネル数３）を用いた８０％よりも高い１７１．４％が実現可能となる。
【０１０８】
以上説明したように、本実施形態によれば、ＤＣバランスがとれた１４ビットのパラレルデータを発生する１２Ｂ１４Ｂ符号化器１０３ａ−１〜１０３ａ−６を用いて送信信号のベースバンド信号を発生したので、クロック再生及びデータ同期をより確実に行うことが可能なシリアルデータ送信が可能となる。さらに、本実施形態によれば、第３の実施形態の構成と比較して、３６ビットのデータ送信時においては、データ効率を維持した状態で伝送速度を半分に抑制したシリアル送信が可能となり、２４ビットのデータ送信時においては、データ効率を維持した状態で伝送速度を１／３の伝送速度に抑制したシリアル送信が可能となる。さらに、本実施形態によれば、第４の実施形態の構成と比較して、より確実に同期用のクロックの再生、データ同期、クロック送信の容易化、パラレルデータへの干渉の抑制、及びノイズ放射の低周波化が可能となる。さらに、本実施形態によれば、第５の実施形態の構成と比較して、高速送信の容易化、低ノイズ化及び高ノイズ耐性の実現が可能となる。
【０１０９】
第６の実施形態の変形例として、図６Ａ及び図６Ｃにおける差動２値ドライバ回路６１０ａの入力信号に逓倍回路１０７ａからの出力信号を用いてもよい。その場合には、図６Ｂ及び図６Ｄの１４倍の逓倍回路５０７ｂの代わりに、復号化回路１０３ｂ、バッファ１０２ｂ、逓倍回路３０９ｂ及びデータ処理部１０１ｂの動作に必要とされるクロック信号の周波数が、差動２値レシーバ回路６１０ｂからの出力信号が有する周波数の１／１４倍が設定されるように１／１４倍の分周回路が必要となる。
【０１１０】
なお、以上の第６の実施形態及びその変形例では、同期用クロック信号の送受信のために、２値の差動ドライバ回路６１０ａ及び差動レシーバ回路６１０ｂを用いる構成を示したが、本発明はこれに限らず、データチャネルとのスキューを合わせるために、データチャネルで用いたものと同じ、４値の差動ドライバ回路及び差動レシーバ回路を用いる構成にしてもよい。
【０１１１】
変形例．
以上のように構成された上述の実施形態に係るシリアル伝送システムにおいては、２４ビット又は３６ビットのパラレルデータを１ビット又は２ビットの送信信号として伝送するシリアル伝送システムについて説明した。しかしながら、本発明は上述した実施形態に限定されず、例えば上述した実施形態の変形例として、自然数ｍビットのドライバ回路を備えた送信装置、ｍビットのレシーバ回路を備えた受信装置、及びｍビットの送信信号が送信可能な伝送路を備えて、自然数ｎ×１２ビットのパラレルデータをｍビットの送信信号として伝送するシリアル伝送システムにも適用することができる。
【０１１２】
例えば、ｎ×１２ビットのパラレルデータをｍビットの送信信号として伝送するシリアル伝送システムにおいて、ｎ×１２ビットのパラレルデータをｎ個のシリアルデータに変換して各ｍビットの送信信号を送信する送信装置を備える。当該送信装置は、入力されるパラレルデータを１２ビット毎のｎ個の１２ビットのパラレルデータに分割する分割手段と、前記分割されたｎ個の１２ビットのパラレルデータをそれぞれ１４ビットのパラレルデータに１２Ｂ１４Ｂ変換して出力する符号化回路と、前記１２Ｂ１４Ｂ変換されたｎ個の１４ビットのパラレルデータをそれぞれ１ビットのシリアルデータにパラレルシリアル変換して出力するパラレルシリアル変換回路と、前記パラレルシリアル変換されたｎ個の１ビットのシリアルデータを増幅してｍビットの送信信号としてそれぞれｎ個の伝送路に送信するｍビットドライバ回路とを備える。さらに、各ｍビットの送信信号を受信してｎ個のシリアルデータをパラレルデータに変換する受信装置を備え、当該受信装置は、ｎ個の伝送路からの各ｍビットの送信信号をそれぞれ受信して各１ビットのシリアルデータを生成するｍビットレシーバ回路と、前記生成されたｎ個の１ビットのシリアルデータをｎ個の１４ビットのパラレルデータにシリアルパラレル変換しかつ前記ｎ個のシリアルデータの少なくとも１つから同期用クロック信号を再生するシリアルパラレル変換回路と、前記同期用クロック信号を用いて、前記シリアルパラレル変換されたｎ個の１４ビットのパラレルデータをｎ個の１２ビットのパラレルデータに１４Ｂ１２Ｂ変換して出力する復号化回路とを備える。
【０１１３】
また、上述の実施形態に係るシリアル伝送システムの送信装置及び受信装置はそれぞれ、シフトレジスタ３１０ａ、３１０ｂをさらに備え、２４ビットのパラレルデータの２回のビットシフト又は３６ビットの１回のビットシフトを行い、２４ビット又は３６ビットのパラレルデータをそれぞれ１単位としてそれぞれ３単位又は２単位のパラレルデータを６個のシリアルデータに変換するシリアル伝送システムについて説明した。しかしながら、本発明は上述した実施形態に限定されず、例えば上述した実施形態の変形例として、（ｎ×１２）ビットのパラレルデータを、（自然数ｐ×ｎ×１２）ビットの記憶領域を有するシフトレジスタの（ｎ×１２）ビットのｐ回のビットシフトを行ってｍビットの送信信号として伝送するシリアル伝送システムにも適用することができる。
【０１１４】
例えば、シリアル伝送システムは、ｎ×１２ビットのパラレルデータを１単位としてｐ単位のパラレルデータを（ｎ×ｐ）個のシリアルデータに変換して各ｍビットの送信信号を送信する送信装置を備える。当該送信装置は、入力されるパラレルデータを１２ビット毎の（ｎ×ｐ）個の１２ビットのパラレルデータに分割する分割手段と、前記分割された（ｎ×ｐ）個の１２ビットのパラレルデータをそれぞれ１４ビットのパラレルデータに１２Ｂ１４Ｂ変換して出力する符号化回路と、前記１２Ｂ１４Ｂ変換された（ｎ×ｐ）個の１４ビットのパラレルデータをそれぞれ１ビットのシリアルデータにパラレルシリアル変換して出力するパラレルシリアル変換回路と、前記パラレルシリアル変換された（ｎ×ｐ）個の１ビットのシリアルデータを増幅してｍビットの送信信号としてそれぞれｑ（ｑは（（ｎ×ｐ）／ｍ）以上の最小の自然数）個の伝送路に送信するｍビットドライバ回路とを備える。
【０１１５】
また、当該シリアル伝送システムは、各自然数ｍビットの送信信号を受信して（ｎ×ｐ）個のシリアルデータを１２ビットのパラレルデータに変換する受信装置を備える。当該受信装置は、（ｎ×ｐ）個の伝送路からのｍビットの送信信号をそれぞれ受信して各１ビットのシリアルデータを生成するｍビットレシーバ回路と、前記生成された（ｎ×ｐ）個の１ビットのシリアルデータを（ｎ×ｐ）個の１４ビットのパラレルデータにシリアルパラレル変換しかつ前記（ｎ×ｐ）個のシリアルデータの少なくとも１つから同期用クロック信号を再生するシリアルパラレル変換回路と、前記同期用クロック信号を用いて、前記シリアルパラレル変換された（ｎ×ｐ）個の１４ビットのパラレルデータを（ｎ×ｐ）個の１２ビットのパラレルデータに１４Ｂ１２Ｂ変換して出力する復号化回路とを備える。
【産業上の利用可能性】
【０１１６】
以上詳述したように、本発明に係る送信装置、受信装置、シリアル伝送システムによれば、確実にクロック再生及びデータ同期を行うことができかつデータ効率を高め、さらに伝送速度を抑制することが可能となる。従って、２４、３６、４８ビットのデータ転送が主流となるＡＶデータの高速送信において有用となる。
【符号の説明】
【０１１７】
１００ａ，２００ａ，３００ａ，４００ａ，５００ａ，６００ａ…送信装置、
１００ｂ，２００ｂ，３００ｂ，４００ｂ，５００ｂ，６００ｂ…受信装置、
１０１ａ，１０１ｂ…データ処理部、
１０２ａ，１０２ｂ…バッファ、
１０３ａ…符号化回路、
１０３ａ−１，１０３ａ−２，１０３ａ−３，１０３ａ−４，１０３ａ−５，１０３ａ−６…１２Ｂ１４Ｂ符号化器、
１０３ｂ…復号化回路、
１０３ｂ−１，１０３ｂ−２，１０３ｂ−３，１０３ｂ−４，１０３ｂ−５，１０３ｂ−６…１４Ｂ１２Ｂ復号化器、
１０４ａ…パラレルシリアル変換回路、
１０４ａ−１，１０４ａ−２，１０４ａ−３，１０４ａ−４，１０４ａ−５，１０４ａ−６…パラレルシリアル変換回路部、
１０４ｂ…シリアルパラレル変換回路、
１０４ｂ−１，１０４ｂ−２，１０４ｂ−３，１０４ｂ−４，１０４ｂ−５，１０４ｂ−６…シリアルパラレル変換回路部、
１０５ａ…ドライバ回路、
５１０ａ…２値ドライバ回路、
６１０ａ…差動ドライバ回路、
１０５ａ−１，１０５ａ−２，１０５ａ−３…２値ドライバ回路部、
２０５ａ…ドライバ回路、
２０５ａ−１，２０５ａ−２，２０５ａ−３…４値ドライバ回路部、
６０５ａ…差動ドライバ回路、
６０５ａ−１，６０５ａ−２，６０５ａ−３…差動４値ドライバ回路部、
１０５ｂ，５１０ｂ…レシーバ回路、
１０５ｂ，１０５ｂ−１，１０５ｂ−２，１０５ｂ−３…２値レシーバ回路部、
６０５ｂ…差動レシーバ回路、
６１０ｂ…差動２値レシーバ回路、
６０５ｂ−１，６０５ｂ−２，６０５ｂ−３…差動４値レシーバ回路部、
２０５ｂ…レシーバ回路、
２０５ｂ−１，２０５ｂ−２，２０５ｂ−３…４値レシーバ回路部、
１０６…伝送路、
１０６−１，１０６−２，１０６−３，１０６−４…伝送路部、
６０６…差動伝送路、
６０６−１，６０６−２，６０６−３，６０６−４…差動伝送路部、
１０７ａ，３０９ｂ，５０７ｂ…逓倍回路、
１０７ｂ，３０９ａ…分周回路、
１０８ａ，２０８ａ…１２ビットのチャネルの送信回路、
３０８ａ…２４ビットのチャネルの送信回路、
１０８ｂ，２０８ｂ…１２ビットのチャネルの受信回路、
３０８ｂ…２４ビットのチャネルの受信回路、
３１０ａ，３１０ｂ…シフトレジスタ。
【技術分野】
【０００１】
本発明は、送信装置、受信装置及びシリアル伝送システムに関し、特に２４ビット、３６ビットなどのデータが主流のＡＶデータを送信する場合において、効率的なデータ符号化及び復号化方式、多値化、チャネル削減、チャネル切り替え、伝送速度抑制を行うことに関する。
【背景技術】
【０００２】
近年、映像の高画質化に伴い、映像データの高ビット化、高精細化が進んでおり、デジタルインターフェースにより送信されるデータ量も増大している。ＡＶデータのビット数は、２のべき乗（２、４、８、１６、３２、６４、１２８、…）で進化するコンピュータ及び通信の世界のビット数の影響なども受けて、１画素あたり８ビット、１６ビット、２４ビット、３２ビット、３６ビット、４８ビットのフォーマットが規定されているが、その中でも現在主流となっているのは２４ビット、３６ビット、４８ビットであり、特に民生市場で重要となるのは２４ビット、３６ビットのフォーマットである。
【０００３】
ＡＶデジタルインターフェースとして代表的なＨＤＭＩの場合、基本的にＲＧＢ各８ビットの２４ビットの映像データを取り扱うことを基本とし、ＨＤＭＩ１．３のバージョンから３６ビット、４８ビットのデータを取り扱うことが可能となっている。また、映像フォーマットの高精細化も進展しており、それに伴ってＨＤＭＩで扱えるフォーマットも、当初、７２０ｐのＨＤフォーマット、１０８０ｐのフルＨＤフォーマットだけであったが、現在では、４Ｋ２Ｋフォーマットや３ＤのフルＨＤフォーマットも送信可能であり、今後は、３Ｄの４Ｋ２Ｋフォーマットや、８Ｋ４Ｋフォーマットの送信も可能になるように、更なる高速化が望まれている。
【０００４】
ＨＤＭＩの高速送信技術としては、３チャネルの送信線路を用いて高速シリアル送信がなされており、コンピュータ及び通信の世界のアーキテクチャの影響を受けて８ビット単位の処理を基本とし、各チャネル毎にＤＣバランス保証を備えた８ビットのパラレルデータを１０ビットに変換する８Ｂ１０Ｂ変換の１種であるＴＭＤＳ符号化及び復号化方式を行なって、合計２４ビットの送受信を行うことを基本としている。また、ＨＤＭＩ１．３のバージョンから３６ビットのデータを取り扱うことが可能となり、２４ビットのアーキテクチャを拡張する方法により３６ビットに対応し、データ速度を１．５倍に高め、３６ビットデータの上位ビット及び下位ビットを分離することにより２４ビット化することにより無理やり対応している。また、ＨＤＭＩのデータ効率は、送信するビット数に係わらず８Ｂ１０Ｂ符号化を用いるため実効レートは転送レートの８０％であり、２０％のデータはクロック再生及び同期用として活用されているものの効率が悪い。
【０００５】
今後、８Ｋ４Ｋフォーマットなどの送信を考えた場合、符号化及び復号化方式の見直しによるデータ効率の改善、多値化などによるチャネル削減、伝送速度の抑制、データビット数に応じた簡単なチャネル切り替えなどが重要な技術となる。
【０００６】
従来、データ効率を高める方法としては、特許文献１に示すようなシリアル伝送システムや、通信分野で一般化されているデータ効率が高い６４Ｂ６６Ｂ符号化及び復号化方式などが挙げられるが、２４ビット、３６ビットが主流のＡＶデータとの親和性が低く、ビット並び替えなどのデータ処理が複雑となる。また、６４Ｂ６６Ｂ符号化及び復号化方式はスクランブルを用いた符号化及び復号化方式のため、ＤＣバランスのばらつきも大きく、ビット長も長いためクロック再生及び同期も取りづらく高速化し難い欠点がある。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００３−２０４３６３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
しかしながら、上述した従来の構成では、処理単位が、８ビット、６４ビットで扱うため、２４、３６、４８ビットが主流のＡＶデータを取り扱うには親和性が低く、データ処理が複雑であるという課題を有していた。また、データ効率が高く、かつ、高速化に向いたＤＣバランス保証を備え、クロック再生及び同期も容易で高速化し易い符号化及び復号化方式をどうすべきかの課題も有していた。
【０００９】
本発明の目的は以上の課題を解決し、８Ｂ１０Ｂ符号化及び復号化方式の送信装置と比較して、データ効率を高めかつデータ処理を簡単にすることができる送信装置、受信装置及びこれらを備えたシリアル伝送システムを提供することにある。
【００１０】
また、本発明の別の目的は、更なる伝送速度の抑制を行うことができる送信装置、受信装置、シリアル伝送システムを提供することにある。
【課題を解決するための手段】
【００１１】
第１の発明に係る送信装置は、自然数ｎ×１２ビットのパラレルデータをｎ個のシリアルデータに変換して各自然数ｍビットの送信信号を送信する送信装置であって、
入力されるパラレルデータを１２ビット毎のｎ個の１２ビットのパラレルデータに分割する分割手段と、
前記分割されたｎ個の１２ビットのパラレルデータをそれぞれ１４ビットのパラレルデータに１２Ｂ１４Ｂ変換して出力する符号化回路と、
前記１２Ｂ１４Ｂ変換されたｎ個の１４ビットのパラレルデータをそれぞれ１ビットのシリアルデータにパラレルシリアル変換して出力するパラレルシリアル変換回路と、
前記パラレルシリアル変換されたｎ個の１ビットのシリアルデータを増幅してｍビットの送信信号としてそれぞれｎ個の伝送路に送信するｍビットドライバ回路とを備えたことを特徴とする。
【００１２】
第２の発明に係る送信装置は、自然数ｎ×１２ビットのパラレルデータを１単位として自然数ｐ単位のパラレルデータを（ｎ×ｐ）個のシリアルデータに変換して各自然数ｍビットの送信信号を送信する送信装置であって、
入力されるパラレルデータを１２ビット毎の（ｎ×ｐ）個の１２ビットのパラレルデータに分割する分割手段と、
前記分割された（ｎ×ｐ）個の１２ビットのパラレルデータをそれぞれ１４ビットのパラレルデータに１２Ｂ１４Ｂ変換して出力する符号化回路と、
前記１２Ｂ１４Ｂ変換された（ｎ×ｐ）個の１４ビットのパラレルデータをそれぞれ１ビットのシリアルデータにパラレルシリアル変換して出力するパラレルシリアル変換回路と、
前記パラレルシリアル変換された（ｎ×ｐ）個の１ビットのシリアルデータを増幅してｍビットの送信信号としてそれぞれｑ（ｑは（（ｎ×ｐ）／ｍ）以上の最小の自然数）個の伝送路に送信するｍビットドライバ回路とを備えたことを特徴とする。
【００１３】
上記送信装置において、前記分割手段は、（ｎ×１２×ｐ）ビットの記憶領域を有するシフトレジスタを含み、前記シフトレジスタを用いて、（ｎ×１２）ビットのビットシフトを行うことにより、１２ビット毎の（ｎ×ｐ）個の１２ビットのパラレルデータに分割することを特徴とする。
【００１４】
また、上記送信装置において、前記ｍビットドライバ回路は差動のｍビットドライバ回路であることを特徴とする。
【００１５】
さらに、上記送信装置において、前記送信装置において用いた同期用クロック信号を別の伝送路に送信するクロック用ドライバ回路をさらに備えたことを特徴とする。
【００１６】
またさらに、上記送信装置において、前記クロック用ドライバ回路は差動のクロック用ドライバ回路であることを特徴とする。
【００１７】
第３の発明に係る受信装置は、各自然数ｍビットの送信信号を受信して自然数ｎ個のシリアルデータをパラレルデータに変換する受信装置であって、
ｎ個の伝送路からの各自然数ｍビットの送信信号をそれぞれ受信して各１ビットのシリアルデータを生成するｍビットレシーバ回路と、
前記生成されたｎ個の１ビットのシリアルデータをｎ個の１４ビットのパラレルデータにシリアルパラレル変換しかつ前記ｎ個のシリアルデータの少なくとも１つから同期用クロック信号を再生するシリアルパラレル変換回路と、
前記同期用クロック信号を用いて、前記シリアルパラレル変換されたｎ個の１４ビットのパラレルデータをｎ個の１２ビットのパラレルデータに１４Ｂ１２Ｂ変換して出力する復号化回路とを備えたことを特徴とする。
【００１８】
第４の発明に係る受信装置は、各自然数ｍビットの送信信号を受信して（自然数ｎ×自然数ｐ）個のシリアルデータを１２ビットのパラレルデータに変換する受信装置であって、
（ｎ×ｐ）個の伝送路からの自然数ｍビットの送信信号をそれぞれ受信して各１ビットのシリアルデータを生成するｍビットレシーバ回路と、
前記生成された（ｎ×ｐ）個の１ビットのシリアルデータを（ｎ×ｐ）個の１４ビットのパラレルデータにシリアルパラレル変換しかつ前記（ｎ×ｐ）個のシリアルデータの少なくとも１つから同期用クロック信号を再生するシリアルパラレル変換回路と、
前記同期用クロック信号を用いて、前記シリアルパラレル変換された（ｎ×ｐ）個の１４ビットのパラレルデータを（ｎ×ｐ）個の１２ビットのパラレルデータに１４Ｂ１２Ｂ変換して出力する復号化回路とを備えたことを特徴とする。
【００１９】
上記受信装置において、前記復号化回路から出力された前記（ｎ×ｐ）個の１２ビットのパラレルデータを（ｎ×１２）ビット毎のパラレルデータとして出力する出力手段を備え、前記出力手段は、（ｎ×１２×ｐ）ビットの記憶領域を有するシフトレジスタを含み、前記シフトレジスタを用いて、（ｎ×１２）ビットのビットシフトを行うことにより、前記（ｎ×ｐ）個の１２ビットのパラレルデータを（ｎ×１２）ビット毎のパラレルデータとして出力することを特徴とする。
【００２０】
また、上記受信装置において、前記ｍビットレシーバ回路は差動のｍビットレシーバ回路であることを特徴とする。
【００２１】
さらに、上記受信装置において、前記受信装置において用いる同期用クロック信号を別の伝送路から受信するクロック用レシーバ回路をさらに備えたことを特徴とする。
【００２２】
またさらに、上記受信装置において、前記クロック用レシーバ回路は差動のクロック用レシーバ回路であることを特徴とする。
【００２３】
第５の発明に係るシリアル伝送システムは、上記送信装置及び上記受信装置を備えたことを特徴とする。
【発明の効果】
【００２４】
本発明に係る送信装置、受信装置、シリアル伝送システムによれば、データ処理が簡単で、データ効率を高めつつ、クロック再生及びデータ同期を確実に行うシリアルデータ送信が可能となり、さらに少ないチャネル数でシリアル送信も可能となり、データチャネルの切り替えも容易となる。また、伝送速度を半分以下に抑制したシリアル送信が可能となり、より確実にクロック再生が可能となる。さらに、クロック送信の容易化、パラレルデータへの干渉抑制、ノイズ放射の低周波化が可能となり、高速送信の容易化、低ノイズ化、高ノイズ耐性を実現することが可能となる。
【図面の簡単な説明】
【００２５】
【図１Ａ】本発明の第１の実施形態に係る３６ビット又は２４ビットのデータ転送を行うためのシリアル伝送システムの送信装置１００ａの構成を示すブロック図である。
【図１Ｂ】本発明の第１の実施形態に係る３６ビット又は２４ビットのデータ転送を行うためのシリアル伝送システムの受信装置１００ｂの構成を示すブロック図である。
【図２Ａ】本発明の第２の実施形態に係る３６ビット又は２４ビットのデータ転送を行うためのシリアル伝送システムの送信装置２００ａの構成を示すブロック図である。
【図２Ｂ】本発明の第２の実施形態に係る３６ビット又は２４ビットのデータ転送を行うためのシリアル伝送システムの受信装置２００ｂの構成を示すブロック図である。
【図３Ａ】本発明の第３の実施形態に係る３６ビット又は２４ビットのデータ転送を行うためのシリアル伝送システムの送信装置３００ａの構成を示すブロック図である。
【図３Ｂ】本発明の第３の実施形態に係る３６ビット又は２４ビットのデータ転送を行うためのシリアル伝送システムの受信装置３００ｂの構成を示すブロック図である。
【図３Ｃ】図３Ａのシフトレジスタ３１０ａ内における３６ビットのビットシフトを説明するブロック図である。
【図３Ｄ】図３Ｂのシフトレジスタ３１０ｂ内における３６ビットのビットシフトを説明するブロック図である。
【図３Ｅ】図３Ａのシフトレジスタ３１０ａ内における２４ビットのビットシフトを説明するブロック図である。
【図３Ｆ】図３Ｂのシフトレジスタ３１０ｂ内における２４ビットのビットシフトを説明するブロック図である。
【図４Ａ】本発明の第４の実施形態に係る３６ビットのデータ転送を行うためのシリアル伝送システムの送信装置４００ａの構成を示すブロック図である。
【図４Ｂ】本発明の第４の実施形態に係る３６ビットのデータ転送を行うためのシリアル伝送システムの受信装置４００ｂの構成を示すブロック図である。
【図４Ｃ】本発明の第４の実施形態の変形例に係る２４ビットのデータ転送を行うためのシリアル伝送システムの送信装置４００ａの構成を示すブロック図である。
【図４Ｄ】本発明の第４の実施形態の変形例に係る２４ビットのデータ転送を行うためのシリアル伝送システムの受信装置４００ｂの構成を示すブロック図である。
【図５Ａ】本発明の第５の実施形態に係る３６ビットのデータ転送を行うためのシリアル伝送システムの送信装置５００ａの構成を示すブロック図である。
【図５Ｂ】本発明の第５の実施形態に係る３６ビットのデータ転送を行うためのシリアル伝送システムの受信装置５００ｂの構成を示すブロック図である。
【図５Ｃ】本発明の第５の実施形態の変形例に係る２４ビットのデータ転送を行うためのシリアル伝送システムの送信装置５００ａの構成を示すブロック図である。
【図５Ｄ】本発明の第５の実施形態の変形例に係る２４ビットのデータ転送を行うためのシリアル伝送システムの受信装置５００ｂの構成を示すブロック図である。
【図６Ａ】本発明の第６の実施形態に係る３６ビットのデータ転送を行うためのシリアル伝送システムの送信装置６００ａの構成を示すブロック図である。
【図６Ｂ】本発明の第６の実施形態に係る３６ビットのデータ転送を行うためのシリアル伝送システムの受信装置６００ｂの構成を示すブロック図である。
【図６Ｃ】本発明の第６の実施形態の変形例に係る２４ビットのデータ転送を行うためのシリアル伝送システムの送信装置６００ａの構成を示すブロック図である。
【図６Ｄ】本発明の第６の実施形態の変形例に係る２４ビットのデータ転送を行うためのシリアル伝送システムの受信装置６００ｂの構成を示すブロック図である。
【発明を実施するための形態】
【００２６】
以下、本発明に係る実施形態について図面を参照して説明する。なお、以下の各実施形態において、同様の構成要素については同一の符号を付して説明を省略する。
【００２７】
第１の実施形態．
図１Ａは、本発明の第１の実施形態に係る３６ビット又は２４ビットのデータ転送を行うためのシリアル伝送システムの送信装置１００ａの構成を示すブロック図である。図１Ａにおいて、送信装置１００ａは、データ処理部１０１ａと、データを格納するバッファ１０２ａと、パラレル−パラレル変換回路である符号化回路１０３ａと、パラレルシリアル変換回路１０４ａと、ドライバ回路１０５ａと、１４倍の逓倍回路１０７ａとを備えて構成されている。さらに、符号化回路１０３ａは、３個の１２Ｂ１４Ｂ符号化器１０３ａ−１、１０３ａ−２、１０３ａ−３とを備えて構成され、パラレルシリアル変換回路１０４ａは、３個のパラレルシリアル変換回路部１０４ａ−１、１０４ａ−２、１０４ａ−３とを備えて構成され、ドライバ回路１０５ａは、２値ドライバ回路部１０５ａ−１、１０５ａ−２、１０５ａ−３とを備えて構成されている。
【００２８】
図１Ａにおいて、バッファ１０２ａは、データ処理部１０１ａからの周波数ｆ［Ｈｚ］を有する送信クロック信号を用いて、データ処理部１０１ａから出力される３６ビット又は２４ビットのパラレルデータを受信して一時的に保存した後、１２ビット毎に分割されたデータとして符号化回路１０３ａに出力する。例えば、バッファ１０２ａは、ＳＲＡＭやＤＲＡＭなどの半導体メモリなどの記憶装置や記憶領域などであってもよい。次いで、１２Ｂ１４Ｂ符号化器１０３ａ−１、１０３ａ−２、１０３ａ−３はそれぞれ、バッファ１０２ａから１２ビット毎に分割されたデータを受信した後、周波数ｆ［Ｈｚ］を有する送信クロック信号を用いて、１２ビットのパラレルデータを１４ビットのパラレルデータに１２Ｂ１４Ｂ変換してパラレルシリアル変換回路１０４ａに出力する。ここで、符号化に際して、ＤＣバランスを考慮し、「０」データと「１」データの数が均等となるように符号化される。詳細には、１２ビットデータからＤＣバランス保証を備えた１４ビットへの変換とは、２１４の「０」「１」パターンのうち、「０」と「１」の個数が等しいパターンを２１２個抜き出して選択すればよく、例えば、「０」と「１」の個数が等しい１４ビットのパターンというのは、「０１００１１０００１１１０１」などが挙げられる。
【００２９】
逓倍回路１０７ａは、周波数ｆ［Ｈｚ］を有する送信クロック信号を、周波数１４ｆ［Ｈｚ］を有する高速クロック信号に１４逓倍して、パラレルシリアル変換回路部１０４ａ−１、１０４ａ−２、１０４ａ−３に出力する。また、パラレルシリアル変換回路部１０４ａ−１、１０４ａ−２、１０４ａ−３はそれぞれ、１２Ｂ１４Ｂ符号化器１０３ａ−１、１０３ａ−２、１０３ａ−３からのＤＣバランス保証を備えた１４ビットのパラレルデータを高速クロック信号と同期した１ビットの高速信号にパラレルシリアル変換し、２値ドライバ回路部１０５ａ−１、１０５ａ−２、１０５ａ−３に出力する。また、２値ドライバ回路部１０５ａ−１、１０５ａ−２、１０５ａ−３はそれぞれ、パラレルシリアル変換された高速信号を増幅して２値送信信号を生成して、伝送路１０６の伝送路部１０６−１、１０６−２、１０６−３に送信する。また、伝送路部１０６−１、１０６−２、１０６−３により送信される２値送信信号は、２値判別できるのであれば何でもよく、例えば、Ｈレベル＝３Ｖ、Ｌレベル＝０Ｖで送信してもよい。
【００３０】
図１Ｂは、本発明の第１の実施形態に係る３６ビット又は２４ビットのデータ転送を行うためのシリアル伝送システムの受信装置１００ｂの構成を示すブロック図である。図１Ｂにおいて、受信装置１００ｂは、データ処理部１０１ｂと、データを格納するバッファ１０２ｂと、パラレル−パラレル変換回路である復号化回路１０３ｂと、シリアルパラレル変換回路１０４ｂと、レシーバ回路１０５ｂと、１／１４倍の分周回路１０７ｂとを備えて構成されている。さらに、復号化回路１０３ｂは、３個の１４Ｂ１２Ｂ復号化器１０３ｂ−１、１０３ｂ−２、１０３ｂ−３とを備えて構成され、シリアルパラレル変換回路１０４ｂは、３個のシリアルパラレル変換回路部１０４ｂ−１、１０４ｂ−２、１０４ｂ−３とを備えて構成され、レシーバ回路１０５ｂは、２値レシーバ回路部１０５ｂ−１、１０５ｂ−２、１０５ｂ−３とを備えて構成されている。
【００３１】
図１Ｂにおいて、２値レシーバ回路部１０５ｂ−１、１０５ｂ−２、１０５ｂ−３はそれぞれ、伝送路部１０６−１、１０６−２、１０６−３からの各１ビットの２値送信信号を受信しかつ増幅して各１ビットのシリアルデータを生成した後、シリアルパラレル変換回路部１０４ｂ−１、１０４ｂ−２、１０４ｂ−３に出力する。次いで、シリアルパラレル変換回路部１０４ｂ−１、１０４ｂ−２、１０４ｂ−３はそれぞれ、レシーバ回路部１０５ｂ−１、１０５ｂ−２、１０５ｂ−３からの各１ビットのシリアルデータを各１４ビットのパラレルデータにシリアルパラレル変換して１４Ｂ１２Ｂ復号化器１０３ｂ−１、１０３ｂ−２、１０３ｂ−３に出力する。同時に、シリアルパラレル変換回路部１０４ｂ−１、１０４ｂ−２、１０４ｂ−３は、シリアルパラレル変換回路部１０４ｂ−１、１０４ｂ−２、１０４ｂ−３のうちの少なくとも１個の１４ビットのシリアルデータから周波数１４ｆ［Ｈｚ］を有する同期用高速クロック信号を再生して出力する。
【００３２】
分周回路１０７ｂは、シリアルパラレル変換回路部１０４ｂ−１、１０４ｂ−２、１０４ｂ−３の少なくとも１個により再生された高速クロック信号を低速クロック信号に１／１４分周して、受信クロック信号として１４Ｂ１２Ｂ復号化器１０３ｂ−１、１０３ｂ−２、１０３ｂ−３、バッファ１０２ｂ及びデータ処理部１０１ｂに出力する。次いで、１４Ｂ１２Ｂ復号化器１０３ｂ−１、１０３ｂ−２、１０３ｂ−３はそれぞれ、周波数ｆ［Ｈｚ］を有する受信クロック信号を用いて、シリアルパラレル変換回路部１０４ｂ−１、１０４ｂ−２、１０４ｂ−３から出力された各１４ビットのパラレルデータを各１２ビットのパラレルデータに１４Ｂ１２Ｂ変換してバッファ１０２ｂに出力する。さらに、バッファ１０２ｂは、受信クロック信号を用いて、各１２ビットのパラレルデータを一旦格納した後、３６ビット又は２４ビットのパラレルデータをデータ処理部１０１ｂに出力する。例えば、バッファ１０２ｂは、ＳＲＡＭやＤＲＡＭなどの半導体メモリなどの記憶装置や記憶領域などであってもよい。
【００３３】
以上のように構成された、送信装置１００ａ、伝送路１０６及び受信装置１００ｂを備えたシリアル伝送システムの動作及び作用について以下に説明する。
【００３４】
まず、本実施形態に係るシリアル伝送システムは、３６ビットのパラレルデータの送信と、２４ビットのパラレルデータの送信とを選択的に切り換えることができることを特徴としている。具体的には、３６ビットのパラレルデータの送信においては、図１Ａ及び図１Ｂのすべての回路を動作させて、送信装置１００ａ側では、データ処理部１０１ａからの３６ビットのパラレルデータを１２ビット毎に分割して送信する一方、受信装置１００ｂ側では、１２ビット毎に分割されて送信されたパラレルデータを受信した後、３６ビットのパラレルデータに変換した後、データ処理部１０１ｂに出力する。
【００３５】
これに対して、２４ビットのパラレルデータの送信においては、図１Ａの回路のうち、
（１）バッファ１０２ａの３６ビットのうちの１２ビットの記憶領域を未使用領域に設定し、
（２）１２Ｂ１４Ｂ符号化器１０３ａ−３の動作を休止状態に設定し、
（３）パラレルシリアル変換回路部１０４ａ−３の動作を休止状態に設定し、
（４）２値ドライバ回路部１０５ａ−３の動作を休止状態に設定する。
また、図１Ｂの回路のうち、
（５）２値レシーバ回路部１０５ｂ−３の動作を休止状態に設定し、
（６）シリアルパラレル変換回路部１０４ｂ−３の動作を休止状態に設定し、
（７）１４Ｂ１２Ｂ復号化器１０３ｂ−３の動作を休止状態に設定し、
（８）バッファ１０２ｂの３６ビットのうちの１２ビットの記憶領域を未使用領域に設定する。そして、送信装置１００ａ及び受信装置１００ｂでは、２４ビットのパラレルデータのみを処理して送信する。すなわち、このように、１２ビットのチャネルの送信回路１０８ａと１２ビットのチャネルの受信回路１０８ｂを休止し、残りの２４ビットのチャネルの送信回路と２４ビットのチャネルの受信回路を動作することで、２４ビットのパラレルデータの送信を実現する。
【００３６】
また、本実施形態に係る送信装置１００ａでは、符号化回路１０３ａは１２ビットパラレルデータを１４ビットのパラレルデータに変換する３個の１２Ｂ１４Ｂ符号化器１０３ａ−１，１０３ａ−２，１０３ａ−３を備える一方、受信装置１００ｂでは、復号化回路１０３ｂは１４ビットパラレルデータを１２ビットのパラレルデータに変換する３個の１４Ｂ１２Ｂ符号化器１０３ｂ−１，１０３ｂ−２，１０３ｂ−３を備えるので、１２ビットのデータ処理を効率的に実行することができる。特に、上述のように、３６ビットと２４ビットの切り替えを行うことができ、これらのデータは１２ビットの倍数であるので、１２ビットのデータ処理に対して親和性を有する。
【００３７】
以上の実施形態に係るシリアル伝送システムによれば、３チャネルの伝送路部１０６−１〜１０６−３を用いて、シンプルな回路構成で３６ビットのデータ処理及びデータ転送が実現可能となる。３６ビットのデータ送信では、２値送信換算における１チャネルあたりのデータ効率は、従来例に係る８Ｂ１０Ｂ伝送システム（送信周波数１０ｆ［Ｈｚ］、送信チャネル数３）を用いた８０％よりも高い８５．７％を実現でき、さらに、総データ効率は、８Ｂ１０Ｂ伝送システム（送信周波数１０ｆ［Ｈｚ］、送信チャネル数３）を用いた８０％よりも高い８５．７％が実現可能となる。
【００３８】
さらに、本実施形態に係るシリアル伝送システムによれば、上述の２４ビットのチャネルの回路のみを動作させ、２チャネルの伝送路部１０６−１，１０６−２のみを用いて、シンプルな回路構成で２４ビットのデータ処理及びデータ転送が実現可能となる。２４ビットのデータ送信では、２値送信換算における１チャネルあたりのデータ効率は、従来例に係る８Ｂ１０Ｂ伝送システム（送信周波数１０ｆ［Ｈｚ］、送信チャネル数３）を用いた８０％よりも高い８５．７％を実現でき、さらに、総データ効率は、８Ｂ１０Ｂ伝送システム（送信周波数１０ｆ［Ｈｚ］、送信チャネル数３）を用いた８０％よりも高い８５．７％が実現可能となる。
【００３９】
以上説明したように、本実施形態によれば、ＤＣバランスがとれた１４ビットのパラレルデータを発生する１２Ｂ１４Ｂ符号化器１０３ａ−１〜１０３ａ−３を用いて送信信号のベースバンド信号を発生したので、クロック再生及びデータ同期をより確実に行うことが可能なシリアルデータ送信が可能となる。さらに、３６ビットデータと２４ビットデータの転送の切り替えも行うことができる。
【００４０】
第２の実施形態．
図２Ａは、本発明の第２の実施形態に係る３６ビット又は２４ビットのデータ転送を行うためのシリアル伝送システムの送信装置２００ａの構成を示すブロック図である。図２Ａに示す送信装置２００ａは、図１Ａの送信装置１００ａに比較して、ドライバ回路１０５ａに代わりに、２個の４値ドライバ回路部２０５ａ−１、２０５ａ−２を備えたドライバ回路２０５ａを備えたことを特徴とする。
【００４１】
図２Ａにおいて、４値ドライバ回路部２０５ａ−１、２０５ａ−２はそれぞれ、パラレルシリアル変換された高速信号を増幅して４値送信信号を生成して、伝送路部１０６−１、１０６−２に送信する。ここで、４値ドライバ回路部２０５ａ−１は、パラレルシリアル変換回路部１０４ａ−１、１０４ａ−２からの各１ビットの高速信号を増幅して送信する一方、４値ドライバ回路部２０５ａ−２は、パラレルシリアル変換回路部１０４ａ−３からの１ビットの高速信号のみを増幅して送信する。詳しくは、４値ドライバ回路部２０５ａ−２は、パラレルシリアル変換回路部１０４ａ−３からの１ビットの高速信号とダミー信号としての「０１」の連続信号から２値信号を生成し、４値送信信号として伝送路１０６−２に送信する。また、伝送路部１０６−１、１０６−２によりそれぞれ送信される４値送信信号は、４値判別できるのであれば何でもよく、例えば、Ｈレベル＝３Ｖ、ＨＭレベル＝２Ｖ、ＭＬ＝１Ｖ、Ｌレベル＝０Ｖで送信してもよい。
【００４２】
図２Ｂは、本発明の第２の実施形態に係る３６ビット又は２４ビットのデータ転送を行うためのシリアル伝送システムの受信装置２００ｂの構成を示すブロック図である。図２Ｂの受信装置２００ｂは、図１Ｂの受信装置１００ｂに比較して、レシーバ回路１０５ｂの代わりに、２個の４値レシーバ回路部２０５ｂ−１、２０５ｂ−２を備えたレシーバ回路２０５ｂを備えたことを特徴とする。
【００４３】
図２Ｂにおいて、４値レシーバ回路部２０５ｂ−１は、伝送路部１０６−１からの４値送信信号を受信しかつ増幅して２個の１ビットのシリアルデータを生成した後、当該１ビットのシリアルデータをそれぞれシリアルパラレル変換回路部１０４ｂ−１、１０４ｂ−２に出力する。また、４値レシーバ回路部２０５ｂ−２は、伝送路部１０６−２からの４値送信信号を受信しかつ増幅して、当該ダミー信号が考慮された１個の１ビットのシリアルデータを生成した後、シリアルパラレル変換回路部１０４ｂ−３に出力する。
【００４４】
以上のように構成された、送信装置２００ａ、伝送路１０６及び受信装置２００ｂを備えたシリアル伝送システムの動作及び作用について以下に説明する。
【００４５】
まず、本実施形態に係るシリアル伝送システムは、３６ビットのパラレルデータの送信と、２４ビットのパラレルデータの送信とを選択的に切り換えることができることを特徴としている。具体的には、３６ビットのパラレルデータの送信においては、図２Ａ及び図２Ｂのすべての回路を動作させて、送信装置２００ａ側では、データ処理部１０１ａからの３６ビットのパラレルデータを１２ビット毎に分割して送信する一方、受信装置２００ｂ側では、１２ビット毎に分割されて送信されたパラレルデータを受信した後、３６ビットのパラレルデータに変換した後、データ処理部１０１ｂに出力する。
【００４６】
これに対して、２４ビットのパラレルデータの送信においては、図２Ａの回路のうち、
（１）バッファ１０２ａの３６ビットのうちの１２ビットの記憶領域を未使用領域に設定し、
（２）１２Ｂ１４Ｂ符号化器１０３ａ−３の動作を休止状態に設定し、
（３）パラレルシリアル変換回路部１０４ａ−３の動作を休止状態に設定し、
（４）４値ドライバ回路部２０５ａ−２の動作を休止状態に設定する。
また、図２Ｂの回路のうち、
（５）４値レシーバ回路部２０５ｂ−２の動作を休止状態に設定し、
（６）シリアルパラレル変換回路部１０４ｂ−３の動作を休止状態に設定し、
（７）１４Ｂ１２Ｂ復号化器１０３ｂ−３の動作を休止状態に設定し、
（８）バッファ１０２ｂの３６ビットのうちの１２ビットの記憶領域を未使用領域に設定する。そして、送信装置２００ａ及び受信装置２００ｂでは、２４ビットのパラレルデータのみを処理して送信する。すなわち、このように、１２ビットのチャネルの送信回路２０８ａと１２ビットのチャネルの受信回路２０８ｂを休止し、残りの２４ビットのチャネルの送信回路と２４ビットのチャネルの受信回路を動作することで、２４ビットのパラレルデータの送信を実現する。
【００４７】
また、本実施形態に係る送信装置２００ａでは、符号化回路１０３ａは１２ビットパラレルデータを１４ビットのパラレルデータに変換する３個の１２Ｂ１４Ｂ符号化器１０３ａ−１，１０３ａ−２，１０３ａ−３を備える一方、受信装置２００ｂでは、復号化回路１０３ｂは１４ビットパラレルデータを１２ビットのパラレルデータに変換する３個の１４Ｂ１２Ｂ符号化器１０３ｂ−１，１０３ｂ−２，１０３ｂ−３を備えるので、１２ビットのデータ処理を効率的に実行することができる。特に、上述のように、３６ビットと２４ビットの切り替えを行うことができ、これらのデータは１２ビットの倍数であるので、１２ビットのデータ処理に対して親和性を有する。
【００４８】
以上の実施形態に係るシリアル伝送システムによれば、２チャネルの伝送路部１０６−１、１０６−２を用いて、シンプルな回路構成で３６ビットのデータ処理及びデータ転送が実現可能となる。３６ビットのデータ送信では、２値送信換算における１チャネルあたりのデータ効率は、従来例に係る８Ｂ１０Ｂ伝送システム（送信周波数１０ｆ［Ｈｚ］、送信チャネル数３）を用いた８０％よりも高い１７１．４％を実現でき、さらに、総データ効率は、従来例に係る８Ｂ１０Ｂ伝送システム（送信周波数１０ｆ［Ｈｚ］、送信チャネル数３）を用いた８０％よりも高い１２８．６％が実現可能となる。
【００４９】
さらに、本実施形態に係るシリアル伝送システムによれば、上述の２４ビットのチャネルの回路のみを動作させ、２チャネルの伝送路部１０６−１、１０６−２のみを用いて、シンプルな回路構成で２４ビットのデータ処理及びデータ転送が実現可能となる。２４ビットのデータ送信では、２値送信換算における１チャネルあたりのデータ効率は、従来例に係る８Ｂ１０Ｂ伝送システム（送信周波数１０ｆ［Ｈｚ］、送信チャネル数３）を用いた８０％よりも高い１７１．４％を実現でき、さらに、総データ効率は、従来例に係る８Ｂ１０Ｂ伝送システム（送信周波数１０ｆ［Ｈｚ］、送信チャネル数３）を用いた８０％よりも高い１７１．４％が実現可能となる。
【００５０】
以上説明したように、本実施形態によれば、ＤＣバランスがとれた１４ビットのパラレルデータを発生する１２Ｂ１４Ｂ符号化器１０３ａ−１〜１０３ａ−３を用いて送信信号のベースバンド信号を発生したので、クロック再生及びデータ同期をより確実に行うことが可能なシリアルデータ送信が可能となる。さらに、３６ビットデータと２４ビットデータの転送の切り替えも行うことができる。
【００５１】
第３の実施形態．
図３Ａは、本発明の第３の実施形態に係る３６ビット又は２４ビットのデータ転送を行うためのシリアル伝送システムの送信装置３００ａの構成を示すブロック図である。図３Ａの送信装置３００ａは、図２Ａの送信装置２００ａに比較して、バッファ１０２ａの前段に７２ビットの記憶領域を有するシフトレジスタ３１０ａを備え、１２Ｂ１４Ｂ符号化器１０３ａ−５、１０３ａ−６をさらに備え、パラレルシリアル変換回路部１０４ａ−５、１０４ａ−６をさらに備え、４値ドライバ回路部２０５ａ−３をさらに備えたことを特徴とする。
【００５２】
ここで、シフトレジスタ３１０ａは、データ処理部１０１ａから出力される２４ビット又は３６ビットのパラレルデータをそれぞれ４８ビット又は７２ビットのパラレルデータとしてシフトレジスタ３１０ａの後段の回路によりパラレルシリアル変換処理するために設けられる。なお、１２Ｂ１４Ｂ符号化器１０３ａ−５、１０３ａ−６のそれぞれの動作は、上述した１２Ｂ１４Ｂ符号化器１０３ａ−１、１０３ａ−２、１０３ａ−３、１０３ａ−４の動作と同様であり、パラレルシリアル変換回路部１０４ａ−５、１０４ａ−６の動作は、上述したパラレルシリアル変換回路部１０４ａ−１、１０４ａ−２、１０４ａ−３、１０４ａ−４の動作と同様である。さらに、４値ドライバ回路部２０５ａ−３の動作は、４値ドライバ回路部２０５ａ−１、２０５ａ−２の動作と同様であり、当該４値ドライバ回路部２０５ａ−３からの４値送信信号は伝送路部１０６−３を介して受信装置３００ｂ側に送信される。
【００５３】
図３Ａにおいて、シフトレジスタ３１０ａは、周波数ｆ［Ｈｚ］を有する送信クロック信号を用いて、データ処理部１０１ａから出力されるデータを格納し、３６ビット又は２４ビットのビットシフトを行った後バッファ１０２ａに出力する。
【００５４】
図３Ｃは、上述した図３Ａのシフトレジスタ３１０ａ内における３６ビットのビットシフトを説明するブロック図である。図３Ｃにおいて、データ処理部１０１ａから３６ビットのパラレルデータが入力されると、７２ビットの記憶領域を有するシフトレジスタ３１０ａ内の下半分の３６ビットの記憶領域にパラレルデータが一旦格納される（Ｐ１）。次いで、シフトレジスタ３１０ａ内の下半分の記憶領域に格納されたパラレルデータはシフトレジスタ３１０ａ内の上半分の３６ビットの記憶領域にビットシフトが行われて格納される（Ｐ２）。次いで、シフトレジスタ３１０ａに格納された全７２ビットのパラレルデータがバッファ１０２ａに出力され（Ｐ３）、一旦バッファ１０２ａに格納される。このようにして、３６ビット単位でパラレルデータの転送が行われる。
【００５５】
図３Ｅは、上述した図３Ａのシフトレジスタ３１０ａ内における２４ビットのビットシフトを説明するブロック図である。図３Ｅにおいて、データ処理部１０１ａから２４ビットのパラレルデータが入力されると、７２ビットの記憶領域を有するシフトレジスタ３１０ａ内の中央部の２４ビットの記憶領域にパラレルデータが一旦格納される（Ｐ１）。ここで、シフトレジスタ３１０ａ内の最下部の２４ビットの記憶領域は未使用領域に設定される。次いで、中央部に格納された２４ビットのパラレルデータはシフトレジスタ３１０ａ内の最上部の２４ビットの記憶領域にビットシフトが行われる（Ｐ２）。次いで、シフトレジスタ３１０ａ内の全４８ビットのデータはバッファ１０２ａに出力され（Ｐ３）、一旦バッファ１０２ａに格納される。
【００５６】
図３Ａにおいて、分周回路３０９ａは、周波数ｆ［Ｈｚ］を有する送信クロック信号を周波数ｆ／２［Ｈｚ］を有する低速クロック信号に１／２分周してバッファ１０２ａ、１２Ｂ１４Ｂ復号化器１０３ｂ−１、１０３ｂ−２、１０３ｂ−３、１０３ｂ−４、１０３ｂ−５、１０３ｂ−６、及び１４倍の逓倍回路１０７ａに出力する。
【００５７】
図３Ｂは、本発明の第３の実施形態に係る３６ビット又は２４ビットのデータ転送を行うためのシリアル伝送システムの受信装置３００ｂの構成を示すブロック図である。図３Ｂの受信装置３００ｂは、図２Ｂの受信装置２００ｂに比較して、バッファ１０２ｂの後段に７２ビットの記憶領域を有するシフトレジスタ３１０ｂをさらに備え、１４Ｂ１２Ｂ復号化器１０３ｂ−５、１０３ｂ−６をさらに備え、シリアルパラレル変換回路部１０４ｂ−５、１０４ｂ−６をさらに備え、４値レシーバ回路部２０５ｂ−３をさらに備えたことを特徴とする。
【００５８】
ここで、シフトレジスタ３１０ｂは、当該１４Ｂ１２Ｂ復号化器１０３ｂ−１、１０３ｂ−２、１０３ｂ−３、１０３ｂ−４、１０３ｂ−５、１０３ｂ−６から入力される全４８ビット又は全７２ビットのパラレルデータをそれぞれ２４ビット又は３６ビットのパラレルデータとしてデータ処理部１０１ｂに出力するために設けられる。なお、１４Ｂ１２Ｂ復号化器１０３ｂ−５、１０３ｂ−６のそれぞれの動作は、上述した１４Ｂ１２Ｂ復号化器１０３ｂ−１、１０３ｂ−２、１０３ｂ−３、１０３ｂ−４の動作と同様であり、シリアルパラレル変換回路部１０４ｂ−５、１０４ｂ−６の動作は、上述したシリアルパラレル変換回路部１０４ｂ−１、１０４ｂ−２、１０４ｂ−３、１０４ｂ−４の動作と同様である。さらに、４値レシーバ回路部２０５ｂ−３の動作は、４値レシーバ回路部２０５ｂ−１、２０５ｂ−２の動作と同様であり、当該４値レシーバ回路部２０５ｂ−３は、伝送路部１０６−３からの４値送信信号を受信する。
【００５９】
図３Ｂにおいて、逓倍回路３０９ｂは、分周回路１０７ｂからの周波数ｆ／２［Ｈｚ］を有する受信クロック信号を周波数ｆ［Ｈｚ］を有する倍速クロック信号に２逓倍してシフトレジスタ３１０ｂに出力する。また、図３Ｂにおいて、シフトレジスタ３１０ｂは、倍速クロック信号を用いて、バッファ１０２ｂから入力されるデータを格納し、３６ビット又は２４ビットのビットシフトを行ってデータ処理部１０１ｂに出力する。
【００６０】
図３Ｄは、上述した図３Ｂのシフトレジスタ３１０ｂ内における３６ビットのビットシフトを説明するブロック図である。図３Ｄにおいて、１単位を３６ビットのパラレルデータとして２単位のパラレルデータが、バッファ１０２ｂから出力されて７２ビットの記憶領域を有するシフトレジスタ３１０ｂ内に一旦格納される（Ｐ４）。次いで、シフトレジスタ３１０ｂ内の下半分の記憶領域に格納された３６ビットのパラレルデータが、データ処理部１０１ｂに出力される（Ｐ５）。次いで、上半分の記憶領域に格納された３６ビットのパラレルデータが、シフトレジスタ３１０ｂ内の下半分の３６ビットの記憶領域にビットシフトが行われる（Ｐ６）。次いで、シフトレジスタ３１０ｂ内の下半分の記憶領域に格納された３６ビットのパラレルデータが、データ処理部１０１ｂに出力される（Ｐ７）。このようにして、３６ビット単位でパラレルデータの転送が行われる。
【００６１】
図３Ｆは、上述した図３Ｂのシフトレジスタ３１０ｂ内における２４ビットのビットシフトを説明するブロック図である。図３Ｆにおいて、一旦バッファ１０２ｂに格納された２単位の４８ビットのデータが、７２ビットの記憶領域を有するシフトレジスタ３１０ｂ内に一旦格納される（Ｐ４）。ここで、シフトレジスタ３１０ｂ内の最下部の２４ビットの記憶領域は未使用領域に設定される。次いで、シフトレジスタ３１０ｂ内の中央部の記憶領域に格納された２４ビットのパラレルデータが、データ処理部１０１ｂに出力される（Ｐ５）。次いで、最上部の記憶領域に格納された２４ビットのパラレルデータが、シフトレジスタ３１０ｂ内の中央部の２４ビットの記憶領域にビットシフトが行われる。（Ｐ６）。次いで、シフトレジスタ３１０ｂ内の中央部の記憶領域に格納された２４ビットのデータが、データ処理部１０１ｂに出力される（Ｐ７）。このようにして、２４ビット単位でパラレルデータの転送が行われる。
【００６２】
以上のように構成された、送信装置３００ａ、伝送路１０６及び受信装置３００ｂを備えたシリアル伝送システムの動作及び作用について以下に説明する。
【００６３】
まず、本実施形態に係るシリアル伝送システムは、３６ビットのパラレルデータの送信と、２４ビットのパラレルデータの送信とを選択的に切り換えることができることを特徴としている。具体的には、３６ビットのパラレルデータの送信においては、図３Ａ及び図３Ｂのすべての回路を動作させて、送信装置３００ａ側では、データ処理部１０１ａからの２単位の７２ビットのパラレルデータを１２ビット毎に分割して送信する一方、受信装置３００ｂ側では、１２ビット毎に分割されて送信されたパラレルデータを受信した後、２単位の７２ビットのパラレルデータに変換した後、データ処理部１０１ｂに出力する。
【００６４】
これに対して、２４ビットのパラレルデータの送信においては、図３Ａの回路のうち、
（１）シフトレジスタ３１０ａの７２ビットのうちの２４ビットの記憶領域を未使用領域に設定し、
（２）バッファ１０２ａの７２ビットのうちの２４ビットの記憶領域を未使用領域に設定し、
（３）１２Ｂ１４Ｂ符号化器１０３ａ−５、１０３ａ−６の動作を休止状態に設定し、
（４）パラレルシリアル変換回路部１０４ａ−５、１０４ａ−６の動作を休止状態に設定し、
（５）４値ドライバ回路部２０５ａ−３の動作を休止状態に設定する。
また、図３Ｂの回路のうち、
（６）４値レシーバ回路部２０５ｂ−３の動作を休止状態に設定し、
（７）シリアルパラレル変換回路部１０４ｂ−５、１０４ｂ−６の動作を休止状態に設定し、
（８）１４Ｂ１２Ｂ復号化器１０３ｂ−５、１０３ｂ−６の動作を休止状態に設定し、
（９）バッファ１０２ｂの７２ビットのうちの２４ビットの記憶領域を未使用領域に設定し、
（１０）シフトレジスタ３１０ｂの７２ビットのうちの２４ビットの記憶領域を未使用領域に設定する。そして、送信装置３００ａ及び受信装置３００ｂでは、１単位を２４ビットのパラレルデータとして２単位のパラレルデータのみを処理して送信する。すなわち、このように、２４ビットのチャネルの送信回路３０８ａと２４ビットのチャネルの受信回路３０８ｂを休止し、残りの４８ビットのチャネルの送信回路と４８ビットのチャネルの受信回路を動作することで、２単位の４８ビットのパラレルデータの送信を実現する。
【００６５】
また、本実施形態に係る送信装置３００ａでは、符号化回路１０３ａは１２ビットパラレルデータを１４ビットのパラレルデータに変換する６個の１２Ｂ１４Ｂ符号化器１０３ａ−１、１０３ａ−２、１０３ａ−３、１０３ａ−４、１０３ａ−５、１０３ａ−６を備える一方、受信装置３００ｂでは、復号化回路１０３ｂは１４ビットパラレルデータを１２ビットのパラレルデータに変換する６個の１４Ｂ１２Ｂ符号化器１０３ｂ−１、１０３ｂ−２、１０３ｂ−３、１０３ｂ−４、１０３ｂ−５、１０３ｂ−６を備えるので、１２ビットのデータ処理を効率的に実行することができる。特に、上述のように、３６ビットと２４ビットの切り替えを行うことができ、これらのデータは１２ビットの倍数であるので、１２ビットのデータ処理に対して親和性を有する。
【００６６】
以上の実施形態に係るシリアル伝送システムによれば、３チャネルの伝送路部１０６−１、１０６−２、１０６−３を用いて、シンプルな回路構成で２単位の３６ビットのデータ処理及びデータ転送が実現可能となる。３６ビットのデータ送信では、２値送信換算における１チャネルあたりのデータ効率は、従来例に係る８Ｂ１０Ｂ伝送システム（送信周波数１０ｆ［Ｈｚ］、送信チャネル数３）を用いた８０％よりも高い１７１．４％を実現でき、さらに、総データ効率は、従来例に係る８Ｂ１０Ｂ伝送システム（送信周波数１０ｆ［Ｈｚ］、送信チャネル数３）を用いた８０％よりも高い１７１．４％が実現可能となる。
【００６７】
さらに、本実施形態に係るシリアル伝送システムによれば、上述の４８ビットのチャネルの回路のみを動作させ、２チャネルの伝送路部１０６−１，１０６−２のみを用いて、シンプルな回路構成で２単位の２４ビットのデータ処理及びデータ転送が実現可能となる。２４ビットのデータ送信では、２値送信換算における１チャネルあたりのデータ効率は、従来例に係る８Ｂ１０Ｂ伝送システム（送信周波数１０ｆ［Ｈｚ］、送信チャネル数３）を用いた８０％よりも高い１７１．４％を実現でき、さらに、総データ効率は、従来例に係る８Ｂ１０Ｂ伝送システム（送信周波数１０ｆ［Ｈｚ］、送信チャネル数３）を用いた８０％よりも高い１７１．４％が実現可能となる。
【００６８】
以上説明したように、本実施形態によれば、ＤＣバランスがとれた１４ビットのパラレルデータを発生する１２Ｂ１４Ｂ符号化器１０３ａ−１〜１０３ａ−６を用いて送信信号のベースバンド信号を発生したので、クロック再生及びデータ同期をより確実に行うことが可能なシリアルデータ送信が可能となる。さらに、３６ビットデータと２４ビットデータの転送の切り替えも行うことができる。さらに、本実施形態によれば、第１の実施形態の構成と比較して、データ効率を維持した状態で、伝送速度を半分に抑制したシリアル送信が可能となる。
【００６９】
第４の実施形態．
図４Ａは、本発明の第４の実施形態に係る３６ビットのデータ転送を行うためのシリアル伝送システムの送信装置４００ａの構成を示すブロック図である。図４Ａに示す送信装置４００ａは、図３Ａの３６ビットのデータ転送を行うシリアル伝送システムの送信装置３００ａと同様の構成を備えており、同様の動作をする。
【００７０】
図４Ｂは、本発明の第４の実施形態に係る３６ビットのデータ転送を行うためのシリアル伝送システムの受信装置４００ｂの構成を示すブロック図である。図４Ｂに示す受信装置４００ｂは、図３Ｂの３６ビットのデータ転送を行うシリアル伝送システムの受信装置３００ｂと同様の構成を備えており、同様の動作をする。
【００７１】
図４Ｃは、本発明の第４の実施形態の変形例に係る２４ビットのデータ転送を行うためのシリアル伝送システムの送信装置４００ａの構成を示すブロック図である。図４Ｃに示す送信装置４００ａは、図３Ａに示す送信装置３００ａと比較して、１／２倍の分周回路３０９ａの代わりに、１／３倍の分周回路３０９ａを備え、さらに、図３Ａに示す２４ビットのチャネルの送信回路３０８ａを休止させるのではなく、すべての回路を動作させて２４ビットのデータ転送を行うことを特徴とする。
【００７２】
図４Ｃにおいて、シフトレジスタ３１０ａは、周波数ｆ［Ｈｚ］を有する送信クロック信号を用いて、データ処理部１０１ａから出力されるパラレルデータを格納し、次いで２４ビットの２回のビットシフトを行ってバッファ１０２ａに出力する。
【００７３】
図４Ｃにおいて、データ処理部１０１ａから２４ビットのパラレルデータが入力されると７２ビットの記憶領域を有するシフトレジスタ３１０ａ内の最下部の２４ビットの記憶領域に一旦格納される。次いで、シフトレジスタ３１０ａ内の最下部の２４ビットのパラレルデータはシフトレジスタ３１０ａ内の中央部の２４ビットの記憶領域にビットシフトされる。次いで、データ処理部１０１ａから２４ビットのパラレルデータが入力されて、シフトレジスタ３１０ａ内の最下部の２４ビットの記憶領域に２４ビットのパラレルデータが格納される。次いで、シフトレジスタ３１０ａ内の中央部の記憶領域に格納された２４ビットのパラレルデータがシフトレジスタ３１０ａ内の最上部の２４ビットの記憶領域にビットシフトされる。次いでシフトレジスタ３１０ａ内の最下部の記憶領域に格納された２４ビットのパラレルデータがシフトレジスタ３１０ａ内の中央部の２４ビットの記憶領域にビットシフトされる。次いで、データ処理部１０１ａから２４ビットのパラレルデータが出力されて、シフトレジスタ３１０ａ内の最下部の２４ビットの記憶領域に一旦格納される。最後に、シフトレジスタ３１０ａ内の全７２ビットのパラレルデータがバッファ１０２ａに入力されて一旦格納される。このようにして、２４ビット単位でパラレルデータの転送が行われる。
【００７４】
図４Ｄは、本発明の第４の実施形態の変形例に係る２４ビットのデータ転送を行うためのシリアル伝送システムの受信装置４００ｂの構成を示すブロック図である。図４Ｄに示す受信装置４００ｂは、図４Ｂの受信装置４００ｂに比較して、２倍の逓倍回路３０９ｂの代わりに、３倍の逓倍回路３０９ｂをさらに備え、さらに、図３Ｂに示す２４ビットのチャネルの受信回路３０８ｂを休止させるのではなく、すべての回路を動作させて２４ビットのデータ転送を行う構成を備えたことを特徴とする。
【００７５】
図４Ｄにおいて、シフトレジスタ３１０ｂは、周波数ｆ／３［Ｈｚ］を有する送信クロック信号を用いて、バッファ１０２ｂから出力されるパラレルデータを格納し、次いで２４ビットの２回のビットシフトを行ってデータ処理部１０１ｂに出力する。
【００７６】
図４Ｄにおいて、シフトレジスタ３１０ｂは、バッファ１０２ｂから入力される全７２ビットのパラレルデータを一旦格納すると、最下部の記憶領域に格納された２４ビットのパラレルデータをデータ処理部１０１ｂに出力する。次いで、シフトレジスタ３１０ｂ内の中央部の記憶領域に格納された２４ビットのパラレルデータは、シフトレジスタ３１０ｂ内の最下部の記憶領域にビットシフトされる。次いで、最上部の記憶領域に格納された２４ビットのパラレルデータは、シフトレジスタ３１０ｂ内の中央部の記憶領域にビットシフトされる。次いで、最下部の記憶領域に格納された２４ビットのパラレルデータはデータ処理部１０１ｂに入力される。次いで、シフトレジスタ３１０ｂ内の中央部の記憶領域に格納された２４ビットのパラレルデータは、シフトレジスタ３１０ｂ内の最下部の記憶領域にビットシフトされる。最後に、最下部の記憶領域に格納された２４ビットのパラレルデータはデータ処理部１０１ｂに出力される。このようにして、２４ビット単位でパラレルデータの転送が行われる。
【００７７】
以上のように図４Ｃ及び図４Ｄにおいて構成された、送信装置４００ａ、伝送路１０６及び受信装置４００ｂを備えたシリアル伝送システムの動作及び作用について以下に説明する。
【００７８】
まず、本実施形態に係る図４Ｃ及び図４Ｄの構成のシリアル伝送システムは、１単位を２４ビットのパラレルデータとして３単位のパラレルデータを３つのチャネル１０６−１〜１０６−３のみで実現できることを特徴としている。具体的には、３単位の７２ビットのパラレルデータの送信においては、図４Ｃ及び図４Ｄにおいて、送信装置４００ａ側では、データ処理部１０１ａからの３単位の７２ビットのパラレルデータをシフトレジスタ３１０ａにおける２４ビットの２回のビットシフトを用いて１２ビット毎に分割して送信
する一方、受信装置４００ｂ側では、１２ビット毎に分割されて送信されたパラレルデータを受信した後、３単位の７２ビットのパラレルデータに変換した後、シフトレジスタ３１０ｂにおける２４ビットの２回のビットシフトを用いてデータ処理部１０１ｂに出力する。
【００７９】
また、本実施形態に係る図４Ｃの送信装置４００ａでは、符号化回路１０３ａは１２ビットパラレルデータを１４ビットのパラレルデータに変換する６個の１２Ｂ１４Ｂ符号化器１０３ａ−１、１０３ａ−２、１０３ａ−３、１０３ａ−４、１０３ａ−５、１０３ａ−６を備える一方、図５Ｃの受信装置４００ｂでは、復号化回路１０３ｂは１４ビットパラレルデータを１２ビットのパラレルデータに変換する６個の１４Ｂ１２Ｂ符号化器１０３ｂ−１、１０３ｂ−２、１０３ｂ−３、１０３ｂ−４、１０３ｂ−５，１０３ｂ−６を備えるので、１２ビットのデータ処理を効率的に実行することができる。
【００８０】
以上の実施形態に係るシリアル伝送システムによれば、３チャネルの伝送路部１０６−１、１０６−２、１０６−３を用いて、シンプルな回路構成で３６ビットのデータ処理及びデータ転送が実現可能となる。３６ビットのデータ送信では、２値送信換算における１チャネルあたりのデータ効率は、従来例に係る８Ｂ１０Ｂ伝送システム（送信周波数１０ｆ［Ｈｚ］、送信チャネル数３）を用いた８０％よりも高い１７１．４％を実現でき、さらに、総データ効率は、従来例に係る８Ｂ１０Ｂ伝送システム（送信周波数１０ｆ［Ｈｚ］、送信チャネル数３）を用いた８０％よりも高い１７１．４％が実現可能となる。
【００８１】
さらに、本実施形態に係るシリアル伝送システムによれば、３チャネルの伝送路部１０６−１、１０６−２、１０６−３を用いて、シンプルな回路構成で２４ビットのデータ処理及びデータ転送が実現可能となる。２４ビットのデータ送信では、２値送信換算における１チャネルあたりのデータ効率は、従来例に係る８Ｂ１０Ｂ伝送システム（送信周波数１０ｆ［Ｈｚ］、送信チャネル数３）を用いた８０％よりも高い１７１．４％を実現でき、さらに、総データ効率は、従来例に係る８Ｂ１０Ｂ伝送システム（送信周波数１０ｆ［Ｈｚ］、送信チャネル数３）を用いた８０％よりも高い１７１．４％が実現可能となる。
【００８２】
以上説明したように、本実施形態によれば、ＤＣバランスがとれた１４ビットのパラレルデータを発生する１２Ｂ１４Ｂ符号化器１０３ａ−１〜１０３ａ−６を用いて送信信号のベースバンド信号を発生したので、クロック再生及びデータ同期をより確実に行うことが可能なシリアルデータ送信が可能となる。さらに、本実施形態によれば、第３の実施形態の構成と比較して、３６ビットのデータ送信時においては、データ効率を維持した状態で伝送速度を半分に抑制したシリアル送信が可能となり、２４ビットのパラレルデータ送信時においては、データ効率を維持した状態で伝送速度を１／３の伝送速度に抑制したシリアル送信が可能となる。
【００８３】
第５の実施形態．
図５Ａは、本発明の第５の実施形態に係る３６ビットのデータ転送を行うためのシリアル伝送システムの送信装置５００ａの構成を示すブロック図である。図５Ａに示す送信装置５００ａは、図４Ａの送信装置４００ａに比較して、同期用クロック信号を送信するための２値ドライバ回路５１０ａをさらに備えたことを特徴とする。図５Ａにおいて、２値ドライバ回路５１０ａは、周波数ｆ［Ｈｚ］を有する送信クロック信号を１／２分周した信号を増幅して受信装置５００ｂ側の同期用クロック信号を伝送路部１０６−４に送信する。
【００８４】
図５Ｂは、本発明の第５の実施形態に係る３６ビットのデータ転送を行うためのシリアル伝送システムの受信装置５００ｂの構成を示すブロック図である。図５Ｂに示す受信装置５００ｂは、図４Ｂの受信装置４００ｂに比較して、同期用クロック信号を受信するための２値レシーバ回路５１０ｂをさらに備えたことを特徴とする。図５Ｂにおいて、２値レシーバ回路５１０ｂは、伝送路部１０６−４からの周波数ｆ／２［Ｈｚ］を有する同期用クロック信号を増幅して受信クロック信号を生成して、１４倍の逓倍回路５０７ｂ、１４Ｂ１２Ｂ復号化器１０３ｂ−１、１０３ｂ−２、１０３ｂ−３、１０３ｂ−４、１０３ｂ−５、１０３ｂ−６、バッファ１０２ｂ、２倍の逓倍回路３０９ｂ、及びデータ処理部１０１ｂに出力する。
【００８５】
以上のように構成された、送信装置５００ａ、伝送路１０６及び受信装置５００ｂを備えたシリアル伝送システムの動作及び作用について以下に説明する。
【００８６】
本実施形態に係るシリアル伝送システムは、図４Ａ及び図４Ｂにおける送信装置４００ａと受信装置４００ｂを備えたシリアル伝送システムの構成に加えて、２値ドライバ回路５１０ａ、伝送路部１０６−４及び２値レシーバ回路５１０ｂを備えたので、伝送路部１０６−１〜１０６−３を介して送信されるシリアルデータと並行して、受信装置５００ｂ側の同期用クロック信号を受信装置５００ｂ側に送信でき、より確実にクロック再生及びデータ同期を行うことができる。
【００８７】
図５Ｃは、本発明の第５の実施形態の変形例に係る２４ビットのデータ転送を行うためのシリアル伝送システムの送信装置５００ａの構成を示すブロック図である。図５Ｃの送信装置５００ａは、図４Ｃの送信装置４００ａに比較して、同期用クロック信号を送信するための２値ドライバ回路５１０ａをさらに備えたことを特徴とする。これにより、受信装置５００ｂ側に同期用クロック信号を伝送路部１０６−４を介して送信することができる。
【００８８】
図５Ｄは、本発明の第５の実施形態の変形例に係る２４ビットのデータ転送を行うためのシリアル伝送システムの受信装置５００ｂの構成を示すブロック図である。図５Ｄの受信装置５００ｂは、図４Ｄの受信装置４００ｂに比較して、図５Ｄに示す受信装置５００ｂは、図４Ｄの受信装置４００ｂに比較して、同期用クロック信号を受信するための２値レシーバ回路５１０ｂをさらに備えたことを特徴とする。これにより、伝送路部１０６−４を介して同期用クロック信号を受信することができる。
【００８９】
以上のように構成された、送信装置５００ａ、伝送路１０６及び受信装置５００ｂを備えたシリアル伝送システムの動作及び作用について以下に説明する。
【００９０】
本実施形態に係るシリアル伝送システムは、図４Ｃ及び図４Ｄにおける送信装置４００ａと受信装置４００ｂを備えたシリアル伝送システムの構成に加えて、２値ドライバ回路５１０ａ、伝送路部１０６−４及び２値レシーバ回路５１０ｂを備えたので、伝送路部１０６−１〜１０６−３を介して送信されるシリアルデータと並行して、受信装置５００ｂ側の同期用クロック信号を受信装置５００ｂ側に送信でき、より確実にクロック再生及びデータ同期を行うことができる。
【００９１】
以上の実施形態に係るシリアル伝送システムによれば、４チャネルの伝送路部１０６−１、１０６−２、１０６−３、１０６−４を用いて、シンプルな回路構成で３６ビットのデータ処理及びデータ転送が実現可能となる。３６ビットのデータ送信では、２値送信換算における１チャネルあたりのデータ効率は、従来例に係る８Ｂ１０Ｂ伝送システム（送信周波数１０ｆ［Ｈｚ］、送信チャネル数３）を用いた８０％よりも高い１７１．４％を実現でき、さらに、総データ効率は、従来例に係る８Ｂ１０Ｂ伝送システム（送信周波数１０ｆ［Ｈｚ］、送信チャネル数３）を用いた８０％よりも高い１７１．４％が実現可能となる。
【００９２】
さらに、本実施形態に係るシリアル伝送システムによれば、４チャネルの伝送路部１０６−１、１０６−２、１０６−３、１０６−４を用いて、シンプルな回路構成で２４ビットのデータ処理及びデータ転送が実現可能となる。２４ビットのデータ送信では、２値送信換算における１チャネルあたりのデータ効率は、従来例に係る８Ｂ１０Ｂ伝送システム（送信周波数１０ｆ［Ｈｚ］、送信チャネル数３）を用いた８０％よりも高い１７１．４％を実現でき、さらに、総データ効率は、従来例に係る８Ｂ１０Ｂ伝送システム（送信周波数１０ｆ［Ｈｚ］、送信チャネル数３）を用いた８０％よりも高い１７１．４％が実現可能となる。
【００９３】
以上説明したように、本実施形態によれば、ＤＣバランスがとれた１４ビットのパラレルデータを発生する１２Ｂ１４Ｂ符号化器１０３ａ−１〜１０３ａ−６を用いて送信信号のベースバンド信号を発生したので、クロック再生及びデータ同期をより確実に行うことが可能なシリアルデータ送信が可能となる。さらに、本実施形態によれば、第３の実施形態の構成と比較して、３６ビットのデータ送信時においては、データ効率を維持した状態で伝送速度を半分に抑制したシリアル送信が可能となり、２４ビットのデータ送信時においては、データ効率を維持した状態で伝送速度を１／３の伝送速度に抑制したシリアル送信が可能となる。さらに、本実施形態によれば、第４の実施形態の構成と比較して、より確実に同期用のクロックの再生、データ同期、クロック送信の容易化、パラレルデータへの干渉の抑制、及びノイズ放射の低周波化が可能となる。
【００９４】
なお、第５の実施形態の変形例として、図５Ａ及び図５Ｃにおける２値ドライバ回路５１０ａの入力信号に逓倍回路１０７ａからの出力信号を用いてもよい。その場合には、図５Ｂ及び図５Ｄの１４倍の逓倍回路５０７ｂの代わりに、復号化回路１０３ｂ、バッファ１０２ｂ、逓倍回路３０９ｂ及びデータ処理部１０１ｂの動作に必要とされるクロック信号の周波数が、２値レシーバ回路５１０からの出力信号が有する周波数の１／１４倍が設定されるように１／１４倍の分周回路が必要となる。
【００９５】
なお、以上の第５の実施形態及びその変形例では、同期用クロック信号の送受信のために、２値のドライバ回路５１０ａ及びレシーバ回路５１０ｂを用いる構成を示したが、本発明はこれに限らず、データチャネルとのスキューを合わせるために、データチャネルで用いたものと同じ、４値のドライバ回路及びレシーバ回路を用いる構成にしてもよい。
【００９６】
第６の実施形態．
図６Ａは、本発明の第６の実施形態に係る３６ビットのデータ転送を行うためのシリアル伝送システムの送信装置６００ａの構成を示すブロック図である。図６Ａに示す送信装置６００ａは、図５Ａの送信装置５００ａに比較して、４値ドライバ回路部２０５ａ−１、２０５ａ−２、２０５ａ−３の代わりに、差動４値ドライバ回路部６０５ａ−１、６０５ａ−２、６０５ａ−３を備え、２値ドライバ回路５１０ａに代わりに、差動２値ドライバ回路６１０ａを備えたことを特徴とする。さらに、図５Ａに示す伝送路部１０６−１、１０６−２、１０６−３、１０６−４の代わりに、差動伝送路部６０６−１、６０６−２、６０６−３、６０６−４を備えたことを特徴とする。
【００９７】
図６Ａにおいて、差動４値ドライバ回路部６０５ａ−１、６０５ａ−２、６０５ａ−３はそれぞれ、パラレルシリアル変換された高速信号を増幅して差動４値送信信号を生成して差動伝送路部６０６−１、６０６−２、６０６−３に送信する。また、差動２値ドライバ回路６１０ａは、周波数ｆ［Ｈｚ］を有する送信クロック信号を１／２分周した信号を増幅して受信装置６００ｂ側の同期用差動クロック信号を差動伝送路部６０６−４に送信する。
【００９８】
図６Ｂは、本発明の第６の実施形態に係る３６ビットのデータ転送を行うためのシリアル伝送システムの受信装置６００ｂの構成を示すブロック図である。図６Ｂに示す受信装置６００ｂは、図５Ｂの受信装置５００ｂに比較して、４値レシーバ回路部２０５ｂ−１、２０５ｂ−２、２０５ｂ−３の代わりに、差動４値レシーバ回路部６０５ｂ−１、６０５ｂ−２、６０５ｂ−３を備え、２値レシーバ回路５１０ｂに代わりに、差動２値レシーバ回路６１０ｂを備えたことを特徴とする。さらに、図５Ｂに示す伝送路部１０６−１、１０６−２、１０６−３、１０６−４の代わりに、差動伝送路部６０６−１、６０６−２、６０６−３、６０６−４を備えたことを特徴とする。
【００９９】
図６Ｂにおいて、差動４値レシーバ回路部６０５ｂ−１は、差動伝送路部６０６−１からの差動４値送信信号を受信しかつ増幅して２個の１ビットのシリアルデータを生成した後、当該１ビットのシリアルデータをそれぞれシリアルパラレル変換回路部１０４ｂ−１、１０４ｂ−２に出力する。ここで、差動４値レシーバ回路部６０５ｂ−２、６０５ｂ−３それぞれの動作も、差動４値レシーバ回路部６０５ｂ−１の動作と同様である。また、差動２値レシーバ回路５１０ｂは、送信装置５００ａ側からの周波数ｆ／２［Ｈｚ］を有する同期用クロック信号を増幅して受信クロック信号を生成して、１４倍の逓倍回路５０７ｂ、復号化回路１０３ｂ、バッファ１０２ｂ、２倍の逓倍回路３０９ｂ、及びデータ処理部１０１ｂに出力する。
【０１００】
以上のように構成された、送信装置６００ａ、差動伝送路６０６及び受信装置６００ｂを備えたシリアル伝送システムの動作及び作用について以下に説明する。
【０１０１】
本実施形態に係るシリアル伝送システムは、図５Ａの４値ドライバ回路部２０５ａ−１〜２０５ａ−３の代わりに、それぞれ差動４値ドライバ回路部６０５ａ−１〜６０５ａ−３を備えて、図５Ａ及び図５Ｂの伝送路部１０６−１〜１０６−４の代わりに、それぞれ差動伝送路部６０６−１〜６０６−４を備えて、図５Ａの２値ドライバ回路５１０ａの代わりに、差動２値ドライバ回路６１０ａを備え、さらに図５Ｂの２値レシーバ回路５１０ｂの代わりに差動２値レシーバ回路６１０ｂを備えたので、より高速送信の容易化、低ノイズ化、高ノイズ耐性が可能となる。
【０１０２】
図６Ｃは、本発明の第６の実施形態の変形例に係る２４ビットのデータ転送を行うためのシリアル伝送システムの送信装置６００ａの構成を示すブロック図である。図６Ｃの送信装置６００ａは、図５Ｃの送信装置５００ａに比較して、４値ドライバ回路部２０５ａ−１、２０５ａ−２、２０５ａ−３の代わりに、差動４値ドライバ回路部６０５ａ−１、６０５ａ−２、６０５ａ−３を備え、２値ドライバ回路５１０ａに代わりに、差動２値ドライバ回路６１０ａを備えたことを特徴とする。さらに、図５Ｃに示す伝送路部１０６−１、１０６−２、１０６−３、１０６−４の代わりに、差動伝送路部６０６−１、６０６−２、６０６−３、６０６−４を備えたことを特徴とする。
【０１０３】
図６Ｄは、本発明の第６の実施形態の変形例に係る２４ビットのデータ転送を行うためのシリアル伝送システムの受信装置６００ｂの構成を示すブロック図である。図６Ｄに示す受信装置６００ｂは、図５Ｄの受信装置５００ｂに比較して、４値レシーバ回路部２０５ｂ−１、２０５ｂ−２、２０５ｂ−３の代わりに、差動４値レシーバ回路部６０５ｂ−１、６０５ｂ−２、６０５ｂ−３を備え、２値レシーバ回路５１０ｂに代わりに、差動２値レシーバ回路６１０ｂを備えたことを特徴とする。さらに、図５Ｄに示す伝送路部１０６−１、１０６−２、１０６−３、１０６−４の代わりに、差動伝送路部６０６−１、６０６−２、６０６−３、６０６−４を備えたことを特徴とする。
【０１０４】
以上のように構成された、送信装置６００ａ、差動伝送路６０６及び受信装置６００ｂを備えたシリアル伝送システムの動作及び作用について以下に説明する。
【０１０５】
本実施形態に係るシリアル伝送システムは、図５Ｃの４値ドライバ回路部２０５ａ−１〜２０５ａ−３の代わりに、それぞれ差動４値ドライバ回路部６０５ａ−１〜６０５ａ−３を備えて、図５Ｃ及び図５Ｄの伝送路部１０６−１〜１０６−４の代わりに、それぞれ差動伝送路部６０６−１〜６０６−４を備えて、図５Ｃの２値ドライバ回路５１０ａの代わりに、差動２値ドライバ回路６１０ａを備え、さらに図５Ｄの２値レシーバ回路５１０ｂの代わりに差動２値レシーバ回路６１０ｂを備えたので、より高速送信の容易化、低ノイズ化、高ノイズ耐性が可能となる。
【０１０６】
以上の実施形態に係るシリアル伝送システムによれば、４チャネルの差動伝送路部６０６−１、６０６−２、６０６−３、６０６−４を用いて、シンプルな回路構成で３６ビットのデータ処理及びデータ転送が実現可能となる。３６ビットのデータ送信では、２値送信換算における１チャネルあたりのデータ効率は、従来例に係る８Ｂ１０Ｂ伝送システム（送信周波数１０ｆ［Ｈｚ］、送信チャネル数３）を用いた８０％よりも高い１７１．４％を実現でき、さらに、総データ効率は、従来例に係る８Ｂ１０Ｂ伝送システム（送信周波数１０ｆ［Ｈｚ］、送信チャネル数３）を用いた８０％よりも高い１７１．４％が実現可能となる。
【０１０７】
さらに、本実施形態に係るシリアル伝送システムによれば、４チャネルの伝送路部６０６−１、６０６−２、６０６−３、６０６−４を用いて、シンプルな回路構成で２４ビットのデータ処理及びデータ転送が実現可能となる。２４ビットのデータ送信では、２値送信換算における１チャネルあたりのデータ効率は、従来例に係る８Ｂ１０Ｂ伝送システム（送信周波数１０ｆ［Ｈｚ］、送信チャネル数３）を用いた８０％よりも高い１７１．４％を実現でき、さらに、総データ効率は、従来例に係る８Ｂ１０Ｂ伝送システム（送信周波数１０ｆ［Ｈｚ］、送信チャネル数３）を用いた８０％よりも高い１７１．４％が実現可能となる。
【０１０８】
以上説明したように、本実施形態によれば、ＤＣバランスがとれた１４ビットのパラレルデータを発生する１２Ｂ１４Ｂ符号化器１０３ａ−１〜１０３ａ−６を用いて送信信号のベースバンド信号を発生したので、クロック再生及びデータ同期をより確実に行うことが可能なシリアルデータ送信が可能となる。さらに、本実施形態によれば、第３の実施形態の構成と比較して、３６ビットのデータ送信時においては、データ効率を維持した状態で伝送速度を半分に抑制したシリアル送信が可能となり、２４ビットのデータ送信時においては、データ効率を維持した状態で伝送速度を１／３の伝送速度に抑制したシリアル送信が可能となる。さらに、本実施形態によれば、第４の実施形態の構成と比較して、より確実に同期用のクロックの再生、データ同期、クロック送信の容易化、パラレルデータへの干渉の抑制、及びノイズ放射の低周波化が可能となる。さらに、本実施形態によれば、第５の実施形態の構成と比較して、高速送信の容易化、低ノイズ化及び高ノイズ耐性の実現が可能となる。
【０１０９】
第６の実施形態の変形例として、図６Ａ及び図６Ｃにおける差動２値ドライバ回路６１０ａの入力信号に逓倍回路１０７ａからの出力信号を用いてもよい。その場合には、図６Ｂ及び図６Ｄの１４倍の逓倍回路５０７ｂの代わりに、復号化回路１０３ｂ、バッファ１０２ｂ、逓倍回路３０９ｂ及びデータ処理部１０１ｂの動作に必要とされるクロック信号の周波数が、差動２値レシーバ回路６１０ｂからの出力信号が有する周波数の１／１４倍が設定されるように１／１４倍の分周回路が必要となる。
【０１１０】
なお、以上の第６の実施形態及びその変形例では、同期用クロック信号の送受信のために、２値の差動ドライバ回路６１０ａ及び差動レシーバ回路６１０ｂを用いる構成を示したが、本発明はこれに限らず、データチャネルとのスキューを合わせるために、データチャネルで用いたものと同じ、４値の差動ドライバ回路及び差動レシーバ回路を用いる構成にしてもよい。
【０１１１】
変形例．
以上のように構成された上述の実施形態に係るシリアル伝送システムにおいては、２４ビット又は３６ビットのパラレルデータを１ビット又は２ビットの送信信号として伝送するシリアル伝送システムについて説明した。しかしながら、本発明は上述した実施形態に限定されず、例えば上述した実施形態の変形例として、自然数ｍビットのドライバ回路を備えた送信装置、ｍビットのレシーバ回路を備えた受信装置、及びｍビットの送信信号が送信可能な伝送路を備えて、自然数ｎ×１２ビットのパラレルデータをｍビットの送信信号として伝送するシリアル伝送システムにも適用することができる。
【０１１２】
例えば、ｎ×１２ビットのパラレルデータをｍビットの送信信号として伝送するシリアル伝送システムにおいて、ｎ×１２ビットのパラレルデータをｎ個のシリアルデータに変換して各ｍビットの送信信号を送信する送信装置を備える。当該送信装置は、入力されるパラレルデータを１２ビット毎のｎ個の１２ビットのパラレルデータに分割する分割手段と、前記分割されたｎ個の１２ビットのパラレルデータをそれぞれ１４ビットのパラレルデータに１２Ｂ１４Ｂ変換して出力する符号化回路と、前記１２Ｂ１４Ｂ変換されたｎ個の１４ビットのパラレルデータをそれぞれ１ビットのシリアルデータにパラレルシリアル変換して出力するパラレルシリアル変換回路と、前記パラレルシリアル変換されたｎ個の１ビットのシリアルデータを増幅してｍビットの送信信号としてそれぞれｎ個の伝送路に送信するｍビットドライバ回路とを備える。さらに、各ｍビットの送信信号を受信してｎ個のシリアルデータをパラレルデータに変換する受信装置を備え、当該受信装置は、ｎ個の伝送路からの各ｍビットの送信信号をそれぞれ受信して各１ビットのシリアルデータを生成するｍビットレシーバ回路と、前記生成されたｎ個の１ビットのシリアルデータをｎ個の１４ビットのパラレルデータにシリアルパラレル変換しかつ前記ｎ個のシリアルデータの少なくとも１つから同期用クロック信号を再生するシリアルパラレル変換回路と、前記同期用クロック信号を用いて、前記シリアルパラレル変換されたｎ個の１４ビットのパラレルデータをｎ個の１２ビットのパラレルデータに１４Ｂ１２Ｂ変換して出力する復号化回路とを備える。
【０１１３】
また、上述の実施形態に係るシリアル伝送システムの送信装置及び受信装置はそれぞれ、シフトレジスタ３１０ａ、３１０ｂをさらに備え、２４ビットのパラレルデータの２回のビットシフト又は３６ビットの１回のビットシフトを行い、２４ビット又は３６ビットのパラレルデータをそれぞれ１単位としてそれぞれ３単位又は２単位のパラレルデータを６個のシリアルデータに変換するシリアル伝送システムについて説明した。しかしながら、本発明は上述した実施形態に限定されず、例えば上述した実施形態の変形例として、（ｎ×１２）ビットのパラレルデータを、（自然数ｐ×ｎ×１２）ビットの記憶領域を有するシフトレジスタの（ｎ×１２）ビットのｐ回のビットシフトを行ってｍビットの送信信号として伝送するシリアル伝送システムにも適用することができる。
【０１１４】
例えば、シリアル伝送システムは、ｎ×１２ビットのパラレルデータを１単位としてｐ単位のパラレルデータを（ｎ×ｐ）個のシリアルデータに変換して各ｍビットの送信信号を送信する送信装置を備える。当該送信装置は、入力されるパラレルデータを１２ビット毎の（ｎ×ｐ）個の１２ビットのパラレルデータに分割する分割手段と、前記分割された（ｎ×ｐ）個の１２ビットのパラレルデータをそれぞれ１４ビットのパラレルデータに１２Ｂ１４Ｂ変換して出力する符号化回路と、前記１２Ｂ１４Ｂ変換された（ｎ×ｐ）個の１４ビットのパラレルデータをそれぞれ１ビットのシリアルデータにパラレルシリアル変換して出力するパラレルシリアル変換回路と、前記パラレルシリアル変換された（ｎ×ｐ）個の１ビットのシリアルデータを増幅してｍビットの送信信号としてそれぞれｑ（ｑは（（ｎ×ｐ）／ｍ）以上の最小の自然数）個の伝送路に送信するｍビットドライバ回路とを備える。
【０１１５】
また、当該シリアル伝送システムは、各自然数ｍビットの送信信号を受信して（ｎ×ｐ）個のシリアルデータを１２ビットのパラレルデータに変換する受信装置を備える。当該受信装置は、（ｎ×ｐ）個の伝送路からのｍビットの送信信号をそれぞれ受信して各１ビットのシリアルデータを生成するｍビットレシーバ回路と、前記生成された（ｎ×ｐ）個の１ビットのシリアルデータを（ｎ×ｐ）個の１４ビットのパラレルデータにシリアルパラレル変換しかつ前記（ｎ×ｐ）個のシリアルデータの少なくとも１つから同期用クロック信号を再生するシリアルパラレル変換回路と、前記同期用クロック信号を用いて、前記シリアルパラレル変換された（ｎ×ｐ）個の１４ビットのパラレルデータを（ｎ×ｐ）個の１２ビットのパラレルデータに１４Ｂ１２Ｂ変換して出力する復号化回路とを備える。
【産業上の利用可能性】
【０１１６】
以上詳述したように、本発明に係る送信装置、受信装置、シリアル伝送システムによれば、確実にクロック再生及びデータ同期を行うことができかつデータ効率を高め、さらに伝送速度を抑制することが可能となる。従って、２４、３６、４８ビットのデータ転送が主流となるＡＶデータの高速送信において有用となる。
【符号の説明】
【０１１７】
１００ａ，２００ａ，３００ａ，４００ａ，５００ａ，６００ａ…送信装置、
１００ｂ，２００ｂ，３００ｂ，４００ｂ，５００ｂ，６００ｂ…受信装置、
１０１ａ，１０１ｂ…データ処理部、
１０２ａ，１０２ｂ…バッファ、
１０３ａ…符号化回路、
１０３ａ−１，１０３ａ−２，１０３ａ−３，１０３ａ−４，１０３ａ−５，１０３ａ−６…１２Ｂ１４Ｂ符号化器、
１０３ｂ…復号化回路、
１０３ｂ−１，１０３ｂ−２，１０３ｂ−３，１０３ｂ−４，１０３ｂ−５，１０３ｂ−６…１４Ｂ１２Ｂ復号化器、
１０４ａ…パラレルシリアル変換回路、
１０４ａ−１，１０４ａ−２，１０４ａ−３，１０４ａ−４，１０４ａ−５，１０４ａ−６…パラレルシリアル変換回路部、
１０４ｂ…シリアルパラレル変換回路、
１０４ｂ−１，１０４ｂ−２，１０４ｂ−３，１０４ｂ−４，１０４ｂ−５，１０４ｂ−６…シリアルパラレル変換回路部、
１０５ａ…ドライバ回路、
５１０ａ…２値ドライバ回路、
６１０ａ…差動ドライバ回路、
１０５ａ−１，１０５ａ−２，１０５ａ−３…２値ドライバ回路部、
２０５ａ…ドライバ回路、
２０５ａ−１，２０５ａ−２，２０５ａ−３…４値ドライバ回路部、
６０５ａ…差動ドライバ回路、
６０５ａ−１，６０５ａ−２，６０５ａ−３…差動４値ドライバ回路部、
１０５ｂ，５１０ｂ…レシーバ回路、
１０５ｂ，１０５ｂ−１，１０５ｂ−２，１０５ｂ−３…２値レシーバ回路部、
６０５ｂ…差動レシーバ回路、
６１０ｂ…差動２値レシーバ回路、
６０５ｂ−１，６０５ｂ−２，６０５ｂ−３…差動４値レシーバ回路部、
２０５ｂ…レシーバ回路、
２０５ｂ−１，２０５ｂ−２，２０５ｂ−３…４値レシーバ回路部、
１０６…伝送路、
１０６−１，１０６−２，１０６−３，１０６−４…伝送路部、
６０６…差動伝送路、
６０６−１，６０６−２，６０６−３，６０６−４…差動伝送路部、
１０７ａ，３０９ｂ，５０７ｂ…逓倍回路、
１０７ｂ，３０９ａ…分周回路、
１０８ａ，２０８ａ…１２ビットのチャネルの送信回路、
３０８ａ…２４ビットのチャネルの送信回路、
１０８ｂ，２０８ｂ…１２ビットのチャネルの受信回路、
３０８ｂ…２４ビットのチャネルの受信回路、
３１０ａ，３１０ｂ…シフトレジスタ。
【特許請求の範囲】
【請求項１】
自然数ｎ×１２ビットのパラレルデータをｎ個のシリアルデータに変換して各自然数ｍビットの送信信号を送信する送信装置であって、
入力されるパラレルデータを１２ビット毎のｎ個の１２ビットのパラレルデータに分割する分割手段と、
前記分割されたｎ個の１２ビットのパラレルデータをそれぞれ１４ビットのパラレルデータに１２Ｂ１４Ｂ変換して出力する符号化回路と、
前記１２Ｂ１４Ｂ変換されたｎ個の１４ビットのパラレルデータをそれぞれ１ビットのシリアルデータにパラレルシリアル変換して出力するパラレルシリアル変換回路と、
前記パラレルシリアル変換されたｎ個の１ビットのシリアルデータを増幅してｍビットの送信信号としてそれぞれｎ個の伝送路に送信するｍビットドライバ回路とを備えたことを特徴とする送信装置。
【請求項２】
自然数ｎ×１２ビットのパラレルデータを１単位として自然数ｐ単位のパラレルデータを（ｎ×ｐ）個のシリアルデータに変換して各自然数ｍビットの送信信号を送信する送信装置であって、
入力されるパラレルデータを１２ビット毎の（ｎ×ｐ）個の１２ビットのパラレルデータに分割する分割手段と、
前記分割された（ｎ×ｐ）個の１２ビットのパラレルデータをそれぞれ１４ビットのパラレルデータに１２Ｂ１４Ｂ変換して出力する符号化回路と、
前記１２Ｂ１４Ｂ変換された（ｎ×ｐ）個の１４ビットのパラレルデータをそれぞれ１ビットのシリアルデータにパラレルシリアル変換して出力するパラレルシリアル変換回路と、
前記パラレルシリアル変換された（ｎ×ｐ）個の１ビットのシリアルデータを増幅してｍビットの送信信号としてそれぞれｑ（ｑは（（ｎ×ｐ）／ｍ）以上の最小の自然数）個の伝送路に送信するｍビットドライバ回路とを備えたことを特徴とする送信装置。
【請求項３】
前記分割手段は、（ｎ×１２×ｐ）ビットの記憶領域を有するシフトレジスタを含み、前記シフトレジスタを用いて、（ｎ×１２）ビットのビットシフトを行うことにより、１２ビット毎の（ｎ×ｐ）個の１２ビットのパラレルデータに分割することを特徴とする請求項２記載の送信装置。
【請求項４】
前記ｍビットドライバ回路は差動のｍビットドライバ回路であることを特徴とする請求項１〜３のうちのいずれか１つに記載の送信装置。
【請求項５】
前記送信装置において用いた同期用クロック信号を別の伝送路に送信するクロック用ドライバ回路をさらに備えたことを特徴とする請求項１〜４のうちのいずれか１つに記載の送信装置。
【請求項６】
前記クロック用ドライバ回路は差動のクロック用ドライバ回路であることを特徴とする請求項５記載の送信装置。
【請求項７】
各自然数ｍビットの送信信号を受信して自然数ｎ個のシリアルデータをパラレルデータに変換する受信装置であって、
ｎ個の伝送路からの各自然数ｍビットの送信信号をそれぞれ受信して各１ビットのシリアルデータを生成するｍビットレシーバ回路と、
前記生成されたｎ個の１ビットのシリアルデータをｎ個の１４ビットのパラレルデータにシリアルパラレル変換しかつ前記ｎ個のシリアルデータの少なくとも１つから同期用クロック信号を再生するシリアルパラレル変換回路と、
前記同期用クロック信号を用いて、前記シリアルパラレル変換されたｎ個の１４ビットのパラレルデータをｎ個の１２ビットのパラレルデータに１４Ｂ１２Ｂ変換して出力する復号化回路とを備えたことを特徴とする受信装置。
【請求項８】
各自然数ｍビットの送信信号を受信して（自然数ｎ×自然数ｐ）個のシリアルデータを１２ビットのパラレルデータに変換する受信装置であって、
（ｎ×ｐ）個の伝送路からの自然数ｍビットの送信信号をそれぞれ受信して各１ビットのシリアルデータを生成するｍビットレシーバ回路と、
前記生成された（ｎ×ｐ）個の１ビットのシリアルデータを（ｎ×ｐ）個の１４ビットのパラレルデータにシリアルパラレル変換しかつ前記（ｎ×ｐ）個のシリアルデータの少なくとも１つから同期用クロック信号を再生するシリアルパラレル変換回路と、
前記同期用クロック信号を用いて、前記シリアルパラレル変換された（ｎ×ｐ）個の１４ビットのパラレルデータを（ｎ×ｐ）個の１２ビットのパラレルデータに１４Ｂ１２Ｂ変換して出力する復号化回路とを備えたことを特徴とする受信装置。
【請求項９】
前記復号化回路から出力された前記（ｎ×ｐ）個の１２ビットのパラレルデータを（ｎ×１２）ビット毎のパラレルデータとして出力する出力手段を備え、前記出力手段は、（ｎ×１２×ｐ）ビットの記憶領域を有するシフトレジスタを含み、前記シフトレジスタを用いて、（ｎ×１２）ビットのビットシフトを行うことにより、前記（ｎ×ｐ）個の１２ビットのパラレルデータを（ｎ×１２）ビット毎のパラレルデータとして出力することを特徴とする請求項８記載の受信装置。
【請求項１０】
前記ｍビットレシーバ回路は差動のｍビットレシーバ回路であることを特徴とする請求項７〜９のうちのいずれか１つに記載の受信装置。
【請求項１１】
前記受信装置において用いる同期用クロック信号を別の伝送路から受信するクロック用レシーバ回路をさらに備えたことを特徴とする請求項７〜１０のうちのいずれか１つに記載の受信装置。
【請求項１２】
前記クロック用レシーバ回路は差動のクロック用レシーバ回路であることを特徴とする請求項１１記載の受信装置。
【請求項１３】
請求項１記載の受信装置と請求項７記載の送信装置を備えたことを特徴とするシリアル伝送システム。
【請求項１４】
請求項２記載の受信装置と請求項８記載の送信装置を備えたことを特徴とするシリアル伝送システム。
【請求項１】
自然数ｎ×１２ビットのパラレルデータをｎ個のシリアルデータに変換して各自然数ｍビットの送信信号を送信する送信装置であって、
入力されるパラレルデータを１２ビット毎のｎ個の１２ビットのパラレルデータに分割する分割手段と、
前記分割されたｎ個の１２ビットのパラレルデータをそれぞれ１４ビットのパラレルデータに１２Ｂ１４Ｂ変換して出力する符号化回路と、
前記１２Ｂ１４Ｂ変換されたｎ個の１４ビットのパラレルデータをそれぞれ１ビットのシリアルデータにパラレルシリアル変換して出力するパラレルシリアル変換回路と、
前記パラレルシリアル変換されたｎ個の１ビットのシリアルデータを増幅してｍビットの送信信号としてそれぞれｎ個の伝送路に送信するｍビットドライバ回路とを備えたことを特徴とする送信装置。
【請求項２】
自然数ｎ×１２ビットのパラレルデータを１単位として自然数ｐ単位のパラレルデータを（ｎ×ｐ）個のシリアルデータに変換して各自然数ｍビットの送信信号を送信する送信装置であって、
入力されるパラレルデータを１２ビット毎の（ｎ×ｐ）個の１２ビットのパラレルデータに分割する分割手段と、
前記分割された（ｎ×ｐ）個の１２ビットのパラレルデータをそれぞれ１４ビットのパラレルデータに１２Ｂ１４Ｂ変換して出力する符号化回路と、
前記１２Ｂ１４Ｂ変換された（ｎ×ｐ）個の１４ビットのパラレルデータをそれぞれ１ビットのシリアルデータにパラレルシリアル変換して出力するパラレルシリアル変換回路と、
前記パラレルシリアル変換された（ｎ×ｐ）個の１ビットのシリアルデータを増幅してｍビットの送信信号としてそれぞれｑ（ｑは（（ｎ×ｐ）／ｍ）以上の最小の自然数）個の伝送路に送信するｍビットドライバ回路とを備えたことを特徴とする送信装置。
【請求項３】
前記分割手段は、（ｎ×１２×ｐ）ビットの記憶領域を有するシフトレジスタを含み、前記シフトレジスタを用いて、（ｎ×１２）ビットのビットシフトを行うことにより、１２ビット毎の（ｎ×ｐ）個の１２ビットのパラレルデータに分割することを特徴とする請求項２記載の送信装置。
【請求項４】
前記ｍビットドライバ回路は差動のｍビットドライバ回路であることを特徴とする請求項１〜３のうちのいずれか１つに記載の送信装置。
【請求項５】
前記送信装置において用いた同期用クロック信号を別の伝送路に送信するクロック用ドライバ回路をさらに備えたことを特徴とする請求項１〜４のうちのいずれか１つに記載の送信装置。
【請求項６】
前記クロック用ドライバ回路は差動のクロック用ドライバ回路であることを特徴とする請求項５記載の送信装置。
【請求項７】
各自然数ｍビットの送信信号を受信して自然数ｎ個のシリアルデータをパラレルデータに変換する受信装置であって、
ｎ個の伝送路からの各自然数ｍビットの送信信号をそれぞれ受信して各１ビットのシリアルデータを生成するｍビットレシーバ回路と、
前記生成されたｎ個の１ビットのシリアルデータをｎ個の１４ビットのパラレルデータにシリアルパラレル変換しかつ前記ｎ個のシリアルデータの少なくとも１つから同期用クロック信号を再生するシリアルパラレル変換回路と、
前記同期用クロック信号を用いて、前記シリアルパラレル変換されたｎ個の１４ビットのパラレルデータをｎ個の１２ビットのパラレルデータに１４Ｂ１２Ｂ変換して出力する復号化回路とを備えたことを特徴とする受信装置。
【請求項８】
各自然数ｍビットの送信信号を受信して（自然数ｎ×自然数ｐ）個のシリアルデータを１２ビットのパラレルデータに変換する受信装置であって、
（ｎ×ｐ）個の伝送路からの自然数ｍビットの送信信号をそれぞれ受信して各１ビットのシリアルデータを生成するｍビットレシーバ回路と、
前記生成された（ｎ×ｐ）個の１ビットのシリアルデータを（ｎ×ｐ）個の１４ビットのパラレルデータにシリアルパラレル変換しかつ前記（ｎ×ｐ）個のシリアルデータの少なくとも１つから同期用クロック信号を再生するシリアルパラレル変換回路と、
前記同期用クロック信号を用いて、前記シリアルパラレル変換された（ｎ×ｐ）個の１４ビットのパラレルデータを（ｎ×ｐ）個の１２ビットのパラレルデータに１４Ｂ１２Ｂ変換して出力する復号化回路とを備えたことを特徴とする受信装置。
【請求項９】
前記復号化回路から出力された前記（ｎ×ｐ）個の１２ビットのパラレルデータを（ｎ×１２）ビット毎のパラレルデータとして出力する出力手段を備え、前記出力手段は、（ｎ×１２×ｐ）ビットの記憶領域を有するシフトレジスタを含み、前記シフトレジスタを用いて、（ｎ×１２）ビットのビットシフトを行うことにより、前記（ｎ×ｐ）個の１２ビットのパラレルデータを（ｎ×１２）ビット毎のパラレルデータとして出力することを特徴とする請求項８記載の受信装置。
【請求項１０】
前記ｍビットレシーバ回路は差動のｍビットレシーバ回路であることを特徴とする請求項７〜９のうちのいずれか１つに記載の受信装置。
【請求項１１】
前記受信装置において用いる同期用クロック信号を別の伝送路から受信するクロック用レシーバ回路をさらに備えたことを特徴とする請求項７〜１０のうちのいずれか１つに記載の受信装置。
【請求項１２】
前記クロック用レシーバ回路は差動のクロック用レシーバ回路であることを特徴とする請求項１１記載の受信装置。
【請求項１３】
請求項１記載の受信装置と請求項７記載の送信装置を備えたことを特徴とするシリアル伝送システム。
【請求項１４】
請求項２記載の受信装置と請求項８記載の送信装置を備えたことを特徴とするシリアル伝送システム。
【図１Ａ】
【図１Ｂ】
【図２Ａ】
【図２Ｂ】
【図３Ａ】
【図３Ｂ】
【図３Ｃ】
【図３Ｄ】
【図３Ｅ】
【図３Ｆ】
【図４Ａ】
【図４Ｂ】
【図４Ｃ】
【図４Ｄ】
【図５Ａ】
【図５Ｂ】
【図５Ｃ】
【図５Ｄ】
【図６Ａ】
【図６Ｂ】
【図６Ｃ】
【図６Ｄ】
【図１Ｂ】
【図２Ａ】
【図２Ｂ】
【図３Ａ】
【図３Ｂ】
【図３Ｃ】
【図３Ｄ】
【図３Ｅ】
【図３Ｆ】
【図４Ａ】
【図４Ｂ】
【図４Ｃ】
【図４Ｄ】
【図５Ａ】
【図５Ｂ】
【図５Ｃ】
【図５Ｄ】
【図６Ａ】
【図６Ｂ】
【図６Ｃ】
【図６Ｄ】
【公開番号】特開２０１３−１１０５５４（Ｐ２０１３−１１０５５４Ａ）
【公開日】平成２５年６月６日（２０１３．６．６）
【国際特許分類】
【出願番号】特願２０１１−２５３６１３（Ｐ２０１１−２５３６１３）
【出願日】平成２３年１１月２１日（２０１１．１１．２１）
【出願人】（０００００５８２１）パナソニック株式会社 (73,050)
【Ｆターム（参考）】
【公開日】平成２５年６月６日（２０１３．６．６）
【国際特許分類】
【出願日】平成２３年１１月２１日（２０１１．１１．２１）
【出願人】（０００００５８２１）パナソニック株式会社 (73,050)
【Ｆターム（参考）】
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