クロック供給装置
【課題】上位からのクロックに位相同期したクロックを供給するクロック供給装置に関し、現用系と予備系とのクロックの位相を一致させる。
【解決手段】システムクロックに位相同期した現用系クロックを出力する現用系システムクロック供給装置１ａと予備系クロックを出力する予備系システムクロック供給装置１ｂとを有し、システムクロックに位相同期したクロックを出力するＤＰＬＬ部２ａ，２ｂと、このＤＰＬＬ部２ａ，２ｂからのクロックを遅延制御する可変遅延回路４ａ，４ｂと、この可変遅延回路４ａ，４ｂを介して出力する現用系クロックと予備系クロックとの位相を比較する位相比較部７ａ，７ｂと、この位相比較部７ａ，７ｂによる現用系クロックと予備系クロックとの位相比較結果により、可変遅延回路４ａ，４ｂの遅延量を制御する位相比較判定部５ａ，５ｂとをそれぞれ備えている。
【解決手段】システムクロックに位相同期した現用系クロックを出力する現用系システムクロック供給装置１ａと予備系クロックを出力する予備系システムクロック供給装置１ｂとを有し、システムクロックに位相同期したクロックを出力するＤＰＬＬ部２ａ，２ｂと、このＤＰＬＬ部２ａ，２ｂからのクロックを遅延制御する可変遅延回路４ａ，４ｂと、この可変遅延回路４ａ，４ｂを介して出力する現用系クロックと予備系クロックとの位相を比較する位相比較部７ａ，７ｂと、この位相比較部７ａ，７ｂによる現用系クロックと予備系クロックとの位相比較結果により、可変遅延回路４ａ，４ｂの遅延量を制御する位相比較判定部５ａ，５ｂとをそれぞれ備えている。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、現用系のシステムクロック供給装置と予備系のシステムクロック供給装置とを有するクロック供給装置に関する。
【背景技術】
【０００２】
ネットワークを介して通信を行う通信装置は、システムクロックに同期して送受信処理を実行するものである。その為に、上位装置からのシステムクロックを受信して、そのシステムクロックに位相同期したクロックを再生し、そのクロックを装置内各部に供給する為のシステムクロック供給装置を設けることになる。その場合、信頼性向上の為に、現用系と予備系との二重化構成を適用する場合が一般的である。
【０００３】
図１２は、従来の二重化構成を適用したクロック供給装置を示し、１０１ａ、１０１ｂはＮ系（現用系）及びＥ系（予備系）とのシステムクロック供給装置、１０２ａ，１０２ｂはＤＰＬＬ部（位相同期部）、１０３ａ，１０３ｂは位相合わせ部，１０４ａ，１０４ｂはＣＬＫ（クロック）分配部、１０５ａ，１０５ｂ，１０６ａ，１０６ｂ，１０７ａ，１０７ｂはバッファを示す。図示を省略した上位装置からのシステムクロックを現用系と予備系とのシステムクロック供給装置１０１ａ，１０２ｂに入力し、ＤＰＬＬ部１０２ａ，１０２ｂによりシステムクロックに位相同期化したクロックを再生し、ＣＬＫ分配部１０４ａ，１０４ｂから分配出力する現用系と予備系とのクロックを、図示を省略した現用予備切替手段により切替えて、装置内各部の動作クロックとするものである。
【０００４】
なお、バッファは、入力インピーダンスが出力特性に影響を与えないようにしたバッファアンプに相当する。又ＤＰＬＬ部１０２ａ，１０２ｂは、現用系と予備系との出力クロック位相が同一となるように、位相合わせ部１０３ａ，１０３ｂにより、上位装置からのシステムクロックと、バッファ１０６ａ，１０６ｂ，１０７ａ，１０７ｂを介した他方のＤＰＬＬ部からの出力クロックとの位相比較を行い、位相が一致するように出力クロックの位相を制御する構成を有するものであり、システムクロックと出力クロックとの周波数が同一でない場合、位相合わせ部１０３ａ，１０３ｂは、システムクロックの周波数と同一の周波数となるように出力クロックを分周して位相比較を行う構成を備えている。
【０００５】
又現用系と予備系とのクロックを切替える切替回路に於いて、予め現用系と予備系とのクロック位相を比較し、位相差と位相の進み遅れとを検出して、現用系と予備系とのクロックに対する遅延量を設定し、現用系と予備系とのクロックを切替えた場合のクロック位相の変化を防止する手段が提案されている（例えば、特許文献１参照）。又上位装置からのクロックを現用系と予備系とのクロック受信部に入力し、クロック受信部は２分岐して、一方は自系、他方は他系のそれぞれ現用系と予備系とのクロック分配部に入力し、現用系のクロックは、そのままセレクタに、予備系のクロックは遅延素子を介してセレクタにそれぞれ入力し、セレクタにより選択したクロックを位相制御発振器に入力し、遅延素子により、セレクタを介して位相制御発振器に入力される現用系と予備系とのクロックの位相を同一となるように処理する手段が提案されている（例えば、特許文献２参照）。
【特許文献１】特開平５−２４３８号公報
【特許文献２】特開平５−２４４１３２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
現用系と予備系との冗長構成を備えると共に、高精度の周波数安定度が要求されるクロック供給装置に於いては、冗長構成の何れか一方を運用系とした時に、クロック停止又は異常周波数出力発生となると、他方の待機系へ切替えるものであるが、その際に、切替える前のクロック位相と、切替えた後のクロック位相とが変化する場合が多いものである。例えば、携帯電話基地局に於いて、現用系と予備系とのクロック切替え等により、急激なクロック位相の変化が発生すると、音声通話の場合は一瞬の音声途切れが発生し、又データ通信の場合はデータ欠落が発生する。特に、データ通信の高速化に伴って、データ欠落量が大きくなる問題がある。又パケット通信に於けるデータ欠落時は、再送処理を行うことができるが、テレビ電話等のリアルタイム映像配信サービスに於けるデータ欠落は、表示画面上にモザイク状のブロックノイズが現れる異常状態となり、音声通話のみの場合に比較して、クロック位相の急激な変動の影響は大きくなる問題がある。
【０００７】
又クロック供給装置は、基準位相のクロックと、発生したクロックとの位相比較により、出力クロック位相を基準位相クロックに同期化するＰＬＬ回路を用いた構成が一般的であり、このＰＬＬ回路に於けるカットオフ周波数を低くすることにより、位相変動を低減することができるが、その場合に、位相同期引き込み時間が増加するから、運用開始時間が長くなる問題がある。又図１２に示すような従来のクロック供給装置に於いては、システムクロックの入力側で、位相合わせを行うことになるが、出力側までの各種電子回路素子の遅延時間にバラツキがあり、温度変動、動作電圧変動及び経年変化等による素子特性の変動があるから、これらを考慮すると、変動要因の影響を受けないように回路設計を行うとしても、非常に複雑となって、回路設計が破綻する可能性が高くなり、又安価な回路素子を用いた回路設計は不可能に近いものとなる。又二乗平均包等の統計分布手法を適用した設計方法を用いることもできるが、大量に生産される民生用機器に対しては、不良率の増大により、実現性が乏しいものであった。
【０００８】
又各種の通信装置に於いて、ユニット、パッケージ、ボード等の構成単位の各種の機能部を実装して構成する場合が一般的であり、クロック供給装置から複数の装置構成単位にクロックを分配するものであるから、現用、予備のクロック切替えに対する位相合わせの手段をそれぞれのクロック分配先の装置構成単位毎に設けることは、システムコストの上昇につながる問題がある。
【０００９】
本発明は、前述の従来の問題点を解決するものであり、現用、予備の冗長構成によるクロックの発生手段に於いて、クロック出力端側で、現用、予備のクロック位相を一致させて、現用、予備の切替時の位相を一定に維持することを目的とする。
【課題を解決するための手段】
【００１０】
本発明のクロック供給装置は、上位装置からのシステムクロックに位相同期した現用系クロックを出力する現用系のシステムクロック供給装置と予備系クロックを出力する予備系のシステムクロック供給装置とを有し、現用系と予備系とのシステムクロック供給装置は、システムクロックに位相同期したクロックを出力するＤＰＬＬ部と、該ＤＰＬＬ部からのクロックを遅延制御する可変遅延回路と、該可変遅延回路を介して出力する前記現用系クロックと前記予備系クロックとの位相を比較する位相比較部と、該位相比較部による前記現用系クロックと前記予備系クロックとの位相比較結果により前記可変遅延回路の遅延量を制御する位相比較判定部とをそれぞれ備えている。
【００１１】
又前記位相比較部は、現用系クロックと予備系クロックとの位相差に対応し電圧値を出力する積分回路と、現用系クロックをデータ端子に、予備系クロックをクロック端子にそれぞれ入力して、予備系遅れ検出信号を出力するフリップフロップと、現用系クロックをクロック端子に、予備系クロックをデータ端子にそれぞれ入力して予備系進み検出信号を出力するフリップフロップとを備え、予備系進み検出信号を保持するラッチ回路と、予備系遅れ検出信号を保持するラッチ回路とにより、何れか一方の検出信号保持により他方をリセットする構成とすることができる。
【００１２】
又前記位相比較部は、現用系クロックと予備系クロックとの位相差を高速サンプリングクロックによりサンプリングして、位相差に対応するカウント値を求めるカウンタ回路を備え、位相差量をディジタル値として出力する。
【００１３】
又前記可変遅延回路は、複数の異なる遅延量のディレイラインと、遅延量零のバイパスラインとをセレクタにより選択して直列に接続する構成を有し、ディレイラインの選択接続により、最小遅延量のディレイラインのステップ量で遅延量を制御する。
【００１４】
又前記可変遅延回路の遅延量を制御する前記位相比較判定部は、可変遅延回路の最小遅延量と最大遅延量との中間の遅延量を基準遅延量とし、この基準遅延量を、現用系クロックと予備系クロックとの位相差零の検出時に選択し、予備系クロックの進み位相検出時に、基準遅延量より予備系クロックに対する遅延量を増加し、予備系クロックの遅れ位相検出時に、基準遅延量より予備系クロックに対する遅延量を減少する制御構成を備えることができる。
【発明の効果】
【００１５】
上位装置からのシステムクロックに位相同期した現用系クロックと予備系クロックとを発生して、正常時は、現用系クロックを装置内各部に供給するもので、現用系システムクロック供給装置１ａの出力端のＣＬＫ分配部６ａからの現用系クロックと、予備系システムクロック供給装置１ｂの出力端のＣＬＫ分配部６ｂからの予備系クロックとの位相を比較して、位相が一致するように、可変遅延回路４ａ，４ｂを制御するもので、システムクロック供給装置１ａの出力端の現用系クロックと、システムクロック供給装置１ｂの出力端の予備系クロックとの位相を、各部を構成する回路素子特性の温度変化や経年変化に関係なく一致させることが可能となり、従って、現用系クロックと予備系クロックとを切替えた時に、位相変動が生じないから、装置内各部の動作を安定化することができる。
【発明を実施するための最良の形態】
【００１６】
本発明のクロック供給装置は、図１を参照すると、上位装置からのシステムクロックに位相同期した現用系クロックを出力する現用系のシステムクロック供給装置１ａと予備系クロックを出力する予備系のシステムクロック供給装置１ｂとを有し、現用系と予備系とのシステムクロック供給装置１ａ，１ｂは、システムクロックに位相同期したクロックを出力するＤＰＬＬ部２ａ，２ｂと、このＤＰＬＬ部２ａ，２ｂからのクロックを遅延制御する可変遅延回路４ａ，４ｂと、この可変遅延回路４ａ，４ｂを介して出力する現用系クロックと予備系クロックとの位相を比較する位相比較部７ａ，７ｂと、この位相比較部７ａ，７ｂによる現用系クロックと予備系クロックとの位相比較結果により、可変遅延回路４ａ，４ｂの遅延量を制御する位相比較判定部５ａ，５ｂとをそれぞれ備えている。
【実施例１】
【００１７】
図１は、本発明の実施例１の説明図であり、１ａはＮ系（現用系）のシステムクロック供給装置、１ｂはＥ系（予備系）のシステムクロック供給装置、２ａ，２ｂはＤＰＬＬ部（位相同期部）、３ａ，３ｂは位相合わせ部、４ａ，４ｂは可変遅延回路、５ａ，５ｂは位相判定部，６ａ，６ｂはクロックを装置内の各部に分配するＣＬＫ分配部、７ａ，７ｂは位相比較部、８ａ、８ｂ，９ａ，９ｂ，１０ａ，１０ｂは信号入力側のインピーダンスの影響を除く為のバッファ（Ｂｕｆｆｅｒ）を示す。
【００１８】
現用系と予備系とのシステムクロック供給装置１ａ，１ｂは、同一構成を有するものであり、図示を省略した上位システムからシステムクロックをＤＰＬＬ部２ａ，２ｂに入力し、一方のＤＰＬＬ部２ａの出力クロックを、他方のＤＰＬＬ部２ｂに入力し、この他方のＤＰＬＬ部２ｂの出力クロックを一方のＤＰＬＬ部２ａに入力して、システムクロックに位相同期化したクロックを再生し、再生した出力クロックを可変遅延回路４ａ，４ｂを介してＣＬＫ分配部６ａ，６ｂに入力し、分配出力した現用系と予備系とのクロックを一方と他方との位相比較部７ａ，７ｂにそれぞれ入力し、現用系と予備系との分配出力したクロックの位相を比較し、位相比較判定部５ａ，５ｂにより位相差と位相進み遅れとを基に、可変遅延回路４ａ，４ｂを制御して、現用系と予備系とのクロック位相を常に一致させる。従って、現用系システムクロック供給装置１ａのＣＬＫ分配部６ａから分配出力する現用系クロックの位相と、予備系システムクロック供給装置１ｂのＣＬＫ分配部６ｂから分配出力する予備系クロックの位相とは、常に一致させることが可能となり、システムクロック入力端から、クロック分配部６ａ，６ｂまでの回路素子等による位相変動要因の影響を除くことができる。
【００１９】
なお、バッファ８ａ〜１０ａ，８ｂ〜１０ｂは、入力インピーダンスが出力特性に影響を与えないようにしたバッファアンプに相当し、又ＤＰＬＬ部２ａ，２ｂは、現用系と予備系との出力クロック位相が同一となるように、位相合わせ部３ａ，３ｂにより、上位装置からのシステムクロックと、バッファ６ａ，６ｂ，７ａ，７ｂを介した他方のＤＰＬＬ部からの出力クロックとの位相比較を行い、位相が一致するように出力クロックの位相を制御する構成を有するものであり、システムクロックと出力クロックとの周波数が同一でない場合、位相合わせ部３ａ，３ｂは、システムクロックの周波数と同一の周波数となるように出力クロックを分周して位相比較を行う構成を備えているものであり、ＤＰＬＬ部２ａ，２ｂは既に知られている各種の構成を適用することもできる。
【００２０】
図２は、位相比較部の説明図であり、図１に於ける位相比較部７ａ，７ｂの構成の一例を示す。同図に於いて、１１は位相比較器、１２は積分回路、１３，１５はフリップフロップ（ＦＦ）、１４，１６はラッチ回路を示す。位相比較器１１は、排他的論理和回路構成の場合を示し、位相比較器１１は、排他的論理和構成の場合を示し、ＣＬＫ分配部６ａ，６ｂ（図１参照）から分配出力する現用系クロックと予備系クロックとの立上がりのタイミング差のパルス幅の出力信号を積分回路１２に入力する。この積分回路１２は、位相差に対応した位相比較出力信号を積分して、位相差電圧信号とする。
【００２１】
又フリップフロップ１３は、現用系クロックをデータ端子Ｄに、予備系クロックをクロック端子ｃｌｋにそれぞれ入力し、現用系クロックの立上がりタイミングより予備系クロックの立上がりが遅れている場合に出力端子Ｑを“１”とし、ラッチ回路１４によりラッチして、予備系遅れ検出信号とする。又フリップフロップ１５は、予備系クロックをデータ端子Ｄに、現用系クロックをクロック端子ｃｌｋにそれぞれ入力し、現用系クロックの立上がりタイミングより予備系クロックの立上がりタイミング進んでいる場合に出力端子Ｑを“１”とし、ラッチ回路１６によりラッチして、予備系進み検出信号を出力する。又ラッチ回路１４，１６は、何れか一方のみがラッチする状態となるものであり、一方がラッチした場合は、他方をリセット信号によりリセットして、予備系遅れ検出信号と予備系進み検出信号との両方が同時に出力されないように構成する。又前述の位相差電圧信号と、予備系遅れ検出信号と、予備系進み検出信号とを、図１に於ける位相比較判定部５ａ，５ｂに入力する。
【００２２】
位相比較判定部５ａ，５ｂ（図１参照）は、位相比較部７ａ，７ｂからの前述の位相差電圧信号と、予備系遅れ検出信号と、予備系進み検出信号とにより、可変遅延回路４ａ，４ｂの遅延量を制御して、ＣＬＫ分配部６ａ，６ｂに入力される現用系クロックと予備系クロックとの位相を一致させる。従って、ＣＬＫ分配部６ａ，６ｂから分配出力する現用系クロックと予備系クロックとの位相は、内部回路素子の特性の影響を除いて、常に一致するように制御することができる。又現用系クロックに対する予備系クロックの遅れ、進みを検出する場合を示し、この検出結果により、予備系の可変遅延回路４ｂ（図１参照）を制御するものであるが、現用系の可変遅延回路４ａ（図１参照）は、例えば、遅延量零の状態を維持することができる。又予備系のＣＬＫ分配部６ｂからのクロックを選択して運用する場合、前述の予備系と現用系との関係を反転して、分配出力するクロック位相を一致させる制御を行うことができる。
【００２３】
図３は、高速サンプリングによる位相差測定の説明図であり、（Ａ）は動作説明図で、現用系クロックと予備系クロックと位相差と高速サンプリングクロックとのそれぞれ一例を示し、（Ｂ）は回路構成説明図である。現用系クロックと予備系クロックとの周波数をｎＭＨｚとし、高速サンプリングクロックをその１０倍のｎ×１０ＭＨｚとした場合を示す。回路構成は、現用系クロックと予備系クロックとを入力するゲート回路２１と、このゲート回路の出力信号をデータ端子Ｄに、高速サンプリングクロックをクロック端子ｃｌｋにそれぞれ入力するフリップフロップ（ＦＦ）２２と、このフリップフロップ２２の出力端子Ｑからの出力信号と高速サンプリングクロックとを入力するカウンタ回路２３とを含む構成の場合を示す。
【００２４】
現用系クロックと予備系クロックとの位相差が、図３の（Ａ）に示す場合、ゲート回路２１の出力信号は、予備系クロックをゲート回路２１のインヒビット端子に入力することにより、現用系クロックの立上がりから予備系クロックの立上がりまでの時間を位相差として示すものとなる。フリップフロップ２２は、このゲート回路２１の出力信号の時間長即ち位相差を高速サンプリングクロックにより保持し、出力保持期間内の高速サンプリングクロック数をカウンタ回路２３によりカウントする。それにより、カウンタ回路２３のカウント値は、現用系クロックと予備系クロックとの位相差分を示すものとなる。この場合、（Ａ）に示すタイミング関係であると、予備系クロックは、現用系クロックの立上がりから、２パルス分の高速サンプリングクロック期間の遅れがあり、従って、ｔ１、ｔ２のタイミングの高速サンプリングクロックをカウンタ回路２３によりカウントアップすることになる。なお、ゲート回路２１のインヒビット端子に現用系クロックを入力する構成とすると、予備系クロックが進み位相の場合のカウント値を進み位相差分を示すものとなる。又高速サンプリングクロックを更に高速とすることにより、更に細かい分解能で位相差を検出することができる。
【００２５】
図４は、（Ａ）予備系位相遅れ検出時と、（Ｂ）予備系位相進み検出時とに於ける現用系クロック、予備系クロック、位相比較器出力の波形、予備系進み検出信号、予備系遅れ検出信号を示し、図２に示す構成を参照して説明すると、位相比較器１１の出力信号は、予備系クロック位相の進み遅れに関係なく、現用系クロックと予備系クロックとの位相差の期間、“１”となる。即ち、図４の（Ａ），（Ｂ）に示す現用系クロックと予備系クロックとの位相差があれば、その位相差の期間“１”となる。又現用系クロックに対して予備系クロックが遅れている場合、フリップフロップ１３の出力信号は、現用系クロックが“１”となった後に、予備系クロックが“１”となるから、“１”となる。即ち、ラッチ回路１４によりラッチして、予備系遅れ検出信号が出力される。又フリップフロップ１５の出力信号は、現用系クロックが“１”となった時に、予備系クロックは“０”であるから、フリップフロップ１５の出力信号は“０”の状態を継続する。反対に、予備系クロックが現用系クロックより進み位相の場合は、フリップフロップ１３の出力信号は“０”を継続し、フリップフロップ１５の出力信号は“１”となり、予備系進み検出信号が出力される。
【００２６】
図５は、位相比較部の出力特性の説明図であり、縦軸は電圧、横軸は位相差を示し、位相比較部７ａ，７ｂ（図１参照）の積分回路１２（図２参照）の出力特性の概要を示す。即ち、位相比較器１１からの位相差信号を積分回路１２により積分し、ＤＰＬＬ部２ａから出力する現用系クロックと、ＤＰＬＬ部２ｂから出力する予備系クロックとの位相差に比例した位相差電圧として出力する場合を示す。実際には、図示の特性曲線のように、僅かではあるが、リプル成分を含むことを示している。
【００２７】
図６は、図１に示すＤＰＬＬ部２ａ，２ｂのジッタ／ワンダが、位相比較部７ａ，７ｂの出力特性に影響を及ぼす例を示すものであり、瞬間的な誤差を含む位相差成分を電圧変換することにより、位相比較部７ａ，７ｂの出力特性には、図示のような位相誤差を含むものとなる。
【００２８】
図７は、位相比較判定部の説明図であり、図１に於ける位相比較判定部５ａ，５ｂの構成を示し、３１はＡ／Ｄ変換部、３２はＣＰＵ（プロセッサ）、３３はメモリ、３４は変換テーブルを示す。又位相差電圧信号ｆｒｏｍ位相比較部は、図２に示す位相比較部の積分回路１２からの位相差電圧信号を示し、この位相差電圧をＡ／Ｄ変換部３１に入力し、ラッチ回路１４からの予備系遅れ検出信号と、ラッチ回路１６からの予備系進み検出信号とをＣＰＵ３２に入力し、又Ａ／Ｄ変換部３１により変換した位相差データをＣＰＵ３２に入力する。ＣＰＵ３２は、例えば、入力された複数回の測定データをメモリ３３に格納し、平均値を算出して、変換テーブル３４により、可変遅延回路４ａ，４ｂ（図１参照）に対する可変ステップ信号を求め、可変ステップ信号ｔｏ可変遅延回路として示すように、可変ステップ信号を、可変遅延回路４ａ，４ｂ（図１参照）に入力する。又ＣＰＵ３２により、位相差測定結果を複数回メモリ３３に蓄積して平均値算出を行うことにより、図５に示すリプルを含む位相差電圧信号及び図６に示すジッタを含む位相差電圧信号のリプルやジッタ／ワンダの影響を除去することができる。
【００２９】
図８は、メモリ内容の説明図であり、例えば、ＣＰＵ３２に於いて、１０回の位相差比較結果の平均値を求める場合、予備系進み検出信号と、予備系遅れ検出信号と、位相差変換データとを１０回分格納する。図示の場合は、予備系進み検出信号が“１”、予備系遅れ検出信号が“０”が継続し、３ビット構成で示す位相差変換データが“１１０”，“１１１”，“１１０”，“１０１”・・・として保持する。なお、位相差変換データは、３ピット構成に限定されるものではなく、所望のビット構成とすることができる。又予備系進み検出信号と予備系遅れ検出信号との論理構成は、識別判定可能の論理構成とすることができる。
【００３０】
図９の（Ａ）は、可変遅延回路、（Ｂ）は変換テーブルの説明図であり、図１に於ける可変遅延回路４ａ，４ｂを、図９の（Ａ）に示すように、複数のそれぞれ異なる遅延量のディレイラインと、遅延量零のバイパスラインとを、セレクタにより選択的に切替える４段構成とした場合を示し、Ｄ０〜Ｄ３により各段のセレクタが制御される。この場合の各段のディレイラインの遅延量を、１００ｐｓ，２００ｐｓ，４００ｐｓ，８００ｐｓとし、各段のセレクタにより全ディレイラインを選択接続すると、遅延量１５００ｐｓの最大遅延量となり、又各段のセレクタにより全バイパスラインを選択接続すると、遅延量０となる。又１段目のディレイラインのみを選択接続すると、遅延量１００ｐｓ、１段目と３段目とのディレイラインを選択接続すると、遅延量は５００ｐｓとなる。従って、可変遅延回路は、更に多数の異なる遅延量のディレイラインを組み合わせることにより、多種類の遅延量とすることが可能であり、又更に遅延量の小さいディレイラインを選択すれば、遅延量の変化量を小さくして、比較的滑らかな遅延量の変更を可能とすることもできる。なお、クロック入力ｔｏＤＰＬＬ側Ｂｕｆｆｅｒは、図１のバッファ９ａ，９ｂに対応し、クロック出力ｔｏＣＬＫ分配部は、図１のＣＬＫ分配部６ａ，６ｂに対応する。
【００３１】
又図９の（Ｂ）に示す変換テーブルは、図７に於ける変換テーブル３４に相当し、アドレスＤ０〜Ｄ３は、図９の（Ａ）のそれぞれの１〜４段目のセレクタを指定するアドレスとし、“１”のアドレスＤ０〜Ｄ３対応のディレイラインをセレクタにより選択接続することを示す。又ステップ０〜１５の１６ステップにより、遅延量を選択制御することができる。例えば、ステップ１０は、アドレスＤ１，Ｄ３が“１”であるから、２段目のセレクタによる２００ｐｓのディレイラインと、４段目のセレクタによる８００ｐｓのディレイラインとが選択接続されて、合計１０００ｐｓの遅延量となる。
【００３２】
図１０は、変換テーブルの説明図であり、図９の（Ａ）に示す構成の可変遅延回路に対する場合、図９の（Ｂ）に示す変換テーブルであると、クロックの遅延制御のみとなり、予備系進み検出信号には対応できないので、その変換テーブルのステップ０〜１５と遅延量との関係を変更し、ステップ１〜１５の中間のステップ８を、現用系と予備系とのクロック位相差の平均結果が０の場合の基準ステップとする。即ち、図１に於ける可変遅延回路４ａ，４ｂによる現用系クロックと予備系クロックとに対して、予め８００ｐｓの遅延をオフセット値とし、ＤＰＬＬ部２ａ，２ｂからのクロックを可変遅延回路４ａ，４ｂにより、オフセット値の８００ｐｓの遅延を与えて、ＣＬＫ分配部６ａ，６ｂにより分配する。
【００３３】
又図９の（Ｂ）に示す変換テーブルのステップ９〜１５を、図１０に示すステップ７〜１にそれぞれ変更し、図９の（Ｂ）に示す変換テーブルのステップ１〜７を、図１０に示すステップ１５〜９にそれぞれ変更する。それにより、予備系遅れ検出信号が“１”、位相差平均結果が“０１１”の場合、予備系の位相差が３００ｐｓ遅れを示すから、ステップ５（図９の（Ｂ）ではステップ１１）とし、１段目と２段目と４段目とのディレイラインをセレクタにより選択接続することにより、合計１１００ｐｓの遅延量とする。この場合、前述のように、遅延量８００ｐｓをオフセット値としているから、３００ｐｓの遅延を与えることに相当する。又予備系進み検出信号が“１”、位相差平均結果が“０１１”の場合、予備系の位相差が３００ｐｓ進みを示し、ステップ１１（図９の（Ｂ）ではステップ５）とし、１段目と３段目との１００ｐｓと４００ｐｓとのディレイラインをセレクタにより選択接続することにより、５００ｐｓの遅延量とする。この場合、オフセット値を８００ｐｓとしているから、８００−（１００＋４００）＝３００（ｐｓ）の進みとなり、現用系クロック位相に予備系クロック位相を一致させることができる。
【００３４】
図１１は、クロック位相制御動作の説明図であり、（Ａ）は予備系クロック位相遅れの場合の調整前と調整後とを示し、（Ｂ）は予備系クロック位相進みの場合の調整前と調整後とを示す。図１１の（Ａ）に於いては、調整前の予備系クロック遅れ検出信号により、予備系クロックに対する可変遅延回路のディレイラインによる遅延量を減らす調整により、現用系クロック位相に予備系クロック位相を合わせる。又図１１の（Ｂ）に於いては、調整前の予備系クロック進み検出信号により、可変遅延回路のディレイラインによる遅延量を増やして、現用系クロック位相に予備系クロック位相を合わせる。従って、予備系クロック位相が現用系クロック位相に対して進み位相の場合も遅れ位相の場合も、クロック出力端側で一致させ、現用予備の切替えによるクロック位相の変動を防止することができる。
【００３５】
（付記１）上位装置からのシステムクロックに位相同期した現用系クロックを出力する現用系のシステムクロック供給装置と予備系クロックを出力する予備系のシステムクロック供給装置とを有するクロック供給装置に於いて、前記現用系と予備系とのシステムクロック供給装置は、前記システムクロックに位相同期したクロックを出力するＤＰＬＬ部と、該ＤＰＬＬ部からのクロックを遅延制御する可変遅延回路と、該可変遅延回路を介して出力する前記現用系クロックと前記予備系クロックとの位相を比較する位相比較部と、該位相比較部による前記現用系クロックと前記予備系クロックとの位相比較結果により前記可変遅延回路の遅延量を制御する位相比較判定部とをそれぞれ備えたことを特徴とするクロック供給装置。
（付記２）前記位相比較部は、前記現用系クロックと前記予備系クロックとの位相差に対応し電圧値を出力する積分回路と、前記現用系クロックをデータ端子に、前記予備系クロックをクロック端子にそれぞれ入力して、予備系遅れ検出信号を出力するフリップフロップと、前記現用系クロックをクロック端子に、前記予備系クロックをデータ端子にそれぞれ入力して予備系進み検出信号を出力するフリップフロップとを備えたことを特徴とする付記１記載のクロック供給装置。
（付記３）前記位相比較部は、前記現用系クロックと前記予備系クロックとの位相差を高速サンプリングクロックによりサンプリングして、前記位相差に対応するカウント値を求めるカウンタ回路を備えたことを特徴とする付記１記載のクロック供給装置。
【００３６】
（付記４）前記位相比較判定部は、前記位相比較部からの位相差電圧信号を平均化する手段を含み、前記位相差電圧信号を平均化した信号に基づいて前記可変遅延回路を制御する構成を備えたことを特徴とする付記１記載のクロック供給装置。
（付記５）前記可変遅延回路は、複数の異なる遅延量のディレイラインと、遅延量零のバイパスラインとをセレクタにより選択して直列に接続する構成を有することを特徴とする付記１記載のクロック供給装置。
（付記６）前記可変遅延回路の遅延量を制御する前記位相比較判定部は、前記可変遅延回路の最小遅延量と最大遅延量との中間の遅延量を基準遅延量とし、該基準遅延量を前記現用系クロックと前記予備系クロックとの位相差零の検出時に選択し、前記予備系クロックの進み位相検出時に前記基準遅延量より前記予備系クロックに対する遅延量を増加し、前記予備系クロックの遅れ位相検出時に前記基準遅延量より前記予備系クロックに対する遅延量を減少する制御構成を備えていることを特徴とする付記１記載のクロック供給装置。
（付記７）前記位相比較判定部は、前記位相比較部からの位相差電圧信号をディジタル信号に変換し、前記位相比較部からの予備系遅れ検出信号と予備系進み検出信号とを複数回保持するメモリと、該メモリの保持内容を平均化処理する手段と、該手段により平均化した位相差と前記予備系遅れ検出信号又は前記予備系進み検出信号とに基づいた前記可変遅延回路の遅延量の増加、減少のステップを保持した変換テーブルとを備えたことを特徴とする付記１又は付記６記載のクロック供給装置。
【図面の簡単な説明】
【００３７】
【図１】本発明の実施例１の説明図である。
【図２】位相比較部の説明図である。
【図３】高速サンプリングによる位相差測定の説明図である。
【図４】予備系位相遅れ検出時と予備系位相進み検出時との説明図である。
【図５】位相比較部の出力特性の説明図である。
【図６】ジッタ／ワンダを含む位相比較部の出力特性説明図である。
【図７】位相比較判定部の説明図である。
【図８】メモリ内容の説明図である。
【図９】可変遅延回路と変換テーブルとの説明図である。
【図１０】変換テーブルの説明図である。
【図１１】クロック位相制御動作の説明図である。
【図１２】従来例の説明図である。
【符号の説明】
【００３８】
１ａ Ｎ系（現用系）システムクロック供給装置
１ｂ Ｅ系（予備系）システムクロック供給装置
２ａ，２ｂ ＤＰＬＬ部
３ａ，３ｂ 位相あわせ部
４ａ，４ｂ 可変遅延回路
５ａ，５ｂ 位相比較判定部
６ａ，６ｂ ＣＬＫ分配部
７ａ，７ｂ 位相比較部
【技術分野】
【０００１】
本発明は、現用系のシステムクロック供給装置と予備系のシステムクロック供給装置とを有するクロック供給装置に関する。
【背景技術】
【０００２】
ネットワークを介して通信を行う通信装置は、システムクロックに同期して送受信処理を実行するものである。その為に、上位装置からのシステムクロックを受信して、そのシステムクロックに位相同期したクロックを再生し、そのクロックを装置内各部に供給する為のシステムクロック供給装置を設けることになる。その場合、信頼性向上の為に、現用系と予備系との二重化構成を適用する場合が一般的である。
【０００３】
図１２は、従来の二重化構成を適用したクロック供給装置を示し、１０１ａ、１０１ｂはＮ系（現用系）及びＥ系（予備系）とのシステムクロック供給装置、１０２ａ，１０２ｂはＤＰＬＬ部（位相同期部）、１０３ａ，１０３ｂは位相合わせ部，１０４ａ，１０４ｂはＣＬＫ（クロック）分配部、１０５ａ，１０５ｂ，１０６ａ，１０６ｂ，１０７ａ，１０７ｂはバッファを示す。図示を省略した上位装置からのシステムクロックを現用系と予備系とのシステムクロック供給装置１０１ａ，１０２ｂに入力し、ＤＰＬＬ部１０２ａ，１０２ｂによりシステムクロックに位相同期化したクロックを再生し、ＣＬＫ分配部１０４ａ，１０４ｂから分配出力する現用系と予備系とのクロックを、図示を省略した現用予備切替手段により切替えて、装置内各部の動作クロックとするものである。
【０００４】
なお、バッファは、入力インピーダンスが出力特性に影響を与えないようにしたバッファアンプに相当する。又ＤＰＬＬ部１０２ａ，１０２ｂは、現用系と予備系との出力クロック位相が同一となるように、位相合わせ部１０３ａ，１０３ｂにより、上位装置からのシステムクロックと、バッファ１０６ａ，１０６ｂ，１０７ａ，１０７ｂを介した他方のＤＰＬＬ部からの出力クロックとの位相比較を行い、位相が一致するように出力クロックの位相を制御する構成を有するものであり、システムクロックと出力クロックとの周波数が同一でない場合、位相合わせ部１０３ａ，１０３ｂは、システムクロックの周波数と同一の周波数となるように出力クロックを分周して位相比較を行う構成を備えている。
【０００５】
又現用系と予備系とのクロックを切替える切替回路に於いて、予め現用系と予備系とのクロック位相を比較し、位相差と位相の進み遅れとを検出して、現用系と予備系とのクロックに対する遅延量を設定し、現用系と予備系とのクロックを切替えた場合のクロック位相の変化を防止する手段が提案されている（例えば、特許文献１参照）。又上位装置からのクロックを現用系と予備系とのクロック受信部に入力し、クロック受信部は２分岐して、一方は自系、他方は他系のそれぞれ現用系と予備系とのクロック分配部に入力し、現用系のクロックは、そのままセレクタに、予備系のクロックは遅延素子を介してセレクタにそれぞれ入力し、セレクタにより選択したクロックを位相制御発振器に入力し、遅延素子により、セレクタを介して位相制御発振器に入力される現用系と予備系とのクロックの位相を同一となるように処理する手段が提案されている（例えば、特許文献２参照）。
【特許文献１】特開平５−２４３８号公報
【特許文献２】特開平５−２４４１３２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
現用系と予備系との冗長構成を備えると共に、高精度の周波数安定度が要求されるクロック供給装置に於いては、冗長構成の何れか一方を運用系とした時に、クロック停止又は異常周波数出力発生となると、他方の待機系へ切替えるものであるが、その際に、切替える前のクロック位相と、切替えた後のクロック位相とが変化する場合が多いものである。例えば、携帯電話基地局に於いて、現用系と予備系とのクロック切替え等により、急激なクロック位相の変化が発生すると、音声通話の場合は一瞬の音声途切れが発生し、又データ通信の場合はデータ欠落が発生する。特に、データ通信の高速化に伴って、データ欠落量が大きくなる問題がある。又パケット通信に於けるデータ欠落時は、再送処理を行うことができるが、テレビ電話等のリアルタイム映像配信サービスに於けるデータ欠落は、表示画面上にモザイク状のブロックノイズが現れる異常状態となり、音声通話のみの場合に比較して、クロック位相の急激な変動の影響は大きくなる問題がある。
【０００７】
又クロック供給装置は、基準位相のクロックと、発生したクロックとの位相比較により、出力クロック位相を基準位相クロックに同期化するＰＬＬ回路を用いた構成が一般的であり、このＰＬＬ回路に於けるカットオフ周波数を低くすることにより、位相変動を低減することができるが、その場合に、位相同期引き込み時間が増加するから、運用開始時間が長くなる問題がある。又図１２に示すような従来のクロック供給装置に於いては、システムクロックの入力側で、位相合わせを行うことになるが、出力側までの各種電子回路素子の遅延時間にバラツキがあり、温度変動、動作電圧変動及び経年変化等による素子特性の変動があるから、これらを考慮すると、変動要因の影響を受けないように回路設計を行うとしても、非常に複雑となって、回路設計が破綻する可能性が高くなり、又安価な回路素子を用いた回路設計は不可能に近いものとなる。又二乗平均包等の統計分布手法を適用した設計方法を用いることもできるが、大量に生産される民生用機器に対しては、不良率の増大により、実現性が乏しいものであった。
【０００８】
又各種の通信装置に於いて、ユニット、パッケージ、ボード等の構成単位の各種の機能部を実装して構成する場合が一般的であり、クロック供給装置から複数の装置構成単位にクロックを分配するものであるから、現用、予備のクロック切替えに対する位相合わせの手段をそれぞれのクロック分配先の装置構成単位毎に設けることは、システムコストの上昇につながる問題がある。
【０００９】
本発明は、前述の従来の問題点を解決するものであり、現用、予備の冗長構成によるクロックの発生手段に於いて、クロック出力端側で、現用、予備のクロック位相を一致させて、現用、予備の切替時の位相を一定に維持することを目的とする。
【課題を解決するための手段】
【００１０】
本発明のクロック供給装置は、上位装置からのシステムクロックに位相同期した現用系クロックを出力する現用系のシステムクロック供給装置と予備系クロックを出力する予備系のシステムクロック供給装置とを有し、現用系と予備系とのシステムクロック供給装置は、システムクロックに位相同期したクロックを出力するＤＰＬＬ部と、該ＤＰＬＬ部からのクロックを遅延制御する可変遅延回路と、該可変遅延回路を介して出力する前記現用系クロックと前記予備系クロックとの位相を比較する位相比較部と、該位相比較部による前記現用系クロックと前記予備系クロックとの位相比較結果により前記可変遅延回路の遅延量を制御する位相比較判定部とをそれぞれ備えている。
【００１１】
又前記位相比較部は、現用系クロックと予備系クロックとの位相差に対応し電圧値を出力する積分回路と、現用系クロックをデータ端子に、予備系クロックをクロック端子にそれぞれ入力して、予備系遅れ検出信号を出力するフリップフロップと、現用系クロックをクロック端子に、予備系クロックをデータ端子にそれぞれ入力して予備系進み検出信号を出力するフリップフロップとを備え、予備系進み検出信号を保持するラッチ回路と、予備系遅れ検出信号を保持するラッチ回路とにより、何れか一方の検出信号保持により他方をリセットする構成とすることができる。
【００１２】
又前記位相比較部は、現用系クロックと予備系クロックとの位相差を高速サンプリングクロックによりサンプリングして、位相差に対応するカウント値を求めるカウンタ回路を備え、位相差量をディジタル値として出力する。
【００１３】
又前記可変遅延回路は、複数の異なる遅延量のディレイラインと、遅延量零のバイパスラインとをセレクタにより選択して直列に接続する構成を有し、ディレイラインの選択接続により、最小遅延量のディレイラインのステップ量で遅延量を制御する。
【００１４】
又前記可変遅延回路の遅延量を制御する前記位相比較判定部は、可変遅延回路の最小遅延量と最大遅延量との中間の遅延量を基準遅延量とし、この基準遅延量を、現用系クロックと予備系クロックとの位相差零の検出時に選択し、予備系クロックの進み位相検出時に、基準遅延量より予備系クロックに対する遅延量を増加し、予備系クロックの遅れ位相検出時に、基準遅延量より予備系クロックに対する遅延量を減少する制御構成を備えることができる。
【発明の効果】
【００１５】
上位装置からのシステムクロックに位相同期した現用系クロックと予備系クロックとを発生して、正常時は、現用系クロックを装置内各部に供給するもので、現用系システムクロック供給装置１ａの出力端のＣＬＫ分配部６ａからの現用系クロックと、予備系システムクロック供給装置１ｂの出力端のＣＬＫ分配部６ｂからの予備系クロックとの位相を比較して、位相が一致するように、可変遅延回路４ａ，４ｂを制御するもので、システムクロック供給装置１ａの出力端の現用系クロックと、システムクロック供給装置１ｂの出力端の予備系クロックとの位相を、各部を構成する回路素子特性の温度変化や経年変化に関係なく一致させることが可能となり、従って、現用系クロックと予備系クロックとを切替えた時に、位相変動が生じないから、装置内各部の動作を安定化することができる。
【発明を実施するための最良の形態】
【００１６】
本発明のクロック供給装置は、図１を参照すると、上位装置からのシステムクロックに位相同期した現用系クロックを出力する現用系のシステムクロック供給装置１ａと予備系クロックを出力する予備系のシステムクロック供給装置１ｂとを有し、現用系と予備系とのシステムクロック供給装置１ａ，１ｂは、システムクロックに位相同期したクロックを出力するＤＰＬＬ部２ａ，２ｂと、このＤＰＬＬ部２ａ，２ｂからのクロックを遅延制御する可変遅延回路４ａ，４ｂと、この可変遅延回路４ａ，４ｂを介して出力する現用系クロックと予備系クロックとの位相を比較する位相比較部７ａ，７ｂと、この位相比較部７ａ，７ｂによる現用系クロックと予備系クロックとの位相比較結果により、可変遅延回路４ａ，４ｂの遅延量を制御する位相比較判定部５ａ，５ｂとをそれぞれ備えている。
【実施例１】
【００１７】
図１は、本発明の実施例１の説明図であり、１ａはＮ系（現用系）のシステムクロック供給装置、１ｂはＥ系（予備系）のシステムクロック供給装置、２ａ，２ｂはＤＰＬＬ部（位相同期部）、３ａ，３ｂは位相合わせ部、４ａ，４ｂは可変遅延回路、５ａ，５ｂは位相判定部，６ａ，６ｂはクロックを装置内の各部に分配するＣＬＫ分配部、７ａ，７ｂは位相比較部、８ａ、８ｂ，９ａ，９ｂ，１０ａ，１０ｂは信号入力側のインピーダンスの影響を除く為のバッファ（Ｂｕｆｆｅｒ）を示す。
【００１８】
現用系と予備系とのシステムクロック供給装置１ａ，１ｂは、同一構成を有するものであり、図示を省略した上位システムからシステムクロックをＤＰＬＬ部２ａ，２ｂに入力し、一方のＤＰＬＬ部２ａの出力クロックを、他方のＤＰＬＬ部２ｂに入力し、この他方のＤＰＬＬ部２ｂの出力クロックを一方のＤＰＬＬ部２ａに入力して、システムクロックに位相同期化したクロックを再生し、再生した出力クロックを可変遅延回路４ａ，４ｂを介してＣＬＫ分配部６ａ，６ｂに入力し、分配出力した現用系と予備系とのクロックを一方と他方との位相比較部７ａ，７ｂにそれぞれ入力し、現用系と予備系との分配出力したクロックの位相を比較し、位相比較判定部５ａ，５ｂにより位相差と位相進み遅れとを基に、可変遅延回路４ａ，４ｂを制御して、現用系と予備系とのクロック位相を常に一致させる。従って、現用系システムクロック供給装置１ａのＣＬＫ分配部６ａから分配出力する現用系クロックの位相と、予備系システムクロック供給装置１ｂのＣＬＫ分配部６ｂから分配出力する予備系クロックの位相とは、常に一致させることが可能となり、システムクロック入力端から、クロック分配部６ａ，６ｂまでの回路素子等による位相変動要因の影響を除くことができる。
【００１９】
なお、バッファ８ａ〜１０ａ，８ｂ〜１０ｂは、入力インピーダンスが出力特性に影響を与えないようにしたバッファアンプに相当し、又ＤＰＬＬ部２ａ，２ｂは、現用系と予備系との出力クロック位相が同一となるように、位相合わせ部３ａ，３ｂにより、上位装置からのシステムクロックと、バッファ６ａ，６ｂ，７ａ，７ｂを介した他方のＤＰＬＬ部からの出力クロックとの位相比較を行い、位相が一致するように出力クロックの位相を制御する構成を有するものであり、システムクロックと出力クロックとの周波数が同一でない場合、位相合わせ部３ａ，３ｂは、システムクロックの周波数と同一の周波数となるように出力クロックを分周して位相比較を行う構成を備えているものであり、ＤＰＬＬ部２ａ，２ｂは既に知られている各種の構成を適用することもできる。
【００２０】
図２は、位相比較部の説明図であり、図１に於ける位相比較部７ａ，７ｂの構成の一例を示す。同図に於いて、１１は位相比較器、１２は積分回路、１３，１５はフリップフロップ（ＦＦ）、１４，１６はラッチ回路を示す。位相比較器１１は、排他的論理和回路構成の場合を示し、位相比較器１１は、排他的論理和構成の場合を示し、ＣＬＫ分配部６ａ，６ｂ（図１参照）から分配出力する現用系クロックと予備系クロックとの立上がりのタイミング差のパルス幅の出力信号を積分回路１２に入力する。この積分回路１２は、位相差に対応した位相比較出力信号を積分して、位相差電圧信号とする。
【００２１】
又フリップフロップ１３は、現用系クロックをデータ端子Ｄに、予備系クロックをクロック端子ｃｌｋにそれぞれ入力し、現用系クロックの立上がりタイミングより予備系クロックの立上がりが遅れている場合に出力端子Ｑを“１”とし、ラッチ回路１４によりラッチして、予備系遅れ検出信号とする。又フリップフロップ１５は、予備系クロックをデータ端子Ｄに、現用系クロックをクロック端子ｃｌｋにそれぞれ入力し、現用系クロックの立上がりタイミングより予備系クロックの立上がりタイミング進んでいる場合に出力端子Ｑを“１”とし、ラッチ回路１６によりラッチして、予備系進み検出信号を出力する。又ラッチ回路１４，１６は、何れか一方のみがラッチする状態となるものであり、一方がラッチした場合は、他方をリセット信号によりリセットして、予備系遅れ検出信号と予備系進み検出信号との両方が同時に出力されないように構成する。又前述の位相差電圧信号と、予備系遅れ検出信号と、予備系進み検出信号とを、図１に於ける位相比較判定部５ａ，５ｂに入力する。
【００２２】
位相比較判定部５ａ，５ｂ（図１参照）は、位相比較部７ａ，７ｂからの前述の位相差電圧信号と、予備系遅れ検出信号と、予備系進み検出信号とにより、可変遅延回路４ａ，４ｂの遅延量を制御して、ＣＬＫ分配部６ａ，６ｂに入力される現用系クロックと予備系クロックとの位相を一致させる。従って、ＣＬＫ分配部６ａ，６ｂから分配出力する現用系クロックと予備系クロックとの位相は、内部回路素子の特性の影響を除いて、常に一致するように制御することができる。又現用系クロックに対する予備系クロックの遅れ、進みを検出する場合を示し、この検出結果により、予備系の可変遅延回路４ｂ（図１参照）を制御するものであるが、現用系の可変遅延回路４ａ（図１参照）は、例えば、遅延量零の状態を維持することができる。又予備系のＣＬＫ分配部６ｂからのクロックを選択して運用する場合、前述の予備系と現用系との関係を反転して、分配出力するクロック位相を一致させる制御を行うことができる。
【００２３】
図３は、高速サンプリングによる位相差測定の説明図であり、（Ａ）は動作説明図で、現用系クロックと予備系クロックと位相差と高速サンプリングクロックとのそれぞれ一例を示し、（Ｂ）は回路構成説明図である。現用系クロックと予備系クロックとの周波数をｎＭＨｚとし、高速サンプリングクロックをその１０倍のｎ×１０ＭＨｚとした場合を示す。回路構成は、現用系クロックと予備系クロックとを入力するゲート回路２１と、このゲート回路の出力信号をデータ端子Ｄに、高速サンプリングクロックをクロック端子ｃｌｋにそれぞれ入力するフリップフロップ（ＦＦ）２２と、このフリップフロップ２２の出力端子Ｑからの出力信号と高速サンプリングクロックとを入力するカウンタ回路２３とを含む構成の場合を示す。
【００２４】
現用系クロックと予備系クロックとの位相差が、図３の（Ａ）に示す場合、ゲート回路２１の出力信号は、予備系クロックをゲート回路２１のインヒビット端子に入力することにより、現用系クロックの立上がりから予備系クロックの立上がりまでの時間を位相差として示すものとなる。フリップフロップ２２は、このゲート回路２１の出力信号の時間長即ち位相差を高速サンプリングクロックにより保持し、出力保持期間内の高速サンプリングクロック数をカウンタ回路２３によりカウントする。それにより、カウンタ回路２３のカウント値は、現用系クロックと予備系クロックとの位相差分を示すものとなる。この場合、（Ａ）に示すタイミング関係であると、予備系クロックは、現用系クロックの立上がりから、２パルス分の高速サンプリングクロック期間の遅れがあり、従って、ｔ１、ｔ２のタイミングの高速サンプリングクロックをカウンタ回路２３によりカウントアップすることになる。なお、ゲート回路２１のインヒビット端子に現用系クロックを入力する構成とすると、予備系クロックが進み位相の場合のカウント値を進み位相差分を示すものとなる。又高速サンプリングクロックを更に高速とすることにより、更に細かい分解能で位相差を検出することができる。
【００２５】
図４は、（Ａ）予備系位相遅れ検出時と、（Ｂ）予備系位相進み検出時とに於ける現用系クロック、予備系クロック、位相比較器出力の波形、予備系進み検出信号、予備系遅れ検出信号を示し、図２に示す構成を参照して説明すると、位相比較器１１の出力信号は、予備系クロック位相の進み遅れに関係なく、現用系クロックと予備系クロックとの位相差の期間、“１”となる。即ち、図４の（Ａ），（Ｂ）に示す現用系クロックと予備系クロックとの位相差があれば、その位相差の期間“１”となる。又現用系クロックに対して予備系クロックが遅れている場合、フリップフロップ１３の出力信号は、現用系クロックが“１”となった後に、予備系クロックが“１”となるから、“１”となる。即ち、ラッチ回路１４によりラッチして、予備系遅れ検出信号が出力される。又フリップフロップ１５の出力信号は、現用系クロックが“１”となった時に、予備系クロックは“０”であるから、フリップフロップ１５の出力信号は“０”の状態を継続する。反対に、予備系クロックが現用系クロックより進み位相の場合は、フリップフロップ１３の出力信号は“０”を継続し、フリップフロップ１５の出力信号は“１”となり、予備系進み検出信号が出力される。
【００２６】
図５は、位相比較部の出力特性の説明図であり、縦軸は電圧、横軸は位相差を示し、位相比較部７ａ，７ｂ（図１参照）の積分回路１２（図２参照）の出力特性の概要を示す。即ち、位相比較器１１からの位相差信号を積分回路１２により積分し、ＤＰＬＬ部２ａから出力する現用系クロックと、ＤＰＬＬ部２ｂから出力する予備系クロックとの位相差に比例した位相差電圧として出力する場合を示す。実際には、図示の特性曲線のように、僅かではあるが、リプル成分を含むことを示している。
【００２７】
図６は、図１に示すＤＰＬＬ部２ａ，２ｂのジッタ／ワンダが、位相比較部７ａ，７ｂの出力特性に影響を及ぼす例を示すものであり、瞬間的な誤差を含む位相差成分を電圧変換することにより、位相比較部７ａ，７ｂの出力特性には、図示のような位相誤差を含むものとなる。
【００２８】
図７は、位相比較判定部の説明図であり、図１に於ける位相比較判定部５ａ，５ｂの構成を示し、３１はＡ／Ｄ変換部、３２はＣＰＵ（プロセッサ）、３３はメモリ、３４は変換テーブルを示す。又位相差電圧信号ｆｒｏｍ位相比較部は、図２に示す位相比較部の積分回路１２からの位相差電圧信号を示し、この位相差電圧をＡ／Ｄ変換部３１に入力し、ラッチ回路１４からの予備系遅れ検出信号と、ラッチ回路１６からの予備系進み検出信号とをＣＰＵ３２に入力し、又Ａ／Ｄ変換部３１により変換した位相差データをＣＰＵ３２に入力する。ＣＰＵ３２は、例えば、入力された複数回の測定データをメモリ３３に格納し、平均値を算出して、変換テーブル３４により、可変遅延回路４ａ，４ｂ（図１参照）に対する可変ステップ信号を求め、可変ステップ信号ｔｏ可変遅延回路として示すように、可変ステップ信号を、可変遅延回路４ａ，４ｂ（図１参照）に入力する。又ＣＰＵ３２により、位相差測定結果を複数回メモリ３３に蓄積して平均値算出を行うことにより、図５に示すリプルを含む位相差電圧信号及び図６に示すジッタを含む位相差電圧信号のリプルやジッタ／ワンダの影響を除去することができる。
【００２９】
図８は、メモリ内容の説明図であり、例えば、ＣＰＵ３２に於いて、１０回の位相差比較結果の平均値を求める場合、予備系進み検出信号と、予備系遅れ検出信号と、位相差変換データとを１０回分格納する。図示の場合は、予備系進み検出信号が“１”、予備系遅れ検出信号が“０”が継続し、３ビット構成で示す位相差変換データが“１１０”，“１１１”，“１１０”，“１０１”・・・として保持する。なお、位相差変換データは、３ピット構成に限定されるものではなく、所望のビット構成とすることができる。又予備系進み検出信号と予備系遅れ検出信号との論理構成は、識別判定可能の論理構成とすることができる。
【００３０】
図９の（Ａ）は、可変遅延回路、（Ｂ）は変換テーブルの説明図であり、図１に於ける可変遅延回路４ａ，４ｂを、図９の（Ａ）に示すように、複数のそれぞれ異なる遅延量のディレイラインと、遅延量零のバイパスラインとを、セレクタにより選択的に切替える４段構成とした場合を示し、Ｄ０〜Ｄ３により各段のセレクタが制御される。この場合の各段のディレイラインの遅延量を、１００ｐｓ，２００ｐｓ，４００ｐｓ，８００ｐｓとし、各段のセレクタにより全ディレイラインを選択接続すると、遅延量１５００ｐｓの最大遅延量となり、又各段のセレクタにより全バイパスラインを選択接続すると、遅延量０となる。又１段目のディレイラインのみを選択接続すると、遅延量１００ｐｓ、１段目と３段目とのディレイラインを選択接続すると、遅延量は５００ｐｓとなる。従って、可変遅延回路は、更に多数の異なる遅延量のディレイラインを組み合わせることにより、多種類の遅延量とすることが可能であり、又更に遅延量の小さいディレイラインを選択すれば、遅延量の変化量を小さくして、比較的滑らかな遅延量の変更を可能とすることもできる。なお、クロック入力ｔｏＤＰＬＬ側Ｂｕｆｆｅｒは、図１のバッファ９ａ，９ｂに対応し、クロック出力ｔｏＣＬＫ分配部は、図１のＣＬＫ分配部６ａ，６ｂに対応する。
【００３１】
又図９の（Ｂ）に示す変換テーブルは、図７に於ける変換テーブル３４に相当し、アドレスＤ０〜Ｄ３は、図９の（Ａ）のそれぞれの１〜４段目のセレクタを指定するアドレスとし、“１”のアドレスＤ０〜Ｄ３対応のディレイラインをセレクタにより選択接続することを示す。又ステップ０〜１５の１６ステップにより、遅延量を選択制御することができる。例えば、ステップ１０は、アドレスＤ１，Ｄ３が“１”であるから、２段目のセレクタによる２００ｐｓのディレイラインと、４段目のセレクタによる８００ｐｓのディレイラインとが選択接続されて、合計１０００ｐｓの遅延量となる。
【００３２】
図１０は、変換テーブルの説明図であり、図９の（Ａ）に示す構成の可変遅延回路に対する場合、図９の（Ｂ）に示す変換テーブルであると、クロックの遅延制御のみとなり、予備系進み検出信号には対応できないので、その変換テーブルのステップ０〜１５と遅延量との関係を変更し、ステップ１〜１５の中間のステップ８を、現用系と予備系とのクロック位相差の平均結果が０の場合の基準ステップとする。即ち、図１に於ける可変遅延回路４ａ，４ｂによる現用系クロックと予備系クロックとに対して、予め８００ｐｓの遅延をオフセット値とし、ＤＰＬＬ部２ａ，２ｂからのクロックを可変遅延回路４ａ，４ｂにより、オフセット値の８００ｐｓの遅延を与えて、ＣＬＫ分配部６ａ，６ｂにより分配する。
【００３３】
又図９の（Ｂ）に示す変換テーブルのステップ９〜１５を、図１０に示すステップ７〜１にそれぞれ変更し、図９の（Ｂ）に示す変換テーブルのステップ１〜７を、図１０に示すステップ１５〜９にそれぞれ変更する。それにより、予備系遅れ検出信号が“１”、位相差平均結果が“０１１”の場合、予備系の位相差が３００ｐｓ遅れを示すから、ステップ５（図９の（Ｂ）ではステップ１１）とし、１段目と２段目と４段目とのディレイラインをセレクタにより選択接続することにより、合計１１００ｐｓの遅延量とする。この場合、前述のように、遅延量８００ｐｓをオフセット値としているから、３００ｐｓの遅延を与えることに相当する。又予備系進み検出信号が“１”、位相差平均結果が“０１１”の場合、予備系の位相差が３００ｐｓ進みを示し、ステップ１１（図９の（Ｂ）ではステップ５）とし、１段目と３段目との１００ｐｓと４００ｐｓとのディレイラインをセレクタにより選択接続することにより、５００ｐｓの遅延量とする。この場合、オフセット値を８００ｐｓとしているから、８００−（１００＋４００）＝３００（ｐｓ）の進みとなり、現用系クロック位相に予備系クロック位相を一致させることができる。
【００３４】
図１１は、クロック位相制御動作の説明図であり、（Ａ）は予備系クロック位相遅れの場合の調整前と調整後とを示し、（Ｂ）は予備系クロック位相進みの場合の調整前と調整後とを示す。図１１の（Ａ）に於いては、調整前の予備系クロック遅れ検出信号により、予備系クロックに対する可変遅延回路のディレイラインによる遅延量を減らす調整により、現用系クロック位相に予備系クロック位相を合わせる。又図１１の（Ｂ）に於いては、調整前の予備系クロック進み検出信号により、可変遅延回路のディレイラインによる遅延量を増やして、現用系クロック位相に予備系クロック位相を合わせる。従って、予備系クロック位相が現用系クロック位相に対して進み位相の場合も遅れ位相の場合も、クロック出力端側で一致させ、現用予備の切替えによるクロック位相の変動を防止することができる。
【００３５】
（付記１）上位装置からのシステムクロックに位相同期した現用系クロックを出力する現用系のシステムクロック供給装置と予備系クロックを出力する予備系のシステムクロック供給装置とを有するクロック供給装置に於いて、前記現用系と予備系とのシステムクロック供給装置は、前記システムクロックに位相同期したクロックを出力するＤＰＬＬ部と、該ＤＰＬＬ部からのクロックを遅延制御する可変遅延回路と、該可変遅延回路を介して出力する前記現用系クロックと前記予備系クロックとの位相を比較する位相比較部と、該位相比較部による前記現用系クロックと前記予備系クロックとの位相比較結果により前記可変遅延回路の遅延量を制御する位相比較判定部とをそれぞれ備えたことを特徴とするクロック供給装置。
（付記２）前記位相比較部は、前記現用系クロックと前記予備系クロックとの位相差に対応し電圧値を出力する積分回路と、前記現用系クロックをデータ端子に、前記予備系クロックをクロック端子にそれぞれ入力して、予備系遅れ検出信号を出力するフリップフロップと、前記現用系クロックをクロック端子に、前記予備系クロックをデータ端子にそれぞれ入力して予備系進み検出信号を出力するフリップフロップとを備えたことを特徴とする付記１記載のクロック供給装置。
（付記３）前記位相比較部は、前記現用系クロックと前記予備系クロックとの位相差を高速サンプリングクロックによりサンプリングして、前記位相差に対応するカウント値を求めるカウンタ回路を備えたことを特徴とする付記１記載のクロック供給装置。
【００３６】
（付記４）前記位相比較判定部は、前記位相比較部からの位相差電圧信号を平均化する手段を含み、前記位相差電圧信号を平均化した信号に基づいて前記可変遅延回路を制御する構成を備えたことを特徴とする付記１記載のクロック供給装置。
（付記５）前記可変遅延回路は、複数の異なる遅延量のディレイラインと、遅延量零のバイパスラインとをセレクタにより選択して直列に接続する構成を有することを特徴とする付記１記載のクロック供給装置。
（付記６）前記可変遅延回路の遅延量を制御する前記位相比較判定部は、前記可変遅延回路の最小遅延量と最大遅延量との中間の遅延量を基準遅延量とし、該基準遅延量を前記現用系クロックと前記予備系クロックとの位相差零の検出時に選択し、前記予備系クロックの進み位相検出時に前記基準遅延量より前記予備系クロックに対する遅延量を増加し、前記予備系クロックの遅れ位相検出時に前記基準遅延量より前記予備系クロックに対する遅延量を減少する制御構成を備えていることを特徴とする付記１記載のクロック供給装置。
（付記７）前記位相比較判定部は、前記位相比較部からの位相差電圧信号をディジタル信号に変換し、前記位相比較部からの予備系遅れ検出信号と予備系進み検出信号とを複数回保持するメモリと、該メモリの保持内容を平均化処理する手段と、該手段により平均化した位相差と前記予備系遅れ検出信号又は前記予備系進み検出信号とに基づいた前記可変遅延回路の遅延量の増加、減少のステップを保持した変換テーブルとを備えたことを特徴とする付記１又は付記６記載のクロック供給装置。
【図面の簡単な説明】
【００３７】
【図１】本発明の実施例１の説明図である。
【図２】位相比較部の説明図である。
【図３】高速サンプリングによる位相差測定の説明図である。
【図４】予備系位相遅れ検出時と予備系位相進み検出時との説明図である。
【図５】位相比較部の出力特性の説明図である。
【図６】ジッタ／ワンダを含む位相比較部の出力特性説明図である。
【図７】位相比較判定部の説明図である。
【図８】メモリ内容の説明図である。
【図９】可変遅延回路と変換テーブルとの説明図である。
【図１０】変換テーブルの説明図である。
【図１１】クロック位相制御動作の説明図である。
【図１２】従来例の説明図である。
【符号の説明】
【００３８】
１ａ Ｎ系（現用系）システムクロック供給装置
１ｂ Ｅ系（予備系）システムクロック供給装置
２ａ，２ｂ ＤＰＬＬ部
３ａ，３ｂ 位相あわせ部
４ａ，４ｂ 可変遅延回路
５ａ，５ｂ 位相比較判定部
６ａ，６ｂ ＣＬＫ分配部
７ａ，７ｂ 位相比較部
【特許請求の範囲】
【請求項１】
上位装置からのシステムクロックに位相同期した現用系クロックを出力する現用系のシステムクロック供給装置と予備系クロックを出力する予備系のシステムクロック供給装置とを有するクロック供給装置に於いて、
前記現用系と予備系とのシステムクロック供給装置は、前記システムクロックに位相同期したクロックを出力するＤＰＬＬ部と、
該ＤＰＬＬ部からのクロックを遅延制御する可変遅延回路と、
該可変遅延回路を介して出力する前記現用系クロックと前記予備系クロックとの位相を比較する位相比較部と、
該位相比較部による前記現用系クロックと前記予備系クロックとの位相比較結果により前記可変遅延回路の遅延量を制御する位相比較判定部とをそれぞれ備えた
ことを特徴とするクロック供給装置。
【請求項２】
前記位相比較部は、前記現用系クロックと前記予備系クロックとの位相差に対応し電圧値を出力する積分回路と、前記現用系クロックをデータ端子に、前記予備系クロックをクロック端子にそれぞれ入力して、予備系遅れ検出信号を出力するフリップフロップと、前記現用系クロックをクロック端子に、前記予備系クロックをデータ端子にそれぞれ入力して予備系進み検出信号を出力するフリップフロップとを備えたことを特徴とする請求項１記載のクロック供給装置。
【請求項３】
前記位相比較部は、前記現用系クロックと前記予備系クロックとの位相差を高速サンプリングクロックによりサンプリングして、前記位相差に対応するカウント値を求めるカウンタ回路を備えたことを特徴とする請求項１記載のクロック供給装置。
【請求項４】
前記可変遅延回路は、複数の異なる遅延量のディレイラインと、遅延量零のバイパスラインとをセレクタにより選択して直列に接続する構成を有することを特徴とする請求項１記載のクロック供給装置。
【請求項５】
前記可変遅延回路の遅延量を制御する前記位相比較判定部は、前記可変遅延回路の最小遅延量と最大遅延量との中間の遅延量を基準遅延量とし、該基準遅延量を前記現用系クロックと前記予備系クロックとの位相差零の検出時に選択し、前記予備系クロックの進み位相検出時に前記基準遅延量より前記予備系クロックに対する遅延量を増加し、前記予備系クロックの遅れ位相検出時に前記基準遅延量より前記予備系クロックに対する遅延量を減少する制御構成を備えていることを特徴とする請求項１記載のクロック供給装置。
【請求項１】
上位装置からのシステムクロックに位相同期した現用系クロックを出力する現用系のシステムクロック供給装置と予備系クロックを出力する予備系のシステムクロック供給装置とを有するクロック供給装置に於いて、
前記現用系と予備系とのシステムクロック供給装置は、前記システムクロックに位相同期したクロックを出力するＤＰＬＬ部と、
該ＤＰＬＬ部からのクロックを遅延制御する可変遅延回路と、
該可変遅延回路を介して出力する前記現用系クロックと前記予備系クロックとの位相を比較する位相比較部と、
該位相比較部による前記現用系クロックと前記予備系クロックとの位相比較結果により前記可変遅延回路の遅延量を制御する位相比較判定部とをそれぞれ備えた
ことを特徴とするクロック供給装置。
【請求項２】
前記位相比較部は、前記現用系クロックと前記予備系クロックとの位相差に対応し電圧値を出力する積分回路と、前記現用系クロックをデータ端子に、前記予備系クロックをクロック端子にそれぞれ入力して、予備系遅れ検出信号を出力するフリップフロップと、前記現用系クロックをクロック端子に、前記予備系クロックをデータ端子にそれぞれ入力して予備系進み検出信号を出力するフリップフロップとを備えたことを特徴とする請求項１記載のクロック供給装置。
【請求項３】
前記位相比較部は、前記現用系クロックと前記予備系クロックとの位相差を高速サンプリングクロックによりサンプリングして、前記位相差に対応するカウント値を求めるカウンタ回路を備えたことを特徴とする請求項１記載のクロック供給装置。
【請求項４】
前記可変遅延回路は、複数の異なる遅延量のディレイラインと、遅延量零のバイパスラインとをセレクタにより選択して直列に接続する構成を有することを特徴とする請求項１記載のクロック供給装置。
【請求項５】
前記可変遅延回路の遅延量を制御する前記位相比較判定部は、前記可変遅延回路の最小遅延量と最大遅延量との中間の遅延量を基準遅延量とし、該基準遅延量を前記現用系クロックと前記予備系クロックとの位相差零の検出時に選択し、前記予備系クロックの進み位相検出時に前記基準遅延量より前記予備系クロックに対する遅延量を増加し、前記予備系クロックの遅れ位相検出時に前記基準遅延量より前記予備系クロックに対する遅延量を減少する制御構成を備えていることを特徴とする請求項１記載のクロック供給装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【公開番号】特開２００８−２１９２１６（Ｐ２００８−２１９２１６Ａ）
【公開日】平成２０年９月１８日（２００８．９．１８）
【国際特許分類】
【出願番号】特願２００７−５０９５１（Ｐ２００７−５０９５１）
【出願日】平成１９年３月１日（２００７．３．１）
【出願人】（０００００５２２３）富士通株式会社 (25,993)
【Ｆターム（参考）】
【公開日】平成２０年９月１８日（２００８．９．１８）
【国際特許分類】
【出願日】平成１９年３月１日（２００７．３．１）
【出願人】（０００００５２２３）富士通株式会社 (25,993)
【Ｆターム（参考）】
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