【課題】ＶＣＯの発振周波数のばらつきを補償し、低ジッタで電源電圧・温度変動耐性が大きいクロックデータ再生回路を提供する。
【解決手段】ゲーティング回路と、再生クロックを出力する第１の発振回路と、第２の発振回路と、第２の発振回路が出力するクロックと参照クロックを周波数比較し、その周波数誤差に応じた周波数制御信号Ａで第１〜第２の発振回路の発振周波数を制御するＰＬＬ手段とを備えたクロックデータ再生回路において、第２の発振回路の制御端子に周波数制御信号Ａを入力し、第１の発振回路の制御端子に周波数制御信号Ａと回路間ばらつき調整信号Ｃ１の加算信号を入力し、ゲーティング回路の制御端子に周波数制御信号Ａと回路間ばらつき調整信号Ｃ２の加算信号を入力する構成である。 （もっと読む）

【課題】受信機の個体差や伝送チャネルの時間変動に応じて最適なループゲインを探索できるようにするとともに、伝送フレーム内で複数の変調方式が用いられる場合でも最適なループゲインを探索することができるようにする。
【解決手段】ループゲイン制御部３４から初期化フラグを受け取ったＰＬＬ制御誤差比較部３３は、制御誤差値を算出し、比較器６３において、この制御誤差値の大小比較を開始する。制御誤差比較結果に基づいてループフィルタ４３−１およびループフィルタ４３−２に供給するループゲインを制御する。伝送モード別ゲイン選択部７１は、複数の内部のレジスタのうち、伝送モード番号ＴＭに対応するループゲインレジスタG1main[TM]に保持させる値をゲイン制御シーケンサ７２から入力される値によって更新する。 （もっと読む）

【課題】基準クロックの周波数を低くして消費電力を抑制することのできる位相同期回路を提供する。
【解決手段】第１の位相比較器と第２の位相比較器とに、それぞれ帰還クロックの少なくとも１周期分異なる位相差をつけた分周クロックを入力して基準クロックとの位相比較を行い、受信信号と帰還クロックとの位相比較の結果で第１と第２の位相比較器の出力の重みづけを行い、重みづけされた出力により帰還クロックの位相調節を行う。 （もっと読む）

【課題】複数のＶＣＯ間の発振周波数のばらつきを補償し、ジッタを低減する。
【解決手段】第１の発振回路および第２の発振回路はそれぞれ２つの周波数制御端子を備え、それぞれの一方の周波数制御端子に周波数制御信号Ａを入力する構成であり、第２の発振回路の他方の周波数制御端子に固定の周波数制御信号Ｂを与え、第１の発振回路および第２の発振回路の各発振周波数を比較し、その周波数誤差に応じた周波数制御信号Ｃを第１の発振回路の他方の周波数制御端子に与えるばらつき補償回路を備える。 （もっと読む）

【課題】広く普及しているＡＤＳＬ方式等を採用した通信回線を利用して、利用者側において、通信品質の低下や発着信の制約等を生じることなく、高精度な基準信号を容易且つ安価に得ることが可能な基準信号生成装置及びこれを用いた機器を提供する。
【解決手段】局側の通信装置と、利用者側の端末装置との間で、通信回線を介して通信を行う通信システムを用いて基準信号を生成する基準信号生成装置において、前記局側の通信装置から前記通信回線を介して伝送される一定の周波数を有する基準信号が含まれる信号を入力し、前記入力信号から基準信号を抽出する基準信号抽出回路を備えるように構成した。 （もっと読む）

【課題】４０Ｇｂ／ｓの伝送速度の光通信技術において、伝送装置へ入力される光信号の断絶および光信号の入力復旧の際のＰＬＬ基準クロックの切り替え時間を短縮し、光信号のエラービット数を低減する。
【解決手段】ＯＣ７６８またはＳＴＭ−２５６の３９．８１３Ｇｂ／ｓの伝送レートを有するＳＯＮＥＴ／ＳＤＨで伝送路が構成される端末装置側と、４３．０１８Ｇｂ／ｓの伝送レートを有するＯＴＵ３で伝送路が構成されるＷＤＭ側とを接続する本発明の光伝送装置１００ａは、入力信号の断絶時または切り替え時に、ＰＬＬ部１０６が、該ＰＬＬ部１０６へ入力するために分周する以前の該入力信号のクロック信号の周波数に応じてＯＳＣ１０８が発振する所定の周波数のクロック信号を、ＰＬＬ基準周波数を生成するためのクロック信号として切り替えて取得するように制御するセレクタ部１０９を有する。 （もっと読む）

【課題】 好適なタイミングでデータを読み込むことができるクロックを簡単に生成することができるタイミングクロック生成装置を提供する。
【解決手段】 基準となるシステムクロックをデータの入力タイミングに同期させる第１ＰＬＬ回路２１と、システムクロックの周波数を所定倍に逓倍した逓倍クロックを生成する第２ＰＬＬ回路２３及び２分周回路２４と、逓倍クロックの遷移タイミングのうち、データの取込みに使用するタイミングを選択する制御部５と、選択された遷移タイミングに同期し、システムクロックと同一周波数を有するデータ取込み用クロックを生成する位相調整・分周回路２６と、を有している。 （もっと読む）

【課題】異なる複数のビットレートの入力データを再生できるようにしたＣＤＲ回路を提供する。
【解決手段】参照クロックＣＫの周波数に対応した制御信号Ｖｒにより第２の電圧制御発振器３の発振周波数が決定されるＰＬＬ回路と、制御信号Ｖｒにより第２の電圧制御発振器３の発振周波数と同じ周波数で再生クロックＣＬＫ１を発振し且つ入力データのタイミングに合わせて該再生クロックＣＬＫ１の発振位相が調整される第１の電圧制御発振器１と、入力データを再生クロックＣＬＫ１によりリタイミングするフリップフロップ回路２とを備えるＣＤＲ回路において、ＰＬＬ回路に、分周比の異なる２個の分周器７Ａ，７Ｂと、該分周器７Ａ，７Ｂの内の１つを選択するセレクタ８とを備えさせる。 （もっと読む）

【課題】 回路規模を小さく抑えたまま、動作確認テストを確実に行なうことができるシリアルインターフェース回路を提供する。
【解決手段】 テストコントローラ１３から擬似ランダムデータを送信用ＰＬＬ回路１２に出力して、送信用ＰＬＬ回路１２でランダムなジッタを含んだクロックを生成し、シリアライザ１１でこのクロックを用いてパラレルの送信データＴｒａｎｓｍｉｔＤａｔａをシリアル送信データＳＯに変換し、シリアルループバック回路３０およびマルチプレクサ２４を経由してクロック・データリカバリ回路２２に入力する。クロック・データリカバリ回路２２では、そのシリアル送信データＳＯを、受信用ＰＬＬ回路２１からのいずれかのクロックで取り込み、デシリアライザ２３でパラレルデータＲｅｃｏｖｅｒｅｄＤａｔａを生成する。 （もっと読む）

【課題】上位からのクロックに位相同期したクロックを供給するクロック供給装置に関し、現用系と予備系とのクロックの位相を一致させる。
【解決手段】システムクロックに位相同期した現用系クロックを出力する現用系システムクロック供給装置１ａと予備系クロックを出力する予備系システムクロック供給装置１ｂとを有し、システムクロックに位相同期したクロックを出力するＤＰＬＬ部２ａ，２ｂと、このＤＰＬＬ部２ａ，２ｂからのクロックを遅延制御する可変遅延回路４ａ，４ｂと、この可変遅延回路４ａ，４ｂを介して出力する現用系クロックと予備系クロックとの位相を比較する位相比較部７ａ，７ｂと、この位相比較部７ａ，７ｂによる現用系クロックと予備系クロックとの位相比較結果により、可変遅延回路４ａ，４ｂの遅延量を制御する位相比較判定部５ａ，５ｂとをそれぞれ備えている。 （もっと読む）

【課題】簡易な構成で入力信号と同一周波数、同一位相の再生信号を出力すること。
【解決手段】位相同期回路１は、ＶＣＯ１３、混合器１１、ＬＰＦ１２からなる第１のフィードバックループで周波数を合わせ、第１のフィードバックループで得られた制御信号をＶＣＯ２３、混合器２１、ＬＰＦ２２、加算器２４からなる第２のフィードバックループに供給することで、第２フィードバックループから周波数と位相がともに入力信号と同一な再生信号を出力する。 （もっと読む）

【課題】入力データに含まれているジッタを削除した再生データを得る。
【解決手段】入力データのデータレート周波数と同じ周波数の参照クロックを入力データにより位相合わせして再生クロックを作成し、該再生クロックにより前記入力データをＦＩＦＯ１０１に書き込む。該ＦＩＦＯ１０１からの読み出しには、前記再生クロックと同期関係にない前記参照クロック又は別のクロックを使用し、前記ＦＩＦＯ１０１から再生データを出力させる。 （もっと読む）

【課題】クロック供給ユニットを複数備え、これらクロック供給ユニットのいずれかを運用系ユニットとし、その他のユニットを待機系ユニットとする冗長構成を有するクロック供給装置において、運用系ユニットを切り替える際に生じる供給クロック信号の位相変動を低減することを目的とする。
【解決手段】自ユニット２０が待機系ユニットであるとき、運用系ユニット１０から入力される運用系ユニットのＤＰＬＬ１２からのクロック信号を基準として、自ユニット２０のＤＰＬＬ２２の出力クロック信号を、運用系ユニット１０のＤＰＬＬ１２の出力クロック信号に、所定の位相差を持って同期させるユニット間同期部２１、３７、３９を、クロック供給ユニット１０、２０に備えて構成する。 （もっと読む）

【課題】非常に広範囲な周波数にわたり動作し得るＦＰＧＡトランシーバを提供すること。
【解決手段】ＦＰＧＡは、広範囲な可能性ある周波数またはデータ転送速度における任意の周波数またはデータ転送速度で、データを受信および／または送信するように改造されたデータ受信機および／または送信機回路網を含み得る。ＰＬＬ回路網は、そのような受信機および／または送信機回路網の動作に必要であり得る。広い周波数範囲にわたり満足のいく動作のために、複数のＰＬＬ回路が備えられる。これらのＰＬＬ回路は、全周波数において動作する能力があり、その範囲のある部分ではその範囲のその他の部分よりおそらく良いジッタ性能を持って動作し得る。特に最初に述べたＰＬＬのジッタ性能がある可能性あるニーズを満たすには適当でない場合、広い範囲の特定の部分に焦点をあてた１個以上のＰＬＬ回路を備えられ得る。 （もっと読む）

【課題】ＳＯＮＥＴやＳＤＨ等の規格に基づき、現用予備の二重化構成を取る端局中継装置において、回線を増設するための回線のインターフェースを備えた装置を増設する際のクロック同期に関する発明である。
【解決手段】
増設した装置内において、現用／予備用装置から供給されるそれぞれのクロックを比較する。 比較結果に基づきそれぞれのクロックを可変遅延させ、増設した装置においても現用と予備回線に対してクロック位相制御を行えるようにする。 （もっと読む）

【課題】高い精密度を有しながら周波数を広帯域で発振させることができる自動周波数制御ループ回路を提供すること。
【解決手段】基準周波数を発生させるクロック発振部と、基準周波数を第１分周比で分周する第１分周器、発振周波数を第２分周比で分周する第２分周器、第１分周器によって分周された第１分周周波数と第２分周器によって分周された第２分周周波数との間の位相差を検出する位相検出器、位相差に対応して発振周波数を発生させる電圧制御発振器と、入力周波数と発振周波数に対応して出力周波数を出力する周波数変換器を含む周波数合成部と、出力周波数を設定周波数と比較して誤差を検出する誤差検出器、誤差を積分する積分器と、積分器の積分値に対応する制御信号を計算する演算器を含む復調部とを含み、制御信号に応じて第１分周比及び第２分周比を変更して誤差を補正することを特徴とする。 （もっと読む）

【課題】出力信号における低周波ジッタを低減すると同時に、クロックスリップによるデータ誤りを効果的に防止すること。
【解決手段】この光データリンク１は、電気信号Ｓ_ｉｎからクロック信号ＣＬ_１を抽出する第１のＰＬＬ回路４と、クロック信号ＣＬ_１に同期して電気信号Ｓ_ｉｎから出力信号Ｓ_１を生成する第１のデータ識別回路５と、出力信号Ｓ_１をクロック信号ＣＬ_１に同期して保持するＦＩＦＯデータバッファ７と、第１のＰＬＬ回路４よりも周波数同期範囲が狭く設定されており、クロック信号ＣＬ_１からクロック信号ＣＬ_２を抽出する第２のＰＬＬ回路６とを備え、出力信号Ｓ_１は、クロック信号ＣＬ_２に同期してＦＩＦＯデータバッファ７から読み出される。 （もっと読む）

【課題】 歪みのないクロックを出力できる２重化クロック位相同期装置、およびこれを用いた通信装置を提供することである。
【解決手段】 無線基地局１０は、外部から受信した信号から抽出されたクロックに位相同期した基準クロックを生成するクロック位相同期部１２ａ，１２ｂを備えた通信装置である。クロック位相同期部１２ａ，１２ｂは、位相ロックループ回路を２重化したものであり、待機系は運用系よりも速い応答速度で動作する。こうした構成によって、運用系と待機系との間の位相差が少なくなり、系の切替が起こったとしても、出力クロックに歪みが生じることがなくなる。 （もっと読む）

【課題】外部環境に対する電磁環境両立性を高めることができるシリアル転送装置及び方法を得る。
【解決手段】本発明に係るデータ転送装置は、所定の周波数及び所定の位相を有するクロック信号をスペクトラム拡散させ、シリアルデータ信号を送信する送信器と、送信器から送信されたシリアルデータ信号をクロック及びデータの復元により受信して、復元されたクロック信号と復元されたデータの少なくとも一方を出力する受信器とを有する。送信器は、所定の周波数帯域でクロック信号を変動させることでスペクトラム拡散を行い、シリアルデータ信号の転送は、変動されたクロック信号に同期して行う。 （もっと読む）

【課題】柔軟なレンジの動作周波数Ｆならびに連続同一符号ＣＩＤ要件に対応するマルチモードクロックデータリカバリ（ＣＤＲ）回路を使用して復元クロック信号を生成するための技術を提供する。
【解決手段】第１のモード内において制御された発振器が復元クロック信号を提供し、第２のモードにおいては位相補間器が復元クロック信号を提供する。マルチモードＣＤＲ回路は、（ＣＩＤ／Ｆ）が時間許容値未満である場合第１のモードで動作し、（ＣＩＤ／Ｆ）が時間許容値より大きい場合第２のモードで動作する。 （もっと読む）