位相同期回路、CDR回路及び受信回路
【課題】基準クロックの周波数を低くして消費電力を抑制することのできる位相同期回路を提供する。
【解決手段】第1の位相比較器と第2の位相比較器とに、それぞれ帰還クロックの少なくとも1周期分異なる位相差をつけた分周クロックを入力して基準クロックとの位相比較を行い、受信信号と帰還クロックとの位相比較の結果で第1と第2の位相比較器の出力の重みづけを行い、重みづけされた出力により帰還クロックの位相調節を行う。
【解決手段】第1の位相比較器と第2の位相比較器とに、それぞれ帰還クロックの少なくとも1周期分異なる位相差をつけた分周クロックを入力して基準クロックとの位相比較を行い、受信信号と帰還クロックとの位相比較の結果で第1と第2の位相比較器の出力の重みづけを行い、重みづけされた出力により帰還クロックの位相調節を行う。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、位相同期回路、CDR回路及び受信回路に関する。
【背景技術】
【0002】
位相同期回路が入力信号と同期した信号を生成するために用いられている。例えば、シリアル伝送におけるシリアルデータの受信部には、受信したデータをレジスタに取り込む為に、CDR(Clock and DATA Recovery)回路が用いられ、CDR回路では一般的に、受信するデータ速度とほぼ等しい周波数を持ち、制御信号により位相が調整可能なクロック生成回路と、データと生成されたクロックの位相を比較し、位相誤差を出力する位相比較器とを有し、位相比較器から出力される位相誤差信号を最小化するようにクロック生成回路を制御することでデータに同期したクロックを生成する位相同期回路が用いられている。
【0003】
位相同期回路に関して、特許文献1には外部から入力される参照クロックを逓倍する周波数シンセサイザと、その出力から位相補間したクロックを生成する位相補間器を持ち、入力シリアルデータと位相補間器の出力クロックの位相比較結果に応じて位相補間器の補間値の制御を行うことで入力シリアルデータの取り込みに適した同期クロックを生成する技術が示されている。また、非特許文献1には外部から入力される参照クロックに位相同期したクロックを生成するPLLと、PLLを構成する電圧制御発振器に入力する電圧値を制御する電圧制御器を持ち、入力シリアルデータと生成されたクロックの位相比較結果に応じて電圧制御器の電圧を制御することでシリアルデータの取り込みに適した同期クロックを生成する技術が示されている。
【先行技術文献】
【特許文献】
【0004】
【特許文献1】特開2009−239768号公報
【非特許文献】
【0005】
【非特許文献1】Thomas Toifl et al, ”A 72mW 0.03mm2 Inductorless 40Gb/s CDR in 65nm SOI CMOS,” 2007 IEEE International Solid−State Circuits Conference, DIGEST OF TECHNICAL PAPERS (2007) pp.226.
【発明の概要】
【発明が解決しようとする課題】
【0006】
近年、位相比較回路の高速化が望まれている。例えば、シリアル伝送では動作周波数の高速化やシリアルチャネル数の増加に伴い消費電力が問題となっている。しかしながら、特許文献1に開示されている技術では、周波数シンセサイザが逓倍した高速なクロックを分配するため、動作周波数が大きくなると消費電力も大きくなる。また、非特許文献1に開示されている技術では、動作周波数が大きくなると外部入力の参照クロックの周波数が大きくなるため消費電力が大きくなる。
【0007】
本願発明は、消費電力を抑制できる位相同期回路を提供することを目的とする。
【課題を解決するための手段】
【0008】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、下記のとおりである。
【0009】
本発明の位相同期回路は、受信信号と帰還クロックとの位相同期を行うために、帰還クロックを発生する電圧制御発振器と、帰還クロックから第1の分周クロック及び第2の分周クロックを発生する分周器と、基準クロック及び第1の分周クロックが入力される第1の位相比較器と、基準クロック及び第2の分周クロックが入力される第2の位相比較器と、帰還クロック及び受信信号が入力される第3の位相比較器とを備える。第1の分周クロックと第2の分周クロックの間には、帰還クロックの少なくとも1周期の位相差が与えられ、第1の位相比較器の出力と第2の位相比較器の出力とが、第3の位相比較器の出力に基づいて重みづけされ、電圧制御発振器に入力される。
【発明の効果】
【0010】
本発明の位相同期回路は、基準クロックの周波数を受信信号の周波数よりも低くして消費電力を抑制することができる。
【図面の簡単な説明】
【0011】
【図1】本発明の位相同期回路及びCDR回路の実施例を示すブロック図である。
【図2】本発明の受信回路の実施例を示すブロック図である。
【図3】本発明の位相同期回路の実施例に用いる位相周波数比較器の実施例を示すブロック図である。
【図4】本発明の位相同期回路の実施例に用いるチャージポンプの例を示す図である。
【図5】本発明の位相同期回路の適用をしない場合の高速シリアルインターフェースを備えたLSIの回路ブロックの例を示す図である。
【図6】本発明の位相同期回路の適用をした場合の高速シリアルインターフェースを備えたLSIの回路ブロックの例を示す図である。
【図7】本発明の位相同期回路の実施例に用いる位相比較器の例の動作を示す図である。
【図8】本発明の位相同期回路の実施例に用いるチャージポンプの例の動作を示す図である。
【図9】本発明の位相同期回路の実施例に用いる積算器及び分周器の例を示す図である。
【図10】本発明の位相同期回路の実施例の動作を示す図である。
【図11】本発明の位相同期回路の実施例の動作を示す図である。
【図12】本発明の位相同期回路の実施例の動作を示す図である。
【図13】本発明の位相同期回路の実施例の動作を示す図である。
【図14】本発明の位相同期回路の実施例の動作を示す図である。
【図15】本発明の位相同期回路の実施例の動作を示す図である。
【発明を実施するための形態】
【0012】
以下、本発明を実施例に基づいて詳細に説明する。
【実施例1】
【0013】
図1に、本発明の実施例として、位相同期回路101を備えたCDR回路102のブロック図を示す。CDR回路102には、参照クロックになる基準クロック103と受信信号である受信データ104とが入力される。CDR回路102に備えられている位相同期回路101には、帰還クロック105を発生する電圧制御発振器106と、帰還クロック105から第1の分周クロック(先進分周クロック)107と第2の分周クロック(遅延分周クロック)108とを発生する分周器110と、基準クロック103と第1の分周クロック107とが入力される第1の位相周波数比較器111と、基準クロック103と第2の分周クロック108とが入力される第2の位相周波数比較器112と、帰還クロック105と受信データ104とが入力される位相比較器113とを備える。なお、本実施例では、位相比較器として、第1の位相周波数比較器及び第2の位相周波数比較器を用いたが、これらは後述するように位相同期回路101の位相比較動作の前に周波数比較動作を行うために用いる周波数比較器を位相比較器と兼用するために導入したものである。従って、周波数比較動作のために別途周波数比較器を設けてもよいのであって、本発明の位相比較動作のためには、第1の位相周波数比較器111及び第2の位相周波数比較器112はそれぞれ位相比較器でよい。
【0014】
第1の位相周波数比較器111の出力は、チャージポンプ114の入力に接続されている。第2の位相周波数比較器112の出力は、チャージポンプ115の入力に接続されている。チャージポンプ114及び115の出力は、低域通過フィルタ116に接続されており、周波数制御電圧117として電圧制御発振器106に入力される。
【0015】
第1の分周クロック107と第2の分周クロック108の間には、帰還クロック105の周期で少なくとも1周期分の位相差がつけられる。後述するように位相差を有限のビット数で分けてデジタル制御に用いるので、1周期分の位相差をつけたほうが、それより大きい位相差をつけた場合よりも位相調節が細かくでき位相精度向上に有利なので、本実施例では1周期分の差とする。本実施例では、第1の分周クロック107の方が、第2の分周クロック108に対して進んでいる。以上の構成により、位相同期回路101は同じ周波数で異なった位相に同期する2つの周波数シンセサイザを構成している。
【0016】
位相比較器113は、受信データ104と帰還クロック105の間の位相差をマルチビットで表現したデジタル信号118として出力する。具体的な回路としては2値表現のbang−bang型や、位相差情報を多値表現した線形位相比較器が挙げられる。デジタル信号118はデジタル積算器119に入力されており、位相比較器113からの位相差情報を積算してチャージポンプ114及び115の出力電流を離散的に変化させる。ここで、チャージポンプ114と115では積算器119の出力に対して排他的に動作するように、チャージポンプ114には反転論理が付加されている。これにより、位相比較器113の出力に基づいて、第1の位相周波数比較器111の出力と第2の位相周波数比較器112の出力とを重みづけし、電圧制御発振器106には重みづけされた出力が入力される。また、積算器119のオーバーフロー信号120及びアンダーフロー信号121が分周器110へ入力されている。
【0017】
位相同期回路101は、位相比較器113の出力、すなわち受信データ104と帰還クロック105の間の位相差に基づいて、先進分周クロック107と基準クロック103の位相比較を行う第1の位相周波数比較器111と遅延分周クロック108と基準クロック103の位相比較を行う第2の位相周波数比較器112のそれぞれの位相比較結果の出力を重みづけして電圧制御発振器106へ入力することにより、電圧制御発振器106の周波数制御による帰還クロック105の位相調整を自動的に行うことができる。そして、CDR回路102は、受信データ104と帰還クロック105を入力とするフリップフロップ122でデータを取り込むことが可能になる。このとき、基準クロックの周波数103を受信データ104の周波数と同程度にする必要は無いので、数GHzの受信データ104の入力に対して、例えば100MHz程度の基準クロック103とすることができる。このように、基準クロック103の周波数は、受信データ104の周波数よりも低くすることができるので、位相同期回路101及びCDR回路102の消費電力を抑制することができる。
【0018】
積算器119に入力するリセット信号123と第2の位相周波数比較器112に入力する選択信号124は、後述するように位相同期回路101が位相比較動作に入る以前の動作に用いられる制御信号である。
【0019】
次に、各ブロックの回路構成の実施例と動作について以下に説明する。図3に第1の位相周波数比較器111及び第2の位相周波数比較器112の回路の実施例を示す。基準クロック103を共通の入力とし、第1の位相周波数比較器111には先進分周クロック107が、第2の位相周波数比較器112には遅延分周クロック108が入力されている。
【0020】
位相周波数比較器111は、基準クロック103と選択信号301とを入力とし、出力はセレクタ305の選択信号に接続されているフリップフロップ303を備えている。位相周波数比較器112は、基準クロック103と選択信号302とを入力とし、出力はセレクタ306の選択信号に接続されているフリップフロップ304を備えている。従って、基準クロック103に同期してセレクタ305及び306の出力を、それぞれクロック入力107及び108か接地かを切り替えられる構成となっている。第2の位相周波数比較器112を構成するフリップフロップ304については、第2の位相周波数比較器112の出力と接地を切り替えるセレクタ307及び308の選択信号に接続されている。第1の位相周波数比較器111側では選択信号301は電源固定とすることで常に先進分周クロック107が選択されるようにしており、また第2の位相周波数比較器と同一の構造としているが、これは遅延ダミー309及び310と併せて回路を対称にすることで製造ばらつきに対する位相合わせ精度を向上する為である。
【0021】
また、第1の位相周波数比較器111は、遅延ダミー309を通過した基準クロック103をクロック入力とし電源をデータ入力とするラッチ311と、セレクタ305の出力をクロック入力とし電源をデータ入力とするラッチ312と、ラッチ311及び312の出力に応じてラッチ311及び312のリセットを行うAND回路313を備え、ラッチ311の出力は遅延ダミー314を通して第1のアップ信号315として、ラッチ312の出力は遅延ダミー316を通して第1のダウン信号317として出力されている。
【0022】
第2の位相周波数比較器112は、遅延ダミー310を通過した基準クロック103をクロック入力とし電源をデータ入力とするラッチ318と、セレクタ306の出力をクロック入力とし電源をデータ入力とするラッチ319と、ラッチ318及び319の出力に応じてラッチ318及び319のリセットを行うAND回路320を備え、ラッチ318の出力はセレクタ307を通して第2のアップ信号321として、ラッチ319の出力はセレクタ308を通して第2のダウン信号322として出力されている。ここで、遅延ダミー314及び316は回路を対称とすることで製造ばらつきに対する位相合わせ精度を向上する為に設けた。
【0023】
第1のアップ信号315と第1のダウン信号317は第1のチャージポンプ114に入力される。第2のアップ信号321と第2のダウン信号322は第2のチャージポンプ115に入力される。
【0024】
図7に位相周波数比較器111及び112の動作タイミングを示す。図7には、周波数が異なる場合の周波数比較動作707と、周波数が同一で位相が異なる場合の位相比較動作708を示している。
【0025】
まず、周波数比較動作707について説明する。基準クロック103の周波数が分周クロックの周波数に比べ高い場合は、ラッチ311及び313はラッチ312及び318より多い回数でクロッキングされるため、パターン701に示すように周波数差が大きい程アップの出力時間が長くなる。一方、基準クロック103の周波数が分周クロックの周波数に比べ低い時は、パターン702に示すように周波数差が大きい程ダウンの出力時間が長くなる。
【0026】
次に位相比較動作708について説明する。パターン703及び705に示すように位相比較動作では、位相差に比例した時間のパルスが出力され、また同一の位相関係に対して2種類の検出結果が出力される。すなわち、小さい遅延と大きな先進又は大きな遅延と小さな先進は同一の事象であり、位相比較を行っている位相エッジが1周期以内で近いか遠いかの違いである。一般的に周波数シンセサイザでは動作開始直後に周波数比較を行い周波数差を減らし、周波数が一致すると位相比較に移行して位相差を減じる動作を行う。位相比較時にどの位相エッジ間の差を検出するかは周波数比較から位相比較に転じる際のラッチ311及び312の状態に依るため確定的なものではない。そこで、位相同期回路101では第1及び第2の2つの位相周波数比較器が同一の位相エッジに対して位相比較動作を行うために、図11を用いて後述する制御を行う。
【0027】
図4に、第1のチャージポンプ114及び第2のチャージポンプ115の回路の実施例を、デジタル信号のバス幅が3の場合について示す。バイアス電圧407及び408がMOSゲートに供給されて電流源が構成され、第1の位相周波数比較器111または第2の位相周波数比較器112から入力されるアップダウン信号410に応じて、低域通過フィルタ116を介して電圧制御発振器106へ入力される電流出力409による充電と放電がスイッチされる。アップダウン信号410とスイッチ412との間にはAND回路405及びNAND回路406が接続され、外部から入力されるマルチビットデジタル信号411が論理的に1であれば動作、0であれば非動作となるように構成されている。又、位相同期回路101では、演算器等の回路規模や電力の増加を抑制するためにマルチビットデジタル信号としてバイナリ表現を使用するため、入力ビット数の増加に対しチャージポンプのサイズをビット0のサイズを1単位として2のべき乗で増加させている。
【0028】
図8にマルチビットデジタル信号のバス幅が3の場合について、アップダウンパルス幅に対する充放電電荷量の特性を示す。入力アップダウンパルス幅に対しては連続的に、デジタル値に対しては離散的に電流が変化する特性となる。
【0029】
図9に積算器119と分周器110の回路の実施例を、位相差デジタル信号入力118が2ビット、積算値出力が3ビット、分周比が12となる場合について示す。帰還クロック901が図1の帰還クロック105に、遅延分周クロック902が図1の遅延分周クロック108に、先進分周クロック903が図1の先進分周クロック107にそれぞれ対応する。
【0030】
帰還クロック901は可変分周器904に接続されており、可変分周器904は分周比ダウン信号912及び分周比アップ信号913の入力に応じて可変分周クロック911を4分周器905及び分周比制御パルス生成部909に出力する。4分周器905の出力は帰還クロック901のタイミングで動作するシフトレジスタ906に接続されており、帰還クロック901で1周期差を持つ先進分周クロック903及び遅延分周クロック902を出力する。遅延分周クロック902は加減算器907及びオーバーフロー/アンダーフロー判定部908に入力され、それぞれの動作クロックとなる。加減算器907はデジタル値で表現された2ビット位相差信号919と、先進制御時には接地レベルを、遅延制御時には電源レベルを入力する先進/遅延信号920を入力とし、3ビットの積算値921を出力する回路である。本実施例では全加算器をラダー接続した加減算器を例示している。又、リセット信号918が電源レベルにある場合はリセット動作として積算値出力を論理的に中間的な値である4、即ち積算値[2]を電源レベル、積算値[1]を接地レベル、積算値[0]を接地レベルに固定する。
【0031】
オーバーフロー/アンダーフロー判定部908及び分周比制御パルス生成部909の動作タイミング図を図15に示す。位相比較器113は受信データ104に対して帰還クロック105が遅延している場合には先進/遅延信号920として接地レベルを、受信データ104に対して帰還クロック105が先進している場合には先進/遅延信号920として電源レベルを出力し、また位相差の諧調として2ビットのバイナリ値を持つ位相差信号919を出力する。
【0032】
加減算器907は先進/遅延信号920が接地レベルの場合には加算動作を、先進/遅延信号920が電源レベルの場合には減算動作を行う。積算値が全て電源レベルの状態でさらに1以上の値の加算を行う場合1501は動作クロック、すなわち12分周クロック910の1サイクルの間オーバーフロー信号1502を出力する。また、積算値が全て接地レベルの状態でさらに1以上の値の減算を行う場合1503は動作クロック、すなわち12分周クロック910の1サイクルの間アンダーフロー信号1504を出力する。オーバーフロー信号922及びアンダーフロー信号923は分周比制御パルス生成部909に出力され、3分周クロック911の1サイクル幅のパルス1505及び1506を発生させる。
【0033】
可変分周器904はリングカウンターにより構成しており、分周比ダウン信号912が電源レベルで分周比アップ信号913が接地レベルの場合は帰還クロック901を3回カウントし、分周比ダウン信号912及び分周比アップ信号913が電源レベルの場合は帰還クロック901を4回カウントし、分周比ダウン信号912が接地レベルの場合は帰還クロック901を2回カウントすることで可変分周クロック911を生成している。通常はオーバーフロー信号922及びアンダーフロー信号923は接地レベルであるため、分周比ダウン信号912は電源レベル、分周比アップ信号913は接地レベルにあるため可変分周器904は3分周器として動作しており、積算器925でオーバーフローが発生すると4分周器として動作し、積算器925でアンダーフローが発生すると2分周器として動作する。
【0034】
次に位相同期回路101及びCDR回路102の動作と制御について以下に説明する。CDR回路102が受信データ104をフリップフロップ122で取り込むのに最適なクロックを位相同期回路101が生成するまでの過程を順に、基準クロック103への帰還クロック105の周波数ロック過程として図10に、基準クロック103への帰還クロック105の位相ロック過程として図11に、そして受信データ104への位相ロック過程として図12にそれぞれタイミング図で示す。
【0035】
まず、図10に示す周波数ロックの過程では1001に示すように、積算器119のリセット信号123をリセット状態とし、積算器119のデジタル積算値出力を論理的な中間値に固定する為、位相比較器113の出力は帰還クロック105の制御のための動作に影響しない(1004)。また、積算器119の出力が中間値を出力する為、1002に示すように第1のチャージポンプ114と第2のチャージポンプ115の出力割合は、合計値7に対して排他的な比として3:4に固定されている。さらに、1003に示すように選択信号124を接地することで、位相周波数比較器112の出力を停止させることで、位相周波数比較器111に入力する先進分周クロック107及び基準クロック103の周波数及び位相調整が有効となる。この場合、回路構成は単一制御ループを成す一般的な周波数シンセサイザと同一であり、帰還クロック105の周波数が低いので、位相周波数比較器111の周波数比較動作によりアップが多く出力され、周波数引き込み動作により基準クロック103及び先進分周クロック107は周波数ロックする(1005)。
【0036】
次に図11の基準クロック103への帰還クロック105の位相ロック過程では、位相周波数比較器111は周波数比較から位相比較に動作が自動的に遷移し、1101に示すように基準クロック103と先進分周クロック107は位相ロックする。その後、1102に示すように選択信号124を電源レベルとすると、位相周波数比較器112内部で基準クロックに同期して選択信号が切り替わることで位相周波数比較器112に遅延分周クロック108の入力を開始すると共に、位相周波数比較器112のアップダウン信号出力が開始される(1103)。位相周波数比較器112は、遅延分周クロック108が入力される直前は基準クロック103のみ入力されている為、アップ出力につながるフリップフロップのみが電源レベルを出力する状態となっているため、1103に示すように基準クロック103の入力と同時にアップ信号の出力を開始する。その後、遅延分周クロック108の入力に伴いアップダウン出力につながるフリップフロップはリセットされる。上述の機構で発生したアップ信号により帰還クロック105の位相が進むため、先進及び遅延分周クロックも位相が進む。先進分周クロック107と基準クロック103の関係は分周クロック先進のタイミングとなるため位相周波数比較器111はダウンパルスのみの出力を行い、遅延分周クロック108と基準クロック103の関係は分周クロック遅延のタイミングとなるため位相周波数比較器112はアップパルスのみの出力を行う。この時、先進分周クロック107と遅延分周クロック108には帰還クロック105の1サイクル差があるので、上述のアップパルス出力時間とダウンパルス出力時間の合計は帰還クロック105の1サイクルと一致する。周波数シンセサイザは周波数制御電圧117ノードに流れ込む充電電荷量と放電電荷量が釣り合う状態で安定となるため、位相周波数比較器111のダウンパルス幅とチャージポンプ114の電流の積と位相周波数比較器112のアップパルス幅とチャージポンプ115の電流の積が釣り合うように帰還クロック105はロックする(1104)。すなわち、位相周波数比較器111のダウンパルス幅が4/7周期、位相周波数比較器112のアップパルス幅が3/7周期となる(1105)。
【0037】
次に図12の受信データへの位相ロック過程では、リセット信号123を解除し(1201)、受信データ104と帰還クロック105の位相差を位相比較器113により検出し、結果を積算器119の出力値に反映する。ここでは受信データ104と帰還クロック105の位相差として帰還クロック105が遅延している状況を例示する。1202に示すように受信データ104と帰還クロック105の位相差が検出されなければ位相周波数比較器111のダウンパルス幅と位相周波数比較器112のアップパルス幅は4:3を維持する(1203)。受信データ104と帰還クロック105の位相差としてデジタル値で1アップが検出されると(1204)、1サイクル後に積算器119の出力は加算演算により4から5に変化する。従って、チャージポンプ114とチャージポンプ115の出力割合は2:5となる(1205)。しかしながら、基準クロック103と帰還クロック105の関係は変化しないので(1206)、積算演算後に起こる第1及び第2の位相周波数比較器の比較結果は位相周波数比較器111のダウンパルス幅と位相周波数比較器112のアップパルス幅の割合は依然として4:3である(1207)。その結果、位相周波数比較器111のダウンパルス幅とチャージポンプ114の電流の積と、位相周波数比較器112のアップパルス幅とチャージポンプ115の電流の積との比としては8:15と充電過剰となり(1208)、電圧制御発振器106の周波数が上がることで帰還クロック105に対しては先進制御が行われる。制御が行われた結果として帰還クロック105が受信データ104に対して先進となれば位相比較器113からはデジタル信号としてダウンが出力され、上述の現象とは反対に放電過剰となり電圧制御発振器106の周波数が下がることで帰還クロック105に対しては遅延制御が行われる。従って、受信データ104と帰還クロック105の位相差に基づいた先進制御及び遅延制御を繰り返すことで、受信データ104の位相変動に帰還クロックの位相がロックし(1209)、フリップフロップ122で正しいデータを取り込むことが可能となる。なお、ロック状態では充放電が釣り合っている為、位相周波数比較器111のダウンパルス幅と位相周波数比較器112のアップパルス幅の比はチャージポンプ115とチャージポンプ114の出力割合の比に一致する。
【0038】
以上のように、位相同期回路101は、位相比較器113の出力に基づいて、先進分周クロック107と基準クロック103の位相比較を行う第1の位相周波数比較器111と遅延分周クロック108と基準クロック103の位相比較を行う第2の位相周波数比較器112のそれぞれの位相比較結果の出力を重みづけして電圧制御発振器106へ入力することにより、電圧制御発振器106の周波数制御による受信データ104に対する帰還クロック105の位相調整を自動的に行うことができる。ここで、図12の受信データと基準クロックに示したように、基準クロックの周波数を受信データの周波数よりも小さくできるので、受信データが高速化しても、低速の基準クロックを用いることで位相同期回路およびCDR回路の低消費電力化を図ることができる。
【0039】
次に積算器119の積算値出力のオーバーフロー及びアンダーフロー時の動作について説明する。まず、オーバーフロー時のタイミング図を図13に示す。積算器出力が論理的に7、すなわち3ビット全て電源レベルの状態(1301)で受信データ104に対して帰還クロック105の位相が遅れている場合、位相比較器113はアップを出力する(1302)。この結果、積算器出力はオーバーフローを起こし、論理的に0、すなわち3ビット全て接地レベルの状態(1303)となる。この場合、チャージポンプ114とチャージポンプ115の加算割合は0:7から7:0へ変化する(1304)。オーバーフロー時には図15に動作を示したように12分周クロックが13分周クロックとなるため(1305)、後に続く位相比較動作(1306)の際に分周クロックの位相タイミングは帰還クロック105で1サイクル分遅延することになる。この結果、位相周波数比較器111のダウンパルス幅と位相周波数比較器112のアップパルス幅の比が7:0、チャージポンプ115とチャージポンプ114の出力割合が7:0で充放電の釣り合いが取れていた状況が、位相周波数比較器111のダウンパルス幅と位相周波数比較器112のアップパルス幅の比が0:7、チャージポンプ115とチャージポンプ114の出力割合が0:7で充放電の釣り合いが取れている状況に変化する(1307)。従って、積算値出力のオーバーフローのときにも問題なく動作する。
【0040】
同様にアンダーフロー時のタイミング図を図14に示す。積算器出力が論理的に0、すなわち3ビット全て接地レベルの状態(1401)で受信データ104に対して帰還クロック105の位相が進んでいる場合、位相比較器113はダウンを出力する(1402)。この結果、積算器119の出力はアンダーフローを起こし、論理的に7、すなわち3ビット全て電源レベルの状態(1403)となる。この場合、チャージポンプ114とチャージポンプ115の加算割合は7:0から0:7へ変化する(1404)。
【0041】
アンダーフロー時には図15に動作を示したように12分周クロックが11分周クロックとなるため(1405)、後に続く位相比較動作(1406)の際に分周クロックの位相タイミングは帰還クロック105で1サイクル分先進することになる。この結果、位相周波数比較器111のダウンパルス幅と位相周波数比較器112のアップパルス幅の比が0:7、チャージポンプ115とチャージポンプ114の出力割合が0:7で充放電の釣り合いが取れていた状況が、位相周波数比較器111のダウンパルス幅と位相周波数比較器112のアップパルス幅の比が7:0、チャージポンプ115とチャージポンプ114の出力割合が7:0で充放電の釣り合いが取れている状況に変化する(1407)。従って、積算値出力のアンダーフローのときにも問題なく動作する。
【0042】
一般的にシリアル伝送を行うシステムでは、基準クロック103と受信データ104の間に周波数偏差が生じている。偏差を補正する為にCDR回路102の積算器は常にアップ信号又はダウン信号を必要とする。その結果、オーバーフロー及びアンダーフローが必ず発生することになるが、図15を用いて上述したように分周比を変化させることで問題なく動作する。
【0043】
また、本実施例の位相同期回路101では、位相同期させる対象の受信データの位相変動への追従制御は周波数シンセサイザの位相同期ループ内の低域通過フィルタ106を介して行われる為、電圧制御発振器の出力が急激に位相変調されることはない。したがって、外乱やノイズによる位相同期回路101の誤動作を防止できる。
【実施例2】
【0044】
実施例2では、実施例1のCDR回路201を備える、複数のシリアルチャネルを持つ受信回路の実施例を説明する。
【0045】
図2に実施例1の位相同期回路101及びCDR回路102を備える、複数のシリアルチャネルを持つ受信回路201の構成例を示す。受信回路201は、基準クロック202を分配するクロックバッファ203と、外部から供給される基準クロック201で動作するCDR回路102を搭載するシリアルチャネル204を複数有する受信部205を備える。
【0046】
CDR回路102は位相同期回路101が受信データに比べて低速の基準クロックで動作するために、基準クロック202を受信データと比較して低速とし、クロックバッファ203を介して分配する際の消費電力の増加を抑制することが可能である。
【実施例3】
【0047】
実施例3では、実施例1の受信データとして定常位相差をもつクロックを入力することで、自動的に定常位相誤差を補正する同期回路を説明する。
【0048】
まず、図5に本願発明者等が検討した、本発明の位相同期回路を用いない高速シリアルインターフェースを備えたLSI501の回路ブロック図を示す。LSI501は、LSI501外部とシリアルデータをやり取りする受信バッファ505及び送信バッファ504と、高速なシリアルデータと低速なパラレルデータの変換を行うシリアルインターフェースブロック503と、パラレルデータに対して論理演算処理を行う論理ブロック502と、論理ブロックとシリアルインターフェースブロックのクロックタイミングを調節し、パラレルデータを受け渡すFIFO506及び507と、論理ブロック及びシリアルインターフェースブロックに参照クロックを分配するクロックバッファ508とを備える。
【0049】
論理ブロック502は、動作クロックを生成する周波数シンセサイザ511と、データを保持するフリップフロップ509及び510とを備える。シリアルインターフェースブロック503は、動作クロックを生成する周波数シンセサイザ514と、受信データの取り込みに最適なクロックを生成するCDR回路517と、取り込んだシリアルデータをパラレルデータに変換するデシリアライザ516と、取り込んだパラレルデータをシリアルデータに変換するシリアライザ515と、データを保持するフリップフロップ512及び513とを備える。
【0050】
一般的に、論理ブロック502の動作クロックとシリアルインターフェースブロック503の動作クロックは、周波数シンセサイザ511及び514に入力する参照クロックにバッファ508で発生する遅延時間のため定常的な位相差が発生する。上述のディレイは製造ばらつき等に依存する為、論理ブロック502とシリアルインターフェースブロック503の間で中高速なデータを転送する際には上述の位相差を自動的に補正する回路が必要となる。このような回路として一般的にFIFOが用いられるが、付加的回路のため電力や面積が大きくなる。
【0051】
次に、本実施例のLSI601のブロック図を図6に示す。LSI601では、シリアルインターフェースブロック603の周波数シンセサイザを実施例1の位相同期回路101を搭載した回路614に置き換え、受信データ104として論理ブロックのクロック606を入力する。実施例1の回路は受信データ104に対して位相ロックした帰還クロック105を生成するため、データ取り込み側のフリップフロップ1812の動作クロックとデータ出力側のフリップフロップ609の動作クロックの位相差は自動的に補正されることになる。位相ロックさせるフリップフロップ609及び612は物理的には離れて配置される場合には、その中間地点に実施例1の回路の位相比較器113を配置することで、遅延時間差の影響を抑制することができる。本実施例のLSI601では実施例1の位相同期回路に対して付加的回路は必要ない為、電力削減の効果に加えて回路の面積を削減することができる。
【符号の説明】
【0052】
101…位相同期回路、102…CDR回路、103…基準クロック、104…受信データ、105…帰還クロック、106…電圧制御発振器、107…先進分周クロック、108…遅延分周クロック、109…アップ/ダウン信号、110…分周器、111…位相比較器(位相周波数比較器)、112…位相比較器(位相周波数比較器)、113…位相比較器、114…チャージポンプ、115…チャージポンプ、116…低域通過フィルタ、117…周波数制御電圧、118…位相差デジタル信号、119…積算器、120…オーバーフロー信号、121…アンダーフロー信号、122…フリップフロップ、123…リセット信号、124…選択信号、201…受信回路、202…基準クロック、203…クロックバッファ、204…シリアルチャネル、205…受信部
【技術分野】
【0001】
本発明は、位相同期回路、CDR回路及び受信回路に関する。
【背景技術】
【0002】
位相同期回路が入力信号と同期した信号を生成するために用いられている。例えば、シリアル伝送におけるシリアルデータの受信部には、受信したデータをレジスタに取り込む為に、CDR(Clock and DATA Recovery)回路が用いられ、CDR回路では一般的に、受信するデータ速度とほぼ等しい周波数を持ち、制御信号により位相が調整可能なクロック生成回路と、データと生成されたクロックの位相を比較し、位相誤差を出力する位相比較器とを有し、位相比較器から出力される位相誤差信号を最小化するようにクロック生成回路を制御することでデータに同期したクロックを生成する位相同期回路が用いられている。
【0003】
位相同期回路に関して、特許文献1には外部から入力される参照クロックを逓倍する周波数シンセサイザと、その出力から位相補間したクロックを生成する位相補間器を持ち、入力シリアルデータと位相補間器の出力クロックの位相比較結果に応じて位相補間器の補間値の制御を行うことで入力シリアルデータの取り込みに適した同期クロックを生成する技術が示されている。また、非特許文献1には外部から入力される参照クロックに位相同期したクロックを生成するPLLと、PLLを構成する電圧制御発振器に入力する電圧値を制御する電圧制御器を持ち、入力シリアルデータと生成されたクロックの位相比較結果に応じて電圧制御器の電圧を制御することでシリアルデータの取り込みに適した同期クロックを生成する技術が示されている。
【先行技術文献】
【特許文献】
【0004】
【特許文献1】特開2009−239768号公報
【非特許文献】
【0005】
【非特許文献1】Thomas Toifl et al, ”A 72mW 0.03mm2 Inductorless 40Gb/s CDR in 65nm SOI CMOS,” 2007 IEEE International Solid−State Circuits Conference, DIGEST OF TECHNICAL PAPERS (2007) pp.226.
【発明の概要】
【発明が解決しようとする課題】
【0006】
近年、位相比較回路の高速化が望まれている。例えば、シリアル伝送では動作周波数の高速化やシリアルチャネル数の増加に伴い消費電力が問題となっている。しかしながら、特許文献1に開示されている技術では、周波数シンセサイザが逓倍した高速なクロックを分配するため、動作周波数が大きくなると消費電力も大きくなる。また、非特許文献1に開示されている技術では、動作周波数が大きくなると外部入力の参照クロックの周波数が大きくなるため消費電力が大きくなる。
【0007】
本願発明は、消費電力を抑制できる位相同期回路を提供することを目的とする。
【課題を解決するための手段】
【0008】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、下記のとおりである。
【0009】
本発明の位相同期回路は、受信信号と帰還クロックとの位相同期を行うために、帰還クロックを発生する電圧制御発振器と、帰還クロックから第1の分周クロック及び第2の分周クロックを発生する分周器と、基準クロック及び第1の分周クロックが入力される第1の位相比較器と、基準クロック及び第2の分周クロックが入力される第2の位相比較器と、帰還クロック及び受信信号が入力される第3の位相比較器とを備える。第1の分周クロックと第2の分周クロックの間には、帰還クロックの少なくとも1周期の位相差が与えられ、第1の位相比較器の出力と第2の位相比較器の出力とが、第3の位相比較器の出力に基づいて重みづけされ、電圧制御発振器に入力される。
【発明の効果】
【0010】
本発明の位相同期回路は、基準クロックの周波数を受信信号の周波数よりも低くして消費電力を抑制することができる。
【図面の簡単な説明】
【0011】
【図1】本発明の位相同期回路及びCDR回路の実施例を示すブロック図である。
【図2】本発明の受信回路の実施例を示すブロック図である。
【図3】本発明の位相同期回路の実施例に用いる位相周波数比較器の実施例を示すブロック図である。
【図4】本発明の位相同期回路の実施例に用いるチャージポンプの例を示す図である。
【図5】本発明の位相同期回路の適用をしない場合の高速シリアルインターフェースを備えたLSIの回路ブロックの例を示す図である。
【図6】本発明の位相同期回路の適用をした場合の高速シリアルインターフェースを備えたLSIの回路ブロックの例を示す図である。
【図7】本発明の位相同期回路の実施例に用いる位相比較器の例の動作を示す図である。
【図8】本発明の位相同期回路の実施例に用いるチャージポンプの例の動作を示す図である。
【図9】本発明の位相同期回路の実施例に用いる積算器及び分周器の例を示す図である。
【図10】本発明の位相同期回路の実施例の動作を示す図である。
【図11】本発明の位相同期回路の実施例の動作を示す図である。
【図12】本発明の位相同期回路の実施例の動作を示す図である。
【図13】本発明の位相同期回路の実施例の動作を示す図である。
【図14】本発明の位相同期回路の実施例の動作を示す図である。
【図15】本発明の位相同期回路の実施例の動作を示す図である。
【発明を実施するための形態】
【0012】
以下、本発明を実施例に基づいて詳細に説明する。
【実施例1】
【0013】
図1に、本発明の実施例として、位相同期回路101を備えたCDR回路102のブロック図を示す。CDR回路102には、参照クロックになる基準クロック103と受信信号である受信データ104とが入力される。CDR回路102に備えられている位相同期回路101には、帰還クロック105を発生する電圧制御発振器106と、帰還クロック105から第1の分周クロック(先進分周クロック)107と第2の分周クロック(遅延分周クロック)108とを発生する分周器110と、基準クロック103と第1の分周クロック107とが入力される第1の位相周波数比較器111と、基準クロック103と第2の分周クロック108とが入力される第2の位相周波数比較器112と、帰還クロック105と受信データ104とが入力される位相比較器113とを備える。なお、本実施例では、位相比較器として、第1の位相周波数比較器及び第2の位相周波数比較器を用いたが、これらは後述するように位相同期回路101の位相比較動作の前に周波数比較動作を行うために用いる周波数比較器を位相比較器と兼用するために導入したものである。従って、周波数比較動作のために別途周波数比較器を設けてもよいのであって、本発明の位相比較動作のためには、第1の位相周波数比較器111及び第2の位相周波数比較器112はそれぞれ位相比較器でよい。
【0014】
第1の位相周波数比較器111の出力は、チャージポンプ114の入力に接続されている。第2の位相周波数比較器112の出力は、チャージポンプ115の入力に接続されている。チャージポンプ114及び115の出力は、低域通過フィルタ116に接続されており、周波数制御電圧117として電圧制御発振器106に入力される。
【0015】
第1の分周クロック107と第2の分周クロック108の間には、帰還クロック105の周期で少なくとも1周期分の位相差がつけられる。後述するように位相差を有限のビット数で分けてデジタル制御に用いるので、1周期分の位相差をつけたほうが、それより大きい位相差をつけた場合よりも位相調節が細かくでき位相精度向上に有利なので、本実施例では1周期分の差とする。本実施例では、第1の分周クロック107の方が、第2の分周クロック108に対して進んでいる。以上の構成により、位相同期回路101は同じ周波数で異なった位相に同期する2つの周波数シンセサイザを構成している。
【0016】
位相比較器113は、受信データ104と帰還クロック105の間の位相差をマルチビットで表現したデジタル信号118として出力する。具体的な回路としては2値表現のbang−bang型や、位相差情報を多値表現した線形位相比較器が挙げられる。デジタル信号118はデジタル積算器119に入力されており、位相比較器113からの位相差情報を積算してチャージポンプ114及び115の出力電流を離散的に変化させる。ここで、チャージポンプ114と115では積算器119の出力に対して排他的に動作するように、チャージポンプ114には反転論理が付加されている。これにより、位相比較器113の出力に基づいて、第1の位相周波数比較器111の出力と第2の位相周波数比較器112の出力とを重みづけし、電圧制御発振器106には重みづけされた出力が入力される。また、積算器119のオーバーフロー信号120及びアンダーフロー信号121が分周器110へ入力されている。
【0017】
位相同期回路101は、位相比較器113の出力、すなわち受信データ104と帰還クロック105の間の位相差に基づいて、先進分周クロック107と基準クロック103の位相比較を行う第1の位相周波数比較器111と遅延分周クロック108と基準クロック103の位相比較を行う第2の位相周波数比較器112のそれぞれの位相比較結果の出力を重みづけして電圧制御発振器106へ入力することにより、電圧制御発振器106の周波数制御による帰還クロック105の位相調整を自動的に行うことができる。そして、CDR回路102は、受信データ104と帰還クロック105を入力とするフリップフロップ122でデータを取り込むことが可能になる。このとき、基準クロックの周波数103を受信データ104の周波数と同程度にする必要は無いので、数GHzの受信データ104の入力に対して、例えば100MHz程度の基準クロック103とすることができる。このように、基準クロック103の周波数は、受信データ104の周波数よりも低くすることができるので、位相同期回路101及びCDR回路102の消費電力を抑制することができる。
【0018】
積算器119に入力するリセット信号123と第2の位相周波数比較器112に入力する選択信号124は、後述するように位相同期回路101が位相比較動作に入る以前の動作に用いられる制御信号である。
【0019】
次に、各ブロックの回路構成の実施例と動作について以下に説明する。図3に第1の位相周波数比較器111及び第2の位相周波数比較器112の回路の実施例を示す。基準クロック103を共通の入力とし、第1の位相周波数比較器111には先進分周クロック107が、第2の位相周波数比較器112には遅延分周クロック108が入力されている。
【0020】
位相周波数比較器111は、基準クロック103と選択信号301とを入力とし、出力はセレクタ305の選択信号に接続されているフリップフロップ303を備えている。位相周波数比較器112は、基準クロック103と選択信号302とを入力とし、出力はセレクタ306の選択信号に接続されているフリップフロップ304を備えている。従って、基準クロック103に同期してセレクタ305及び306の出力を、それぞれクロック入力107及び108か接地かを切り替えられる構成となっている。第2の位相周波数比較器112を構成するフリップフロップ304については、第2の位相周波数比較器112の出力と接地を切り替えるセレクタ307及び308の選択信号に接続されている。第1の位相周波数比較器111側では選択信号301は電源固定とすることで常に先進分周クロック107が選択されるようにしており、また第2の位相周波数比較器と同一の構造としているが、これは遅延ダミー309及び310と併せて回路を対称にすることで製造ばらつきに対する位相合わせ精度を向上する為である。
【0021】
また、第1の位相周波数比較器111は、遅延ダミー309を通過した基準クロック103をクロック入力とし電源をデータ入力とするラッチ311と、セレクタ305の出力をクロック入力とし電源をデータ入力とするラッチ312と、ラッチ311及び312の出力に応じてラッチ311及び312のリセットを行うAND回路313を備え、ラッチ311の出力は遅延ダミー314を通して第1のアップ信号315として、ラッチ312の出力は遅延ダミー316を通して第1のダウン信号317として出力されている。
【0022】
第2の位相周波数比較器112は、遅延ダミー310を通過した基準クロック103をクロック入力とし電源をデータ入力とするラッチ318と、セレクタ306の出力をクロック入力とし電源をデータ入力とするラッチ319と、ラッチ318及び319の出力に応じてラッチ318及び319のリセットを行うAND回路320を備え、ラッチ318の出力はセレクタ307を通して第2のアップ信号321として、ラッチ319の出力はセレクタ308を通して第2のダウン信号322として出力されている。ここで、遅延ダミー314及び316は回路を対称とすることで製造ばらつきに対する位相合わせ精度を向上する為に設けた。
【0023】
第1のアップ信号315と第1のダウン信号317は第1のチャージポンプ114に入力される。第2のアップ信号321と第2のダウン信号322は第2のチャージポンプ115に入力される。
【0024】
図7に位相周波数比較器111及び112の動作タイミングを示す。図7には、周波数が異なる場合の周波数比較動作707と、周波数が同一で位相が異なる場合の位相比較動作708を示している。
【0025】
まず、周波数比較動作707について説明する。基準クロック103の周波数が分周クロックの周波数に比べ高い場合は、ラッチ311及び313はラッチ312及び318より多い回数でクロッキングされるため、パターン701に示すように周波数差が大きい程アップの出力時間が長くなる。一方、基準クロック103の周波数が分周クロックの周波数に比べ低い時は、パターン702に示すように周波数差が大きい程ダウンの出力時間が長くなる。
【0026】
次に位相比較動作708について説明する。パターン703及び705に示すように位相比較動作では、位相差に比例した時間のパルスが出力され、また同一の位相関係に対して2種類の検出結果が出力される。すなわち、小さい遅延と大きな先進又は大きな遅延と小さな先進は同一の事象であり、位相比較を行っている位相エッジが1周期以内で近いか遠いかの違いである。一般的に周波数シンセサイザでは動作開始直後に周波数比較を行い周波数差を減らし、周波数が一致すると位相比較に移行して位相差を減じる動作を行う。位相比較時にどの位相エッジ間の差を検出するかは周波数比較から位相比較に転じる際のラッチ311及び312の状態に依るため確定的なものではない。そこで、位相同期回路101では第1及び第2の2つの位相周波数比較器が同一の位相エッジに対して位相比較動作を行うために、図11を用いて後述する制御を行う。
【0027】
図4に、第1のチャージポンプ114及び第2のチャージポンプ115の回路の実施例を、デジタル信号のバス幅が3の場合について示す。バイアス電圧407及び408がMOSゲートに供給されて電流源が構成され、第1の位相周波数比較器111または第2の位相周波数比較器112から入力されるアップダウン信号410に応じて、低域通過フィルタ116を介して電圧制御発振器106へ入力される電流出力409による充電と放電がスイッチされる。アップダウン信号410とスイッチ412との間にはAND回路405及びNAND回路406が接続され、外部から入力されるマルチビットデジタル信号411が論理的に1であれば動作、0であれば非動作となるように構成されている。又、位相同期回路101では、演算器等の回路規模や電力の増加を抑制するためにマルチビットデジタル信号としてバイナリ表現を使用するため、入力ビット数の増加に対しチャージポンプのサイズをビット0のサイズを1単位として2のべき乗で増加させている。
【0028】
図8にマルチビットデジタル信号のバス幅が3の場合について、アップダウンパルス幅に対する充放電電荷量の特性を示す。入力アップダウンパルス幅に対しては連続的に、デジタル値に対しては離散的に電流が変化する特性となる。
【0029】
図9に積算器119と分周器110の回路の実施例を、位相差デジタル信号入力118が2ビット、積算値出力が3ビット、分周比が12となる場合について示す。帰還クロック901が図1の帰還クロック105に、遅延分周クロック902が図1の遅延分周クロック108に、先進分周クロック903が図1の先進分周クロック107にそれぞれ対応する。
【0030】
帰還クロック901は可変分周器904に接続されており、可変分周器904は分周比ダウン信号912及び分周比アップ信号913の入力に応じて可変分周クロック911を4分周器905及び分周比制御パルス生成部909に出力する。4分周器905の出力は帰還クロック901のタイミングで動作するシフトレジスタ906に接続されており、帰還クロック901で1周期差を持つ先進分周クロック903及び遅延分周クロック902を出力する。遅延分周クロック902は加減算器907及びオーバーフロー/アンダーフロー判定部908に入力され、それぞれの動作クロックとなる。加減算器907はデジタル値で表現された2ビット位相差信号919と、先進制御時には接地レベルを、遅延制御時には電源レベルを入力する先進/遅延信号920を入力とし、3ビットの積算値921を出力する回路である。本実施例では全加算器をラダー接続した加減算器を例示している。又、リセット信号918が電源レベルにある場合はリセット動作として積算値出力を論理的に中間的な値である4、即ち積算値[2]を電源レベル、積算値[1]を接地レベル、積算値[0]を接地レベルに固定する。
【0031】
オーバーフロー/アンダーフロー判定部908及び分周比制御パルス生成部909の動作タイミング図を図15に示す。位相比較器113は受信データ104に対して帰還クロック105が遅延している場合には先進/遅延信号920として接地レベルを、受信データ104に対して帰還クロック105が先進している場合には先進/遅延信号920として電源レベルを出力し、また位相差の諧調として2ビットのバイナリ値を持つ位相差信号919を出力する。
【0032】
加減算器907は先進/遅延信号920が接地レベルの場合には加算動作を、先進/遅延信号920が電源レベルの場合には減算動作を行う。積算値が全て電源レベルの状態でさらに1以上の値の加算を行う場合1501は動作クロック、すなわち12分周クロック910の1サイクルの間オーバーフロー信号1502を出力する。また、積算値が全て接地レベルの状態でさらに1以上の値の減算を行う場合1503は動作クロック、すなわち12分周クロック910の1サイクルの間アンダーフロー信号1504を出力する。オーバーフロー信号922及びアンダーフロー信号923は分周比制御パルス生成部909に出力され、3分周クロック911の1サイクル幅のパルス1505及び1506を発生させる。
【0033】
可変分周器904はリングカウンターにより構成しており、分周比ダウン信号912が電源レベルで分周比アップ信号913が接地レベルの場合は帰還クロック901を3回カウントし、分周比ダウン信号912及び分周比アップ信号913が電源レベルの場合は帰還クロック901を4回カウントし、分周比ダウン信号912が接地レベルの場合は帰還クロック901を2回カウントすることで可変分周クロック911を生成している。通常はオーバーフロー信号922及びアンダーフロー信号923は接地レベルであるため、分周比ダウン信号912は電源レベル、分周比アップ信号913は接地レベルにあるため可変分周器904は3分周器として動作しており、積算器925でオーバーフローが発生すると4分周器として動作し、積算器925でアンダーフローが発生すると2分周器として動作する。
【0034】
次に位相同期回路101及びCDR回路102の動作と制御について以下に説明する。CDR回路102が受信データ104をフリップフロップ122で取り込むのに最適なクロックを位相同期回路101が生成するまでの過程を順に、基準クロック103への帰還クロック105の周波数ロック過程として図10に、基準クロック103への帰還クロック105の位相ロック過程として図11に、そして受信データ104への位相ロック過程として図12にそれぞれタイミング図で示す。
【0035】
まず、図10に示す周波数ロックの過程では1001に示すように、積算器119のリセット信号123をリセット状態とし、積算器119のデジタル積算値出力を論理的な中間値に固定する為、位相比較器113の出力は帰還クロック105の制御のための動作に影響しない(1004)。また、積算器119の出力が中間値を出力する為、1002に示すように第1のチャージポンプ114と第2のチャージポンプ115の出力割合は、合計値7に対して排他的な比として3:4に固定されている。さらに、1003に示すように選択信号124を接地することで、位相周波数比較器112の出力を停止させることで、位相周波数比較器111に入力する先進分周クロック107及び基準クロック103の周波数及び位相調整が有効となる。この場合、回路構成は単一制御ループを成す一般的な周波数シンセサイザと同一であり、帰還クロック105の周波数が低いので、位相周波数比較器111の周波数比較動作によりアップが多く出力され、周波数引き込み動作により基準クロック103及び先進分周クロック107は周波数ロックする(1005)。
【0036】
次に図11の基準クロック103への帰還クロック105の位相ロック過程では、位相周波数比較器111は周波数比較から位相比較に動作が自動的に遷移し、1101に示すように基準クロック103と先進分周クロック107は位相ロックする。その後、1102に示すように選択信号124を電源レベルとすると、位相周波数比較器112内部で基準クロックに同期して選択信号が切り替わることで位相周波数比較器112に遅延分周クロック108の入力を開始すると共に、位相周波数比較器112のアップダウン信号出力が開始される(1103)。位相周波数比較器112は、遅延分周クロック108が入力される直前は基準クロック103のみ入力されている為、アップ出力につながるフリップフロップのみが電源レベルを出力する状態となっているため、1103に示すように基準クロック103の入力と同時にアップ信号の出力を開始する。その後、遅延分周クロック108の入力に伴いアップダウン出力につながるフリップフロップはリセットされる。上述の機構で発生したアップ信号により帰還クロック105の位相が進むため、先進及び遅延分周クロックも位相が進む。先進分周クロック107と基準クロック103の関係は分周クロック先進のタイミングとなるため位相周波数比較器111はダウンパルスのみの出力を行い、遅延分周クロック108と基準クロック103の関係は分周クロック遅延のタイミングとなるため位相周波数比較器112はアップパルスのみの出力を行う。この時、先進分周クロック107と遅延分周クロック108には帰還クロック105の1サイクル差があるので、上述のアップパルス出力時間とダウンパルス出力時間の合計は帰還クロック105の1サイクルと一致する。周波数シンセサイザは周波数制御電圧117ノードに流れ込む充電電荷量と放電電荷量が釣り合う状態で安定となるため、位相周波数比較器111のダウンパルス幅とチャージポンプ114の電流の積と位相周波数比較器112のアップパルス幅とチャージポンプ115の電流の積が釣り合うように帰還クロック105はロックする(1104)。すなわち、位相周波数比較器111のダウンパルス幅が4/7周期、位相周波数比較器112のアップパルス幅が3/7周期となる(1105)。
【0037】
次に図12の受信データへの位相ロック過程では、リセット信号123を解除し(1201)、受信データ104と帰還クロック105の位相差を位相比較器113により検出し、結果を積算器119の出力値に反映する。ここでは受信データ104と帰還クロック105の位相差として帰還クロック105が遅延している状況を例示する。1202に示すように受信データ104と帰還クロック105の位相差が検出されなければ位相周波数比較器111のダウンパルス幅と位相周波数比較器112のアップパルス幅は4:3を維持する(1203)。受信データ104と帰還クロック105の位相差としてデジタル値で1アップが検出されると(1204)、1サイクル後に積算器119の出力は加算演算により4から5に変化する。従って、チャージポンプ114とチャージポンプ115の出力割合は2:5となる(1205)。しかしながら、基準クロック103と帰還クロック105の関係は変化しないので(1206)、積算演算後に起こる第1及び第2の位相周波数比較器の比較結果は位相周波数比較器111のダウンパルス幅と位相周波数比較器112のアップパルス幅の割合は依然として4:3である(1207)。その結果、位相周波数比較器111のダウンパルス幅とチャージポンプ114の電流の積と、位相周波数比較器112のアップパルス幅とチャージポンプ115の電流の積との比としては8:15と充電過剰となり(1208)、電圧制御発振器106の周波数が上がることで帰還クロック105に対しては先進制御が行われる。制御が行われた結果として帰還クロック105が受信データ104に対して先進となれば位相比較器113からはデジタル信号としてダウンが出力され、上述の現象とは反対に放電過剰となり電圧制御発振器106の周波数が下がることで帰還クロック105に対しては遅延制御が行われる。従って、受信データ104と帰還クロック105の位相差に基づいた先進制御及び遅延制御を繰り返すことで、受信データ104の位相変動に帰還クロックの位相がロックし(1209)、フリップフロップ122で正しいデータを取り込むことが可能となる。なお、ロック状態では充放電が釣り合っている為、位相周波数比較器111のダウンパルス幅と位相周波数比較器112のアップパルス幅の比はチャージポンプ115とチャージポンプ114の出力割合の比に一致する。
【0038】
以上のように、位相同期回路101は、位相比較器113の出力に基づいて、先進分周クロック107と基準クロック103の位相比較を行う第1の位相周波数比較器111と遅延分周クロック108と基準クロック103の位相比較を行う第2の位相周波数比較器112のそれぞれの位相比較結果の出力を重みづけして電圧制御発振器106へ入力することにより、電圧制御発振器106の周波数制御による受信データ104に対する帰還クロック105の位相調整を自動的に行うことができる。ここで、図12の受信データと基準クロックに示したように、基準クロックの周波数を受信データの周波数よりも小さくできるので、受信データが高速化しても、低速の基準クロックを用いることで位相同期回路およびCDR回路の低消費電力化を図ることができる。
【0039】
次に積算器119の積算値出力のオーバーフロー及びアンダーフロー時の動作について説明する。まず、オーバーフロー時のタイミング図を図13に示す。積算器出力が論理的に7、すなわち3ビット全て電源レベルの状態(1301)で受信データ104に対して帰還クロック105の位相が遅れている場合、位相比較器113はアップを出力する(1302)。この結果、積算器出力はオーバーフローを起こし、論理的に0、すなわち3ビット全て接地レベルの状態(1303)となる。この場合、チャージポンプ114とチャージポンプ115の加算割合は0:7から7:0へ変化する(1304)。オーバーフロー時には図15に動作を示したように12分周クロックが13分周クロックとなるため(1305)、後に続く位相比較動作(1306)の際に分周クロックの位相タイミングは帰還クロック105で1サイクル分遅延することになる。この結果、位相周波数比較器111のダウンパルス幅と位相周波数比較器112のアップパルス幅の比が7:0、チャージポンプ115とチャージポンプ114の出力割合が7:0で充放電の釣り合いが取れていた状況が、位相周波数比較器111のダウンパルス幅と位相周波数比較器112のアップパルス幅の比が0:7、チャージポンプ115とチャージポンプ114の出力割合が0:7で充放電の釣り合いが取れている状況に変化する(1307)。従って、積算値出力のオーバーフローのときにも問題なく動作する。
【0040】
同様にアンダーフロー時のタイミング図を図14に示す。積算器出力が論理的に0、すなわち3ビット全て接地レベルの状態(1401)で受信データ104に対して帰還クロック105の位相が進んでいる場合、位相比較器113はダウンを出力する(1402)。この結果、積算器119の出力はアンダーフローを起こし、論理的に7、すなわち3ビット全て電源レベルの状態(1403)となる。この場合、チャージポンプ114とチャージポンプ115の加算割合は7:0から0:7へ変化する(1404)。
【0041】
アンダーフロー時には図15に動作を示したように12分周クロックが11分周クロックとなるため(1405)、後に続く位相比較動作(1406)の際に分周クロックの位相タイミングは帰還クロック105で1サイクル分先進することになる。この結果、位相周波数比較器111のダウンパルス幅と位相周波数比較器112のアップパルス幅の比が0:7、チャージポンプ115とチャージポンプ114の出力割合が0:7で充放電の釣り合いが取れていた状況が、位相周波数比較器111のダウンパルス幅と位相周波数比較器112のアップパルス幅の比が7:0、チャージポンプ115とチャージポンプ114の出力割合が7:0で充放電の釣り合いが取れている状況に変化する(1407)。従って、積算値出力のアンダーフローのときにも問題なく動作する。
【0042】
一般的にシリアル伝送を行うシステムでは、基準クロック103と受信データ104の間に周波数偏差が生じている。偏差を補正する為にCDR回路102の積算器は常にアップ信号又はダウン信号を必要とする。その結果、オーバーフロー及びアンダーフローが必ず発生することになるが、図15を用いて上述したように分周比を変化させることで問題なく動作する。
【0043】
また、本実施例の位相同期回路101では、位相同期させる対象の受信データの位相変動への追従制御は周波数シンセサイザの位相同期ループ内の低域通過フィルタ106を介して行われる為、電圧制御発振器の出力が急激に位相変調されることはない。したがって、外乱やノイズによる位相同期回路101の誤動作を防止できる。
【実施例2】
【0044】
実施例2では、実施例1のCDR回路201を備える、複数のシリアルチャネルを持つ受信回路の実施例を説明する。
【0045】
図2に実施例1の位相同期回路101及びCDR回路102を備える、複数のシリアルチャネルを持つ受信回路201の構成例を示す。受信回路201は、基準クロック202を分配するクロックバッファ203と、外部から供給される基準クロック201で動作するCDR回路102を搭載するシリアルチャネル204を複数有する受信部205を備える。
【0046】
CDR回路102は位相同期回路101が受信データに比べて低速の基準クロックで動作するために、基準クロック202を受信データと比較して低速とし、クロックバッファ203を介して分配する際の消費電力の増加を抑制することが可能である。
【実施例3】
【0047】
実施例3では、実施例1の受信データとして定常位相差をもつクロックを入力することで、自動的に定常位相誤差を補正する同期回路を説明する。
【0048】
まず、図5に本願発明者等が検討した、本発明の位相同期回路を用いない高速シリアルインターフェースを備えたLSI501の回路ブロック図を示す。LSI501は、LSI501外部とシリアルデータをやり取りする受信バッファ505及び送信バッファ504と、高速なシリアルデータと低速なパラレルデータの変換を行うシリアルインターフェースブロック503と、パラレルデータに対して論理演算処理を行う論理ブロック502と、論理ブロックとシリアルインターフェースブロックのクロックタイミングを調節し、パラレルデータを受け渡すFIFO506及び507と、論理ブロック及びシリアルインターフェースブロックに参照クロックを分配するクロックバッファ508とを備える。
【0049】
論理ブロック502は、動作クロックを生成する周波数シンセサイザ511と、データを保持するフリップフロップ509及び510とを備える。シリアルインターフェースブロック503は、動作クロックを生成する周波数シンセサイザ514と、受信データの取り込みに最適なクロックを生成するCDR回路517と、取り込んだシリアルデータをパラレルデータに変換するデシリアライザ516と、取り込んだパラレルデータをシリアルデータに変換するシリアライザ515と、データを保持するフリップフロップ512及び513とを備える。
【0050】
一般的に、論理ブロック502の動作クロックとシリアルインターフェースブロック503の動作クロックは、周波数シンセサイザ511及び514に入力する参照クロックにバッファ508で発生する遅延時間のため定常的な位相差が発生する。上述のディレイは製造ばらつき等に依存する為、論理ブロック502とシリアルインターフェースブロック503の間で中高速なデータを転送する際には上述の位相差を自動的に補正する回路が必要となる。このような回路として一般的にFIFOが用いられるが、付加的回路のため電力や面積が大きくなる。
【0051】
次に、本実施例のLSI601のブロック図を図6に示す。LSI601では、シリアルインターフェースブロック603の周波数シンセサイザを実施例1の位相同期回路101を搭載した回路614に置き換え、受信データ104として論理ブロックのクロック606を入力する。実施例1の回路は受信データ104に対して位相ロックした帰還クロック105を生成するため、データ取り込み側のフリップフロップ1812の動作クロックとデータ出力側のフリップフロップ609の動作クロックの位相差は自動的に補正されることになる。位相ロックさせるフリップフロップ609及び612は物理的には離れて配置される場合には、その中間地点に実施例1の回路の位相比較器113を配置することで、遅延時間差の影響を抑制することができる。本実施例のLSI601では実施例1の位相同期回路に対して付加的回路は必要ない為、電力削減の効果に加えて回路の面積を削減することができる。
【符号の説明】
【0052】
101…位相同期回路、102…CDR回路、103…基準クロック、104…受信データ、105…帰還クロック、106…電圧制御発振器、107…先進分周クロック、108…遅延分周クロック、109…アップ/ダウン信号、110…分周器、111…位相比較器(位相周波数比較器)、112…位相比較器(位相周波数比較器)、113…位相比較器、114…チャージポンプ、115…チャージポンプ、116…低域通過フィルタ、117…周波数制御電圧、118…位相差デジタル信号、119…積算器、120…オーバーフロー信号、121…アンダーフロー信号、122…フリップフロップ、123…リセット信号、124…選択信号、201…受信回路、202…基準クロック、203…クロックバッファ、204…シリアルチャネル、205…受信部
【特許請求の範囲】
【請求項1】
受信信号と帰還クロックとの位相同期を行う位相同期回路であって、
帰還クロックを発生する電圧制御発振器と、
前記帰還クロックから、第1の分周クロック及び第2の分周クロックを発生する分周器と、
基準クロック及び前記第1の分周クロックが入力される第1の位相比較器と、
前記基準クロック及び前記第2の分周クロックが入力される第2の位相比較器と、
前記帰還クロック及び前記受信信号が入力される第3の位相比較器とを備え、
前記第1の分周クロックと前記第2の分周クロックの間には、前記帰還クロックの少なくとも1周期の位相差があり、
前記第1の位相比較器の出力と前記第2の位相比較器の出力とを、前記第3の位相比較器の出力に基づいて重みづけし、前記電圧制御発振器に入力することを特徴とする位相同期回路。
【請求項2】
請求項1に記載の位相同期回路であって、
前記基準クロックの周波数は前記受信信号の周波数よりも低いことを特徴とする位相同期回路。
【請求項3】
請求項1に記載の位相同期回路であって、
前記第1の分周クロックと前記第2の分周クロックとの間には、前記帰還クロックの1周期の位相差があることを特徴とする位相同期回路。
【請求項4】
請求項1に記載の位相同期回路であって、
前記重みづけされた前記電圧制御発振器への入力が低域通過フィルタを介して行われることを特徴とする位相同期回路。
【請求項5】
請求項1に記載の位相同期回路であって、
前記第1の位相比較器は位相周波数比較器であることを特徴とする位相同期回路。
【請求項6】
請求項1に記載の位相同期回路であって、
前記第2の位相比較器は位相周波数比較器であることを特徴とする位相同期回路。
【請求項7】
請求項1に記載の位相同期回路を有することを特徴とするCDR回路。
【請求項8】
複数のシリアルチャネルを有し、
前記複数のシリアルチャネルのそれぞれは請求項7に記載のCDR回路を有することを特徴とする受信回路。
【請求項9】
請求項8に記載の受信回路であって、
前記基準クロックの周波数は前記受信信号の周波数よりも低いことを特徴とする受信回路。
【請求項1】
受信信号と帰還クロックとの位相同期を行う位相同期回路であって、
帰還クロックを発生する電圧制御発振器と、
前記帰還クロックから、第1の分周クロック及び第2の分周クロックを発生する分周器と、
基準クロック及び前記第1の分周クロックが入力される第1の位相比較器と、
前記基準クロック及び前記第2の分周クロックが入力される第2の位相比較器と、
前記帰還クロック及び前記受信信号が入力される第3の位相比較器とを備え、
前記第1の分周クロックと前記第2の分周クロックの間には、前記帰還クロックの少なくとも1周期の位相差があり、
前記第1の位相比較器の出力と前記第2の位相比較器の出力とを、前記第3の位相比較器の出力に基づいて重みづけし、前記電圧制御発振器に入力することを特徴とする位相同期回路。
【請求項2】
請求項1に記載の位相同期回路であって、
前記基準クロックの周波数は前記受信信号の周波数よりも低いことを特徴とする位相同期回路。
【請求項3】
請求項1に記載の位相同期回路であって、
前記第1の分周クロックと前記第2の分周クロックとの間には、前記帰還クロックの1周期の位相差があることを特徴とする位相同期回路。
【請求項4】
請求項1に記載の位相同期回路であって、
前記重みづけされた前記電圧制御発振器への入力が低域通過フィルタを介して行われることを特徴とする位相同期回路。
【請求項5】
請求項1に記載の位相同期回路であって、
前記第1の位相比較器は位相周波数比較器であることを特徴とする位相同期回路。
【請求項6】
請求項1に記載の位相同期回路であって、
前記第2の位相比較器は位相周波数比較器であることを特徴とする位相同期回路。
【請求項7】
請求項1に記載の位相同期回路を有することを特徴とするCDR回路。
【請求項8】
複数のシリアルチャネルを有し、
前記複数のシリアルチャネルのそれぞれは請求項7に記載のCDR回路を有することを特徴とする受信回路。
【請求項9】
請求項8に記載の受信回路であって、
前記基準クロックの周波数は前記受信信号の周波数よりも低いことを特徴とする受信回路。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【公開番号】特開2012−54734(P2012−54734A)
【公開日】平成24年3月15日(2012.3.15)
【国際特許分類】
【出願番号】特願2010−195282(P2010−195282)
【出願日】平成22年9月1日(2010.9.1)
【出願人】(000005108)株式会社日立製作所 (27,607)
【Fターム(参考)】
【公開日】平成24年3月15日(2012.3.15)
【国際特許分類】
【出願日】平成22年9月1日(2010.9.1)
【出願人】(000005108)株式会社日立製作所 (27,607)
【Fターム(参考)】
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