【課題】良好な通信品質で、高速な位相同期ループを得る。
【解決手段】送信側は、一方が差動信号であり他方が同相信号であるデータ信号および基準信号を同相合成し、一対の伝送路を通じて伝送する同相合成回路１を備え、クロックデータ再生回路２は、同相合成回路１からの信号からデータ信号および基準信号を分離する信号分離手段（分配回路３、同相合成回路４および差動合成回路５）と、データ信号と位相が同期した再生クロック信号を生成する再生クロック信号生成手段（位相比較回路８、位相同期ループ用ループフィルタ９および電圧制御発振器１１）と、再生クロック信号を分周し、当該分周した信号の周波数を基準信号の周波数に同期させる制御信号を生成し、当該制御信号により再生クロック信号の周波数を制御する再生クロック信号収束手段（周波数比較回路６、周波数同期ループ用ループフィルタ７、電圧制御発振器１１およびＮ分周回路１２）とを備えた。 （もっと読む）

【課題】ジッタやクロックデューティ比のずれが抑えられた良好なクロック成分を抽出する。
【解決手段】リング発振器２０の位相調整回路２１において、ゲート回路群２２から出力された自走クロック信号ＣＬＫＩＮＮを入力とするＭＯＳトランジスタＱ１、およびゲーティング回路１０からのゲーティング信号ＧＯＵＴＮを入力とするＭＯＳトランジスタＱ２の並列接続回路と、基準となるレファレンス電圧ＶＲＥＦを入力とするＭＯＳトランジスタＱ３とが差動対をなすＣＭＬ回路を構成し、当該ＣＭＬ回路で得られた自走クロック信号ＣＬＫＩＮＮとゲーティング信号ＧＯＵＴＮとの論理和またはその反転論理をクロック出力信号ＣＬＫＯＵＴとして出力する。 （もっと読む）

【課題】高いジッタ耐性を有して多相クロックの位相数と消費電力と半導体チップ面積との増大を軽減する。
【解決手段】クロックデータリカバリ回路１のエッジ検出器１０５の複数のエッジ検出回路１０５Ｍの各回路は、第１と第２のエッジ検出回路１０５Ｍ１、２を含む。第１の検出回路１０５Ｍ１は受信データ信号のデータエッジがエッジ検出位相から−１位相よりも進相なことを検出して第１出力信号を生成して、第２の検出回路１０５Ｍ２は受信データ信号のデータエッジがエッジ検出位相から＋１位相よりも遅相なことを検出して第２出力信号を生成する。第１または第２の出力信号に応答して、エッジ検出位相が−１位相分または＋１位相分変更される。受信データ信号のデータエッジの±１位相の範囲内の存在が検出された場合には、次回のエッジ検出位相は現在の状態に維持される。 （もっと読む）

【課題】誤ロック状態を検出し、この誤ロック状態から復帰することが可能なＣＤＲ回路を提供する。
【解決手段】ＣＤＲ回路は、受信データ信号のデータをサンプルすべきデータサンプリングクロックとして第１のクロックと、受信データ信号のエッジをサンプルすべきエッジサンプリングクロックとして第２のクロックと、を生成し、且つ第１のクロックおよび第２のクロックの位相を調整するクロックリカバリ回路を備える。ＣＤＲ回路は、第１のクロックで受信データ信号をサンプルした結果をデータサンプリング結果として出力し、第２のクロックで受信データ信号をサンプルした結果をエッジサンプリング結果として出力する位相検出回路を備える。ＣＤＲ回路は、エッジサンプリング結果と、予め設定されたデータパターンとを比較し、エッジサンプリング結果とデータパターンとが一致した場合、誤ロック状態であると判断し、誤ロック状態検出信号を出力する結果比較回路と、を備える。 （もっと読む）

【課題】バス通信路にクロック成分とデータとを重畳して送信する通信システムにおいて、クロック成分を受信する側のノードからのデータ送信を可能とするためのトランシーバを提供する。
【解決手段】マスタからクロック成分を受信するスレーブのトランシーバでは、バス通信路を介したデータの送信が許可されている状態において（Ｓ１０１：ＹＥＳ）、スレーブの信号処理部からロウレベルの送信データが入力されると（Ｓ１０２：ＹＥＳ）、重畳用のロウレベルの信号をバス通信路５へ出力するための処理が行われる（Ｓ１０３〜Ｓ１０５）。具体的には、バス通信路上の信号の立ち下がりエッジが検出されると（Ｓ１０３：ＹＥＳ）、重畳用のロウレベルの信号を出力する期間が算出され（Ｓ１０４）、算出された期間継続してロウレベルの信号が出力される（Ｓ１０５）。 （もっと読む）

【課題】ＶＣＯの発振周波数のばらつきを補償し、低ジッタで電源電圧・温度変動耐性が大きいクロックデータ再生回路を提供する。
【解決手段】ゲーティング回路と、再生クロックを出力する第１の発振回路と、第２の発振回路と、第２の発振回路が出力するクロックと参照クロックを周波数比較し、その周波数誤差に応じた周波数制御信号Ａで第１〜第２の発振回路の発振周波数を制御するＰＬＬ手段とを備えたクロックデータ再生回路において、第２の発振回路の制御端子に周波数制御信号Ａを入力し、第１の発振回路の制御端子に周波数制御信号Ａと回路間ばらつき調整信号Ｃ１の加算信号を入力し、ゲーティング回路の制御端子に周波数制御信号Ａと回路間ばらつき調整信号Ｃ２の加算信号を入力する構成である。 （もっと読む）

【課題】ジッタが小さく、面積が小さなクロック再生回路を提供する。
【解決手段】このクロック再生回路は、各ＵＧにおける外部データ信号列Ｄｉｎの最初の立ち上がりエッジに応答して論理レベルが反転される信号ＰＤ＿Ｄｉｎと、内部クロック信号ＶＣＯＣＬＫに同期したクロック信号ＰＤ＿Ｃｉｎとを生成するエッジ抽出回路１と、信号ＰＤ＿Ｄｉｎとクロック信号ＰＤ＿Ｃｉｎの位相を比較し、比較結果を示す信号ＵＰ，ＤＮを出力する位相比較器６とを備える。したがって、各ＵＧで１回だけ位相比較を行なうので、データパターンに依存するジッタを抑制できる。 （もっと読む）

【課題】インターポレータ方式のクロックデータ復元回路において、インターポレータ回路の広帯域化を行わず、マルチレートに対応したクロックデータ復元回路を実現する。
【解決の手段】インターポレータ回路の生成クロックを分周し、リカバリクロックを生成する。また、インターポレータ回路が生成するクロックの位相を制御するポインタは分周前のクロックを使い、その他の回路は分周後のリカバリクロックを使い動作する。 （もっと読む）

【課題】サンプリングに使用するクロックとは非同期に送信データが供給されるトランシーバにおいて、送信データの信号レベルを正しくサンプリングできるようにする。
【解決手段】送信データＴＸＤのスタートビットの開始エッジのタイミング（開始タイミング）が検出されると、バスクロックＢＣＫに同期し、そのバスクロックＢＣＫの１周期当たり４個のサンプリング用エッジを有するサンプリングＳＣＫを用い、開始タイミングを起点として２個目のサンプリング用エッジのタイミングで送信データＴＸＤをサンプリングし、以後、４個目のサンプリング用エッジのタイミング毎に、送信データＴＸＤをサンプリング（ラッチ）する。そのサンプリングしたデータを、更に、バスクロックＢＣＫの立ち下がりエッジでサンプリングすることによって、バスクロックＢＣＫに同期した同期送信データｄＴＸＤを生成する。 （もっと読む）

【課題】電源投入時や通常動作時でも、より確実にクロックの生成が停止した状態から回復することが可能となるクロック発生回路を提供する。
【解決手段】クロック発生回路１は、クロックとデータとが重畳されたエンベデッド信号から抽出クロックを抽出するクロック抽出回路１０と、前記エンベデッド信号と前記抽出クロックとに基づき前記抽出クロックの停止を検出し、前記クロック抽出回路を初期状態にリセットするリセット信号を出力する停止検出回路３０と、を備えるものである。 （もっと読む）

【課題】バイフェーズ符号化データの復号化方法を提供する。
【解決手段】本発明のバイフェーズ符号化データの復号化方法は、バイフェーズ符号化データ中の立下りエッジ変換を検出することによって、隣り合う２つの立下りエッジ変換の間の時間差値及び前１ビットの論理値に基づき、相応する復号化を行い、時間差値が1個ビット周期であり且つ前１ビットが論理１である時、現在のビットが論理１であると判定し、時間差値が1個のビット周期であり且つ前１ビットが論理０である時、現在のビットが論理０であると判定し、時間差値が1.5個のビット周期であり且つ前１ビットが論理１である時、現在及び後１ビットが何れも論理０であり、時間差値が1.5個のビット周期であり且つ前１ビットが論理０である時、現在のビットが論理１であると判定し、時間差値が2個のビット周期であり且つ前１ビットが論理１である時、現在及び後１ビットがそれぞれ論理０及び1であると判定する。 （もっと読む）

【課題】短時間に受信側クロックで位相を同期化すること。
【解決手段】受信したデータを同期化する同期化回路１０は、位相差判定回路１５と第１のＦＦ１１と第２のＦＦ１２とを有する。位相差判定回路１５は、同期化回路１０と接続された他装置から受信したデータを同期化回路の内部クロックの位相で受付けた場合、データを安定に捉えられるか否かを判定する。第１のＦＦ１１は、位相差判定回路１５によってデータを内部クロックの位相で安定に捉えられると判定された場合、データと内部クロックとを受付け、データを内部クロックの位相で捉えて同期化する。第２のＦＦ１２は、位相差判定回路１５によってデータを内部クロックの位相で安定に捉えられないと判定された場合、データと位相が反転された内部クロックとを受付け、データを位相が反転された内部クロックの位相で捉えて同期化する。 （もっと読む）

【課題】ＰＬＣで設計・構成するシリアル・データ通信の高速化を図ることができ、しかも受信データのジッタ許容範囲を明確にできる。
【解決手段】ＤＰＬＬ回路１０のうち、データシフト回路ＤＳ１〜ＤＳ３は受信データからソースクロックＣＬＫで同期を取った複数のシリアル・データを生成する。排他的論理和回路ＥＸ＿ＯＲは一対のシリアル・データから受信データの変化点を検出する。カウンタＤＰＬＣＮＴは、最大カウント値ｎが設定され、変化点から次の変化点までをソースクロックをカウントする。一致判定回路ＡＮＤはカウンタのカウント値が予め設定したカウント値ｎ／２に一致したときに受信クロックとして出力する。ハイレベル・データ・リンク・コントローラ・モジュール（ＨＤＬＣ−ＩＰ）２０は、受信クロックを使って受信データ（シリアル・データ）の転送制御を行う。 （もっと読む）

【課題】ロックポイント付近におけるサンプリングクロックの位相の調整と、イコライザ部の制御とを安定させ、ジッタトレランスを高める。
【解決手段】位相比較部は、サンプリングタイミングとサンプリングタイミングよりも第一の所定位相分前のタイミングとの間の第一区間に、等化信号ＥＱＤＡＴＡのエッジが存在するか否かを示す位相比較信号ＬＡＧ（ｎ）を出力するとともに、サンプリングタイミングとサンプリングタイミングよりも第二の所定位相分後のタイミングとの間の第二区間に、等化信号ＥＱＤＡＴＡのエッジが存在するか否かを示す位相比較信号ＬＥＡＤ（ｎ）を出力する。判定部は、検出データパターンの各ビットに対応する位相比較信号ＬＡＧ（ｎ），ＬＥＡＤ（ｎ）の出力パターンを所定の比較対象パターンと比較し、合致するか否かに基づいて、等化信号ＥＱＤＡＴＡの１ビットがサンプリングクロックＣＫの１周期よりも長いか短いかを判定する。 （もっと読む）

【課題】孤立パルスを確実に検出してデータ判定を実行できるデータ復元回路を提供する。
【解決手段】データ復元回路は、デジタルデータの列のうち２つの連続するデジタルデータを用いて、内挿により第１のデータ切り替わり点の位置を算出すると共に、外挿により第２のデータ切り替わり点の位置を算出する位相検出器と、第１のデータ切り替わり点の平均位置と瞬時位置とに基づいてデジタルデータの列からデータ判定値の列を抽出するデータ判定部と、２つの連続するデジタルデータに挟まれた時間軸上の区間の内に、直前の２つの連続するデジタルデータの外挿直線及び直後の２つの連続するデジタルデータの外挿直線からそれぞれ求めた２つの第２のデータ切り替わり点が位置し且つ２つの外挿直線の傾きの符号が互いに異なる場合、データ判定値の列の当該区間に対応するデータ判定値を、外挿により推定されるデータ値で置き換えるデータ選択部を含むことを特徴とする。 （もっと読む）

【課題】前段の光受信装置のスケルチ機能の有無に関係なく汎用的に使用可能なＣＤＲ回路を提供する。
【解決手段】ＣＤＲ回路は、入力データ１に同期した再生クロック２を出力するＧ−ＶＣＯ１４と、入力データ１の識別再生を再生クロック２に基づいて行うフリップフロップ回路１２と、Ｇ−ＶＣＯ１４と同一周波数のクロックを出力するサブＶＣＯ１５と、再生クロック２とサブＶＣＯ１５の出力クロック４のいずれかを選択する選択回路１７と、選択回路１７の出力クロック８と参照クロック６とを周波数比較しその周波数差に応じた周波数制御信号５を出力する周波数比較器１６とを備える。選択回路１７は、少なくとも入力データ１が無信号である期間においてサブＶＣＯ１５の出力クロック４を選択し、残りの期間において再生クロック２を選択する。 （もっと読む）

【課題】連続信号対応の汎用的なＣＤＲ回路を備えた制御ＬＳＩに、応答特性を損なうことなくシリアルデータ信号を入力する。
【解決手段】光受信装置は、データ信号期間／無信号期間を問わず信号を出力し続けるＬＡ回路６と、ＬＡ回路６の出力信号からクロックを抽出しデータを再生するバーストＣＤＲ回路２とを備える。バーストＣＤＲ回路２は、ＬＡ回路６の出力信号とタイミングの合った再生クロックを出力する第１の電圧制御発振器と、第１の電圧制御発振器と同一の周波数で発振する第２の電圧制御発振器と、第２の電圧制御発振器の出力と参照クロックとを周波数比較して、第１、第２の電圧制御発振器を所望のデータレート周波数で発振させる周波数制御信号を出力する周波数比較器と、ＬＡ回路６の出力信号の識別再生を再生クロックに基づいて行う識別回路とを有する。 （もっと読む）

【課題】ジッタの抑圧と応答時間の短縮とを両立させる。
【解決手段】ＣＤＲ回路は、入力データ４が遷移したときにパルスを出力するゲーティング回路１０と、ゲーティング回路１０の出力パルスのタイミングに合うように出力クロックの位相を調整するＧ−ＶＣＯ１１と、Ｇ−ＶＣＯ１１の出力クロックのタイミングに合うように再生クロック７の位相を調整するＶＣＯ１２と、入力データ４のデータ識別を再生クロック７に基づいて行うフリップフロップ回路３と、入力データ４のデータ信号期間の少なくとも一部において、ゲーティング回路１０の出力パルスが再生クロック７に与える影響を、入力データ４の同期信号期間と比較して小さくするよう制御する可変減衰器１６とを備える。 （もっと読む）

【課題】参照クロックが不要なインタポレータ方式のＣＤＲ回路を小面積で実現することができる技術を提供する。
【解決手段】ＣＤＲ回路１０１において、再生クロックのエッジの近傍と遠方にある伝送データのエッジの個数を計測するデータエッジ位置計測回路１１７と、伝送データのエッジの近傍と遠方にある再生クロックのエッジの個数を計測するクロックエッジ位置計測回路１１８とを含み、データエッジ位置計測回路１１７の計測結果とクロックエッジ位置計測回路１１８の計測結果に応じて、再生クロックの周波数を調整する周波数調整回路１１６を有する。エッジの近傍と遠方の判定には、ＣＣＬ回路の最小入力振幅を制御することで実現している。 （もっと読む）