【課題】システムリセット時の起動時間を短縮可能な情報処理システムを提供する。
【解決手段】複数の機能モジュールの内の機能モジュール１では、システムリセット信号にてＰＬＬ回路１０及び信号処理部１２をリセットした後にＰＬＬ回路１０へのリセットを解除する。リセット解除後にＰＬＬ回路１０で生成された内部クロック信号がシステムクロック信号に位相ロックしていない場合には起動中を示す第１の起動状態信号を機能モジュール２に供給する。位相ロックしている場合には起動完了を示す第２の起動状態信号を機能モジュール２に供給すると共に信号処理部１２へのリセットを解除する。機能モジュール２では、第１の起動状態信号にてＰＬＬ回路２０及び信号処理部２２をリセットする。そして、第２の起動状態信号にてＰＬＬ回路２０へのリセットを解除し、リセット解除後に、位相ロックした時に信号処理部２２へのリセットを解除する。 （もっと読む）

【課題】ＤＬＬ回路がロックしないという現象の発生を防止する。
【解決手段】カウンタ回路２０２と、カウンタ回路２０２のカウント値ＣＮＴに応じた遅延量を内部クロック信号ＬＣＬＫに与えるディレイライン２０１とを有する。まず、カウンタ回路２０２は第１のカウント値にセットされ、判定信号ＰＤに基づいてそのカウント値ＣＮＴが周期的に更新される。その結果、内部クロック信号ＬＣＬＫの位相が所望の位相に到達しなかった場合、カウンタ回路２０２は、第１のカウント値とは異なる第２のカウント値にセットされ、ＤＬＬ回路２００がリスタートされる。これにより、ＤＬＬ回路がロックしなかった場合であっても自動的にリスタートされることから、ＤＬＬ回路がロックしないという現象が防止される。 （もっと読む）

【課題】電源投入時や通常動作時でも、より確実にクロックの生成が停止した状態から回復することが可能となるクロック発生回路を提供する。
【解決手段】クロック発生回路１は、クロックとデータとが重畳されたエンベデッド信号から抽出クロックを抽出するクロック抽出回路１０と、前記エンベデッド信号と前記抽出クロックとに基づき前記抽出クロックの停止を検出し、前記クロック抽出回路を初期状態にリセットするリセット信号を出力する停止検出回路３０と、を備えるものである。 （もっと読む）

【課題】基準クロックの周波数を低くして消費電力を抑制することのできる位相同期回路を提供する。
【解決手段】第１の位相比較器と第２の位相比較器とに、それぞれ帰還クロックの少なくとも１周期分異なる位相差をつけた分周クロックを入力して基準クロックとの位相比較を行い、受信信号と帰還クロックとの位相比較の結果で第１と第２の位相比較器の出力の重みづけを行い、重みづけされた出力により帰還クロックの位相調節を行う。 （もっと読む）

【課題】チップサイズの大型化を防止することができる半導体集積回路。
【解決手段】同一のリセット信号が入力されることにより、互いに同期が取られる複数の送信ブロックを備える半導体集積回路。各送信ブロックは、基準クロック信号とフィードバッククロック信号との位相差に応じた制御電圧に基づいて周期Ｔの第１のクロック信号を発振する電圧制御発振器と、第１のクロック信号がＮ（Ｎは自然数）分周された第２のクロック信号が入力され、当該第２のクロック信号から、第１の送信用クロック信号と当該第１の送信用クロック信号よりも周波数の低い第２の送信用クロック信号とを生成し、リセット信号に応じて少なくとも第２の送信用クロック信号を出力するリセット機能付き分周器と、第１及び第２の送信用クロック信号が分配される複数の送信機と、を備える。 （もっと読む）

【課題】セルフリフレッシュ動作後にＤＬＬ回路がロック動作を実行しない状況での記憶装置の評価を行うことが可能な記憶装置を提供する。
【解決手段】通常モードとテストモードとを有しセルフリフレッシュ動作を行う記憶装置は、ＤＬＬ回路と制御部とを含む。ＤＬＬ回路は、入力信号を受け付けると入力信号を遅延した遅延信号を出力し、また、入力信号と遅延信号との位相差が所定値になるように遅延信号の遅延量を設定するロック動作を行い、その後、位相差が所定値である状態を維持する。制御部は、通常モード下でセルフリフレッシュ動作が実行された後には、ＤＬＬ回路にロック動作を実行させ、テストモード下でセルフリフレッシュ動作が実行された後には、ＤＬＬ回路にロック動作を実行させない。 （もっと読む）

【課題】 アンロック状態を検査すると共に、自動的に再同期する自動リトライ機能を備えるＰＬＬ発振回路を提供する。
【解決手段】 ＭＰＵ４は、外部基準信号とＶＣＸＯ３からの出力信号の位相を比較してＶＣＸＯ３への制御電圧を出力するＰＬＬ−ＩＣ１からのロック検出信号を入力し、ロック状態においてアンロック状態にするためのアンロックアラームテスト用データをＰＬＬ−ＩＣ１に設定し、ＰＬＬ−ＩＣ１からのロック検出信号によりアンロック状態を判定すると、外部にアンロックアラーム出力信号を出力し、アンロック状態が第１の期間継続しているか否かを判定し、アンロック状態が第１の期間継続していれば、再同期を行わせるためのデータをＰＬＬ−ＩＣ１に設定するリトライを実行するＰＬＬ発振回路である。 （もっと読む）

【課題】瞬時に同期を確立し、比較的に長時間、同期状態を高精度で保持することができる同期発振器を安価に実現する。
【解決手段】少なくとも、セットもしくはリセット付きカウンタ２２と同期検出手段２４とから構成され、前記同期検出手段２４において、同期入力信号の立上り点、立下り点、もしくはゼロ交差点のタイミングを検出し、前記タイミングにおいて、前記カウンタ２２をセットしあるいはリセットすることで、同期入力信号と瞬時に同期を確立し、前記同期入力信号が休止しあるいは停止した場合、あるいは取去られた後にも、比較的に長時間、同期状態を高精度で保持することができる。 （もっと読む）

【課題】複数のクロック信号を出力するＰＬＬ回路において、その特性を問わず、リセットを従来よりも適切なタイミングで行うことを目的とする。
【解決手段】クロック装置は複数のクロック信号を出力するクロック回路を備え、出力するクロック信号を使用して動作している複数の周辺回路からエラー信号を受信し、受信したエラー情報を用いて、前記クロック回路をリセットするか否かを判定し、リセットすると判定した場合に、前記クロック回路をリセットする。 （もっと読む）

【課題】外部クロック信号が擾乱したとき、擬似ロックを検出し初期化したとき、電源を投入したとき、いずれの場合も確実にロックはずれを防止でき、レイアウトがコンパクトなＤＬＬ回路を提供する。
【解決手段】遅延同期ループ回路であって、入力クロックを、制御電圧の大きさに応じて遅延させて帰還クロックを出力する電圧制御遅延手段と、帰還クロックと基準クロックとを比較して位相差を検出し、該位相差に応じて、制御電圧を上昇させるための上昇信号と該制御電圧を下降させるための下降信号とを出力する位相比較器と、上昇信号と下降信号とに応じて制御電圧を決定し、電圧制御遅延手段に出力する制御電圧生成手段と、基準クロックと電圧制御遅延手段からの中間クロックとの論理和に基づき位相比較器をリセットする。 （もっと読む）

【課題】位相雑音の劣化の少ないシンセサイザを提供すること。
【解決手段】シンセサイザ１の制御部７は、発振器５に電圧を出力するループフィルタ１７の平滑回路に蓄積された電荷を予め設定された値に戻すことなく、温度を検出する温度検出部８の出力信号に基づいて分周器６の分周比を変化させる。これにより、シンセサイザ１は、温度変化に対応して制御部７が分周器６の制御を行う場合、ループフィルタ１７の平滑回路に蓄積された電荷を予め設定された値に戻さないので、発振器５の発振周波数が大きく変動することを抑制し、これにより、シンセサイザ１における位相雑音を低減させることができる。 （もっと読む）

【課題】短時間で精度よく位相調整を行うことが可能な位相補償用クロック同期回路を提供する。
【解決手段】ＤＬＬは、入力レシーバ１と、遅延チェーン回路２と、遅延複製器４と、位相比較器５と、リセットパルス発生器６と、粗調整期間発生器７と、分周器８と、単位可変カウンタ９と、を備えている。まず単位可変カウンタ９の増減単位を１７または１（平均で１６）として粗調整を行って粗くロックさせた後に、単位可変カウンタ９の増減単位を１として微調整を行って細かくロックさせるため、短い期間で確実にクロックＩＮＴＣＫＸとクロックＥＸＴＣＫＸの位相を合わせることができる。 （もっと読む）

【課題】ＤＬＬ回路においてロックはずれが発生しても、短時間で確実に正常ロック状態に復帰させる。
【解決手段】遅延回路１３の遅延時間が１周期より小さくなると、遅延検出回路１５から最小遅延時間検出信号Ｋ２が出力される。さらに位相周波数比較器１１がＵＰパルスを出力していると、最小遅延時間検出信号Ｋ２とＵＰパルスとの２ＮＯＲ論理（否定論理和回路２１）によりクロックがＵＰパルスカウンタ１９に伝達し、Ｈレベルのロックはずれ検出信号Ｋ３が出力され、リセット期間保持カウンタ１７にＬレベルが入力される。これにより、リセット期間保持カウンタ１７がカウンタ動作を開始し、所定の期間、リセット信号をＬレベルにして制御電圧ＣＮＴＬを電源電圧にショートし、かつ位相周波数比較器１１をリセットする。 （もっと読む）

【課題】 種々の時間間隔のタイミング信号を低コストで正確に発生させる。
【解決手段】 クロック回路と、クロック信号を入力するカウント回路と、外部から入力する基準タイミング信号を取得し、少なくとも２以上の基準タイミング信号を含む所定の２時点間のカウント回路のカウント値の増分と、該２時点間の時間とを対応させて記録する記憶回路と、カウント回路が所定の２時点間に対応するカウント値だけ増分した時点を中心とする所定の期間に基準タイミング信号を取得し、基準タイミング信号を受信した時点のカウント回路のカウント値を所定の２時点間に対応するカウント値として記録し、所定の２時点間の時間を周期とするタイミング信号をカウント回路のカウント値の増分を契機として発生させ、さらに基準タイミング信号を取得し、基準タイミング信号を取得した時点からカウント値の増分を計数し直す制御手段とを備える。 （もっと読む）

【課題】タイミング回復のためのサイクルスリップ検出の提供。
【解決手段】タイミング回復のために制御ループ中のループフィルタＬＦの出力信号を使用するステップと、前記フィルタ処理後のタイミング誤差信号から平均タイミング誤差値を生成するステップと、第１の閾値を超えるサンプルの隣接するブロックの平均タイミング誤差値の変化を累積するステップとを含む。第２の閾値を超える隣接するブロックの累積した平均タイミング誤差変化がサイクルスリップとして表明され、サイクルスリップの数が許容閾値である第３の閾値によって決定される。さらに、先入れ先出しメモリＦＩＦＯがサンプル挿入または削除のために設けられ、それは、サンプル挿入またはサンプル削除が向上した信頼性を伴ってサンプル領域で行われ、サイクルスリップ検出の改善された方法が雑音および不適切に選ばれたタイミングループパラメータに対する頑健性の増強のために推奨される。 （もっと読む）

【課題】ＰＬＬ回路のリファレンスクロックが停止された後に再開された場合、再開後のリファレンスクロックとフィードバッククロックとの位相合わせを短時間で行い、再ロックさせることができるＰＬＬ位相合わせ回路を提供する。
【解決手段】ＰＬＬ位相合わせ回路は、ＰＬＬ回路と、フィードバッククロックを分周する第１の分周回路と、ＰＬＬ回路の出力クロックを分周する第２の分周回路と、リファレンスクロックの動作状態を監視するクロックモニタ回路とを備える。第１の分周回路の分周数は、第２の分周回路の分周数と等しく、クロックモニタ回路が、リファレンスクロックが停止されたことを検出すると、第１の分周回路がリセットされてフィードバッククロックが停止され、リファレンスクロックが再開されたことを検出すると、第１の分周回路のリセットが解除されてフィードバッククロックが再開される。 （もっと読む）

【課題】同期信号の位相が大きく変化する場合にも、短時間で位相を同期させる。
【解決手段】本ＰＬＬ回路における位相比較器１０は、映像信号に含まれる同期信号ＳＹＮと位相比較信号ＢＬＫとの位相誤差を示す比較出力信号ＰＤＰを出力し、ＶＣＯ３０は、比較出力信号ＰＤＰを積分するＬＰＦ２０から与えられる直流電圧に応じた周波数のクロック信号ＣＫを出力する。カウンタ４０は、クロック信号ＣＫを分周した位相比較信号ＢＬＫを出力する。ロック確認回路５０は、位相比較信号ＢＬＫと同期信号ＳＹＮとの位相が同期すべきロック状態であるか否かを確認し、ロック状態でない場合にはリセット信号ＲＳＴを出力し、カウンタ４０をリセットすることにより強制的にロック状態にすることができる。よって、短時間で位相を同期させることができる。 （もっと読む）

【課題】短いビット同期時間、クロックワンダー追随性能、高い高周波ジッタ耐性、を同時に満たすクロック再生回路を提供する。
【解決手段】入力データ信号１０１と再生クロック１０２との位相差を検出する位相差検出回路１０３、位相差検出回路１０３の出力を平均化する平均化回路１０４、位相差検出回路１０３の出力をサンプル／ホールドするリセット付サンプル／ホールド回路１０５、平均化回路１０４の出力の積分値とリセット付サンプル／ホールド回路１０５の出力値との和に相当する位相の再生クロック１０２を生成する再生クロック生成回路１０６を備える。リセット付サンプル／ホールド回路１０５は、バースト伝送開始信号１１０を受けて位相差検出回路１０３の出力をサンプル／ホールドし、バースト伝送終了信号１１１を受けてホールドしている値を初期値にリセットする。 （もっと読む）

【課題】位相ジッタの少ない位相同期ループ回路を実現する。
【解決手段】第一および第二レジスタへ接続された第一および第二計数手段10,14を含む位相同期ループ回路が開示される。第一レジスタ18は数Ｍを第二レジスタ20は数Ｎを記憶する。第一計数手段は基準信号FrefのＭサイクルに応答してF1出力信号を出力し、第二計数手段は出力信号FoutのＮサイクルに応答してF2出力信号を出力する。F1,F2,Fref,Fout 信号は、位相検出器30へ接続され、FrefとFoutの位相が比較される。位相検出回路の出力信号は位相検出回路出力信号に比例したFout信号を発生する電圧制御発振器12に接続される。Fout信号は位相同期ループ回路が整定するまで第二レジスタへフィードバックされる。 （もっと読む）

【課題】 ＣＰＵの負荷を軽減するとともに、回路規模またはシステムの規模の増大の抑制が可能なクロック生成回路を提供する。
【解決手段】 制御信号に基づいてクロック信号の周波数を制御して出力する発振回路と、所定期間、発振回路が出力するクロック信号のパルス数をカウントしてカウント値を生成するカウンタと、カウント値と、予め設定された周波数に基づいた設定値と、を減算して差分データを生成する減算回路と、差分データに基づいて、制御信号値を補正する制御信号生成補正回路と、制御値信号をアナログ信号に変換して制御信号を生成し、発振回路に出力するデジタル−アナログ変換回路と、を備えることで、上記課題を解決することができる。 （もっと読む）