ＰＬＬ回路
【課題】同期信号の位相が大きく変化する場合にも、短時間で位相を同期させる。
【解決手段】本ＰＬＬ回路における位相比較器１０は、映像信号に含まれる同期信号ＳＹＮと位相比較信号ＢＬＫとの位相誤差を示す比較出力信号ＰＤＰを出力し、ＶＣＯ３０は、比較出力信号ＰＤＰを積分するＬＰＦ２０から与えられる直流電圧に応じた周波数のクロック信号ＣＫを出力する。カウンタ４０は、クロック信号ＣＫを分周した位相比較信号ＢＬＫを出力する。ロック確認回路５０は、位相比較信号ＢＬＫと同期信号ＳＹＮとの位相が同期すべきロック状態であるか否かを確認し、ロック状態でない場合にはリセット信号ＲＳＴを出力し、カウンタ４０をリセットすることにより強制的にロック状態にすることができる。よって、短時間で位相を同期させることができる。
【解決手段】本ＰＬＬ回路における位相比較器１０は、映像信号に含まれる同期信号ＳＹＮと位相比較信号ＢＬＫとの位相誤差を示す比較出力信号ＰＤＰを出力し、ＶＣＯ３０は、比較出力信号ＰＤＰを積分するＬＰＦ２０から与えられる直流電圧に応じた周波数のクロック信号ＣＫを出力する。カウンタ４０は、クロック信号ＣＫを分周した位相比較信号ＢＬＫを出力する。ロック確認回路５０は、位相比較信号ＢＬＫと同期信号ＳＹＮとの位相が同期すべきロック状態であるか否かを確認し、ロック状態でない場合にはリセット信号ＲＳＴを出力し、カウンタ４０をリセットすることにより強制的にロック状態にすることができる。よって、短時間で位相を同期させることができる。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、例えば表示装置などに使用されるＰＬＬ（Phase-locked loop）回路に関する。
【背景技術】
【０００２】
近年、テレビジョン放送における映像信号や各種映像出力装置から与えられる映像信号を表示するため、液晶表示装置などの表示装置が使用されることが多い。この表示装置には、映像信号に含まれる例えば水平同期信号に同期し、その周波数が多少変動しても予め定められる周波数の同期パルスを発生させるための回路が必要である。この回路としてフェーズロックトループ（ＰＬＬ：Phase-locked loop）回路が使用されることが多い。このようなＰＬＬ回路の構成は、例えば特許文献１などに開示されている。
【０００３】
図１１は、このような従来のＰＬＬ回路の構成を示すブロック図である。図１１に示されるように、このＰＬＬ回路９００は、位相比較器９１と、ローパスフィルタ（以下「ＬＰＦ」と略称する）９２と、電圧制御発振器（以下「ＶＣＯ」と略称する）９３と、分周器９４とを備える。
【０００４】
位相比較器１０は、外部から与えられる映像信号に含まれる同期信号ＳＹＮの位相と、後述する位相比較信号ＢＬＫの位相とを比較し、比較した結果を位相誤差を示す比較出力信号ＰＤＰとして出力する。ＬＰＦ２０は、上記位相比較器１０からの比較出力信号ＰＤＰを積分し、得られる直流電圧をＶＣＯ３０に与える。ＶＣＯ３０は、上記ＬＰＦ２０から与えられる直流電圧に応じた周波数のクロック信号ＣＫを出力する。分周器４０は、ＶＣＯ３０から与えられるクロック信号ＣＫを分周した位相比較信号ＢＬＫを出力する。このような構成により、位相比較信号ＢＬＫの位相が同期信号ＳＹＮの位相に合致するようＶＣＯ３０の発振周波数が変化するので、この従来のＰＬＬ回路は入力される同期信号ＳＹＮに対して位相比較信号ＢＬＫの位相を同期させることができる。
【特許文献１】特開平３−６４１２６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
ここで、テレビジョン放送におけるチャンネルが切り替えられたり、映像出力装置が切り替えられたりすることにより、上記従来のＰＬＬ回路に与えられる映像信号が変更されることがある。この場合、変更後の映像信号の周波数が変更前と同一であっても、当該映像信号に含まれる同期信号の位相は大きく変化することがある。
【０００６】
しかし、従来のＰＬＬ回路は、このような位相の変化についても、周波数が変化した場合と同様の引き込み動作（ロックアップ動作）を行う。このロックアップ動作は、ＶＣＯの発振周波数を変化させることにより行われる。そのため、最終的に位相が同期し、ＶＣＯの発振周波数が安定するまでには長い時間がかかる。
【０００７】
そこで、本発明の目的は、例えば与えられる映像信号が変更される場合などにより、同期信号の位相が大きく変化する場合にも、非常に短い時間で位相を同期させることができるＰＬＬ回路を提供することである。
【課題を解決するための手段】
【０００８】
第１の発明は、外部から与えられる入力信号に対して位相が同期する信号を出力するＰＬＬ（フェーズロックトループ）回路であって、
制御電圧によって発振周波数が変化する電圧制御発振器と、
前記電圧制御発振器の出力信号をクロックとしてカウントし、カウントすることにより得られるカウント数が所定数に達したときに前記カウント数をゼロに戻すとともに、レベルが変化する分周信号を出力するカウンタと、
前記分周信号と前記入力信号とを比較することにより得られる位相誤差を示す位相誤差信号を出力する位相比較器と、
前記位相誤差信号に応じた電圧を前記制御電圧として前記電圧制御発振器に与えるローパスフィルタと、
前記分周信号に基づき、位相が同期すべきロック状態でないと確認した場合には、直後の前記入力信号のレベルが変化する時点近傍で、前記カウンタへリセット信号を出力するロック確認回路とを備え、
前記カウンタは、前記リセット信号を受け取るときに前記カウント数をゼロに戻し、前記分周信号のレベルを変化させることを特徴とする。
【０００９】
第２の発明は、第１の発明において、
前記位相比較器は、前記入力信号がアクティブになる時点から前記入力信号のアクティブ期間内で所定時間だけ遅れて前記分周信号がアクティブになる時点において前記位相誤差がゼロになる位相誤差信号を出力し、
前記ロック確認回路は、
前記分周信号および前記入力信号に基づき、ロック状態でないことを確認する第１の論理回路と、
前記第１の論理回路によりロック状態でないと確認された直後の前記入力信号のアクティブ期間内でアクティブになるリセット信号を生成する第２の論理回路とを含むことを特徴とする。
【００１０】
第３の発明は、第１または第２の発明において、
前記分周信号を遅延させる遅延回路をさらに備え、
前記位相比較器は、前記遅延回路により遅延された分周信号と前記入力信号とを比較することにより前記位相誤差信号を出力し、
前記ロック確認回路は、前記遅延回路により遅延された分周信号に基づき、前記リセット信号を出力することを特徴とする。
【００１１】
第４の発明は、第３の発明において、
前記遅延回路は、前記入力信号がアクティブになる時点と、前記カウンタから出力される分周信号がアクティブになる時点とが合致するよう、前記分周信号を遅延させることを特徴とする。
【発明の効果】
【００１２】
第１の発明によれば、例えば外部から与えられる入力信号が変更される場合など、入力信号の位相が大きく変化してロック状態でなくなる場合にも、ロック確認回路からリセット信号をカウンタに出力することにより強制的にロック状態にする、または少なくともロック状態に近づけることができる。よって、非常に短い時間で位相を同期させることができる。
【００１３】
第２の発明によれば、入力信号のアクティブ期間内でリセット信号がアクティブになるので、位相誤差をゼロにするまたは少なくともゼロに近づけることができる。よって、非常に短い時間で位相を同期させることができる。
【００１４】
第３の発明によれば、遅延回路により分周信号の遅延時間を適宜に設定することにより、分周信号の位相が変化する時点を入力信号の立ち上がり時点を含む任意の時点に設定することが可能となる。このことにより、本ＰＬＬ回路を備える装置の各種動作タイミング（典型的には表示装置の表示タイミング）を任意の時点に合わせることが容易に実現できる。
【００１５】
第４の発明によれば、入力信号と分周信号のアクティブになる時点がそれぞれ合致するので、本ＰＬＬ回路を備える装置の各種動作タイミング（典型的には表示装置の表示タイミング）を任意の時点に合わせることが非常に容易に実現できる。
【発明を実施するための最良の形態】
【００１６】
＜１． 第１の実施形態＞
＜１．１ ＰＬＬ回路の全体的な構成および動作＞
以下、本発明の第１の実施形態について添付図面を参照して説明する。
図１は、本発明の第１の実施形態に係るＰＬＬ回路のブロック図である。図１に示されるように、本ＰＬＬ回路１００は、位相比較器１０と、ローパスフィルタ（以下「ＬＰＦ」と略称する）２０と、電圧制御発振器（以下「ＶＣＯ」と略称する）３０と、分周器として機能するプログラマブルカウンタ（以下「カウンタ」と略称する）４０と、位相が同期すべきロック状態であるか否かを確認するロック確認回路５０とを備える。
【００１７】
位相比較器１０は、外部から与えられる映像信号に含まれる同期信号ＳＹＮの位相と、後述する位相比較信号ＢＬＫの位相とを比較し、比較した結果を位相誤差を示す信号である比較出力信号ＰＤＰとして出力する。なお、上記同期信号ＳＹＮは、例えばテレビジョン放送用のコンポジット映像信号から分離される水平同期信号である。以下、この位相比較器１０について、図２および図３を参照して詳しく説明する。
【００１８】
図２は、位相比較器１０の構成を示す回路図である。図２に示されるように、この位相比較器１０は、同期信号ＳＹＮおよび位相比較信号ＢＬＫを入力信号とし、比較出力信号ＰＤＰを出力信号とする、スリーステートバッファであり、図３に示す真理値表に従って動作する。
【００１９】
図３は、位相比較器１０の動作を表す真理値表である。この図３に示されるように、位相比較器１０は、同期信号ＳＹＮがＬレベルであるときには、位相比較信号ＢＬＫのレベルにかかわらず、ハイインピーダンス出力の状態となる。また、位相比較器１０は、同期信号ＳＹＮがＨレベルであるとき、位相比較信号ＢＬＫがＨレベルの場合にはＨレベルの比較出力信号ＰＤＰを出力し、位相比較信号ＢＬＫがＬレベルの場合にはＬレベルの比較出力信号ＰＤＰを出力する。
【００２０】
また、このような位相比較器１０に代えて、チャージポンプを含む位相周波数比較器を使用する構成も考えられる。しかし、この構成において使用されるエッジトリガ型のスリーステート位相周波数比較器は、エッジ動作であることから入力ノイズに弱い。また、ロック期間中は常にハイインピーダンス出力の状態が持続することから出力側でもノイズに弱くなる。よって、上記位相比較器１０を使用する本ＰＬＬ回路１００の構成はノイズに強い点で好適である。
【００２１】
次に、ＬＰＦ２０は、上記位相比較器１０からの比較出力信号ＰＤＰを積分し、得られる直流電圧をＶＣＯ３０に与える。したがって、比較出力信号ＰＤＰに含まれるＨレベルの期間が長くなるほど、ＶＣＯ３０に与える電圧が高くなり、比較出力信号ＰＤＰに含まれるＬレベルの期間が長くなるほど、ＶＣＯ３０に与える電圧が低くなる。なお、実際には比較出力信号ＰＤＰは、抵抗分圧回路からなる図示されないレベルシフタによってレベル変換された後にＬＰＦ２０に与えられる。また、前述したハイインピーダンス出力の状態では、ＬＰＦ２０には、比較出力信号ＰＤＰに含まれるＨレベルの電位とＬレベルの電位との中間電位に対応する上記レベルシフタの中点電圧が与えられる。
【００２２】
ＶＣＯ３０は、上記ＬＰＦ２０から与えられる直流電圧に応じた周波数のクロック信号ＣＫを出力する。このＶＣＯ３０は、例えば印加電圧の平方根にほぼ反比例するようにアノード・カソード間の容量が変化する可変容量ダイオードと、水晶振動子とを含む。ＶＣＯ３０は、この可変容量ダイオードの容量を変化させることにより水晶振動子の負荷容量を変化させ、このことにより発振周波数を変更する。したがって、このＶＣＯ３０は、上記印加電圧が大きくなるほど発振周波数が低くなる。このような動作については後述する。また、ＶＣＯ３０から出力されるクロック信号ＣＫは、本ＰＬＬ回路１００から外部へ（例えば表示制御回路へ）出力される。
【００２３】
カウンタ４０は、ＶＣＯ３０から与えられるクロック信号ＣＫを分周した位相比較信号ＢＬＫを出力する。具体的には、カウンタ４０は、最初のクロック信号ＣＫの立ち上がりに合わせて出力信号を立ち上げ、その後クロック信号ＣＫの立ち上がり毎にその数を計数（カウント）する。そしてその計数値が典型的には所定数Ｎの半分に達したときに出力信号を立ち下げる。その後もカウンタ４０は、クロック信号ＣＫの立ち上がり毎にその数を計数し、その計数値が所定数Ｎに達したときに計数値をゼロに戻して（リセットして）出力信号を立ち上げる。この動作を繰り返すことにより、クロック信号ＣＫをＮ倍の周期に分周した位相比較信号ＢＬＫを出力する。なお、このＮは外部より所定の範囲内で自由に設定（プログラム）できるが、ここでは位相比較信号ＢＬＫの周波数が予め定められた同期信号ＳＹＮの周波数に合致するよう適宜の値が設定されているものとする。
【００２４】
ロック確認回路５０は、位相比較信号ＢＬＫと同期信号ＳＹＮとの位相が同期すべきロック状態（ロックアップ状態）であるか否かを確認し、ロック状態でない場合にはリセット信号ＲＳＴを出力する。ここで、このロック状態には、完全なロック状態と不完全なロック状態とが含まれるものとする。完全ロック状態とは、同期信号ＳＹＮの位相に位相比較信号ＢＬＫの位相が合致している状態を指す。不完全ロック状態とは、完全ロック状態を除き、位相比較信号ＢＬＫの立ち上がり時点が同期信号ＳＹＮがＨレベル期間内（すなわちアクティブ期間内）にある状態を指す。この不完全ロック状態では、これらの信号の位相が合致するよう変化する。ＰＬＬ回路１００では、上記完全ロック状態で安定するようフィードバック制御が行われる。このロック状態を確認するためのロック確認回路５０の詳細な構成および動作について、図４および図５を参照して説明する。
【００２５】
＜１．２ ロック確認回路の構成および動作＞
図４は、完全ロック状態にあるときの各信号の波形図である。図４に示されるように、時刻ｔ１において、同期信号ＳＹＮがＬレベルからＨレベルに変化すると、比較出力信号ＰＤＰがＬレベルに変化している。この変化は、位相比較器１０が従って動作する図３に示される真理値表のとおりである。続いて、時刻ｔ２において、位相比較信号ＢＬＫがＬレベルからＨレベルに変化すると、比較出力信号ＰＤＰがＨレベルに変化する。その後、時刻ｔ３において、同期信号ＳＹＮがＨレベルからＬレベルに変化すると、比較出力信号ＰＤＰがハイインピーダンス出力の状態に変化する。これらも図３に示される真理値表のとおりである。
【００２６】
ここで、図４に示されるように、時刻ｔ１から時刻ｔ２までの時間と、時刻ｔ２から時刻ｔ３までの時間とが同じ長さである場合、比較出力信号ＰＤＰのＨレベル期間とＬレベル期間との長さも同一となる。したがって、比較出力信号ＰＤＰの電位の平均値は、Ｈレベルの電位とＬレベルの電位との中間の電位となるので、ＬＰＦ２０からＶＣＯ３０に与えられる直流電圧の平均値もまた上記中間の電位となる。そして、上記ＶＣＯ３０は、上記中間の電位が与えられるときに、その発振周波数が予定されている同期信号ＳＹＮの周波数のＮ倍となるように予め設定されているものとする。そうすれば、ちょうど図４に示される状態の時に、同期信号ＳＹＮの周波数と比較出力信号ＰＤＰの周波数とが合致し、これらの信号の位相関係も（時刻ｔ１から時刻ｔ２までの期間の差を維持した状態で）合致する。
【００２７】
そして、もし時刻ｔ１から時刻ｔ２までの時間が、時刻ｔ２から時刻ｔ３までの時間よりも短い場合、比較出力信号ＰＤＰのＨレベル期間がＬレベル期間より長くなる。このとき、ＶＣＯ３０に与えられる直流電流の平均値はより大きくなる。そうすれば、ＶＣＯ３０の発振周波数が低くなり、位相比較信号ＢＬＫの周波数も低くなるので、比較出力信号ＰＤＰにおけるＬレベルからＨレベルへの立ち上がり時刻も遅くなる。その結果、時刻ｔ１から時刻ｔ２までの時間が長くなっていき、結局時刻ｔ１から時刻ｔ２までの時間と、時刻ｔ２から時刻ｔ３までの時間とが同じ長さである図４の状態で完全ロック状態となる。このことは時刻ｔ１から時刻ｔ２までの時間が、時刻ｔ２から時刻ｔ３までの時間よりも長い場合であっても同様である。
【００２８】
また、このような不完全ロック状態は、ＶＣＯ３０の発振周波数が同期信号ＳＹＮの周波数のＮ倍より大きい場合や小さい場合、すなわち同期信号ＳＹＮの周波数が予定されている周波数より大きい場合や小さい場合であっても同様に生じる。例えば、同期信号ＳＹＮの周波数が予定されている周波数より大きい場合であっても、ＶＣＯ３０の発振周波数をより大きくすれば、同期信号ＳＹＮの周波数と比較出力信号ＰＤＰの周波数とを合致させることができる。このＶＣＯ３０の発振周波数は、ＬＰＦ２０から与えられる直流電圧により定まる。よって、この直流電圧がより小さくなるよう、比較出力信号ＰＤＰの電位の平均値をより小さくすれば上記周波数を合致させることができる。この平均値は、比較出力信号ＰＤＰにおけるＨレベルの期間とＬレベルの期間との割合により定まる。ここで例えば、Ｈレベルの期間がＬレベルの期間の３分の１である場合にちょうど比較出力信号ＰＤＰの電位の平均値が上記周波数を合致させるための適切な値となるものとする。この状態は、図４に示される比較出力信号ＰＤＰのＬレベルからＨレベルへの立ち上がり時刻が、時刻ｔ２と時刻ｔ３との中間の時点となるときに実現する。よって、この状態のときに同期信号ＳＹＮの周波数と比較出力信号ＰＤＰの周波数とが合致し、これらの信号の位相関係も合致するので、完全ロック状態となる。
【００２９】
このように、位相比較信号ＢＬＫと同期信号ＳＹＮとの位相が同期すべきロック状態であるか否かを判定するため、（不完全なまたは完全な）ロック状態でない場合にはリセット信号ＲＳＴを出力するような論理回路は、例えば図５に示すような構成が考えられる。。
【００３０】
図５は、このようなロック確認回路５０の回路構成例を示す図である。この図５に示されるように、このロック確認回路５０は、ＡＮＤゲート５１と、ＮＡＮＤゲート５２と、２つのＤ型フリップフロップ（以下「Ｄ−ＦＦ」と略称する）５３，５４，５５とを備えた順序回路である。また図６は、このロック確認回路５０の各信号の波形図である。これら図５および図６を参照して、以下、ロック確認回路５０の動作を説明する。
【００３１】
図５に示されるように、Ｄ−ＦＦ５４のクロック入力端子ＣＬＫには位相比較信号ＢＬＫが入力され、Ｄ端子には同期信号ＳＹＮが入力される。したがって、図６に示されるように、位相比較信号ＢＬＫの立ち上がり時に同期信号ＳＹＮがＬレベルであるとき、Ｄ−ＦＦ５４におけるＱ端子の否定信号はＨレベルとなる。
【００３２】
したがって、ＡＮＤゲート５１からの出力信号であるＤ−ＦＦ５３のＤ端子へ入力される信号は、図６に示されるように、同期信号ＳＹＮがＬレベルからＨレベルに立ち上がる時刻ｔａの時点で、ＬレベルからＨレベルに立ち上がる。
【００３３】
ここで、このＤ−ＦＦ５３は、クロック信号ＣＫが立ち上がる毎にＤ端子の入力信号が変化していればＱ端子の信号を変化させる。よって、そのＱ端子から出力される信号は、図６に示されるように時刻ｔａの時点では変化せず、その直後にクロック信号ＣＫが立ち上がる時点でＬレベルからＨレベルに立ち上がる。この図６では、時刻ｔａにおいてクロック信号ＣＫが立ち下がっているので、結果的にＤ−ＦＦ５３は、Ｄ端子の入力信号を０．５クロック分遅延させた信号をＱ端子から出力する。
【００３４】
次に図５に示されるように、上記Ｄ−ＦＦ５３のＱ端子から出力される信号は、Ｄ−ＦＦ５５のＤ端子に入力されるので、そのＱ端子の否定信号は、図６に示されるように、その直後にクロック信号ＣＫが立ち上がる時点である時刻ｔｂでＨレベルからＬレベルに立ち下がる。したがって、結果的にＤ−ＦＦ５５は、そのＤ端子の入力信号を１クロック分遅延させた信号の否定信号をＱ端子の否定信号として出力する。
【００３５】
したがって、図５に示されるようにＤ−ＦＦ５５のＱ端子の否定信号と上記ＡＮＤゲート５１から出力信号とを受け取るＮＡＮＤゲート５２は、同期信号ＳＹＮの立ち上がり時点である時刻ｔａから上記否定信号の立ち下がり時点である時刻ｔｂまで、結果的に１．５クロック分の期間だけＬレベルとなるリセット信号ＲＳＴを出力する。このようにＤ−ＦＦ５５を設けることにより、リセット信号ＲＳＴのアクティブ期間であるＬレベル期間を１クロック分以上の長さにすることができ、さらに２クロック分を超える長さにならないようにすることができる。
【００３６】
なお、Ｄ−ＦＦ５３のクロック入力端子ＣＬＫには、クロック信号ＣＫではなく、同期信号ＳＹＮを所定期間（ただしそのＨレベル期間より短い期間）だけ遅延させた信号を入力する構成であってもよい。そうすれば、リセット信号ＲＳＴの立ち下がり時点を同期信号ＳＹＮのＨレベル期間内で適宜の位置に設定することができる。またその場合にはＤ−ＦＦ５５を省略することができる。
【００３７】
このように、位相比較信号ＢＬＫの立ち上がり時に同期信号ＳＹＮがＬレベルであるときには、ロック確認回路５０からは（同期信号ＳＹＮの立ち上がり時点で）リセット信号ＲＳＴが出力される。
【００３８】
このリセット信号ＲＳＴを受け取ると、カウンタ４０は、その計数値（カウント値）が所定値Ｎに達していない場合であっても強制的にゼロに戻され（リセットされ）、その直後の最初のクロック信号ＣＫの立ち上がりに合わせて出力信号である位相比較信号ＢＬＫを立ち上げる。したがって、カウンタ４０がリセット信号ＲＳＴを受け取った後の位相比較信号ＢＬＫの立ち上がり時点は、常に同期信号ＳＹＮがＨレベルである期間内となる。したがって、必ず不完全ロック状態（具体的には比較出力信号ＰＤＰのＨレベル期間がＬレベル期間より長い状態）となるので、ロック状態でない場合よりもはるかに短い時間で前述したように完全ロック状態へ移行することができる。
【００３９】
＜１．３ 第１の実施形態の効果＞
以上のように、本実施形態におけるＰＬＬ回路１００は、例えば与えられる映像信号が変更される場合など、映像信号に含まれる同期信号ＳＹＮの位相が大きく変化する場合にも、ロック確認回路５０からリセット信号ＲＳＴをカウンタ４０に出力することにより強制的に（不完全な）ロック状態にすることができる。よって、非常に短い時間で位相を同期させることができる。
【００４０】
＜２ ． 第２の実施形態＞
＜２．１ ＰＬＬ回路の全体的な構成および動作＞
図７は、本発明の第２の実施形態に係るＰＬＬ回路のブロック図である。図２に示されるように、本ＰＬＬ回路２００は、第１の実施形態におけるＰＬＬ回路１００に対してさらに位相比較信号ＢＬＫを遅延させた遅延位相比較信号ＢＬＫ２を生成する遅延回路６０をさらに備える点を除いて、第１の実施形態と同様の構成要素を備えている。したがって、同一の機能を有する構成要素については同一の符号を付してその説明を省略し、以下では遅延回路６０の動作について詳述する。なお、本ＰＬＬ回路２００に備えられるカウンタ４０の計数値（カウント値）は、本ＰＬＬ回路２００から出力され、典型的には表示装置における表示タイミングを合わせるために使用される。詳しくは後述する。
【００４１】
＜２．２ 遅延回路の動作＞
遅延回路６０は、カウンタ４０から出力される位相比較信号ＢＬＫを受け取り、これに対して予め定められた時間だけ遅延させた遅延位相比較信号ＢＬＫ２を生成し、位相比較器１０およびロック確認回路５０に与える。以下、このように位相比較信号ＢＬＫが遅延される場合、どのようにロック状態となるかについて、図８から図１０までを参照して説明する。
【００４２】
図８は、ロックが完全に外れた状態にあるときの各信号の波形図である。なお、図８に示される点線は、図４に示される完全ロック状態にあったときの同期信号ＳＹＮおよび比較出力信号ＰＤＰを示している。したがって、図８に示される同期信号ＳＹＮは、例えば与えられる映像信号が変更されたため、図４に示される時点とは異なる時点で立ち上がっている。また、遅延位相比較信号ＢＬＫ２は、位相比較信号ＢＬＫに対して同期信号ＳＹＮのＨレベル期間の半分の時間だけ遅延されている。この遅延時間は、同期信号ＳＹＮのＨレベル期間が予め定められていることから、この期間に基づき定められている。
【００４３】
したがって、図８に示される状態では、ロック確認回路５０に与えられる遅延位相比較信号ＢＬＫ２の立ち上がり時点は、同期信号ＳＹＮのＬレベル期間であるので、前述したようにリセット信号ＲＳＴが出力される。したがって、図８に示されるロックが外れた状態は直ちに前述したような不完全ロック状態へ移行する。
【００４４】
図９は、この不完全ロック状態にあるときの各信号の波形図である。なお、図９に示される点線は、図８に示されるロックが外れた状態にあったときの遅延位相比較信号ＢＬＫ２および位相比較信号ＢＬＫを示している。この図９に示されるように、ロック確認回路５０に与えられる遅延位相比較信号ＢＬＫ２の立ち上がり時点は、同期信号ＳＹＮの立ち上がり時点の直後となっている。また、位相比較器１０は、与えられる遅延位相比較信号ＢＬＫ２に基づき、図３に示される真理値表に従って、Ｈレベル期間がＬレベル期間より相当長い状態の比較出力信号ＰＤＰを出力する。その後、前述したようにこの不完全ロック状態は完全ロック状態へ移行する。
【００４５】
図１０は、完全ロック状態にあるときの各信号の波形図である。なお、図１０に示される点線は、図９に示される不完全ロック状態にあったときの遅延位相比較信号ＢＬＫ２および位相比較信号ＢＬＫを示している。この図１０に示されるように、遅延位相比較信号ＢＬＫ２の立ち上がり位置が同期信号ＳＹＮのＨレベル期間の半分（中央）の位置に来ることから、比較出力信号ＰＤＰのＨレベル期間とＬレベル期間との長さが同一となって完全ロック状態となっている。
【００４６】
ここで、位相比較信号ＢＬＫの立ち上がり位置（アクティブになる時点）と、同期信号ＳＹＮの立ち上がり位置（アクティブになる時点）とは同一時点となっている。これは、遅延位相比較信号ＢＬＫ２が位相比較信号ＢＬＫに対して同期信号ＳＹＮのＨレベル期間の半分の時間だけ遅延されていることからの当然の結果である。したがって、完全ロック状態の時にカウンタ４０の計数値（カウント値）がゼロの時点は、同期信号ＳＹＮの立ち上がり時点に合致することになる。このように構成すれば、或る時点におけるカウンタ４０の計数値（カウント値）を取得することにより、当該時点が同期信号ＳＹＮの立ち上がり時点から何クロック分経過した時点であるか容易に判断することが可能となる。
【００４７】
このことは、本ＰＬＬ回路２００が表示装置（例えば液晶テレビジョンなど）に内蔵される場合に特に有用である。すなわち、表示装置における表示タイミングを同期信号ＳＹＮに同期させる場合、カウンタ４０の計数値（カウント値）を取得することにより、同期信号ＳＹＮに対して任意のタイミングで表示装置における表示タイミングを設定することが可能となる。もちろん、本ＰＬＬ回路２００は外部から同期信号を取得する表示装置以外の各種装置に使用可能であり、この場合にも当該装置における各種動作タイミングを同期信号ＳＹＮに対して任意に設定することが可能となる。
【００４８】
なお、以上ではＨレベルである期間をアクティブ期間とした信号を例に説明したが、Ｌレベルである期間をアクティブ期間とした信号（定常状態がＨレベルである信号）を使用する場合であっても同様に考えることができる。
【００４９】
＜２．３ 第２の実施形態の効果＞
以上のように、本実施形態におけるＰＬＬ回路２００は、第１の実施形態の場合と同様、同期信号ＳＹＮの位相が大きく変化する場合にも、非常に短い時間で位相を同期させることができるとともに、遅延回路６０による位相比較信号ＢＬＫに対する遅延位相比較信号ＢＬＫ２の遅延時間を適宜に設定することにより、位相比較信号ＢＬＫの立ち上がり時点を同期信号ＳＹＮの立ち上がり時点を含む任意の時点に設定することが可能となる。このことにより、例えば本ＰＬＬ回路２００が表示装置（に備えられる表示制御回路）に内蔵される場合、同期信号ＳＹＮに対する任意の時点に表示タイミングを合わせることを容易に実現することができる。特に、カウンタ４０の計数値（カウント値）を利用する場合には、表示タイミングを非常に容易に合わせることができる。
【図面の簡単な説明】
【００５０】
【図１】本発明の第１の実施形態に係るＰＬＬ回路の構成を示すブロック図である。
【図２】上記実施形態における位相比較器の構成を示す回路図である。
【図３】上記実施形態における位相比較器の動作を表す真理値表である。
【図４】上記実施形態において、完全ロック状態にあるときの各信号の波形図である。
【図５】上記実施形態におけるロック確認回路の回路構成例を示す図である。
【図６】上記実施形態におけるロック確認回路の各信号の波形図である。
【図７】本発明の第２の実施形態に係るＰＬＬ回路のブロック図である。
【図８】上記実施形態において、ロックが完全に外れた状態にあるときの各信号の波形図である。
【図９】上記実施形態において、不完全ロック状態にあるときの各信号の波形図である。
【図１０】上記実施形態において、完全ロック状態にあるときの各信号の波形図である。
【図１１】従来のＰＬＬ回路の構成を示すブロック図である。
【符号の説明】
【００５１】
１００，２００ …ＰＬＬ回路
１０ …位相比較器
２０ …ローパスフィルタ（ＬＰＦ）
３０ …電圧制御発振器（ＶＣＯ）
４０ …プログラマブルカウンタ（カウンタ）
５０ …ロック確認回路
６０ …遅延回路
ＳＹＮ …同期信号
ＰＤＰ …比較出力信号
ＢＬＫ …位相比較信号
ＢＬＫ２ …遅延位相比較信号
ＲＳＴ …リセット信号
ＣＫ …クロック信号
【技術分野】
【０００１】
本発明は、例えば表示装置などに使用されるＰＬＬ（Phase-locked loop）回路に関する。
【背景技術】
【０００２】
近年、テレビジョン放送における映像信号や各種映像出力装置から与えられる映像信号を表示するため、液晶表示装置などの表示装置が使用されることが多い。この表示装置には、映像信号に含まれる例えば水平同期信号に同期し、その周波数が多少変動しても予め定められる周波数の同期パルスを発生させるための回路が必要である。この回路としてフェーズロックトループ（ＰＬＬ：Phase-locked loop）回路が使用されることが多い。このようなＰＬＬ回路の構成は、例えば特許文献１などに開示されている。
【０００３】
図１１は、このような従来のＰＬＬ回路の構成を示すブロック図である。図１１に示されるように、このＰＬＬ回路９００は、位相比較器９１と、ローパスフィルタ（以下「ＬＰＦ」と略称する）９２と、電圧制御発振器（以下「ＶＣＯ」と略称する）９３と、分周器９４とを備える。
【０００４】
位相比較器１０は、外部から与えられる映像信号に含まれる同期信号ＳＹＮの位相と、後述する位相比較信号ＢＬＫの位相とを比較し、比較した結果を位相誤差を示す比較出力信号ＰＤＰとして出力する。ＬＰＦ２０は、上記位相比較器１０からの比較出力信号ＰＤＰを積分し、得られる直流電圧をＶＣＯ３０に与える。ＶＣＯ３０は、上記ＬＰＦ２０から与えられる直流電圧に応じた周波数のクロック信号ＣＫを出力する。分周器４０は、ＶＣＯ３０から与えられるクロック信号ＣＫを分周した位相比較信号ＢＬＫを出力する。このような構成により、位相比較信号ＢＬＫの位相が同期信号ＳＹＮの位相に合致するようＶＣＯ３０の発振周波数が変化するので、この従来のＰＬＬ回路は入力される同期信号ＳＹＮに対して位相比較信号ＢＬＫの位相を同期させることができる。
【特許文献１】特開平３−６４１２６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
ここで、テレビジョン放送におけるチャンネルが切り替えられたり、映像出力装置が切り替えられたりすることにより、上記従来のＰＬＬ回路に与えられる映像信号が変更されることがある。この場合、変更後の映像信号の周波数が変更前と同一であっても、当該映像信号に含まれる同期信号の位相は大きく変化することがある。
【０００６】
しかし、従来のＰＬＬ回路は、このような位相の変化についても、周波数が変化した場合と同様の引き込み動作（ロックアップ動作）を行う。このロックアップ動作は、ＶＣＯの発振周波数を変化させることにより行われる。そのため、最終的に位相が同期し、ＶＣＯの発振周波数が安定するまでには長い時間がかかる。
【０００７】
そこで、本発明の目的は、例えば与えられる映像信号が変更される場合などにより、同期信号の位相が大きく変化する場合にも、非常に短い時間で位相を同期させることができるＰＬＬ回路を提供することである。
【課題を解決するための手段】
【０００８】
第１の発明は、外部から与えられる入力信号に対して位相が同期する信号を出力するＰＬＬ（フェーズロックトループ）回路であって、
制御電圧によって発振周波数が変化する電圧制御発振器と、
前記電圧制御発振器の出力信号をクロックとしてカウントし、カウントすることにより得られるカウント数が所定数に達したときに前記カウント数をゼロに戻すとともに、レベルが変化する分周信号を出力するカウンタと、
前記分周信号と前記入力信号とを比較することにより得られる位相誤差を示す位相誤差信号を出力する位相比較器と、
前記位相誤差信号に応じた電圧を前記制御電圧として前記電圧制御発振器に与えるローパスフィルタと、
前記分周信号に基づき、位相が同期すべきロック状態でないと確認した場合には、直後の前記入力信号のレベルが変化する時点近傍で、前記カウンタへリセット信号を出力するロック確認回路とを備え、
前記カウンタは、前記リセット信号を受け取るときに前記カウント数をゼロに戻し、前記分周信号のレベルを変化させることを特徴とする。
【０００９】
第２の発明は、第１の発明において、
前記位相比較器は、前記入力信号がアクティブになる時点から前記入力信号のアクティブ期間内で所定時間だけ遅れて前記分周信号がアクティブになる時点において前記位相誤差がゼロになる位相誤差信号を出力し、
前記ロック確認回路は、
前記分周信号および前記入力信号に基づき、ロック状態でないことを確認する第１の論理回路と、
前記第１の論理回路によりロック状態でないと確認された直後の前記入力信号のアクティブ期間内でアクティブになるリセット信号を生成する第２の論理回路とを含むことを特徴とする。
【００１０】
第３の発明は、第１または第２の発明において、
前記分周信号を遅延させる遅延回路をさらに備え、
前記位相比較器は、前記遅延回路により遅延された分周信号と前記入力信号とを比較することにより前記位相誤差信号を出力し、
前記ロック確認回路は、前記遅延回路により遅延された分周信号に基づき、前記リセット信号を出力することを特徴とする。
【００１１】
第４の発明は、第３の発明において、
前記遅延回路は、前記入力信号がアクティブになる時点と、前記カウンタから出力される分周信号がアクティブになる時点とが合致するよう、前記分周信号を遅延させることを特徴とする。
【発明の効果】
【００１２】
第１の発明によれば、例えば外部から与えられる入力信号が変更される場合など、入力信号の位相が大きく変化してロック状態でなくなる場合にも、ロック確認回路からリセット信号をカウンタに出力することにより強制的にロック状態にする、または少なくともロック状態に近づけることができる。よって、非常に短い時間で位相を同期させることができる。
【００１３】
第２の発明によれば、入力信号のアクティブ期間内でリセット信号がアクティブになるので、位相誤差をゼロにするまたは少なくともゼロに近づけることができる。よって、非常に短い時間で位相を同期させることができる。
【００１４】
第３の発明によれば、遅延回路により分周信号の遅延時間を適宜に設定することにより、分周信号の位相が変化する時点を入力信号の立ち上がり時点を含む任意の時点に設定することが可能となる。このことにより、本ＰＬＬ回路を備える装置の各種動作タイミング（典型的には表示装置の表示タイミング）を任意の時点に合わせることが容易に実現できる。
【００１５】
第４の発明によれば、入力信号と分周信号のアクティブになる時点がそれぞれ合致するので、本ＰＬＬ回路を備える装置の各種動作タイミング（典型的には表示装置の表示タイミング）を任意の時点に合わせることが非常に容易に実現できる。
【発明を実施するための最良の形態】
【００１６】
＜１． 第１の実施形態＞
＜１．１ ＰＬＬ回路の全体的な構成および動作＞
以下、本発明の第１の実施形態について添付図面を参照して説明する。
図１は、本発明の第１の実施形態に係るＰＬＬ回路のブロック図である。図１に示されるように、本ＰＬＬ回路１００は、位相比較器１０と、ローパスフィルタ（以下「ＬＰＦ」と略称する）２０と、電圧制御発振器（以下「ＶＣＯ」と略称する）３０と、分周器として機能するプログラマブルカウンタ（以下「カウンタ」と略称する）４０と、位相が同期すべきロック状態であるか否かを確認するロック確認回路５０とを備える。
【００１７】
位相比較器１０は、外部から与えられる映像信号に含まれる同期信号ＳＹＮの位相と、後述する位相比較信号ＢＬＫの位相とを比較し、比較した結果を位相誤差を示す信号である比較出力信号ＰＤＰとして出力する。なお、上記同期信号ＳＹＮは、例えばテレビジョン放送用のコンポジット映像信号から分離される水平同期信号である。以下、この位相比較器１０について、図２および図３を参照して詳しく説明する。
【００１８】
図２は、位相比較器１０の構成を示す回路図である。図２に示されるように、この位相比較器１０は、同期信号ＳＹＮおよび位相比較信号ＢＬＫを入力信号とし、比較出力信号ＰＤＰを出力信号とする、スリーステートバッファであり、図３に示す真理値表に従って動作する。
【００１９】
図３は、位相比較器１０の動作を表す真理値表である。この図３に示されるように、位相比較器１０は、同期信号ＳＹＮがＬレベルであるときには、位相比較信号ＢＬＫのレベルにかかわらず、ハイインピーダンス出力の状態となる。また、位相比較器１０は、同期信号ＳＹＮがＨレベルであるとき、位相比較信号ＢＬＫがＨレベルの場合にはＨレベルの比較出力信号ＰＤＰを出力し、位相比較信号ＢＬＫがＬレベルの場合にはＬレベルの比較出力信号ＰＤＰを出力する。
【００２０】
また、このような位相比較器１０に代えて、チャージポンプを含む位相周波数比較器を使用する構成も考えられる。しかし、この構成において使用されるエッジトリガ型のスリーステート位相周波数比較器は、エッジ動作であることから入力ノイズに弱い。また、ロック期間中は常にハイインピーダンス出力の状態が持続することから出力側でもノイズに弱くなる。よって、上記位相比較器１０を使用する本ＰＬＬ回路１００の構成はノイズに強い点で好適である。
【００２１】
次に、ＬＰＦ２０は、上記位相比較器１０からの比較出力信号ＰＤＰを積分し、得られる直流電圧をＶＣＯ３０に与える。したがって、比較出力信号ＰＤＰに含まれるＨレベルの期間が長くなるほど、ＶＣＯ３０に与える電圧が高くなり、比較出力信号ＰＤＰに含まれるＬレベルの期間が長くなるほど、ＶＣＯ３０に与える電圧が低くなる。なお、実際には比較出力信号ＰＤＰは、抵抗分圧回路からなる図示されないレベルシフタによってレベル変換された後にＬＰＦ２０に与えられる。また、前述したハイインピーダンス出力の状態では、ＬＰＦ２０には、比較出力信号ＰＤＰに含まれるＨレベルの電位とＬレベルの電位との中間電位に対応する上記レベルシフタの中点電圧が与えられる。
【００２２】
ＶＣＯ３０は、上記ＬＰＦ２０から与えられる直流電圧に応じた周波数のクロック信号ＣＫを出力する。このＶＣＯ３０は、例えば印加電圧の平方根にほぼ反比例するようにアノード・カソード間の容量が変化する可変容量ダイオードと、水晶振動子とを含む。ＶＣＯ３０は、この可変容量ダイオードの容量を変化させることにより水晶振動子の負荷容量を変化させ、このことにより発振周波数を変更する。したがって、このＶＣＯ３０は、上記印加電圧が大きくなるほど発振周波数が低くなる。このような動作については後述する。また、ＶＣＯ３０から出力されるクロック信号ＣＫは、本ＰＬＬ回路１００から外部へ（例えば表示制御回路へ）出力される。
【００２３】
カウンタ４０は、ＶＣＯ３０から与えられるクロック信号ＣＫを分周した位相比較信号ＢＬＫを出力する。具体的には、カウンタ４０は、最初のクロック信号ＣＫの立ち上がりに合わせて出力信号を立ち上げ、その後クロック信号ＣＫの立ち上がり毎にその数を計数（カウント）する。そしてその計数値が典型的には所定数Ｎの半分に達したときに出力信号を立ち下げる。その後もカウンタ４０は、クロック信号ＣＫの立ち上がり毎にその数を計数し、その計数値が所定数Ｎに達したときに計数値をゼロに戻して（リセットして）出力信号を立ち上げる。この動作を繰り返すことにより、クロック信号ＣＫをＮ倍の周期に分周した位相比較信号ＢＬＫを出力する。なお、このＮは外部より所定の範囲内で自由に設定（プログラム）できるが、ここでは位相比較信号ＢＬＫの周波数が予め定められた同期信号ＳＹＮの周波数に合致するよう適宜の値が設定されているものとする。
【００２４】
ロック確認回路５０は、位相比較信号ＢＬＫと同期信号ＳＹＮとの位相が同期すべきロック状態（ロックアップ状態）であるか否かを確認し、ロック状態でない場合にはリセット信号ＲＳＴを出力する。ここで、このロック状態には、完全なロック状態と不完全なロック状態とが含まれるものとする。完全ロック状態とは、同期信号ＳＹＮの位相に位相比較信号ＢＬＫの位相が合致している状態を指す。不完全ロック状態とは、完全ロック状態を除き、位相比較信号ＢＬＫの立ち上がり時点が同期信号ＳＹＮがＨレベル期間内（すなわちアクティブ期間内）にある状態を指す。この不完全ロック状態では、これらの信号の位相が合致するよう変化する。ＰＬＬ回路１００では、上記完全ロック状態で安定するようフィードバック制御が行われる。このロック状態を確認するためのロック確認回路５０の詳細な構成および動作について、図４および図５を参照して説明する。
【００２５】
＜１．２ ロック確認回路の構成および動作＞
図４は、完全ロック状態にあるときの各信号の波形図である。図４に示されるように、時刻ｔ１において、同期信号ＳＹＮがＬレベルからＨレベルに変化すると、比較出力信号ＰＤＰがＬレベルに変化している。この変化は、位相比較器１０が従って動作する図３に示される真理値表のとおりである。続いて、時刻ｔ２において、位相比較信号ＢＬＫがＬレベルからＨレベルに変化すると、比較出力信号ＰＤＰがＨレベルに変化する。その後、時刻ｔ３において、同期信号ＳＹＮがＨレベルからＬレベルに変化すると、比較出力信号ＰＤＰがハイインピーダンス出力の状態に変化する。これらも図３に示される真理値表のとおりである。
【００２６】
ここで、図４に示されるように、時刻ｔ１から時刻ｔ２までの時間と、時刻ｔ２から時刻ｔ３までの時間とが同じ長さである場合、比較出力信号ＰＤＰのＨレベル期間とＬレベル期間との長さも同一となる。したがって、比較出力信号ＰＤＰの電位の平均値は、Ｈレベルの電位とＬレベルの電位との中間の電位となるので、ＬＰＦ２０からＶＣＯ３０に与えられる直流電圧の平均値もまた上記中間の電位となる。そして、上記ＶＣＯ３０は、上記中間の電位が与えられるときに、その発振周波数が予定されている同期信号ＳＹＮの周波数のＮ倍となるように予め設定されているものとする。そうすれば、ちょうど図４に示される状態の時に、同期信号ＳＹＮの周波数と比較出力信号ＰＤＰの周波数とが合致し、これらの信号の位相関係も（時刻ｔ１から時刻ｔ２までの期間の差を維持した状態で）合致する。
【００２７】
そして、もし時刻ｔ１から時刻ｔ２までの時間が、時刻ｔ２から時刻ｔ３までの時間よりも短い場合、比較出力信号ＰＤＰのＨレベル期間がＬレベル期間より長くなる。このとき、ＶＣＯ３０に与えられる直流電流の平均値はより大きくなる。そうすれば、ＶＣＯ３０の発振周波数が低くなり、位相比較信号ＢＬＫの周波数も低くなるので、比較出力信号ＰＤＰにおけるＬレベルからＨレベルへの立ち上がり時刻も遅くなる。その結果、時刻ｔ１から時刻ｔ２までの時間が長くなっていき、結局時刻ｔ１から時刻ｔ２までの時間と、時刻ｔ２から時刻ｔ３までの時間とが同じ長さである図４の状態で完全ロック状態となる。このことは時刻ｔ１から時刻ｔ２までの時間が、時刻ｔ２から時刻ｔ３までの時間よりも長い場合であっても同様である。
【００２８】
また、このような不完全ロック状態は、ＶＣＯ３０の発振周波数が同期信号ＳＹＮの周波数のＮ倍より大きい場合や小さい場合、すなわち同期信号ＳＹＮの周波数が予定されている周波数より大きい場合や小さい場合であっても同様に生じる。例えば、同期信号ＳＹＮの周波数が予定されている周波数より大きい場合であっても、ＶＣＯ３０の発振周波数をより大きくすれば、同期信号ＳＹＮの周波数と比較出力信号ＰＤＰの周波数とを合致させることができる。このＶＣＯ３０の発振周波数は、ＬＰＦ２０から与えられる直流電圧により定まる。よって、この直流電圧がより小さくなるよう、比較出力信号ＰＤＰの電位の平均値をより小さくすれば上記周波数を合致させることができる。この平均値は、比較出力信号ＰＤＰにおけるＨレベルの期間とＬレベルの期間との割合により定まる。ここで例えば、Ｈレベルの期間がＬレベルの期間の３分の１である場合にちょうど比較出力信号ＰＤＰの電位の平均値が上記周波数を合致させるための適切な値となるものとする。この状態は、図４に示される比較出力信号ＰＤＰのＬレベルからＨレベルへの立ち上がり時刻が、時刻ｔ２と時刻ｔ３との中間の時点となるときに実現する。よって、この状態のときに同期信号ＳＹＮの周波数と比較出力信号ＰＤＰの周波数とが合致し、これらの信号の位相関係も合致するので、完全ロック状態となる。
【００２９】
このように、位相比較信号ＢＬＫと同期信号ＳＹＮとの位相が同期すべきロック状態であるか否かを判定するため、（不完全なまたは完全な）ロック状態でない場合にはリセット信号ＲＳＴを出力するような論理回路は、例えば図５に示すような構成が考えられる。。
【００３０】
図５は、このようなロック確認回路５０の回路構成例を示す図である。この図５に示されるように、このロック確認回路５０は、ＡＮＤゲート５１と、ＮＡＮＤゲート５２と、２つのＤ型フリップフロップ（以下「Ｄ−ＦＦ」と略称する）５３，５４，５５とを備えた順序回路である。また図６は、このロック確認回路５０の各信号の波形図である。これら図５および図６を参照して、以下、ロック確認回路５０の動作を説明する。
【００３１】
図５に示されるように、Ｄ−ＦＦ５４のクロック入力端子ＣＬＫには位相比較信号ＢＬＫが入力され、Ｄ端子には同期信号ＳＹＮが入力される。したがって、図６に示されるように、位相比較信号ＢＬＫの立ち上がり時に同期信号ＳＹＮがＬレベルであるとき、Ｄ−ＦＦ５４におけるＱ端子の否定信号はＨレベルとなる。
【００３２】
したがって、ＡＮＤゲート５１からの出力信号であるＤ−ＦＦ５３のＤ端子へ入力される信号は、図６に示されるように、同期信号ＳＹＮがＬレベルからＨレベルに立ち上がる時刻ｔａの時点で、ＬレベルからＨレベルに立ち上がる。
【００３３】
ここで、このＤ−ＦＦ５３は、クロック信号ＣＫが立ち上がる毎にＤ端子の入力信号が変化していればＱ端子の信号を変化させる。よって、そのＱ端子から出力される信号は、図６に示されるように時刻ｔａの時点では変化せず、その直後にクロック信号ＣＫが立ち上がる時点でＬレベルからＨレベルに立ち上がる。この図６では、時刻ｔａにおいてクロック信号ＣＫが立ち下がっているので、結果的にＤ−ＦＦ５３は、Ｄ端子の入力信号を０．５クロック分遅延させた信号をＱ端子から出力する。
【００３４】
次に図５に示されるように、上記Ｄ−ＦＦ５３のＱ端子から出力される信号は、Ｄ−ＦＦ５５のＤ端子に入力されるので、そのＱ端子の否定信号は、図６に示されるように、その直後にクロック信号ＣＫが立ち上がる時点である時刻ｔｂでＨレベルからＬレベルに立ち下がる。したがって、結果的にＤ−ＦＦ５５は、そのＤ端子の入力信号を１クロック分遅延させた信号の否定信号をＱ端子の否定信号として出力する。
【００３５】
したがって、図５に示されるようにＤ−ＦＦ５５のＱ端子の否定信号と上記ＡＮＤゲート５１から出力信号とを受け取るＮＡＮＤゲート５２は、同期信号ＳＹＮの立ち上がり時点である時刻ｔａから上記否定信号の立ち下がり時点である時刻ｔｂまで、結果的に１．５クロック分の期間だけＬレベルとなるリセット信号ＲＳＴを出力する。このようにＤ−ＦＦ５５を設けることにより、リセット信号ＲＳＴのアクティブ期間であるＬレベル期間を１クロック分以上の長さにすることができ、さらに２クロック分を超える長さにならないようにすることができる。
【００３６】
なお、Ｄ−ＦＦ５３のクロック入力端子ＣＬＫには、クロック信号ＣＫではなく、同期信号ＳＹＮを所定期間（ただしそのＨレベル期間より短い期間）だけ遅延させた信号を入力する構成であってもよい。そうすれば、リセット信号ＲＳＴの立ち下がり時点を同期信号ＳＹＮのＨレベル期間内で適宜の位置に設定することができる。またその場合にはＤ−ＦＦ５５を省略することができる。
【００３７】
このように、位相比較信号ＢＬＫの立ち上がり時に同期信号ＳＹＮがＬレベルであるときには、ロック確認回路５０からは（同期信号ＳＹＮの立ち上がり時点で）リセット信号ＲＳＴが出力される。
【００３８】
このリセット信号ＲＳＴを受け取ると、カウンタ４０は、その計数値（カウント値）が所定値Ｎに達していない場合であっても強制的にゼロに戻され（リセットされ）、その直後の最初のクロック信号ＣＫの立ち上がりに合わせて出力信号である位相比較信号ＢＬＫを立ち上げる。したがって、カウンタ４０がリセット信号ＲＳＴを受け取った後の位相比較信号ＢＬＫの立ち上がり時点は、常に同期信号ＳＹＮがＨレベルである期間内となる。したがって、必ず不完全ロック状態（具体的には比較出力信号ＰＤＰのＨレベル期間がＬレベル期間より長い状態）となるので、ロック状態でない場合よりもはるかに短い時間で前述したように完全ロック状態へ移行することができる。
【００３９】
＜１．３ 第１の実施形態の効果＞
以上のように、本実施形態におけるＰＬＬ回路１００は、例えば与えられる映像信号が変更される場合など、映像信号に含まれる同期信号ＳＹＮの位相が大きく変化する場合にも、ロック確認回路５０からリセット信号ＲＳＴをカウンタ４０に出力することにより強制的に（不完全な）ロック状態にすることができる。よって、非常に短い時間で位相を同期させることができる。
【００４０】
＜２ ． 第２の実施形態＞
＜２．１ ＰＬＬ回路の全体的な構成および動作＞
図７は、本発明の第２の実施形態に係るＰＬＬ回路のブロック図である。図２に示されるように、本ＰＬＬ回路２００は、第１の実施形態におけるＰＬＬ回路１００に対してさらに位相比較信号ＢＬＫを遅延させた遅延位相比較信号ＢＬＫ２を生成する遅延回路６０をさらに備える点を除いて、第１の実施形態と同様の構成要素を備えている。したがって、同一の機能を有する構成要素については同一の符号を付してその説明を省略し、以下では遅延回路６０の動作について詳述する。なお、本ＰＬＬ回路２００に備えられるカウンタ４０の計数値（カウント値）は、本ＰＬＬ回路２００から出力され、典型的には表示装置における表示タイミングを合わせるために使用される。詳しくは後述する。
【００４１】
＜２．２ 遅延回路の動作＞
遅延回路６０は、カウンタ４０から出力される位相比較信号ＢＬＫを受け取り、これに対して予め定められた時間だけ遅延させた遅延位相比較信号ＢＬＫ２を生成し、位相比較器１０およびロック確認回路５０に与える。以下、このように位相比較信号ＢＬＫが遅延される場合、どのようにロック状態となるかについて、図８から図１０までを参照して説明する。
【００４２】
図８は、ロックが完全に外れた状態にあるときの各信号の波形図である。なお、図８に示される点線は、図４に示される完全ロック状態にあったときの同期信号ＳＹＮおよび比較出力信号ＰＤＰを示している。したがって、図８に示される同期信号ＳＹＮは、例えば与えられる映像信号が変更されたため、図４に示される時点とは異なる時点で立ち上がっている。また、遅延位相比較信号ＢＬＫ２は、位相比較信号ＢＬＫに対して同期信号ＳＹＮのＨレベル期間の半分の時間だけ遅延されている。この遅延時間は、同期信号ＳＹＮのＨレベル期間が予め定められていることから、この期間に基づき定められている。
【００４３】
したがって、図８に示される状態では、ロック確認回路５０に与えられる遅延位相比較信号ＢＬＫ２の立ち上がり時点は、同期信号ＳＹＮのＬレベル期間であるので、前述したようにリセット信号ＲＳＴが出力される。したがって、図８に示されるロックが外れた状態は直ちに前述したような不完全ロック状態へ移行する。
【００４４】
図９は、この不完全ロック状態にあるときの各信号の波形図である。なお、図９に示される点線は、図８に示されるロックが外れた状態にあったときの遅延位相比較信号ＢＬＫ２および位相比較信号ＢＬＫを示している。この図９に示されるように、ロック確認回路５０に与えられる遅延位相比較信号ＢＬＫ２の立ち上がり時点は、同期信号ＳＹＮの立ち上がり時点の直後となっている。また、位相比較器１０は、与えられる遅延位相比較信号ＢＬＫ２に基づき、図３に示される真理値表に従って、Ｈレベル期間がＬレベル期間より相当長い状態の比較出力信号ＰＤＰを出力する。その後、前述したようにこの不完全ロック状態は完全ロック状態へ移行する。
【００４５】
図１０は、完全ロック状態にあるときの各信号の波形図である。なお、図１０に示される点線は、図９に示される不完全ロック状態にあったときの遅延位相比較信号ＢＬＫ２および位相比較信号ＢＬＫを示している。この図１０に示されるように、遅延位相比較信号ＢＬＫ２の立ち上がり位置が同期信号ＳＹＮのＨレベル期間の半分（中央）の位置に来ることから、比較出力信号ＰＤＰのＨレベル期間とＬレベル期間との長さが同一となって完全ロック状態となっている。
【００４６】
ここで、位相比較信号ＢＬＫの立ち上がり位置（アクティブになる時点）と、同期信号ＳＹＮの立ち上がり位置（アクティブになる時点）とは同一時点となっている。これは、遅延位相比較信号ＢＬＫ２が位相比較信号ＢＬＫに対して同期信号ＳＹＮのＨレベル期間の半分の時間だけ遅延されていることからの当然の結果である。したがって、完全ロック状態の時にカウンタ４０の計数値（カウント値）がゼロの時点は、同期信号ＳＹＮの立ち上がり時点に合致することになる。このように構成すれば、或る時点におけるカウンタ４０の計数値（カウント値）を取得することにより、当該時点が同期信号ＳＹＮの立ち上がり時点から何クロック分経過した時点であるか容易に判断することが可能となる。
【００４７】
このことは、本ＰＬＬ回路２００が表示装置（例えば液晶テレビジョンなど）に内蔵される場合に特に有用である。すなわち、表示装置における表示タイミングを同期信号ＳＹＮに同期させる場合、カウンタ４０の計数値（カウント値）を取得することにより、同期信号ＳＹＮに対して任意のタイミングで表示装置における表示タイミングを設定することが可能となる。もちろん、本ＰＬＬ回路２００は外部から同期信号を取得する表示装置以外の各種装置に使用可能であり、この場合にも当該装置における各種動作タイミングを同期信号ＳＹＮに対して任意に設定することが可能となる。
【００４８】
なお、以上ではＨレベルである期間をアクティブ期間とした信号を例に説明したが、Ｌレベルである期間をアクティブ期間とした信号（定常状態がＨレベルである信号）を使用する場合であっても同様に考えることができる。
【００４９】
＜２．３ 第２の実施形態の効果＞
以上のように、本実施形態におけるＰＬＬ回路２００は、第１の実施形態の場合と同様、同期信号ＳＹＮの位相が大きく変化する場合にも、非常に短い時間で位相を同期させることができるとともに、遅延回路６０による位相比較信号ＢＬＫに対する遅延位相比較信号ＢＬＫ２の遅延時間を適宜に設定することにより、位相比較信号ＢＬＫの立ち上がり時点を同期信号ＳＹＮの立ち上がり時点を含む任意の時点に設定することが可能となる。このことにより、例えば本ＰＬＬ回路２００が表示装置（に備えられる表示制御回路）に内蔵される場合、同期信号ＳＹＮに対する任意の時点に表示タイミングを合わせることを容易に実現することができる。特に、カウンタ４０の計数値（カウント値）を利用する場合には、表示タイミングを非常に容易に合わせることができる。
【図面の簡単な説明】
【００５０】
【図１】本発明の第１の実施形態に係るＰＬＬ回路の構成を示すブロック図である。
【図２】上記実施形態における位相比較器の構成を示す回路図である。
【図３】上記実施形態における位相比較器の動作を表す真理値表である。
【図４】上記実施形態において、完全ロック状態にあるときの各信号の波形図である。
【図５】上記実施形態におけるロック確認回路の回路構成例を示す図である。
【図６】上記実施形態におけるロック確認回路の各信号の波形図である。
【図７】本発明の第２の実施形態に係るＰＬＬ回路のブロック図である。
【図８】上記実施形態において、ロックが完全に外れた状態にあるときの各信号の波形図である。
【図９】上記実施形態において、不完全ロック状態にあるときの各信号の波形図である。
【図１０】上記実施形態において、完全ロック状態にあるときの各信号の波形図である。
【図１１】従来のＰＬＬ回路の構成を示すブロック図である。
【符号の説明】
【００５１】
１００，２００ …ＰＬＬ回路
１０ …位相比較器
２０ …ローパスフィルタ（ＬＰＦ）
３０ …電圧制御発振器（ＶＣＯ）
４０ …プログラマブルカウンタ（カウンタ）
５０ …ロック確認回路
６０ …遅延回路
ＳＹＮ …同期信号
ＰＤＰ …比較出力信号
ＢＬＫ …位相比較信号
ＢＬＫ２ …遅延位相比較信号
ＲＳＴ …リセット信号
ＣＫ …クロック信号
【特許請求の範囲】
【請求項１】
外部から与えられる入力信号に対して位相が同期する信号を出力するＰＬＬ（フェーズロックトループ）回路であって、
制御電圧によって発振周波数が変化する電圧制御発振器と、
前記電圧制御発振器の出力信号をクロックとしてカウントし、カウントすることにより得られるカウント数が所定数に達したときに前記カウント数をゼロに戻すとともに、レベルが変化する分周信号を出力するカウンタと、
前記分周信号と前記入力信号とを比較することにより得られる位相誤差を示す位相誤差信号を出力する位相比較器と、
前記位相誤差信号に応じた電圧を前記制御電圧として前記電圧制御発振器に与えるローパスフィルタと、
前記分周信号に基づき、位相が同期すべきロック状態でないと確認した場合には、直後の前記入力信号のレベルが変化する時点近傍で、前記カウンタへリセット信号を出力するロック確認回路とを備え、
前記カウンタは、前記リセット信号を受け取るときに前記カウント数をゼロに戻し、前記分周信号のレベルを変化させることを特徴とする、ＰＬＬ回路。
【請求項２】
前記位相比較器は、前記入力信号がアクティブになる時点から前記入力信号のアクティブ期間内で所定時間だけ遅れて前記分周信号がアクティブになる時点において前記位相誤差がゼロになる位相誤差信号を出力し、
前記ロック確認回路は、
前記分周信号および前記入力信号に基づき、ロック状態でないことを確認する第１の論理回路と、
前記第１の論理回路によりロック状態でないと確認された直後の前記入力信号のアクティブ期間内でアクティブになるリセット信号を生成する第２の論理回路とを含むことを特徴とする、請求項１に記載のＰＬＬ回路。
【請求項３】
前記分周信号を遅延させる遅延回路をさらに備え、
前記位相比較器は、前記遅延回路により遅延された分周信号と前記入力信号とを比較することにより前記位相誤差信号を出力し、
前記ロック確認回路は、前記遅延回路により遅延された分周信号に基づき、前記リセット信号を出力することを特徴とする、請求項１または請求項２に記載のＰＬＬ回路。
【請求項４】
前記遅延回路は、前記入力信号がアクティブになる時点と、前記カウンタから出力される分周信号がアクティブになる時点とが合致するよう、前記分周信号を遅延させることを特徴とする、請求項３に記載のＰＬＬ回路。
【請求項１】
外部から与えられる入力信号に対して位相が同期する信号を出力するＰＬＬ（フェーズロックトループ）回路であって、
制御電圧によって発振周波数が変化する電圧制御発振器と、
前記電圧制御発振器の出力信号をクロックとしてカウントし、カウントすることにより得られるカウント数が所定数に達したときに前記カウント数をゼロに戻すとともに、レベルが変化する分周信号を出力するカウンタと、
前記分周信号と前記入力信号とを比較することにより得られる位相誤差を示す位相誤差信号を出力する位相比較器と、
前記位相誤差信号に応じた電圧を前記制御電圧として前記電圧制御発振器に与えるローパスフィルタと、
前記分周信号に基づき、位相が同期すべきロック状態でないと確認した場合には、直後の前記入力信号のレベルが変化する時点近傍で、前記カウンタへリセット信号を出力するロック確認回路とを備え、
前記カウンタは、前記リセット信号を受け取るときに前記カウント数をゼロに戻し、前記分周信号のレベルを変化させることを特徴とする、ＰＬＬ回路。
【請求項２】
前記位相比較器は、前記入力信号がアクティブになる時点から前記入力信号のアクティブ期間内で所定時間だけ遅れて前記分周信号がアクティブになる時点において前記位相誤差がゼロになる位相誤差信号を出力し、
前記ロック確認回路は、
前記分周信号および前記入力信号に基づき、ロック状態でないことを確認する第１の論理回路と、
前記第１の論理回路によりロック状態でないと確認された直後の前記入力信号のアクティブ期間内でアクティブになるリセット信号を生成する第２の論理回路とを含むことを特徴とする、請求項１に記載のＰＬＬ回路。
【請求項３】
前記分周信号を遅延させる遅延回路をさらに備え、
前記位相比較器は、前記遅延回路により遅延された分周信号と前記入力信号とを比較することにより前記位相誤差信号を出力し、
前記ロック確認回路は、前記遅延回路により遅延された分周信号に基づき、前記リセット信号を出力することを特徴とする、請求項１または請求項２に記載のＰＬＬ回路。
【請求項４】
前記遅延回路は、前記入力信号がアクティブになる時点と、前記カウンタから出力される分周信号がアクティブになる時点とが合致するよう、前記分周信号を遅延させることを特徴とする、請求項３に記載のＰＬＬ回路。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【公開番号】特開２００９−２６０８６６（Ｐ２００９−２６０８６６Ａ）
【公開日】平成２１年１１月５日（２００９．１１．５）
【国際特許分類】
【出願番号】特願２００８−１０９８８８（Ｐ２００８−１０９８８８）
【出願日】平成２０年４月２１日（２００８．４．２１）
【出願人】（０００００５０４９）シャープ株式会社 (33,933)
【Ｆターム（参考）】
【公開日】平成２１年１１月５日（２００９．１１．５）
【国際特許分類】
【出願日】平成２０年４月２１日（２００８．４．２１）
【出願人】（０００００５０４９）シャープ株式会社 (33,933)
【Ｆターム（参考）】
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