【課題】例えば、遅延クロックの位相と基準クロックの位相とを同期させるためのロック時間を低減する。
【解決手段】１つの実施形態によれば、ディレイチェーン、複数の位相比較器、制御部を有するＤＬＬ回路が提供される。ディレイチェーンでは、複数段の遅延素子が直列に接続されている。複数段の遅延素子は、基準クロックに対して互いに異なる遅延量のクロックを発生させる。複数の位相比較器は、基準クロックをそれぞれ受けるとともに、複数段の遅延素子における互いに異なる段の遅延素子からクロックを受ける。制御部は、複数の位相比較器による比較結果に基づいて、複数段の遅延素子のうち基準クロックに対して位相が同期するクロックを発生させる段数を決定する。制御部は、遅延クロックを出力するように、その決定された段数に基づいて複数段の遅延素子における出力段数を選択する。遅延クロックは、基準クロックが要求に応じた遅延量で遅延されたクロックである。 （もっと読む）

【課題】発振周波数のトリミングを行うクロック発振回路であって、ＣＲ発振回路の特性に起因する発振周波数のばらつきを低減することが可能なクロック発振回路を提供する。
【解決手段】クロック発振回路は、周波数調整コードに応じた発振周波数のクロック信号を生成する発振部１０１と、発振部１０１の発振周波数をカウントするＯＳＣクロックカウンタ１０２と、外部接続された水晶発振器の発振周波数をカウントする基準クロックカウンタ１０３と、両発振周波数の比較を行う比較回路１０４とを備える。また、周波数調整コードの自動探索を行う探索回路１０５を備える。探索回路１０５は、周波数調整動作時において、発振部１０１に対する周波数調整コードの設定と、比較回路１０４による比較結果に応じた周波数調整コードの更新とを繰り返し行うことにより、周波数調整コードの自動探索を行う。 （もっと読む）

【課題】システムリセット時の起動時間を短縮可能な情報処理システムを提供する。
【解決手段】複数の機能モジュールの内の機能モジュール１では、システムリセット信号にてＰＬＬ回路１０及び信号処理部１２をリセットした後にＰＬＬ回路１０へのリセットを解除する。リセット解除後にＰＬＬ回路１０で生成された内部クロック信号がシステムクロック信号に位相ロックしていない場合には起動中を示す第１の起動状態信号を機能モジュール２に供給する。位相ロックしている場合には起動完了を示す第２の起動状態信号を機能モジュール２に供給すると共に信号処理部１２へのリセットを解除する。機能モジュール２では、第１の起動状態信号にてＰＬＬ回路２０及び信号処理部２２をリセットする。そして、第２の起動状態信号にてＰＬＬ回路２０へのリセットを解除し、リセット解除後に、位相ロックした時に信号処理部２２へのリセットを解除する。 （もっと読む）

【課題】帯域制限フィルタを含むＰＬＬのロックアップ時間を短縮する。
【解決手段】実施形態によれば、周波数調整回路２００は、レジスタ２１３と、デジタルアナログ変換器２２０と、帯域制限フィルタ２５０と、バッファアンプ２４０とを含む。レジスタ２１３は、第１の動作モードの終了時にデジタル制御コード１２を保存し、第３の動作モードの開始時に出力する。第１の動作モードにおいて、制御電圧１５を持つアナログ制御信号１４が電圧制御発振器１１０の制御端子に供給される。第２の動作モードにおいて、アナログ制御信号１４がバッファアンプ２４０に供給され、バッファアンプ２４０は帯域制限フィルタ２５０を駆動し、帯域制限フィルタ２５０は制御電圧１５を生成する。第３の動作モードにおいて、アナログ制御信号１４が帯域制限フィルタ２５０に供給され、帯域制限フィルタ２５０は制御電圧１５を生成する。 （もっと読む）

【課題】スタンバイ状態からの復帰後、電圧制御発振器に入力される電圧信号が短時間で一定となる、消費電力の低減された位相同期回路を提供することを課題とする。
【解決手段】電圧制御発振器の入力端子とループフィルタを構成する容量素子の間に、酸化物半導体材料を用いて半導体層を形成したトランジスタを設け、通常動作状態の時には当該トランジスタをオン状態に、スタンバイ状態の時には当該トランジスタをオフ状態とする。 （もっと読む）

【課題】 電源投入時及び基準周波数信号断から基準周波数信号入力有りの時からロックまでの時間を短くでき、ロック時の発振を安定化させ、更にロック状態から基準周波数信号断となった時にロックから制御電圧の中心付近まで早く落ち着かせることができるＰＬＬ回路を提供する。
【解決手段】 電源投入時とＲＥＦ断状態からＲＥＦ有りとなった場合に、積分器１５内のオペアンプ３９の利得を大きくし、増幅器１６内のオペアンプ３７の利得を大きくすることで、ロックまでの時間を短くでき、ロック時に増幅器１６内のオペアンプ３７の利得を小さくし、ロック状態でＲＥＦ断となった場合に、積分器１５内のオペアンプ３９の利得を小さくしているので、自走時にコンデンサ２８の電荷の放電を早めて、自走周波数に移行する時間を短くして安定化を早めることができるＰＬＬ回路である。 （もっと読む）

【課題】ＤＬＬ回路の調整を素早く完了する。
【解決手段】第１のクロック信号（図２のＣＬＫＩＮ）を遅延させて第２のクロック信号（図２のＬＣＬＫ）を生成する遅延部（図２の３３、３４が相当する）と、第１のクロック信号と、第２のクロック信号をさらに遅延した信号（図２のＲＣＬＫ）との位相を比較する位相比較回路（図２の３６）と、遅延部の遅延量を決定するカウント値を遅延部に出力すると共に、位相比較回路の位相比較結果に応じてアップダウンするカウンタ回路（図２の３７）と、初期設定動作時において、第１のクロック信号の周期を検知し、検知した周期に応じたカウント値の初期値をカウンタ回路に対して出力する初期遅延量制御回路（図２の３０）と、を備える。 （もっと読む）

【課題】サイクルスリップが発生することでＰＬＬ回路の引き込み時間が遅れるという問題がある。そのため、サイクルスリップを低減し、高速にロックを行なうＰＬＬ回路の提供が望まれる。
【解決手段】図１に示すＰＬＬ回路は、位相比較器と、位相比較器と接続されるチャージポンプと、を備えている。さらに、位相比較器は、基準クロックを遅延させたクロック及びフィードバッククロックを遅延させたクロックに基づき、チャージポンプの出力電圧を上昇させる第１のＵＰ信号及びチャージポンプの出力電圧を下降させる第１のＤＷ信号を生成する制御信号生成回路と、基準クロックに同期させ、第１のＵＰ信号に基づきチャージポンプの出力電圧を上昇させる第２のＵＰ信号を出力する第１の保持回路と、フィードバッククロックに同期させ、第１のＤＷ信号に基づきチャージポンプの出力電圧を下降させる第２のＤＷ信号を出力する第２の保持回路と、を含んでいる。 （もっと読む）

【課題】短時間でかつ正確に、所望の周波数の発振信号にロック可能なＰＬＬ回路を提供する。
【解決手段】ＰＬＬ回路は、粗調整ループ部と微調整ループ部を有する。前記粗調整ループ部は、前記複数の第１切替部の切替情報を記憶する切替情報記憶部と、複数の第１切替部の新たな切替情報を設定する切替情報設定部と、切替情報設定部で設定した複数の第１切替部の切替情報に基づいて調整した電圧制御型発振器の発振信号を分周した分周信号を生成する分周器と、分周信号の周波数と基準信号の周波数とを比較した結果に基づいて、切替情報設定部に対して切替情報の再設定を指示する発振周波数調整部と、切替情報設定部で設定した切替情報と、切替情報記憶部に記憶されている切替情報と、の差分情報を生成し、該差分情報が所定の閾値範囲内であれば、ループ制御部に粗調整の終了を報知し、差分情報が閾値範囲外の場合には、切替情報設定部に対して切替情報の再設定を指示する比較器と、を有する。 （もっと読む）

【課題】位相差検出値の範囲の制限により引き込み動作が影響されることのないデジタルＰＬＬ回路を提供する。
【解決手段】デジタルＰＬＬ回路は、マスタクロックとスレーブクロックとの位相差を検出し、長さが２πの範囲内の値をとる位相差検出値を出力するデジタル位相比較器１０と、位相差検出値と閾値とを比較した結果に応じて、位相差検出値を範囲に限定されない位相値に補正する補正部１１と、補正部の出力する位相値に応じてスレーブクロックを生成するスレーブクロック生成部１５とを含む。 （もっと読む）

【課題】 ＰＬＬ回路の発振精度の低下を抑制しつつ、ロックアップタイムを短縮する。
【解決手段】 ＰＬＬ回路は、制御電圧に応じた周波数の出力信号を生成する電圧制御発振器と、出力信号を分周する分周器と、基準信号と分周された出力信号との位相差を検出し、位相差に応じて第１検出信号および第２検出信号を生成する位相比較器と、第１検出信号に基づいてオン／オフが制御される第１スイッチおよび第２検出信号に基づいてオン／オフが制御される第２スイッチを含み、制御電圧を調整するチャージポンプ回路と、チャージポンプ回路により充放電される容量素子を含み、チャージポンプ回路の出力を平滑化して制御電圧を生成するローパスフィルタと、電圧制御発振器に初期電圧を与える初期設定期間に、第１スイッチおよび第２スイッチの少なくとも一方をオンし、容量素子の充放電を制御することにより、制御電圧を初期電圧に設定する電圧供給部とを有している。 （もっと読む）

【課題】デジタル位相周波数検出器、それを含むデジタル位相固定ループ、及びデジタル位相周波数検出方法を提供すること。
【解決手段】デジタル位相周波数検出器は検出部、位相比較部及びリセット部を含む。検出部は基準信号及びフィードバック入力信号のエッジを検出して基準エッジ信号及びフィードバックエッジ信号を発生する。リセット部は基準エッジ信号及びフィードバックエッジ信号に基づいてリセット信号を発生する。位相比較部は基準エッジ信号及びフィードバックエッジ信号に基づいて第１位相比較信号及び第２位相比較信号を発生し、第１フリップフロップ、第２フリップフロップ、及びラッチブロックを含む。第１フリップフロップは基準エッジ信号を受信するデータ入力端及びフィードバックエッジ信号を受信するクロック入力端を具備し、第２フリップフロップはフィードバックエッジ信号を受信するデータ入力端及び前記基準エッジ信号を受信するクロック入力端を具備する。 （もっと読む）

【課題】低消費電力でキャリブレーションができる回路装置及び電子機器等を提供すること。
【解決手段】回路装置は、無線による送信処理を行う送信回路１００と、送信回路１００を制御する制御部１１０とを含む。制御部１１０は、第１の送信期間では、送信回路１００のキャリブレーションパラメーターＣＬＰとして、第１のキャリブレーションパラメーターＣＬＰ１を設定し、送信回路１００は、第１の送信期間では、第１のキャリブレーションパラメーターＣＬＰ１に基づく第１の送信処理を行う。制御部１１０は、第２の送信期間では、キャリブレーションパラメーターＣＬＰとして、第１の送信処理での送信状態の検出結果に基づいて更新された第２のキャリブレーションパラメーターＣＬＰ２を設定し、送信回路１００は、第２の送信期間では、第２のキャリブレーションパラメーターＣＬＰ２に基づく第２の送信処理を行う。 （もっと読む）

【課題】 電源起動からロックまでの時間を短くすると共に、電源断時に電荷を速く放電できるＰＬＬ回路を提供する。
【解決手段】 位相の進み／遅れを検出器１１で検出し、位相の進み／遅れに相当する信号を積分器１２で積分し、起動パルス生成部１３が、電源起動を検出し、ロックまでの時間に基づいたパルス幅のパルスをＬＰＦ５と積分器１２に出力し、ＬＰＦ５と積分器１２が、起動パルス生成部１３からのパルスによって内部のコンデンサを充電すると共に電源断で内部のコンデンサに蓄積された電荷を放電するＰＬＬ回路である。 （もっと読む）

【課題】周波数やロックアップ時間が変動したり、ＰＬＬ特性が劣化したりするのを抑えることのできるＰＬＬ回路を提供する。
【解決手段】演算器１５ａ，１５ｂは、出力信号の目標の周波数を示す目標周波数設定値が変化した時、フラクショナル分周器１７に対して目標周波数設定値で示される周波数と異なる周波数を示す周波数設定値を複数回設定する。そして、演算器１５ａ，１５ｂが周波数設定値を複数回設定した後に、演算器１５ａ，１５ｂから出力される周波数設定値は、目標周波数設定値と同じ値になる。これにより、周波数の引き込み動作時に、アナログスイッチング素子を用いてループフィルタの切り替えを行う必要がないため、スイッチング切り替え時に発生するノイズや、切り替え前後のループフィルタに生じる電圧差によって、発振器にノイズが発生することがない。 （もっと読む）

【課題】複数の倍速に対応できることを前提に、再生性能を落とすことなくトータルの回路規模および消費電力が小さく、しかもループ遅延が小さい安定なＰＬＬを提供する。
【解決手段】Ａ／Ｄ変換器は入力チャネルレートに依存せず高速なサンプリングを行い、ダウンコンバータにより必要なチャネルレートに落とす。これにより倍速数に依存せずにＡＡＦの特性を単一化できるためアナログ回路を小型化できる。また、デジタル位相追従部は補間型完全デジタル位相追従構成とすることでループ遅延を最小化できる。一方、ＣＡＶ再生時には入力レートに応じてタウンコンバータのデシメーション比Ｍを変更することでデジタル回路の動作クロックが必要以上に上がることを押さえ消費電力増加を防ぐ。デシメーション比Ｍの切り替え時はデジタル回路内部遅延を考慮してデジタル位相追従部の内部周波数切り替えタイミングを遅らせることで位相周りのないシームレスな切り替えを実現する。 （もっと読む）

【課題】位相同期回路のセトリング時間を短縮する。
【解決手段】位相同期回路は、制御信号に応じた発振周波数を含む発振信号を生成する電圧制御発振器と、前記発振信号を分周して分周信号を生成する分周器と、前記分周信号と基準信号との位相を比較し、比較信号を生成する位相比較器と、前記比較信号に応じた電流を出力するチャージポンプと、前記電流をフィルタリングし、前記制御信号を生成するフィルタと、前記分周信号の周波数の定数倍の値と前記基準信号の周波数の定数倍の値との差分が極小となった場合に検出信号を生成する周波数差検出回路と、前記検出信号が生成されると、前記分周信号と前記基準信号との位相を同期させる位相調整回路とを備える。 （もっと読む）

【課題】位相同期回路においてロックアップを高速化する。
【解決手段】位相同期回路１００は、基準信号の周波数にＸを乗じて得られる出力周波数を有し、基準信号源１８０と、電圧制御発振器１１０と、位相比較器１２０と、第１チャージポンプ１３０と、ループフィルタ１５０と、カウンタ１６１と、第２チャージポンプ１７０と、制御回路１６４とを備える。電圧制御発振器１１０は、第１信号、および逆相の第２信号を生成する。スイッチ１４０は、第１チャージポンプ１３０で生成された電流信号をループフィルタ１５０に供給する。カウンタ１６１は、基準信号の１周期期間に含まれる、第２信号のサイクル数をカウントする。第２チャージポンプ１７０は、互いに反対符号の第１電流信号と第２電流信号をループフィルタ１５０に供給可能である。制御回路１６４は、サイクル数とＸの値との比較に基づき、スイッチ１４０および第２チャージポンプ１７０を制御する。 （もっと読む）

【課題】 ＰＬＬを動作させた状態で、同期外れを起させず、入力クロックの切り替えおよびそれに伴う分周比の切り替えを行うことが可能なクロック発生回路を提供する。
【解決手段】 タイミング制御部８は、入力クロックを指定するクロック選択情報が切り替わった後、分周器１がリファレンスクロックＣＬＫＲＥＦを出力するのに応じて、クロック選択指令ＳＥＬＣＫを切り替える動作と、分周器１に１個のリファレンスクロックＣＬＫＲＥＦを出力させるための入力クロックの個数Ｒと、分周器６に１個のフィードバッククロックＣＬＫＦＢを出力させるための出力クロックＣＬＫＯの個数Ｆのうちの少なくとも一方の設定を切り替え、切り替え後の設定個数Ｒに対応した入力クロックの分周器１によるカウント動作および切り替え後の設定個数Ｆに対応した出力クロックの分周器６によるカウント動作の両方を開始させる。 （もっと読む）

【課題】位相固定ループのロッキングタイムを減らすことができる、特にターゲット値（出力クロックの目標周波数）が変化しても常に短いロッキングタイムを有する位相固定ループ及びその動作方法を提供する。
【解決手段】位相固定ループは、入力クロックＣＬＫ＿ＩＮの位相とフィードバッククロックＣＬＫ＿ＦＢの位相とを比較する位相比較部３１０と、位相比較部３１０の比較結果ＵＰ，ＤＮに応じて周波数制御信号ＤＣＯ＿ＣＯＮＴＲＯＬ＿ＳＩＧＮＡＬＳを生成する制御部３３０と、周波数制御信号ＤＣＯ＿ＣＯＮＴＲＯＬ＿ＳＩＧＮＡＬＳに応答して出力クロックＣＬＫ＿ＯＵＴを生成するオシレータ部３４０と、入力クロックＣＬＫ＿ＩＮの周波数を検出して、検出結果に応じて初期値ＩＮＩＴ＿ＶＡＬＵＥを制御部３３０に提供する初期値提供部３５０とを備える。 （もっと読む）