デジタルＰＬＬ回路、情報再生装置、ディスク再生装置および信号処理方法
【課題】複数の倍速に対応できることを前提に、再生性能を落とすことなくトータルの回路規模および消費電力が小さく、しかもループ遅延が小さい安定なＰＬＬを提供する。
【解決手段】Ａ／Ｄ変換器は入力チャネルレートに依存せず高速なサンプリングを行い、ダウンコンバータにより必要なチャネルレートに落とす。これにより倍速数に依存せずにＡＡＦの特性を単一化できるためアナログ回路を小型化できる。また、デジタル位相追従部は補間型完全デジタル位相追従構成とすることでループ遅延を最小化できる。一方、ＣＡＶ再生時には入力レートに応じてタウンコンバータのデシメーション比Ｍを変更することでデジタル回路の動作クロックが必要以上に上がることを押さえ消費電力増加を防ぐ。デシメーション比Ｍの切り替え時はデジタル回路内部遅延を考慮してデジタル位相追従部の内部周波数切り替えタイミングを遅らせることで位相周りのないシームレスな切り替えを実現する。
【解決手段】Ａ／Ｄ変換器は入力チャネルレートに依存せず高速なサンプリングを行い、ダウンコンバータにより必要なチャネルレートに落とす。これにより倍速数に依存せずにＡＡＦの特性を単一化できるためアナログ回路を小型化できる。また、デジタル位相追従部は補間型完全デジタル位相追従構成とすることでループ遅延を最小化できる。一方、ＣＡＶ再生時には入力レートに応じてタウンコンバータのデシメーション比Ｍを変更することでデジタル回路の動作クロックが必要以上に上がることを押さえ消費電力増加を防ぐ。デシメーション比Ｍの切り替え時はデジタル回路内部遅延を考慮してデジタル位相追従部の内部周波数切り替えタイミングを遅らせることで位相周りのないシームレスな切り替えを実現する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、特にディスク状の記録媒体に記録されたデータから同期クロックを生成するデジタルＰＬＬ回路と、このデジタルＰＬＬ回路を用いた情報再生装置と、この情報再生装置を用いたディスク再生装置と、このデジタルＰＬＬ回路を用いた信号処理方法とに係る。
【背景技術】
【０００２】
近年、デジタルカメラ、ＤＶＤ（Ｄｉｇｉｔａｌ Ｖｅｒｓａｔｉｌｅ Ｄｉｓｃ）プレーヤーおよびＤＶＤレコーダーなどの急速な普及に伴い、音楽データだけではなく映像データを含む大容量のデジタルデータを個人が記録あるいは再生することが当たり前となっている。映像情報を保存するために、ＤＶＤ−Ｒ／＋Ｒといった安価な記録用メディアが普及しており、これらの記録用メディアは、記録後にＤＶＤプレーヤーでの再生が可能である。最近は、ＤＶＤプレーヤーから、より大容量記録再生が可能なＢＤ（Ｂｌｕ−ｒａｙ Ｄｉｓｃ）プレーヤーへの置き換えが進んでいる。
【０００３】
光ディスク装置の情報再生技術に関して説明する。光ディスク媒体上には同心円状あるいはスパイラル状の案内溝（トラック）が形成されており、このトラックに沿って無数の微小情報ピットが形成されている。光ディスク装置は、集光したレーザビームを、スピンドルモータによって回転する光ディスク媒体記録面に照射する。このとき、光ディスク面とビーム集光用対物レンズの距離が一定になるようにフォーカシングサーボがかけられる。また、集光ビームがトラックを追従するように、光ディスク半径方向に対してトラッキングサーボがかけられる。これにより、集光ビームは光ディスク上に形成した微小情報ピットを正確に走査する。情報ピットの有無は集光ビーム反射光の明暗あるいは偏光として検出可能でありフォトディテクタにより再生ＲＦ（Ｒａｄｉｏ Ｆｒｅｑｕｅｎｃｙ：高周波）信号、すなわち電気信号として検出される。集光ビーム径は、レーザー波長および対物レンズＮＡ（Ｎｕｍｅｒａｌ Ａｐｅｒｔｕｒｅ：開口）に依存し、かつ有限である。そのため、符号間干渉が発生し、再生ＲＦ信号の周波数特性は、高域ゲインが低下するＬＰＦ（Ｌｏｗ Ｐａｓｓ Ｆｉｌｔｅｒ：ローパスフィルタ）特性となる。そこで、高域ゲインを持ち上げるようなフィルタを通した後、ＰＬＬ（Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ）によって同期クロックを抽出し、この同期クロックのタイミングでＲＦ信号をデジタルデータとして識別する。その後、ＲＬＬ（Ｒｕｎ Ｌｅｎｇｔｈ Ｌｉｍｉｔｅｄ：ランレングス制限）符号による復調やＥＣＣ（Ｅｒｒｏｒ Ｃｏｒｒｅｃｔｉｏｎ Ｃｏｄｅ：誤り訂正符号）による誤り訂正を行った後、音楽情報や映像情報などとして取り出すことになる。記録時には、この逆でユーザ情報にＥＣＣパリティーを付加し、８／１６変調を施し、フレーム単位に特殊コードを付加した情報を記録クロックに同期して光ディスク上に記録する。一定周波数で半径方向に蛇行した案内溝より蛇行成分を検出し、これを逓倍して記録クロックを生成する。検出した蛇行成分をウォブル信号と呼ぶ。記録したい位置でレーザパワーを上げることで、集光部分の温度を上昇させて、物理特性を可逆あるいは不可逆的に変化させることで、微小情報ピットが形成される。
【０００４】
ところで、光ディスクなどのディスク状の記録媒体の回転を制御する方法には、主に次の２種類の方式が存在する。すなわち、線速度を一定に保つＣＬＶ（Ｃｏｎｓｔａｎｔ Ｌｉｎｅａｒ Ｖｅｌｏｃｉｔｙ：線速度一定）制御方式と、回転角速度を一定とするＣＡＶ（Ｃｏｎｓｔａｎｔ Ａｎｇｕｌａｒ Ｖｅｌｏｃｉｔｙ：角速度一定）制御方式である。ＣＡＶ制御では、スピンドルモータのトルクが小さくて済み、消費電力も抑えられる。その半面、内外周の線速度の比率は約２．４倍であり、再生信号から同期クロックを抽出するＰＬＬのキャプチャ周波数レンジにおいては、内周での周波数レンジを１とするとき、１から２．４までの範囲をカバーする必要がある。
【０００５】
続いて、再生ＲＦ信号から同期クロックを抽出する従来技術のＰＬＬに関して説明する。光ディスク装置では、光ディスクからの読み出し性能をできるだけ上げるため、ＰＲＭＬ（Ｐａｒｔｉａｌ Ｒｅｓｐｏｎｓｅ Ｍａｘｉｍｕｍ Ｌｉｋｅｌｉｈｏｏｄ）法などのデジタル信号処理によって、読み出したＲＦ信号を２値化することが一般的になっている。このためにはＲＦ信号をＡＤＣ（Ａｎａｌｏｇ ｔｏ Ｄｉｇｉｔａｌ Ｃｏｎｖｅｒｔｏｒ：アナログデジタル変換器）によってデジタル化する必要があり、ＰＬＬもデジタル化の後、サンプル列の位相誤差が最小になるように制御する必要がある。ＡＤＣのサンプリングクロックは周波数制御可能な局所発振器周出力とし、ＡＤＣ後に正しく位相比較を行うためにＨＰＦ（Ｈｉｇｈ Ｐａｓｓ Ｆｉｌｔｅｒ：ハイパスフィルタ）などで処理を行い、その出力から位相比較器により位相誤差を生成する。位相誤差はデジタルループフィルタに入力され周波数情報が生成される。この周波数情報をＤＡＣ（Ｄｉｇｉｔａｌ ｔｏ Ａｎａｌｏｇ Ｃｏｎｖｅｒｔｏｒ：デジタルアナログ変換器）によりアナログ信号に変換しＶＣＯ（Ｖｏｌｔａｇｅ Ｃｏｎｔｒｏｌｌｅｄ Ｏｓｃｉｌｌａｔｏｒ：電圧制御発振器）といった局所発振器の発振周波数を制御する。すなわちデジアナ混在のＰＬＬループが形成される。このＰＬＬでは、ＡＤＣ、ＤＡＣの変換時間、ＶＣＯの応答速度、ＨＰＦによる出力遅延など、ＡＤＣから局所発振器出力に至るまでのループ遅延が大きく、ループゲインを上げた時に系の安定性が損なわれるという問題がある。
【０００６】
これに対して、ＰＬＬのループ遅延を最小にするため、チャネルクロックよりも高い固定周波数でオーバーサンプリングしたデジタル情報を用いるクロックタイミングリカバリ方式がある。例えば、特許文献１（特開２０１０−１５４０８３号公報）には、従来のデジタルＰＬＬに係る記載が開示されている。特許文献１のデジタルＰＬＬについて、図１を用いて説明する。図１は、従来技術のデジタルＰＬＬ回路の構成を示すブロック図である。ＡＤＣ１０１から出力された信号を、ＨＰＦなどのフィルタ１１５により処理した後、補間器１０２でレート変換し、位相比較器（ＰＣ：Ｐｈａｓｅ Ｃｏｍｐａｒａｔｏｒ）１０３により補間器１０２出力時点の位相誤差を生成する。この位相誤差をもとに、ループフィルタ（ＬＰＦ）１０４は周波数情報を生成しＮＣＯ（Ｎｕｍｅｒｉｃａｌ Ｃｏｎｔｒｏｌｌｅｄ Ｏｓｃｉｌｌａｔｏｒ：数値制御発振器）１０６の発振周波数を制御する。ＮＣＯ１０６は発振周波数に応じた補間位相Φを生成し、補間器１０２を制御することで位相同期ループを形成する。
【０００７】
図１のデジタルＰＬＬでは、ＡＤＣおよびＤＡＣの変換時間およびＶＣＯの入出力応答時間が存在しないため、ループ遅延を小さくすることが可能である。もちろん、フィルタ１１５はループの外側に設けられているため、その影響を受けない。また、入力チャネルレートに対して２段階のサンプリングクロック周波数が選択でき、入力信号が低チャネルレート時にマスタクロック周波数が無駄に高くならないような構成となっている（特にＣＡＶ再生時の内周条件）。マスタクロック切り替え時に同期クロックの周波数ずれが発生しないようにセレクタ１１１と乗算器１０５によってＮＣＯ１０６の入力周波数値をステップ上に切り替える機能を有し、切り替え時の位相ずれをＦＩＦＯ（Ｆｉｒｓｔ Ｉｎ Ｆｉｒｓｔ Ｏｕｔ）メモリ１１６とセレクタ１１７によって補正する。
【０００８】
同様に、ＰＬＬループ遅延を最小化しかつ低レート入力時でもサンプリングクロック周波数が高くならないようにした構成として、特許文献２（ＷＯ２００８／１２９７０８号公報）には、従来技術によるクロックリカバリ方式が記載されている。特許文献２のクロックリカバリ方式について、図２を用いて説明する。図２は、従来技術のデジタルＰＬＬを含む再生信号処理装置の構成を示すブロック図である。再生信号はＡＤＣ２０２によりオーバーサンプリングされる。周波数比率算出部２０３は、ＡＤＣ２０２の出力を入力して、再生信号チャネルクロックと、クロック生成部２０１の出力との、周波数比を算出する。この結果をもとにデジタル値生成部２０７は周波数情報を生成し、ＤＡＣ２１１はこの周波数情報によりＶＣＯ２１２を制御し、ＶＣＯ２１２の出力はサンプリングクロックとなる。すなわち、サンプリングクロック周波数はチャネルクロックとは非同期ではあるが、サンプリングクロックとチャネルクロックの周波数比は一定になるように制御される。一方、ＡＤＣ２０２出力は位相補正量算出部２０４にも入力されて、位相補正量算出部２０４は位相誤差を生成する。擬似同期クロック生成部２０５は、この位相誤差を入力して、位相情報と共に疑似同期クロックを生成する。この構成のメリットは、ＰＬＬループを２段構成とすることによりＰＬＬループディレイを短くすると同時に、特許文献１よりも高い自由度でＡＤＣサンプリングクロック周波数を制御することが可能となることである。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開２０１０−１５４０８３号公報
【特許文献２】ＷＯ２００８／１２９７０８号公報
【発明の概要】
【発明が解決しようとする課題】
【００１０】
しかしながら、この特許文献１に開示されたデジタルＰＬＬにはいくつかの問題がある。第１の問題点は、図１には図示していないＡＤＣ前段のＡＡＦを含む高帯域ブーストフィルタ回路の規模が大きくなってしまう点である。一般的な光ディスク装置は、ＣＤ（Ｃｏｍｐａｃｔ Ｄｉｓｃ）／ＤＶＤ／ＢＤなど各種メディアに対応し、かつ、読み出し速度（以下、「倍速」と記す）も１倍速から１６倍速までなどのように入力されるチャネルレートの周波数レンジが非常に広く、サンプリング周波数も倍速に比例して広いレンジが必要となる。特許文献１では、サンプリング周波数は２段階に切り替えることはできるもののレンジが不足するため、発振部１１３は周波数シンセサイザで構成し、倍速に応じて適したサンプリングクロックを発生させる必要がある。Ａ／Ｄ変換を行う前提条件として、エリアシングノイズ除去のためＡＤＣ前段で帯域を制限する必要があるのは言うまでもないが、サンプリング周波数レンジが広いということは、ＡＡＦ（Ａｎｔｉ−Ａｌｉａｓｉｎｇ Ｆｉｌｔｅｒ：アンチエリアシングフィルタ）のカットオフ周波数も広いレンジで切り替えが出来るようにする必要があることを意味する。さらに、ブースト特性も持たせたフィルタにする場合には、アナログ回路規模の増大、ＬＳＩ（Ｌａｒｇｅ Ｓｃａｌｅ Ｉｎｔｅｇｒａｔｉｏｎ：大規模集積回路）化時のダイサイズ増加、歩留り低下などが懸念される。第２の問題点は、ＣＡＶ動作時の回路消費電力が大きい点である。これはサンプリングクロック周波数の切り替え種類が２種程度しか無いことに起因する。第３の問題点は、サンプリング周波数切り替え時の位相合わせのためにＦＩＦＯメモリによる切り替えを行うと、ＦＩＦＯメモリに溜まっているデータ分だけエラーが発生することになる。場合によっては、ＰＬＬの位相スリップが発生し、切り替え直後の１ｓｙｎｃフレーム期間全てがエラーとなることも考えられる。
【００１１】
一方、特許文献２に開示された光ディスク装置にもいくつかの問題点がある。第１の問題点は、特許文献１の場合と同様にＡＤＣ前段のＡＡＦを含む高帯域ブーストフィルタ回路の規模が大きくなってしまう点である。理由も上述の通りである。第２の問題点は、アナログ回路（ＶＣＯおよびＤＡＣ）が必要であるために、回路量および消費電力が増えてしまう点である。これは、ＡＤＣのサンプリングクロック周波数を連続的に変化させる構成となっていることが原因である。
【００１２】
従って、本発明が解決しようとする課題は、複数の倍速に対応できることを前提に、再生性能を落とすことなく、トータルの回路規模および消費電力が小さく、しかもループ遅延が小さい安定なＰＬＬを提供することにある。
【課題を解決するための手段】
【００１３】
以下に、（発明を実施するための形態）で使用される番号を用いて、課題を解決するための手段を説明する。これらの番号は、（特許請求の範囲）の記載と（発明を実施するための形態）との対応関係を明らかにするために付加されたものである。ただし、それらの番号を、（特許請求の範囲）に記載されている発明の技術的範囲の解釈に用いてはならない。
【００１４】
本発明によるデジタルＰＬＬ回路は、ＡＡＦ（１）と、ＡＤＣ（２）と、ダウンコンバータ（３）と、デジタル位相追従部（５）とを具備する。ここで、ＡＡＦ（１）は、入力したＲＦ信号の周波数帯域を、所定のカットオフ周波数（ｆｃ）に基づいて制限する。ＡＤＣ（２）は、ＡＡＦ（１）の出力信号を、所定のサンプリング周波数（ｆｓ）に基づいてサンプリングする。ダウンコンバータ（３）は、ＡＤＣ（２）の出力信号のデータレートを変換する。デジタル位相追従部（５）は、ダウンコンバータ（３）の出力信号から同期クロック信号（ｇｃｌｋ）を所定の内部周波数に基づいて生成する。カットオフ周波数（ｆｃ）およびサンプリング周波数（ｆｓ）は、ＲＦ信号の周波数帯域が変動してもそれぞれに固定されている。ダウンコンバータ（３）は、ＲＦ信号の周波数帯域の上昇に応じてデータレートを低減する。
【００１５】
本発明による信号処理方法は、入力したＲＦ信号の周波数帯域を、所定のカットオフ周波数（ｆｃ）に基づいて制限するステップと、周波数帯域を制限した信号を、固定された所定のサンプリング周波数（ｆｓ）に基づいてサンプリングするステップと、サンプリングした信号のデータレートを変換するステップと、データレートを変換した信号から同期クロック信号（ｇｃｌｋ）を所定の内部周波数に基づいて生成するステップとを具備する。ここで、カットオフ周波数（ｆｃ）およびサンプリング周波数（ｆｓ）は、ＲＦ信号の周波数帯域が変動してもそれぞれに固定されている。データレートを変換するステップは、ＲＦ信号の周波数帯域の上昇に応じてデータレートを低減するステップを具備する。
【発明の効果】
【００１６】
本発明によるデジタルＰＬＬ回路および信号処理方法の第１の効果は、ＡＤＣ周辺のアナログ回路の規模を最小限に抑えることができる点である。その理由は、ＡＤＣのサンプリング周波数を入力チャネル周波数に依存しない固定周波数にできるため単一特性のＡＡＦで構成できること、および周波数シンセサイザが不要であること、さらに補間型デジタル位相同期構成のためＶＣＯやＤＡＣが不要であるためである。
【００１７】
本発明によるデジタルＰＬＬ回路および信号処理方法の第２の効果は、ＰＬＬのループディレイを小さくしながら、ＰＬＬ部の消費電力が低倍速ほど低くなる点である。その理由は、高速サンプル後に倍速に応じてデシメーション比Ｍを変更して、サンプル補間デジタルＰＬＬへの入力レートを変更するためである。
【００１８】
本発明によるデジタルＰＬＬ回路および信号処理方法の第３の効果は、ＰＬＬ同期状態でデシメーション比Ｍを切り替えても位相同期が維持できる点である。その理由は、タイミング制御手段によりデジタルＰＬＬの周波数の切り替えタイミングを遅らせたためである。
【図面の簡単な説明】
【００１９】
【図１】図１は、従来技術のデジタルＰＬＬ回路の構成を示すブロック図である。
【図２】図２は、従来技術のデジタルＰＬＬを含む再生信号処理装置の構成を示すブロック図である。
【図３】図３は、本発明の実施の形態１による第１のデジタルＰＬＬ回路の全体的な構成を示すブロック図である。
【図４】図４は、本発明の実施の形態１による第１のデジタルＰＬＬ回路におけるダウンコンバータの構成を示すブロック図である。
【図５】図５は、本発明の実施の形態１による第２のデジタルＰＬＬ回路の全体的な構成を示すブロック図である。
【図６】図６は、本発明の実施の形態１によるデジタルＰＬＬ回路における各信号の時間変化を示すタイミングチャートである。
【図７】図７は、本発明の実施の形態１によるデジタルＰＬＬ回路における、ＡＡＦ、ＡＤＣ、ダウンコンバータ、等化器の周波数特性を示すグラフである。
【図８】図８は、本発明の実施の形態１によるデジタルＰＬＬ回路における、デジタル位相追従部の動作を示すタイミングチャートである。
【図９】図９は、本発明の実施の形態１によるデジタルＰＬＬ回路における各種数値の時間変化を示すタイミングチャートである。
【図１０】図１０は、本発明の実施の形態１によるデジタルＰＬＬ回路における各種信号の時間変化を示すタイミングチャートである。
【図１１】図１１は、本発明の実施の形態１によるデジタルＰＬＬ回路における位相比較器の動作例を示すタイミングチャートである。
【図１２】図１２は、本発明の実施の形態２による情報検出器の全体的な構成を概略的に示すブロック図である。
【図１３】図１３は、本発明の実施の形態３によるディスク再生装置の全体的な構成を概略的に示すブロック図である。
【発明を実施するための形態】
【００２０】
添付図面を参照して、本発明によるデジタルＰＬＬ回路および信号処理方法を実施するための形態を以下に説明する。
【００２１】
（実施の形態１）
次に、本発明の実施の形態について図面を参照して詳細に説明する。
【００２２】
図３は、本発明の実施の形態１による第１のデジタルＰＬＬ回路の全体な構成を示すブロック図である。図３のデジタルＰＬＬ回路は、ＡＡＦ１、ＡＤＣ２、ダウンコンバータ３、デジタル等化器４、デジタル位相追従部５およびタイミング生成器６を具備している。ダウンコンバータ３は、その内部に、デシメーションフィルタとしてのＬＰＦ３１、デシメータ３２およびクロック分周器３３を具備している。デジタル位相追従部５は、その内部に、補間器５１、位相比較器（ＰＣ）５２、ループフィルタ５３およびＮＣＯ５４を具備している。
【００２３】
図３のデジタルＰＬＬ回路における構成要素同士の接続関係および入出力する信号について概略的に説明する。ＡＡＦ１において、入力部はＲＦ信号を入力する。なお、カットオフ周波数ｆｃは、ＡＡＦ１の特性パラメータとして用いられる。ＡＤＣ２において、第１の入力部はＡＡＦ１の出力部に接続されており、第２の入力部は周波数がｆｓであるサンプリングクロック信号ｓｃｌｋを入力し、出力部はデジタル化されたＲＦ信号であるＳＲＦ信号を出力する。ここで、周波数ｆｓはいわゆるサンプリング周波数である。ＬＰＦ３１において、第１の入力部はＡＤＣ２の出力部に接続されてＳＲＦ信号を入力し、第２の入力部はデシメーション比Ｍを表す信号を入力する。クロック分周器３３において、入力部はサンプリングクロック信号ｓｃｌｋを入力し、出力部は周波数がｆｓ／Ｍであるクロック信号ｍｃｌｋを出力する。デシメータ３２において、入力部はＬＰＦ３１の出力信号を入力し、出力部はデータレートを１／Ｍ倍にしたＭＲＦ信号を出力する。デジタル等化器４において、第１の入力部はデシメータ３２の出力部に接続されてＭＲＦ信号を入力し、第２の入力部はクロック分周器３３の出力部に接続されてクロック信号ｍｃｌｋを入力し、出力部はＥＲＦ信号を出力する。補間器５１において、第１の入力部はデジタル等化器４の出力部に接続されてＥＲＦ信号を入力し、第２の入力部はＮＣＯ５４の第１の出力部に接続されてΦ信号を入力し、出力部はＧＲＦ信号を出力する。位相比較器５２において、入力部は補間器５１の出力部に接続されてＧＲＦ信号を入力し、出力部は位相誤差信号を出力する。ループフィルタ５３において、第１の入力部は位相比較器５２の出力部に接続されて位相誤差信号を入力し、第２の入力部はタイミング生成器６の第２の出力部に接続されてプリセット信号を入力し、第３の入力部は周波数情報ｆｎｃｏ×Ｍ’／Ｍを入力し、出力部は周波数情報ｆｎｃｏを出力する。ＮＣＯ５４において、入力部はループフィルタ５３の出力部に接続されて周波数情報ｆｎｃｏを入力し、第１の出力部はΦ信号を出力し、第２の出力部は周波数がｆｃｈであるｇｃｌｋ信号を出力する。タイミング生成器６において、入力部はＭ’を入力し、第１の出力部はデシメーション比Ｍを出力し、第２の出力部はプリセット信号を出力する。
【００２４】
図３のデジタルＰＬＬ回路の動作について詳細に説明する。光ディスク等から読み出したＲＦ信号は、まず、ＡＡＦ１により周波数帯域が制限された信号に変換される。このとき、ＡＡＦ１で用いられるカットオフ周波数ｆｃは、次段に接続されるＡＤＣ２で折り返し雑音の影響が無視できるように、サンプリングクロック周波数ｆｓの半分以下とする。また、カットオフ周波数ｆｃは、再生する必要のある最も高い倍速の信号が通る帯域に設定する。同様に、サンプリングクロックｓｃｌｋは、入力チャネル倍速に依存せずに最高倍速時に最適なサンプリング周波数を有するものとする。これにより、ＡＡＦ１の周波数特性は変更する必要が無くなり、回路をコンパクトにすることができる。なお、低倍速入力でもＡＤＣ２を高速動作させることになるが、通常のフラッシュ方式のＡＤＣを用いる場合には、多数のコンパレータを駆動するためのアナログ回路が消費電力の主要部分を占めるので、トータルの消費電力は低速サンプリングの場合でも、高速サンプリングの場合でも大差はない。
【００２５】
デジタル化されたＲＦ信号であるＳＲＦ信号は、ダウンコンバータ３に入力されて、所望のデータレートに変換される。ここで、ダウンコンバータ３は、いわゆるデシメーションと呼ばれる処理を行う。単なる間引きによりデータレートを下げた場合は、折り返し雑音の影響を受けてしまう。この減少を避けるために、本発明の実施形態によるダウンコンバータ３では、デシメーションフィルタ３１により帯域制限を行った後、デシメータ３２により間引き処理を行う。デシメーションフィルタ３１の周波数特性は、先のＡＡＦと同様に、ＬＰＦ特性を有するものとする。ＡＤＣ２におけるサンプリング周波数をｆｓ、デシメーション比をＭとすると、ＭＲＦ信号のデータレートはｆｓ／Ｍとなる。このデシメーションフィルタ３１は、通常のＦＩＲ（Ｆｉｎｉｔｅ Ｉｍｐｕｌｓｅ Ｒｅｓｐｏｎｓｅ：有限インパルス応答）を用いて構成することもできるが、後述する構成により大幅に簡略化できる。入力される信号の倍速に応じてデシメーション比Ｍを変更する必要があるが、低倍速入力ほどデシメーション比Ｍを大きくする必要がある。
【００２６】
デジタル等化器４は、高域ブースト特性を有し、ダウンコンバータ３が出力するＭＲＦ信号を入力してＥＲＦ信号を生成する。その後、ＥＲＦ信号はデジタル位相追従部５に供給される。なお、入力信号のＳＮＲ（Ｓｉｇｎａｌ ｔｏ Ｎｏｉｓｅ Ｒａｔｉｏ：信号対雑音比）が高い場合には、デジタル等化器４は必須ではない。
【００２７】
デジタル位相追従部５内の補間器５１は、ＭＲＦ信号あるいはＥＲＦ信号を入力して、位相が入力信号から補間位相ΦだけシフトしたデータＧＲＦ信号を生成する。これより、位相比較器５２は位相誤差を生成し、その出力はループフィルタ５３に供給される。ループフィルタ５３は、積分項と比例項あるいは積分項と１次ＬＰＦ項を用いて構成され、多ビット幅で表現した周波数値ｆｎｃｏをＮＣＯ５４に向けて出力する。ＮＣＯ５４は、周波数値ｆｎｃｏを積分して位相情報Φを生成する。
【００２８】
デシメーション比をＭからＭ’に切り替える場合、デジタル位相追従部５を動作させるクロック信号ｍｃｌｋの周波数はＭ／Ｍ’倍になる。このため、切り替え直前でＰＬＬ同期がとれていても、切り替えた瞬間に同期が外れてしまう。これを防ぐために、切り替えと同時にＮＣＯ５４の入力周波数ｆｎｃｏをＭ’／Ｍ倍にする。具体的には、ループフィルタ５３の構成を、積分項をプリセットできるようにし、切り替え直前の周波数値ｆｎｃｏに比率Ｍ’／Ｍを乗じた値を、タイミング生成器６が生成するプリセットタイミングで設定する。プリセットタイミング信号は、デジタル等化器４、補間器５１、位相比較器５２の内部遅延を考慮し、ダウンコンバータ３でデシメーション比Ｍの値を切り替えるタイミングに対して適宜に遅延させる。これにより、切り替えの前後で位相の連続性を保つことが可能である。なお、ＣＡＶ連続再生時などのように、チャネル周波数が連続的に変化する場合には、データ再生中にデシメーション比Ｍの値の切り替えが必要である。一方、ＣＬＶ制御のみを用いるシステムの場合あるいはデシメーション比Ｍの値の切り替え直後にはデータ再生を行わないシステムの場合には、タイミング生成器６を含めた周波数値ｆｎｃｏをプリセットする構成および機能は不要である。また、位相が同期していない場合は、データの再生も不可能なので、デシメーション比Ｍの値の切り替えに伴って周波数値ｆｎｃｏを変更する必要はない。なお、ＰＬＬロック判別器を設けて、それによって周波数値ｆｎｃｏを切り替えるか否かを選択する機能を追加してもよい。
【００２９】
次に、図４を用いて、ダウンコンバータ３を構成するデシメーションフィルタ３１、デシメータ３２、クロック分周器３３の詳細について説明する。
【００３０】
図４は、本発明の実施の形態１による第１のデジタルＰＬＬ回路におけるダウンコンバータ３の構成を示すブロック図である。図４のダウンコンバータ３は、デシメーションフィルタ３１と、デシメータ３２と、クロック分周器３３とを具備している。デシメーションフィルタ３１は、乗算器３１１と、加算器３１２と、レジスタ３１３と、セレクタ３１４と、メモリ３１５と、タイミング制御器３１６とを具備している。
【００３１】
図４のダウンコンバータ３における構成要素同士の接続関係および入出力する信号について、概略的に説明する。デシメーションフィルタ３１において、第１の入力部はＳＲＦ信号を入力し、第２の入力部はタップ係数αを入力し、出力部は加算器３１２における第１の入力部に接続されている。加算器３１２において、第１の入力部はデシメーションフィルタ３１における出力部に接続されており、第２の入力部はセレクタ３１４における出力部に接続されており、出力部はレジスタ３１３における入力部に接続されている。レジスタ３１３において、入力部は加算器３１２における出力部に接続されており、出力部はセレクタ３１４における第１の入力部およびデシメータ３２における第１の入力部に接続されている。セレクタ３１４において、第１の入力部はレジスタ３１３における出力部に接続されており、第２の入力部は値０を入力し、タイミング信号入力部はタイミング制御器３１６における出力部からタイミング信号を入力し、出力部は加算器３１２における第２の入力部に接続されている。タイミング制御器３１６において、第１の出力部はセレクタ３１４におけるタイミング信号入力部およびクロック分周期３３におけるタイミング信号入力部に向けてタイミング信号を出力する。メモリ３１５において、第１の入力部はデシメーション比Ｍを入力し、第２の入力部はタイミング制御器３１６における第２の入力部に接続されており、出力部はタップ係数αを乗算器３１１における第２の入力部に向けて出力する。デシメータ３２において、第１の入力部はレジスタ３１３における出力部に接続されており、第２の入力部はクロック分周期３３における出力部に接続されており、出力部は外部に向けてＭＲＦ信号を出力する。クロック分周期３３において、入力部はｓｃｌｋ信号を入力し、タイミング信号入力部はタイミング制御器３１６における出力部からタイミング信号を入力し、出力部はデシメータ３２における第２の入力部および外部に向けてｍｃｌｋ信号を出力する。
【００３２】
図４のダウンコンバータ３の各構成要素の動作、すなわち本発明の実施形態によるデジタルＰＬＬ回路を用いた信号処理方法について、詳細に説明する。デシメーションフィルタ３１は、一般的なＦＩＲフィルタを用いて構成することができるが、その場合は次数と同じだけの乗算器が必要となる。しかし、本発明の場合は、入力レートに対して出力レートが遅いことから、逐次的に乗算をする構成をとることが可能である。図４のダウンコンバータ３は、ＳＲＦ信号とタップ係数αを乗算器３１１にて乗算し、この乗算の結果を加算器３１２にてレジスタ３１３の値と加算する。この加算の結果は、レジスタ３１３に蓄えられる。すなわち、図４のダウンコンバータ３では、積和演算が時系列で行われる。メモリ３１５には、予めタップ係数αが格納されており、タイミング制御器３１６によりサンプリングクロックｓｃｌｋの周期でアドレスがインクリメントされる。このサイクルをＭ回繰り返した後、デシメータ３２内のレジスタに積和演算結果が格納される。同時に、レジスタ３１３は初期化され、あるいは乗算器３１１による乗算結果がそのままレジスタ３１３に格納される。Ｍサイクル毎にｅｎ信号が出力され、ｅｎ信号によりサンプリングクロックｓｃｌｋをゲーティングすることでサンプリングクロックｓｃｌｋをＭ分周したクロック信号ｍｃｌｋを生成する。
【００３３】
次に、図５を用いてデータレート変換の自由度を上げたデジタルＰＬＬ回路の構成例を示す。
【００３４】
図５は、本発明の実施の形態１による第２のデジタルＰＬＬ回路の全体的な構成を示すブロック図である。図５のデジタルＰＬＬ回路は、図３のデジタルＰＬＬ回路に以下の変更を加えたものに等しい。第１の変更点として、ＡＤＣ２における出力部およびＬＰＦ３１における第１の入力部との間にインタポーレータ３０を追加する。ここで、当然ながら、ＡＤＣ２における出力部をインタポーレータ３０における入力部を接続し、インタポーレータ３０における出力部をＬＰＦ３１における第１の入力部に接続する。図５ではデジタル等化器４が記載されているが、図３と同様に挿入しても構わない。補間器５１における第１の入力部は、デシメータ３２における出力部に接続されて、デシメータ３２が出力するＭＲＦ信号を入力する。第２の変更点として、タイミング生成器６における入力部はデシメーション比Ｍ’に加えてインタポーレーション比Ｌ’を入力し、同じく出力部はデシメーション比Ｍに加えてインタポーレーション比Ｌを出力する。第３の変更点として、クロック分周期３３は、入力したサンプリングクロックｓｃｌｋの周波数ｆｓに応じて周波数ｆ＝ｆｓ×Ｌ／Ｍを有する信号を出力する。図５のデジタルＰＬＬ回路のその他の構成は、図３の場合と同じであるので、さらなる詳細な説明を省略する。
【００３５】
図５のダウンコンバータ３では、デシメータ３２の前段にデータレートをＬ倍に引き上げるインタポーレータ３０が追加されている。これによりＭＲＦ信号のデータレートはｆｓ×Ｌ／Ｍとなり、ｍｃｌｋの周波数は、より細かい精度で指定ができる。特に、最高倍速を含むＣＡＶ再生時には効果がある。デシメーション比およびインタポーレーション比を、ＭおよびＬからＭ’およびＬ’にそれぞれ切り替える時には、周波数値ｆｎｃｏを（ＬＭ’）／（ＭＬ’）倍に切り替える必要がある。
【００３６】
次に、図６のタイミングチャートを用いて、デシメーション比Ｍ＝４の例におけるダウンコンバータ３の動作について説明する。図６は、本発明の実施の形態１によるダウンコンバータ３における各信号の時間変化を示すタイミングチャートである。図６のタイミングチャートには、図６（ａ）〜図６（ｆ）の合計６つのタイミングチャートが描かれている。図６（ａ）は、サンプリングクロック信号ｓｃｌｋの時間変化を示すタイミングチャートである。図６（ｂ）は、ＳＲＦ信号の時間変化を示すタイミングチャートである。図６（ｃ）は、タップ係数αの時間変化を示すタイミングチャートである。図６（ｄ）は、ｅｎ信号の時間変化を示すタイミングチャートである。図６（ｅ）は、ｍｃｌｋの時間変化を示すタイミングチャートである。図６（ｆ）は、ＭＲＦ信号の時間変化を示すタイミングチャートである。
【００３７】
ＳＲＦ信号は、ＲＦ信号をサンプリングクロックｓｃｌｋのタイミングでサンプリングすることで得られたデータ列であり、ｄ０、ｄ１、ｄ２，ｄ３、ｄ４…と続くものとする。タップ係数αは、α０、α１、α２、α３、α０、…のように繰り返す。この例では、デシメーション比Ｍ＝４なので、サンプリングクロック信号の４サイクルがタップ係数αの１周期に相当する。ＭＲＦの値を、ｅ０、ｅ１、ｅ２…と続くものとし、４サイクル分のサンプリングクロック信号が出力される度にＭＲＦが１つ出力されるものとする。この時、
ｅ０＝ ｄ０×α０ ＋ ｄ１×α１ ＋ ｄ２×α２ ＋ ｄ３×α３ 、
ｅ１＝ ｄ４×α０ ＋ ｄ５×α１ ＋ ｄ６×α２ ＋ ｄ７×α３ 、
などとなる。ｅｎ信号は、サンプリングクロック信号の４サイクル毎にＨｉｇｈとなり、このタイミングにおいて、クロック分周器３３のゲーティングセルはｅｎ信号に制御されてｍｃｌｋを出力する。
【００３８】
次に、図７の特性図を用いて各種フィルタの周波数特性について説明する。図７は、本発明の実施の形態１によるデジタルＰＬＬ回路における、ＡＡＦ１、ＡＤＣ２、ダウンコンバータ３、デジタル等化器４の周波数特性を示すグラフである。図７のグラフは、ＡＡＦ１単独の周波数特性の例を示す曲線と、デシメーションフィルタ３１、デジタル等化器４の各周波数特性およびＲＦ信号を入力してからＥＲＦ信号を出力するまでの間のトータルの周波数特性の例を示す曲線とを示している。
【００３９】
図７のグラフは、入力信号としてはＤＶＤの２倍速再生信号を想定しており、ＡＡＦ１は４次、カットオフ周波数ｆｃ＝２００ＭＨｚ、サンプリングクロック信号ｓｃｌｋの周波数ｆｓは７８０ＭＨｚ、デシメータは２段構成とし初段はＭ＝２、次段はＭ＝７、デシメーションフィルタは１４次ＦＩＲフィルタ相当、デジタル等化器４は５次ＦＩＲフィルタとし、３Ｔ−３Ｔ周波数で３ｄＢブーストするようなタップ係数とした条件下で作成されている。なお、実際には、デジタルフィルタによって遮断特性およびブースト特性が自由に設定可能であることは言うまでも無い。
【００４０】
次に、図８のタイミングチャートを用いてデジタル位相追従部５の動作について説明する。図８は、本発明の実施の形態１によるデジタルＰＬＬ回路における、デジタル位相追従部５の動作を示すタイミングチャートである。図８には、図８（ａ）〜図８（ｇ）の、合計７つのタイミングチャートが描かれている。図８（ａ）は、チャネルクロック信号ＣＬＫの時間変化を示すタイミングチャートである。図８（ｂ）は、ｍｃｌｋの時間変化を示すタイミングチャートである。図８（ｃ）は、補間器５１が入力するＤＲＦ信号の時間変化を示すタイミングチャートである。図８（ｄ）は、補間器位相Φの時間変化を示すタイミングチャートである。図８（ｅ）は、イネーブル信号ｅｎの時間変化を示すタイミングチャートである。図８（ｆ）は、同期クロック信号ｇｃｌｋの時間変化を示すタイミングチャートである。図８（ｇ）は、補間器５１が出力するＧＲＦ信号の時間変化を示すタイミングチャートである。なお、図８（ｃ）において、黒丸はサンプリング点を表しており、また、図８（ｄ）および図８（ｇ）において、黒丸は、図８（ｃ）におけるサンプリング点に対応するタイミングを表している。
【００４１】
図８のタイミングチャートにおいて、入力信号としては、２Ｔ長のマークおよび２Ｔ長のスペースが交互に連続した信号（すなわち「１１００１１００…」）を用いるものとする。ここで、Ｔはチャネルクロック周期であり、入力信号はチャネルクロック信号ＣＬＫよりも若干高い周波数のデータレートで入力される。もちろん、この時点での入力信号は、チャネルクロック信号ＣＬＫに同期していない。補間位相Φは、図８（ｄ）に示されるとおり、のこぎり波状であり、その不連続タイミングでイネーブル信号ｅｎが一旦Ｌｏｗとなる。補間器５１内の補間関数は、回路規模及び補間精度を勘案して決定する必要があるが、通常は１次関数で問題ない。位相同期がかかっている状態で位相誤差に応じて補間器５１の補間位相Φを制御することで、補間器５１からは、あたかもアナログＰＬＬで同期をかけてＡ／Ｄ変換したようなデータ列が出力される。補間位相Φが制御範囲を超えると、１サイクル分動作を休むことになるので、不連続部分が発生する。この不連続部分に対応する時間だけ同期クロック信号ｇｃｌｋをとめることで、レートを合わせている。同期クロック信号ｇｃｌｋの発振周波数は、局所的にはｍｃｌｋと同じだが、平均するとチャネルレートに一致する。
【００４２】
次に、図９のタイミングチャートを用いてＣＡＶ再生時の全体動作について説明する。図９は、本発明の実施の形態１によるデジタルＰＬＬ回路における各種数値の時間変化を示すタイミングチャートである。図９のタイミングチャートには、図９（ａ）〜図９（ｄ）の、合計４つのタイミングチャートが描かれている。図９（ａ）は、チャネルレートすなわち入力信号の倍速数の時間変化を示すタイミングチャートである。図９（ｂ）は、デシメーション比Ｍの時間変化を示すタイミングチャートである。図９（ｃ）は、周波数ｆｓ／Ｍの時間変化を示すタイミングチャートである。図９（ｄ）は、周波数ｆｎｃｏの時間変化を示すタイミングチャートである。
【００４３】
図９のタイミングチャートは、ＤＶＤを最大４．８倍速のＣＡＶ方式にて最内周から最外周まで連続再生した場合の、各種数値の時間変化を示している。ＤＶＤの記録領域を、半径方向に４つのゾーンに分割して、内周から順にゾーン１、ゾーン２、ゾーン３、ゾーン４とする。サンプリングクロック信号ｓｃｌｋの周波数ｆｓは、ディスク半径によらず７８０ＭＨｚ固定として、ゾーン１〜ゾーン４のデシメーション比Ｍをそれぞれ１２、１０、８、６とする。ゾーン１〜ゾーン４のｍｃｌｋ周波数は、各ゾーン内で一定で、それぞれ６５ＭＨｚ、７８ＭＨｚ、９７．５ＭＨｚ、１３０ＭＨｚとなり、ＤＶＤの倍速に換算するとそれぞれ２．４８倍速、２．９８倍速、３．７３倍速、４．９７倍速に相当する。
【００４４】
ＤＶＤの最内周から再生を開始すると、図９（ａ）に示したとおりにチャネルレートは徐々に増加し、図９（ｄ）に示したとおりにｆｎｃｏも増加する。ゾーン１からゾーン２に切り替る際には、図９（ｂ）に示したとおりにＭが小さくなり、ｍｃｌｋ周波数が１．２倍増加する。そのままではｇｃｌｋ周波数も１．２倍になってしまうので、これを防ぐためにデジタル位相追従部５内の周波数を１／１．２に落とす。このため、ｆｎｃｏの値は一旦減少するが、ＤＶＤ読み取り位置の半径と共にまた徐々に増加してゆく。ゾーンの切り替りごとに、ｍｃｌｋを上げることと、ｆｎｃｏを逆比で下げることとが繰り返されるため、ｆｎｃｏの波形はのこぎり波状となる。デシメーション比Ｍを変えずにディスク全面を連続再生する場合には、ＤＶＤ全面においてデシメーション比Ｍを最外周部と同じ条件、すなわち図９（ｂ）の場合はゾーン４の条件に合わせる必要がある。この場合、ＤＶＤの最内周部でもｍｃｌｋ周波数を１３０ＭＨｚに保った状態で回路を動作させる必要があり、これは消費電力的に無駄が発生することにつながる。
【００４５】
次に、図１０のタイミングチャートを用いてデシメーション比Ｍ切り替え時の動作について説明する。図１０は、本発明の実施の形態１によるデジタルＰＬＬ回路における各種信号の時間変化を示すタイミングチャートである。図１０には、図１０（ａ）〜図１０（ｆ）の、合計６つのタイミングチャートが描かれている。図１０（ａ）は、サンプリングクロック信号ｓｃｌｋの時間変化を示すタイミングチャートである。図１０（ｂ）は、クロック信号ｍｃｌｋの時間変化を示すタイミングチャートである。図１０（ｃ）は、デシメーション比Ｍの時間変化を示すタイミングチャートである。図１０（ｄ）は、プリセット信号ｐｒｅｓｅｔの時間変化を示すタイミングチャートである。図１０（ｅ）は、周波数ｆｎｃｏの時間変化を示すタイミングチャートである。図１０（ｆ）は、同期クロック信号ｇｃｌｋの時間変化を示すタイミングチャートである。
【００４６】
図１０のタイミングチャートは、デシメーション比Ｍを３から２に切り替えた場合の動作を示している。切り替え直前の周波数ｆｎｃｏの値は８１２１で、デシメーション比Ｍが２に切り替わった後、内部遅延分相当に遅延させた発振周波数プリセット信号ｐｒｅｓｅｔが発生する。このとき、クロック信号ｍｃｌｋの周波数は１．５倍に増加するので、周波数ｆｎｃｏは８１２１の１／１．５である５４１４に設定される。これにより、切り替え前後で同期クロック信号ｇｃｌｋの周波数は平均的に同じ周波数となる。
【実施例】
【００４７】
次に、具体的な実施例を用いて本発明の実施の形態１によるデジタルＰＬＬ回路の構成及び動作を説明する。
【００４８】
図３の構成図を用いて、本発明の実施の形態１によるデジタルＰＬＬ回路の動作について説明する。まず、ＡＡＦ１が、入力したＲＦ信号に対して帯域制限を行った信号を出力し、次に、ＡＤＣ２が、ＡＡＦ１の出力信号をデジタル化して出力する。ここで、帯域制限に用いるカットオフ周波数は、サポートする最高倍速の周波数に合わせて設定する。例えば、ＤＶＤの２４倍速再生ではチャネル周波数が６２８ＭＨｚではあるが、ＲＬＬ符号の周波数特性より低周波からチャネル周波数の６分の１まで群遅延なく通ればよい。従って、この実施例では、再生マージン等も考慮して、ＡＡＦ１のカットオフ周波数は１００ＭＨｚ〜２００ＭＨｚであればよい。また、通過帯域では位相周りが出来るだけ少ないものとし、次数としては４次以上が望ましい。後段のデジタル位相追従部５のため、ＡＤＣ２はオーバーサンプリングを行うものとする。ＡＡＦ１のカットオフ周波数ｆｃと、ＡＤＣ２のサンプリング周波数とは、必ずしも単一とする必要もないが、システム全体の消費電力と回路規模を考慮して、２種類程度の選択肢を持たせてもよい。
【００４９】
例えば、チャネルクロック同期（すなわち、１Ｔ同期）のＰＬＬの場合には、スピンドルの回転変動を考慮して、サンプリング周波数の１０１％である６３４ＭＨｚを用いるものとする。チャネルクロック周波数の半分の周波数に同期（すなわち、２Ｔ同期）とする場合には、サンプリングクロック周波数を３１７ＭＨｚとしても良い。ＡＤＣ２の量子化ビット数は、６ｂｉｔ以上で８ｂｉｔ程度が望ましい。
【００５０】
デシメーションフィルタ３１は高速動作させる必要があるので、通常のＦＩＲフィルタ型ではなく、図４に記載の逐次積和型であることが望ましい。デシメーションフィルタ３１のカットオフ周波数を下げるためには、フィルタの次数を大きくする必要があるが、例えば、２０次のフィルタを実現するために、２次フィルタの後段に１０次フィルタを接続するという多段接続構成を用いても良い。これにより、タップ係数αを格納するためのメモリ３１５の容量を節約することができる。ＤＶＤを１倍速再生する時には、サンプリング周波数は２４倍速再生時と同じのまま、デシメーション比Ｍを２４に設定する。この場合、デシメーション後の出力であるＭＲＦ信号のデータレートは、１Ｔ同期制御では６３４ＭＨｚ／２４＝２６．４ＭＨｚとなる。
【００５１】
デジタル等化器４は、このＭＲＦ信号を入力して、高域のゲインを持ち上げるような等化を行って出力する。具体的には、５次程度の対称タップのＦＩＲフィルタを用いる。もちろん、入力波形のＳＮＲが十分高い場合には、このデジタル等化器４はバイパスしてもかまわない。
【００５２】
デジタル位相追従部５内の補間器５１は、デジタル等化器４の出力信号を入力する。補間器５１は、例えば、連続する２サンプリング周期分のＥＲＦデータを線形補間して、補間位相Φに相当するデータＧＲＦを生成する。補間関数は高次のものでもかまわないが、必要以上に高次の関数で構成すると補間器５１内の遅延の影響でＰＬＬループ遅延が増加するため、３次以下が妥当である。位相比較器５２は、補間器５１の出力信号を入力し、位相誤差を出力する。
【００５３】
図１１は、本発明の実施の形態１によるデジタルＰＬＬ回路における位相比較器５２の動作例を示すタイミングチャートである。図１１のタイミングチャートは、位相比較器５２が２Ｔ長のマークおよびスペースが交互に連続した信号（１１００１１００…）を入力したときの出力波形を示す波形図である。図１１には、図１１（ａ）および図１１（ｂ）が描かれている。図１１（ａ）は、入力信号の波形を示す波形図である。図１１（ｂ）は、出力信号の波形を示す波形図である。
【００５４】
図１１（ａ）の入力信号における黒丸は、Ａ／Ｄ変換のサンプリング点を表している。位相比較器５２は、サンプリングされた入力信号列から、エッジ近傍の振幅値を符号補正して出力する。図１１（ｂ）に示すように、位相差が−πまでくると＋πに戻るようになっており、したがって検出レンジは±πの範囲内となる。この構成の位相比較器５２の位相差検出レンジは、±πとなるが、レンジを広げた位相周波数比較器構成にしてもよい。
【００５５】
位相誤差を受けて、次段のループフィルタ５３は周波数値を補正する。ループフィルタ５３の構成としては、積分項および比例項の組み合わせあるいは積分項および１次ＬＰＦ項の組み合わせを用いるのが一般的である。周波数情報ｆｎｃｏを伝達するためには、キャプチャレンジと追従精度を考慮して、１０ｂｉｔから２０ｂｉｔのバス幅を用意することが望ましい。ループフィルタ５３内の積分項は、加算器およびＦＦ（Ｆｌｉｐ Ｆｌｏｐ）にて構成した係数１の１次ＩＩＲ（Ｉｎｆｉｎｉｔｅ Ｉｍｐｌｕｓｅ Ｒｅｓｐｏｎｓｅ：無限インパルス応答）フィルタ回路である。ここで、このＦＦは、タイミング生成器６が生成するタイミング信号に応じて任意の値をプリセット可能であるものとする。ＮＣＯ５４は、周波数値ｆｎｃｏを入力し、補間器５１の補間位相Φと同期クロック信号ｇｃｌｋを生成する。補間位相Φは、周波数値ｆｎｃｏをモジュロ演算しながら積算することで生成することができる。また、積分時のオーバーフローが発生するタイミング毎にイネーブル信号を生成し、このイネーブル信号でクロック信号ｍｃｌｋをゲーティングすることでも、同期クロック信号ｇｃｌｋを生成することができる。
【００５６】
（実施の形態２）
次に、本発明の実施の形態２について図面を参照して詳細に説明する。図１２は、本発明の実施の形態２による情報検出器の全体的な構成を概略的に示すブロック図である。図１２の情報検出器は、本発明の実施の形態１による図５のデジタルＰＬＬ回路の後段にＰＲＭＬ部７を追加したものに等しいので、その他の詳細な説明を省略する。なお、図１２のＰＲＭＬ部７は、デジタル位相追従部５が出力するＧＲＦ信号および同期クロック信号ｇｃｌｋに基づいて２値化データを生成出力するものである。
【００５７】
本発明の実施の形態１は同期クロックを抽出するデジタルＰＬＬ回路であったが、実施の形態２はベースバンド伝送された入力信号から２値情報を検出する情報検出器である。構成としては、実施の形態１のデジタル位相追従部５が出力するＧＲＦ信号を受けたＰＲＭＬ部７が追加されている。もちろん、ＰＲＭＬ部７はデジタル位相追従部５が出力するクロックに同期して動作させるものとする。ＰＲＭＬ部７はレベル検出器を用いて構成してもよいし、ＰＲＭＬ検出器を用いて構成してもよい。
【００５８】
図１２には等化器が記載されていないが、図３と同様に、ダウンコンバータ３とデジタル位相追従部５の間にデジタル等化器４などを挿入してもよい。すなわち、図１２の情報検出器は、本発明の実施の形態１による図５のデジタルＰＬＬ回路の後段にＰＲＭＬ部７を追加することで得られるが、同じく図３のデジタルＰＬＬ回路の後段にＰＲＭＬ部７を追加することでも本発明による情報検出器を構成することが可能である。
【００５９】
（実施の形態３）
次に、本発明の実施の形態３について図面を参照して詳細に説明する。図１３は、本発明の実施の形態３によるディスク再生装置の全体的な構成を概略的に示すブロック図である。図１３のディスク再生装置は、本発明の実施形態２による図１２の情報検出器において、前段には読み取りヘッド１２およびＲＦアンプ１３を追加し、後段には復調器８、誤り訂正器９およびシステムコントローラ１０を追加したものに等しい。ここで、読み取りヘッド１２の後段にはＲＦアンプ１３が接続されており、ＲＦアンプ１３の後段には情報検出器におけるＡＡＦ１が接続されており、情報検出器におけるＰＲＭＬ部７の後段には復調器８、誤り訂正器９およびシステムコントローラ１０がこの順番に直列に接続されている。図１３のディスク再生装置のその他の構成については、図１２のとおりであるので、さらなる詳細な説明を省略する。
【００６０】
本発明の実施の形態３によるディスク再生装置は、実施の形態２による情報検出器をディスク再生装置の情報検出に応用したものである。図示されていないスピンドルモータがディスク状の情報記録媒体１１を回転し、読み取りヘッド１２が情報記録媒体１１に記録された情報を読み出して電気信号に変換する。なお、ディスク状の情報記録媒体１１は磁気ディスク、光磁気ディスク、相変化ディスクのいずれであっても、本発明は適用可能である。読み取りヘッド１２の読み取り位置は、これも図示されていないアクチュエータなどの手段により正確に制御される。読み取りヘッド１２の出力信号は一般的に微弱なため、ＲＦアンプ１３によって増幅される。なお、ＲＦアンプ１３は、図１３の例では読み取りヘッド１２とは分離された構成要素として示されているが、読み取りヘッド１２の出力が十分大きければＲＦアンプ１３は省略可能であり、また、読み取りヘッド１２がＲＦアンプ１３の機能を具備していても構わない。
【００６１】
ＲＦアンプ１３が出力するＲＦ信号は、情報検出器におけるＡＡＦ１に供給され、このＲＦ信号を入力した情報検出器は一連の処理を行った後、このＲＦ信号に対応する２値化データの列を出力する。復調器８はこの２値化データ列を復調して出力する。誤り訂正器９は、復調器８の出力信号にシンボル単位で誤り訂正を施して出力する。誤り訂正器９が出力した訂正後データは、システムコントローラ１０を介してさらに上位のシステムに出力される。
【００６２】
上記に説明したように、本発明によるデジタルＰＬＬ回路は、特にディスク状記録媒体上に記録された情報を再生するための、広いキャプチャンレンジを有するＰＬＬとして好適である。
【符号の説明】
【００６３】
１ アンチエリアシングフィルタ（ＡＡＦ）
２ アナログデジタル変換器（ＡＤＣ）
３ ダウンコンバータ
３０ インタポーレータ（↑Ｌ）
３１ デシメーションフィルタ（ＬＰＦ）
３１１ 乗算器
３１２ 加算器
３１３ レジスタ（Ｚ−１）
３１４ セレクタ
３１５ メモリ
３１６ タイミング制御器
３２ デシメータ（↓Ｍ）
３３ クロック分周器（１／Ｍ）
４ デジタル等化器（ＥＱ）
５ デジタル位相追従部
５１ 補間器
５２ 位相比較器（ＰＣ）
５３ ループフィルタ（ＬＰＦ）
５４ ＮＣＯ
６ タイミング生成器
７ ＰＲＭＬ部
８ 復調器
９ 誤り訂正器
１０ システムコントローラ
１１ 情報記録媒体
１２ 読み取りヘッド
１３ ＲＦアンプ
１０１ ＡＤＣ
１０２ 補間器
１０３ 位相比較器（ＰＣ）
１０４ ループフィルタ（ＬＰＦ）
１０５ 乗算器
１０６ ＮＣＯ
１０７ ゲーティングセル
１０８ ２値化回路
１０９ 同期判定器
１１０ 切替タイミング生成器
１１１ セレクタ
１１２ セレクタ
１１３ 発振部
１１４ 分周器
１１５ フィルタ
１１６ ＦＩＦＯメモリ（ＦＩＦＯ）
１１７ セレクタ
２０１ クロック生成部
２０２ ＡＤＣ
２０３ 周波数比率算出部
２０４ 位相補正量算出部
２０５ 擬似同期クロック生成部
２０６ 変調データ生成部
２０７ デジタル値生成部
２０８ 周波数ロック検出部
２１１ ＤＡＣ
２１２ ＶＣＯ
【技術分野】
【０００１】
本発明は、特にディスク状の記録媒体に記録されたデータから同期クロックを生成するデジタルＰＬＬ回路と、このデジタルＰＬＬ回路を用いた情報再生装置と、この情報再生装置を用いたディスク再生装置と、このデジタルＰＬＬ回路を用いた信号処理方法とに係る。
【背景技術】
【０００２】
近年、デジタルカメラ、ＤＶＤ（Ｄｉｇｉｔａｌ Ｖｅｒｓａｔｉｌｅ Ｄｉｓｃ）プレーヤーおよびＤＶＤレコーダーなどの急速な普及に伴い、音楽データだけではなく映像データを含む大容量のデジタルデータを個人が記録あるいは再生することが当たり前となっている。映像情報を保存するために、ＤＶＤ−Ｒ／＋Ｒといった安価な記録用メディアが普及しており、これらの記録用メディアは、記録後にＤＶＤプレーヤーでの再生が可能である。最近は、ＤＶＤプレーヤーから、より大容量記録再生が可能なＢＤ（Ｂｌｕ−ｒａｙ Ｄｉｓｃ）プレーヤーへの置き換えが進んでいる。
【０００３】
光ディスク装置の情報再生技術に関して説明する。光ディスク媒体上には同心円状あるいはスパイラル状の案内溝（トラック）が形成されており、このトラックに沿って無数の微小情報ピットが形成されている。光ディスク装置は、集光したレーザビームを、スピンドルモータによって回転する光ディスク媒体記録面に照射する。このとき、光ディスク面とビーム集光用対物レンズの距離が一定になるようにフォーカシングサーボがかけられる。また、集光ビームがトラックを追従するように、光ディスク半径方向に対してトラッキングサーボがかけられる。これにより、集光ビームは光ディスク上に形成した微小情報ピットを正確に走査する。情報ピットの有無は集光ビーム反射光の明暗あるいは偏光として検出可能でありフォトディテクタにより再生ＲＦ（Ｒａｄｉｏ Ｆｒｅｑｕｅｎｃｙ：高周波）信号、すなわち電気信号として検出される。集光ビーム径は、レーザー波長および対物レンズＮＡ（Ｎｕｍｅｒａｌ Ａｐｅｒｔｕｒｅ：開口）に依存し、かつ有限である。そのため、符号間干渉が発生し、再生ＲＦ信号の周波数特性は、高域ゲインが低下するＬＰＦ（Ｌｏｗ Ｐａｓｓ Ｆｉｌｔｅｒ：ローパスフィルタ）特性となる。そこで、高域ゲインを持ち上げるようなフィルタを通した後、ＰＬＬ（Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ）によって同期クロックを抽出し、この同期クロックのタイミングでＲＦ信号をデジタルデータとして識別する。その後、ＲＬＬ（Ｒｕｎ Ｌｅｎｇｔｈ Ｌｉｍｉｔｅｄ：ランレングス制限）符号による復調やＥＣＣ（Ｅｒｒｏｒ Ｃｏｒｒｅｃｔｉｏｎ Ｃｏｄｅ：誤り訂正符号）による誤り訂正を行った後、音楽情報や映像情報などとして取り出すことになる。記録時には、この逆でユーザ情報にＥＣＣパリティーを付加し、８／１６変調を施し、フレーム単位に特殊コードを付加した情報を記録クロックに同期して光ディスク上に記録する。一定周波数で半径方向に蛇行した案内溝より蛇行成分を検出し、これを逓倍して記録クロックを生成する。検出した蛇行成分をウォブル信号と呼ぶ。記録したい位置でレーザパワーを上げることで、集光部分の温度を上昇させて、物理特性を可逆あるいは不可逆的に変化させることで、微小情報ピットが形成される。
【０００４】
ところで、光ディスクなどのディスク状の記録媒体の回転を制御する方法には、主に次の２種類の方式が存在する。すなわち、線速度を一定に保つＣＬＶ（Ｃｏｎｓｔａｎｔ Ｌｉｎｅａｒ Ｖｅｌｏｃｉｔｙ：線速度一定）制御方式と、回転角速度を一定とするＣＡＶ（Ｃｏｎｓｔａｎｔ Ａｎｇｕｌａｒ Ｖｅｌｏｃｉｔｙ：角速度一定）制御方式である。ＣＡＶ制御では、スピンドルモータのトルクが小さくて済み、消費電力も抑えられる。その半面、内外周の線速度の比率は約２．４倍であり、再生信号から同期クロックを抽出するＰＬＬのキャプチャ周波数レンジにおいては、内周での周波数レンジを１とするとき、１から２．４までの範囲をカバーする必要がある。
【０００５】
続いて、再生ＲＦ信号から同期クロックを抽出する従来技術のＰＬＬに関して説明する。光ディスク装置では、光ディスクからの読み出し性能をできるだけ上げるため、ＰＲＭＬ（Ｐａｒｔｉａｌ Ｒｅｓｐｏｎｓｅ Ｍａｘｉｍｕｍ Ｌｉｋｅｌｉｈｏｏｄ）法などのデジタル信号処理によって、読み出したＲＦ信号を２値化することが一般的になっている。このためにはＲＦ信号をＡＤＣ（Ａｎａｌｏｇ ｔｏ Ｄｉｇｉｔａｌ Ｃｏｎｖｅｒｔｏｒ：アナログデジタル変換器）によってデジタル化する必要があり、ＰＬＬもデジタル化の後、サンプル列の位相誤差が最小になるように制御する必要がある。ＡＤＣのサンプリングクロックは周波数制御可能な局所発振器周出力とし、ＡＤＣ後に正しく位相比較を行うためにＨＰＦ（Ｈｉｇｈ Ｐａｓｓ Ｆｉｌｔｅｒ：ハイパスフィルタ）などで処理を行い、その出力から位相比較器により位相誤差を生成する。位相誤差はデジタルループフィルタに入力され周波数情報が生成される。この周波数情報をＤＡＣ（Ｄｉｇｉｔａｌ ｔｏ Ａｎａｌｏｇ Ｃｏｎｖｅｒｔｏｒ：デジタルアナログ変換器）によりアナログ信号に変換しＶＣＯ（Ｖｏｌｔａｇｅ Ｃｏｎｔｒｏｌｌｅｄ Ｏｓｃｉｌｌａｔｏｒ：電圧制御発振器）といった局所発振器の発振周波数を制御する。すなわちデジアナ混在のＰＬＬループが形成される。このＰＬＬでは、ＡＤＣ、ＤＡＣの変換時間、ＶＣＯの応答速度、ＨＰＦによる出力遅延など、ＡＤＣから局所発振器出力に至るまでのループ遅延が大きく、ループゲインを上げた時に系の安定性が損なわれるという問題がある。
【０００６】
これに対して、ＰＬＬのループ遅延を最小にするため、チャネルクロックよりも高い固定周波数でオーバーサンプリングしたデジタル情報を用いるクロックタイミングリカバリ方式がある。例えば、特許文献１（特開２０１０−１５４０８３号公報）には、従来のデジタルＰＬＬに係る記載が開示されている。特許文献１のデジタルＰＬＬについて、図１を用いて説明する。図１は、従来技術のデジタルＰＬＬ回路の構成を示すブロック図である。ＡＤＣ１０１から出力された信号を、ＨＰＦなどのフィルタ１１５により処理した後、補間器１０２でレート変換し、位相比較器（ＰＣ：Ｐｈａｓｅ Ｃｏｍｐａｒａｔｏｒ）１０３により補間器１０２出力時点の位相誤差を生成する。この位相誤差をもとに、ループフィルタ（ＬＰＦ）１０４は周波数情報を生成しＮＣＯ（Ｎｕｍｅｒｉｃａｌ Ｃｏｎｔｒｏｌｌｅｄ Ｏｓｃｉｌｌａｔｏｒ：数値制御発振器）１０６の発振周波数を制御する。ＮＣＯ１０６は発振周波数に応じた補間位相Φを生成し、補間器１０２を制御することで位相同期ループを形成する。
【０００７】
図１のデジタルＰＬＬでは、ＡＤＣおよびＤＡＣの変換時間およびＶＣＯの入出力応答時間が存在しないため、ループ遅延を小さくすることが可能である。もちろん、フィルタ１１５はループの外側に設けられているため、その影響を受けない。また、入力チャネルレートに対して２段階のサンプリングクロック周波数が選択でき、入力信号が低チャネルレート時にマスタクロック周波数が無駄に高くならないような構成となっている（特にＣＡＶ再生時の内周条件）。マスタクロック切り替え時に同期クロックの周波数ずれが発生しないようにセレクタ１１１と乗算器１０５によってＮＣＯ１０６の入力周波数値をステップ上に切り替える機能を有し、切り替え時の位相ずれをＦＩＦＯ（Ｆｉｒｓｔ Ｉｎ Ｆｉｒｓｔ Ｏｕｔ）メモリ１１６とセレクタ１１７によって補正する。
【０００８】
同様に、ＰＬＬループ遅延を最小化しかつ低レート入力時でもサンプリングクロック周波数が高くならないようにした構成として、特許文献２（ＷＯ２００８／１２９７０８号公報）には、従来技術によるクロックリカバリ方式が記載されている。特許文献２のクロックリカバリ方式について、図２を用いて説明する。図２は、従来技術のデジタルＰＬＬを含む再生信号処理装置の構成を示すブロック図である。再生信号はＡＤＣ２０２によりオーバーサンプリングされる。周波数比率算出部２０３は、ＡＤＣ２０２の出力を入力して、再生信号チャネルクロックと、クロック生成部２０１の出力との、周波数比を算出する。この結果をもとにデジタル値生成部２０７は周波数情報を生成し、ＤＡＣ２１１はこの周波数情報によりＶＣＯ２１２を制御し、ＶＣＯ２１２の出力はサンプリングクロックとなる。すなわち、サンプリングクロック周波数はチャネルクロックとは非同期ではあるが、サンプリングクロックとチャネルクロックの周波数比は一定になるように制御される。一方、ＡＤＣ２０２出力は位相補正量算出部２０４にも入力されて、位相補正量算出部２０４は位相誤差を生成する。擬似同期クロック生成部２０５は、この位相誤差を入力して、位相情報と共に疑似同期クロックを生成する。この構成のメリットは、ＰＬＬループを２段構成とすることによりＰＬＬループディレイを短くすると同時に、特許文献１よりも高い自由度でＡＤＣサンプリングクロック周波数を制御することが可能となることである。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開２０１０−１５４０８３号公報
【特許文献２】ＷＯ２００８／１２９７０８号公報
【発明の概要】
【発明が解決しようとする課題】
【００１０】
しかしながら、この特許文献１に開示されたデジタルＰＬＬにはいくつかの問題がある。第１の問題点は、図１には図示していないＡＤＣ前段のＡＡＦを含む高帯域ブーストフィルタ回路の規模が大きくなってしまう点である。一般的な光ディスク装置は、ＣＤ（Ｃｏｍｐａｃｔ Ｄｉｓｃ）／ＤＶＤ／ＢＤなど各種メディアに対応し、かつ、読み出し速度（以下、「倍速」と記す）も１倍速から１６倍速までなどのように入力されるチャネルレートの周波数レンジが非常に広く、サンプリング周波数も倍速に比例して広いレンジが必要となる。特許文献１では、サンプリング周波数は２段階に切り替えることはできるもののレンジが不足するため、発振部１１３は周波数シンセサイザで構成し、倍速に応じて適したサンプリングクロックを発生させる必要がある。Ａ／Ｄ変換を行う前提条件として、エリアシングノイズ除去のためＡＤＣ前段で帯域を制限する必要があるのは言うまでもないが、サンプリング周波数レンジが広いということは、ＡＡＦ（Ａｎｔｉ−Ａｌｉａｓｉｎｇ Ｆｉｌｔｅｒ：アンチエリアシングフィルタ）のカットオフ周波数も広いレンジで切り替えが出来るようにする必要があることを意味する。さらに、ブースト特性も持たせたフィルタにする場合には、アナログ回路規模の増大、ＬＳＩ（Ｌａｒｇｅ Ｓｃａｌｅ Ｉｎｔｅｇｒａｔｉｏｎ：大規模集積回路）化時のダイサイズ増加、歩留り低下などが懸念される。第２の問題点は、ＣＡＶ動作時の回路消費電力が大きい点である。これはサンプリングクロック周波数の切り替え種類が２種程度しか無いことに起因する。第３の問題点は、サンプリング周波数切り替え時の位相合わせのためにＦＩＦＯメモリによる切り替えを行うと、ＦＩＦＯメモリに溜まっているデータ分だけエラーが発生することになる。場合によっては、ＰＬＬの位相スリップが発生し、切り替え直後の１ｓｙｎｃフレーム期間全てがエラーとなることも考えられる。
【００１１】
一方、特許文献２に開示された光ディスク装置にもいくつかの問題点がある。第１の問題点は、特許文献１の場合と同様にＡＤＣ前段のＡＡＦを含む高帯域ブーストフィルタ回路の規模が大きくなってしまう点である。理由も上述の通りである。第２の問題点は、アナログ回路（ＶＣＯおよびＤＡＣ）が必要であるために、回路量および消費電力が増えてしまう点である。これは、ＡＤＣのサンプリングクロック周波数を連続的に変化させる構成となっていることが原因である。
【００１２】
従って、本発明が解決しようとする課題は、複数の倍速に対応できることを前提に、再生性能を落とすことなく、トータルの回路規模および消費電力が小さく、しかもループ遅延が小さい安定なＰＬＬを提供することにある。
【課題を解決するための手段】
【００１３】
以下に、（発明を実施するための形態）で使用される番号を用いて、課題を解決するための手段を説明する。これらの番号は、（特許請求の範囲）の記載と（発明を実施するための形態）との対応関係を明らかにするために付加されたものである。ただし、それらの番号を、（特許請求の範囲）に記載されている発明の技術的範囲の解釈に用いてはならない。
【００１４】
本発明によるデジタルＰＬＬ回路は、ＡＡＦ（１）と、ＡＤＣ（２）と、ダウンコンバータ（３）と、デジタル位相追従部（５）とを具備する。ここで、ＡＡＦ（１）は、入力したＲＦ信号の周波数帯域を、所定のカットオフ周波数（ｆｃ）に基づいて制限する。ＡＤＣ（２）は、ＡＡＦ（１）の出力信号を、所定のサンプリング周波数（ｆｓ）に基づいてサンプリングする。ダウンコンバータ（３）は、ＡＤＣ（２）の出力信号のデータレートを変換する。デジタル位相追従部（５）は、ダウンコンバータ（３）の出力信号から同期クロック信号（ｇｃｌｋ）を所定の内部周波数に基づいて生成する。カットオフ周波数（ｆｃ）およびサンプリング周波数（ｆｓ）は、ＲＦ信号の周波数帯域が変動してもそれぞれに固定されている。ダウンコンバータ（３）は、ＲＦ信号の周波数帯域の上昇に応じてデータレートを低減する。
【００１５】
本発明による信号処理方法は、入力したＲＦ信号の周波数帯域を、所定のカットオフ周波数（ｆｃ）に基づいて制限するステップと、周波数帯域を制限した信号を、固定された所定のサンプリング周波数（ｆｓ）に基づいてサンプリングするステップと、サンプリングした信号のデータレートを変換するステップと、データレートを変換した信号から同期クロック信号（ｇｃｌｋ）を所定の内部周波数に基づいて生成するステップとを具備する。ここで、カットオフ周波数（ｆｃ）およびサンプリング周波数（ｆｓ）は、ＲＦ信号の周波数帯域が変動してもそれぞれに固定されている。データレートを変換するステップは、ＲＦ信号の周波数帯域の上昇に応じてデータレートを低減するステップを具備する。
【発明の効果】
【００１６】
本発明によるデジタルＰＬＬ回路および信号処理方法の第１の効果は、ＡＤＣ周辺のアナログ回路の規模を最小限に抑えることができる点である。その理由は、ＡＤＣのサンプリング周波数を入力チャネル周波数に依存しない固定周波数にできるため単一特性のＡＡＦで構成できること、および周波数シンセサイザが不要であること、さらに補間型デジタル位相同期構成のためＶＣＯやＤＡＣが不要であるためである。
【００１７】
本発明によるデジタルＰＬＬ回路および信号処理方法の第２の効果は、ＰＬＬのループディレイを小さくしながら、ＰＬＬ部の消費電力が低倍速ほど低くなる点である。その理由は、高速サンプル後に倍速に応じてデシメーション比Ｍを変更して、サンプル補間デジタルＰＬＬへの入力レートを変更するためである。
【００１８】
本発明によるデジタルＰＬＬ回路および信号処理方法の第３の効果は、ＰＬＬ同期状態でデシメーション比Ｍを切り替えても位相同期が維持できる点である。その理由は、タイミング制御手段によりデジタルＰＬＬの周波数の切り替えタイミングを遅らせたためである。
【図面の簡単な説明】
【００１９】
【図１】図１は、従来技術のデジタルＰＬＬ回路の構成を示すブロック図である。
【図２】図２は、従来技術のデジタルＰＬＬを含む再生信号処理装置の構成を示すブロック図である。
【図３】図３は、本発明の実施の形態１による第１のデジタルＰＬＬ回路の全体的な構成を示すブロック図である。
【図４】図４は、本発明の実施の形態１による第１のデジタルＰＬＬ回路におけるダウンコンバータの構成を示すブロック図である。
【図５】図５は、本発明の実施の形態１による第２のデジタルＰＬＬ回路の全体的な構成を示すブロック図である。
【図６】図６は、本発明の実施の形態１によるデジタルＰＬＬ回路における各信号の時間変化を示すタイミングチャートである。
【図７】図７は、本発明の実施の形態１によるデジタルＰＬＬ回路における、ＡＡＦ、ＡＤＣ、ダウンコンバータ、等化器の周波数特性を示すグラフである。
【図８】図８は、本発明の実施の形態１によるデジタルＰＬＬ回路における、デジタル位相追従部の動作を示すタイミングチャートである。
【図９】図９は、本発明の実施の形態１によるデジタルＰＬＬ回路における各種数値の時間変化を示すタイミングチャートである。
【図１０】図１０は、本発明の実施の形態１によるデジタルＰＬＬ回路における各種信号の時間変化を示すタイミングチャートである。
【図１１】図１１は、本発明の実施の形態１によるデジタルＰＬＬ回路における位相比較器の動作例を示すタイミングチャートである。
【図１２】図１２は、本発明の実施の形態２による情報検出器の全体的な構成を概略的に示すブロック図である。
【図１３】図１３は、本発明の実施の形態３によるディスク再生装置の全体的な構成を概略的に示すブロック図である。
【発明を実施するための形態】
【００２０】
添付図面を参照して、本発明によるデジタルＰＬＬ回路および信号処理方法を実施するための形態を以下に説明する。
【００２１】
（実施の形態１）
次に、本発明の実施の形態について図面を参照して詳細に説明する。
【００２２】
図３は、本発明の実施の形態１による第１のデジタルＰＬＬ回路の全体な構成を示すブロック図である。図３のデジタルＰＬＬ回路は、ＡＡＦ１、ＡＤＣ２、ダウンコンバータ３、デジタル等化器４、デジタル位相追従部５およびタイミング生成器６を具備している。ダウンコンバータ３は、その内部に、デシメーションフィルタとしてのＬＰＦ３１、デシメータ３２およびクロック分周器３３を具備している。デジタル位相追従部５は、その内部に、補間器５１、位相比較器（ＰＣ）５２、ループフィルタ５３およびＮＣＯ５４を具備している。
【００２３】
図３のデジタルＰＬＬ回路における構成要素同士の接続関係および入出力する信号について概略的に説明する。ＡＡＦ１において、入力部はＲＦ信号を入力する。なお、カットオフ周波数ｆｃは、ＡＡＦ１の特性パラメータとして用いられる。ＡＤＣ２において、第１の入力部はＡＡＦ１の出力部に接続されており、第２の入力部は周波数がｆｓであるサンプリングクロック信号ｓｃｌｋを入力し、出力部はデジタル化されたＲＦ信号であるＳＲＦ信号を出力する。ここで、周波数ｆｓはいわゆるサンプリング周波数である。ＬＰＦ３１において、第１の入力部はＡＤＣ２の出力部に接続されてＳＲＦ信号を入力し、第２の入力部はデシメーション比Ｍを表す信号を入力する。クロック分周器３３において、入力部はサンプリングクロック信号ｓｃｌｋを入力し、出力部は周波数がｆｓ／Ｍであるクロック信号ｍｃｌｋを出力する。デシメータ３２において、入力部はＬＰＦ３１の出力信号を入力し、出力部はデータレートを１／Ｍ倍にしたＭＲＦ信号を出力する。デジタル等化器４において、第１の入力部はデシメータ３２の出力部に接続されてＭＲＦ信号を入力し、第２の入力部はクロック分周器３３の出力部に接続されてクロック信号ｍｃｌｋを入力し、出力部はＥＲＦ信号を出力する。補間器５１において、第１の入力部はデジタル等化器４の出力部に接続されてＥＲＦ信号を入力し、第２の入力部はＮＣＯ５４の第１の出力部に接続されてΦ信号を入力し、出力部はＧＲＦ信号を出力する。位相比較器５２において、入力部は補間器５１の出力部に接続されてＧＲＦ信号を入力し、出力部は位相誤差信号を出力する。ループフィルタ５３において、第１の入力部は位相比較器５２の出力部に接続されて位相誤差信号を入力し、第２の入力部はタイミング生成器６の第２の出力部に接続されてプリセット信号を入力し、第３の入力部は周波数情報ｆｎｃｏ×Ｍ’／Ｍを入力し、出力部は周波数情報ｆｎｃｏを出力する。ＮＣＯ５４において、入力部はループフィルタ５３の出力部に接続されて周波数情報ｆｎｃｏを入力し、第１の出力部はΦ信号を出力し、第２の出力部は周波数がｆｃｈであるｇｃｌｋ信号を出力する。タイミング生成器６において、入力部はＭ’を入力し、第１の出力部はデシメーション比Ｍを出力し、第２の出力部はプリセット信号を出力する。
【００２４】
図３のデジタルＰＬＬ回路の動作について詳細に説明する。光ディスク等から読み出したＲＦ信号は、まず、ＡＡＦ１により周波数帯域が制限された信号に変換される。このとき、ＡＡＦ１で用いられるカットオフ周波数ｆｃは、次段に接続されるＡＤＣ２で折り返し雑音の影響が無視できるように、サンプリングクロック周波数ｆｓの半分以下とする。また、カットオフ周波数ｆｃは、再生する必要のある最も高い倍速の信号が通る帯域に設定する。同様に、サンプリングクロックｓｃｌｋは、入力チャネル倍速に依存せずに最高倍速時に最適なサンプリング周波数を有するものとする。これにより、ＡＡＦ１の周波数特性は変更する必要が無くなり、回路をコンパクトにすることができる。なお、低倍速入力でもＡＤＣ２を高速動作させることになるが、通常のフラッシュ方式のＡＤＣを用いる場合には、多数のコンパレータを駆動するためのアナログ回路が消費電力の主要部分を占めるので、トータルの消費電力は低速サンプリングの場合でも、高速サンプリングの場合でも大差はない。
【００２５】
デジタル化されたＲＦ信号であるＳＲＦ信号は、ダウンコンバータ３に入力されて、所望のデータレートに変換される。ここで、ダウンコンバータ３は、いわゆるデシメーションと呼ばれる処理を行う。単なる間引きによりデータレートを下げた場合は、折り返し雑音の影響を受けてしまう。この減少を避けるために、本発明の実施形態によるダウンコンバータ３では、デシメーションフィルタ３１により帯域制限を行った後、デシメータ３２により間引き処理を行う。デシメーションフィルタ３１の周波数特性は、先のＡＡＦと同様に、ＬＰＦ特性を有するものとする。ＡＤＣ２におけるサンプリング周波数をｆｓ、デシメーション比をＭとすると、ＭＲＦ信号のデータレートはｆｓ／Ｍとなる。このデシメーションフィルタ３１は、通常のＦＩＲ（Ｆｉｎｉｔｅ Ｉｍｐｕｌｓｅ Ｒｅｓｐｏｎｓｅ：有限インパルス応答）を用いて構成することもできるが、後述する構成により大幅に簡略化できる。入力される信号の倍速に応じてデシメーション比Ｍを変更する必要があるが、低倍速入力ほどデシメーション比Ｍを大きくする必要がある。
【００２６】
デジタル等化器４は、高域ブースト特性を有し、ダウンコンバータ３が出力するＭＲＦ信号を入力してＥＲＦ信号を生成する。その後、ＥＲＦ信号はデジタル位相追従部５に供給される。なお、入力信号のＳＮＲ（Ｓｉｇｎａｌ ｔｏ Ｎｏｉｓｅ Ｒａｔｉｏ：信号対雑音比）が高い場合には、デジタル等化器４は必須ではない。
【００２７】
デジタル位相追従部５内の補間器５１は、ＭＲＦ信号あるいはＥＲＦ信号を入力して、位相が入力信号から補間位相ΦだけシフトしたデータＧＲＦ信号を生成する。これより、位相比較器５２は位相誤差を生成し、その出力はループフィルタ５３に供給される。ループフィルタ５３は、積分項と比例項あるいは積分項と１次ＬＰＦ項を用いて構成され、多ビット幅で表現した周波数値ｆｎｃｏをＮＣＯ５４に向けて出力する。ＮＣＯ５４は、周波数値ｆｎｃｏを積分して位相情報Φを生成する。
【００２８】
デシメーション比をＭからＭ’に切り替える場合、デジタル位相追従部５を動作させるクロック信号ｍｃｌｋの周波数はＭ／Ｍ’倍になる。このため、切り替え直前でＰＬＬ同期がとれていても、切り替えた瞬間に同期が外れてしまう。これを防ぐために、切り替えと同時にＮＣＯ５４の入力周波数ｆｎｃｏをＭ’／Ｍ倍にする。具体的には、ループフィルタ５３の構成を、積分項をプリセットできるようにし、切り替え直前の周波数値ｆｎｃｏに比率Ｍ’／Ｍを乗じた値を、タイミング生成器６が生成するプリセットタイミングで設定する。プリセットタイミング信号は、デジタル等化器４、補間器５１、位相比較器５２の内部遅延を考慮し、ダウンコンバータ３でデシメーション比Ｍの値を切り替えるタイミングに対して適宜に遅延させる。これにより、切り替えの前後で位相の連続性を保つことが可能である。なお、ＣＡＶ連続再生時などのように、チャネル周波数が連続的に変化する場合には、データ再生中にデシメーション比Ｍの値の切り替えが必要である。一方、ＣＬＶ制御のみを用いるシステムの場合あるいはデシメーション比Ｍの値の切り替え直後にはデータ再生を行わないシステムの場合には、タイミング生成器６を含めた周波数値ｆｎｃｏをプリセットする構成および機能は不要である。また、位相が同期していない場合は、データの再生も不可能なので、デシメーション比Ｍの値の切り替えに伴って周波数値ｆｎｃｏを変更する必要はない。なお、ＰＬＬロック判別器を設けて、それによって周波数値ｆｎｃｏを切り替えるか否かを選択する機能を追加してもよい。
【００２９】
次に、図４を用いて、ダウンコンバータ３を構成するデシメーションフィルタ３１、デシメータ３２、クロック分周器３３の詳細について説明する。
【００３０】
図４は、本発明の実施の形態１による第１のデジタルＰＬＬ回路におけるダウンコンバータ３の構成を示すブロック図である。図４のダウンコンバータ３は、デシメーションフィルタ３１と、デシメータ３２と、クロック分周器３３とを具備している。デシメーションフィルタ３１は、乗算器３１１と、加算器３１２と、レジスタ３１３と、セレクタ３１４と、メモリ３１５と、タイミング制御器３１６とを具備している。
【００３１】
図４のダウンコンバータ３における構成要素同士の接続関係および入出力する信号について、概略的に説明する。デシメーションフィルタ３１において、第１の入力部はＳＲＦ信号を入力し、第２の入力部はタップ係数αを入力し、出力部は加算器３１２における第１の入力部に接続されている。加算器３１２において、第１の入力部はデシメーションフィルタ３１における出力部に接続されており、第２の入力部はセレクタ３１４における出力部に接続されており、出力部はレジスタ３１３における入力部に接続されている。レジスタ３１３において、入力部は加算器３１２における出力部に接続されており、出力部はセレクタ３１４における第１の入力部およびデシメータ３２における第１の入力部に接続されている。セレクタ３１４において、第１の入力部はレジスタ３１３における出力部に接続されており、第２の入力部は値０を入力し、タイミング信号入力部はタイミング制御器３１６における出力部からタイミング信号を入力し、出力部は加算器３１２における第２の入力部に接続されている。タイミング制御器３１６において、第１の出力部はセレクタ３１４におけるタイミング信号入力部およびクロック分周期３３におけるタイミング信号入力部に向けてタイミング信号を出力する。メモリ３１５において、第１の入力部はデシメーション比Ｍを入力し、第２の入力部はタイミング制御器３１６における第２の入力部に接続されており、出力部はタップ係数αを乗算器３１１における第２の入力部に向けて出力する。デシメータ３２において、第１の入力部はレジスタ３１３における出力部に接続されており、第２の入力部はクロック分周期３３における出力部に接続されており、出力部は外部に向けてＭＲＦ信号を出力する。クロック分周期３３において、入力部はｓｃｌｋ信号を入力し、タイミング信号入力部はタイミング制御器３１６における出力部からタイミング信号を入力し、出力部はデシメータ３２における第２の入力部および外部に向けてｍｃｌｋ信号を出力する。
【００３２】
図４のダウンコンバータ３の各構成要素の動作、すなわち本発明の実施形態によるデジタルＰＬＬ回路を用いた信号処理方法について、詳細に説明する。デシメーションフィルタ３１は、一般的なＦＩＲフィルタを用いて構成することができるが、その場合は次数と同じだけの乗算器が必要となる。しかし、本発明の場合は、入力レートに対して出力レートが遅いことから、逐次的に乗算をする構成をとることが可能である。図４のダウンコンバータ３は、ＳＲＦ信号とタップ係数αを乗算器３１１にて乗算し、この乗算の結果を加算器３１２にてレジスタ３１３の値と加算する。この加算の結果は、レジスタ３１３に蓄えられる。すなわち、図４のダウンコンバータ３では、積和演算が時系列で行われる。メモリ３１５には、予めタップ係数αが格納されており、タイミング制御器３１６によりサンプリングクロックｓｃｌｋの周期でアドレスがインクリメントされる。このサイクルをＭ回繰り返した後、デシメータ３２内のレジスタに積和演算結果が格納される。同時に、レジスタ３１３は初期化され、あるいは乗算器３１１による乗算結果がそのままレジスタ３１３に格納される。Ｍサイクル毎にｅｎ信号が出力され、ｅｎ信号によりサンプリングクロックｓｃｌｋをゲーティングすることでサンプリングクロックｓｃｌｋをＭ分周したクロック信号ｍｃｌｋを生成する。
【００３３】
次に、図５を用いてデータレート変換の自由度を上げたデジタルＰＬＬ回路の構成例を示す。
【００３４】
図５は、本発明の実施の形態１による第２のデジタルＰＬＬ回路の全体的な構成を示すブロック図である。図５のデジタルＰＬＬ回路は、図３のデジタルＰＬＬ回路に以下の変更を加えたものに等しい。第１の変更点として、ＡＤＣ２における出力部およびＬＰＦ３１における第１の入力部との間にインタポーレータ３０を追加する。ここで、当然ながら、ＡＤＣ２における出力部をインタポーレータ３０における入力部を接続し、インタポーレータ３０における出力部をＬＰＦ３１における第１の入力部に接続する。図５ではデジタル等化器４が記載されているが、図３と同様に挿入しても構わない。補間器５１における第１の入力部は、デシメータ３２における出力部に接続されて、デシメータ３２が出力するＭＲＦ信号を入力する。第２の変更点として、タイミング生成器６における入力部はデシメーション比Ｍ’に加えてインタポーレーション比Ｌ’を入力し、同じく出力部はデシメーション比Ｍに加えてインタポーレーション比Ｌを出力する。第３の変更点として、クロック分周期３３は、入力したサンプリングクロックｓｃｌｋの周波数ｆｓに応じて周波数ｆ＝ｆｓ×Ｌ／Ｍを有する信号を出力する。図５のデジタルＰＬＬ回路のその他の構成は、図３の場合と同じであるので、さらなる詳細な説明を省略する。
【００３５】
図５のダウンコンバータ３では、デシメータ３２の前段にデータレートをＬ倍に引き上げるインタポーレータ３０が追加されている。これによりＭＲＦ信号のデータレートはｆｓ×Ｌ／Ｍとなり、ｍｃｌｋの周波数は、より細かい精度で指定ができる。特に、最高倍速を含むＣＡＶ再生時には効果がある。デシメーション比およびインタポーレーション比を、ＭおよびＬからＭ’およびＬ’にそれぞれ切り替える時には、周波数値ｆｎｃｏを（ＬＭ’）／（ＭＬ’）倍に切り替える必要がある。
【００３６】
次に、図６のタイミングチャートを用いて、デシメーション比Ｍ＝４の例におけるダウンコンバータ３の動作について説明する。図６は、本発明の実施の形態１によるダウンコンバータ３における各信号の時間変化を示すタイミングチャートである。図６のタイミングチャートには、図６（ａ）〜図６（ｆ）の合計６つのタイミングチャートが描かれている。図６（ａ）は、サンプリングクロック信号ｓｃｌｋの時間変化を示すタイミングチャートである。図６（ｂ）は、ＳＲＦ信号の時間変化を示すタイミングチャートである。図６（ｃ）は、タップ係数αの時間変化を示すタイミングチャートである。図６（ｄ）は、ｅｎ信号の時間変化を示すタイミングチャートである。図６（ｅ）は、ｍｃｌｋの時間変化を示すタイミングチャートである。図６（ｆ）は、ＭＲＦ信号の時間変化を示すタイミングチャートである。
【００３７】
ＳＲＦ信号は、ＲＦ信号をサンプリングクロックｓｃｌｋのタイミングでサンプリングすることで得られたデータ列であり、ｄ０、ｄ１、ｄ２，ｄ３、ｄ４…と続くものとする。タップ係数αは、α０、α１、α２、α３、α０、…のように繰り返す。この例では、デシメーション比Ｍ＝４なので、サンプリングクロック信号の４サイクルがタップ係数αの１周期に相当する。ＭＲＦの値を、ｅ０、ｅ１、ｅ２…と続くものとし、４サイクル分のサンプリングクロック信号が出力される度にＭＲＦが１つ出力されるものとする。この時、
ｅ０＝ ｄ０×α０ ＋ ｄ１×α１ ＋ ｄ２×α２ ＋ ｄ３×α３ 、
ｅ１＝ ｄ４×α０ ＋ ｄ５×α１ ＋ ｄ６×α２ ＋ ｄ７×α３ 、
などとなる。ｅｎ信号は、サンプリングクロック信号の４サイクル毎にＨｉｇｈとなり、このタイミングにおいて、クロック分周器３３のゲーティングセルはｅｎ信号に制御されてｍｃｌｋを出力する。
【００３８】
次に、図７の特性図を用いて各種フィルタの周波数特性について説明する。図７は、本発明の実施の形態１によるデジタルＰＬＬ回路における、ＡＡＦ１、ＡＤＣ２、ダウンコンバータ３、デジタル等化器４の周波数特性を示すグラフである。図７のグラフは、ＡＡＦ１単独の周波数特性の例を示す曲線と、デシメーションフィルタ３１、デジタル等化器４の各周波数特性およびＲＦ信号を入力してからＥＲＦ信号を出力するまでの間のトータルの周波数特性の例を示す曲線とを示している。
【００３９】
図７のグラフは、入力信号としてはＤＶＤの２倍速再生信号を想定しており、ＡＡＦ１は４次、カットオフ周波数ｆｃ＝２００ＭＨｚ、サンプリングクロック信号ｓｃｌｋの周波数ｆｓは７８０ＭＨｚ、デシメータは２段構成とし初段はＭ＝２、次段はＭ＝７、デシメーションフィルタは１４次ＦＩＲフィルタ相当、デジタル等化器４は５次ＦＩＲフィルタとし、３Ｔ−３Ｔ周波数で３ｄＢブーストするようなタップ係数とした条件下で作成されている。なお、実際には、デジタルフィルタによって遮断特性およびブースト特性が自由に設定可能であることは言うまでも無い。
【００４０】
次に、図８のタイミングチャートを用いてデジタル位相追従部５の動作について説明する。図８は、本発明の実施の形態１によるデジタルＰＬＬ回路における、デジタル位相追従部５の動作を示すタイミングチャートである。図８には、図８（ａ）〜図８（ｇ）の、合計７つのタイミングチャートが描かれている。図８（ａ）は、チャネルクロック信号ＣＬＫの時間変化を示すタイミングチャートである。図８（ｂ）は、ｍｃｌｋの時間変化を示すタイミングチャートである。図８（ｃ）は、補間器５１が入力するＤＲＦ信号の時間変化を示すタイミングチャートである。図８（ｄ）は、補間器位相Φの時間変化を示すタイミングチャートである。図８（ｅ）は、イネーブル信号ｅｎの時間変化を示すタイミングチャートである。図８（ｆ）は、同期クロック信号ｇｃｌｋの時間変化を示すタイミングチャートである。図８（ｇ）は、補間器５１が出力するＧＲＦ信号の時間変化を示すタイミングチャートである。なお、図８（ｃ）において、黒丸はサンプリング点を表しており、また、図８（ｄ）および図８（ｇ）において、黒丸は、図８（ｃ）におけるサンプリング点に対応するタイミングを表している。
【００４１】
図８のタイミングチャートにおいて、入力信号としては、２Ｔ長のマークおよび２Ｔ長のスペースが交互に連続した信号（すなわち「１１００１１００…」）を用いるものとする。ここで、Ｔはチャネルクロック周期であり、入力信号はチャネルクロック信号ＣＬＫよりも若干高い周波数のデータレートで入力される。もちろん、この時点での入力信号は、チャネルクロック信号ＣＬＫに同期していない。補間位相Φは、図８（ｄ）に示されるとおり、のこぎり波状であり、その不連続タイミングでイネーブル信号ｅｎが一旦Ｌｏｗとなる。補間器５１内の補間関数は、回路規模及び補間精度を勘案して決定する必要があるが、通常は１次関数で問題ない。位相同期がかかっている状態で位相誤差に応じて補間器５１の補間位相Φを制御することで、補間器５１からは、あたかもアナログＰＬＬで同期をかけてＡ／Ｄ変換したようなデータ列が出力される。補間位相Φが制御範囲を超えると、１サイクル分動作を休むことになるので、不連続部分が発生する。この不連続部分に対応する時間だけ同期クロック信号ｇｃｌｋをとめることで、レートを合わせている。同期クロック信号ｇｃｌｋの発振周波数は、局所的にはｍｃｌｋと同じだが、平均するとチャネルレートに一致する。
【００４２】
次に、図９のタイミングチャートを用いてＣＡＶ再生時の全体動作について説明する。図９は、本発明の実施の形態１によるデジタルＰＬＬ回路における各種数値の時間変化を示すタイミングチャートである。図９のタイミングチャートには、図９（ａ）〜図９（ｄ）の、合計４つのタイミングチャートが描かれている。図９（ａ）は、チャネルレートすなわち入力信号の倍速数の時間変化を示すタイミングチャートである。図９（ｂ）は、デシメーション比Ｍの時間変化を示すタイミングチャートである。図９（ｃ）は、周波数ｆｓ／Ｍの時間変化を示すタイミングチャートである。図９（ｄ）は、周波数ｆｎｃｏの時間変化を示すタイミングチャートである。
【００４３】
図９のタイミングチャートは、ＤＶＤを最大４．８倍速のＣＡＶ方式にて最内周から最外周まで連続再生した場合の、各種数値の時間変化を示している。ＤＶＤの記録領域を、半径方向に４つのゾーンに分割して、内周から順にゾーン１、ゾーン２、ゾーン３、ゾーン４とする。サンプリングクロック信号ｓｃｌｋの周波数ｆｓは、ディスク半径によらず７８０ＭＨｚ固定として、ゾーン１〜ゾーン４のデシメーション比Ｍをそれぞれ１２、１０、８、６とする。ゾーン１〜ゾーン４のｍｃｌｋ周波数は、各ゾーン内で一定で、それぞれ６５ＭＨｚ、７８ＭＨｚ、９７．５ＭＨｚ、１３０ＭＨｚとなり、ＤＶＤの倍速に換算するとそれぞれ２．４８倍速、２．９８倍速、３．７３倍速、４．９７倍速に相当する。
【００４４】
ＤＶＤの最内周から再生を開始すると、図９（ａ）に示したとおりにチャネルレートは徐々に増加し、図９（ｄ）に示したとおりにｆｎｃｏも増加する。ゾーン１からゾーン２に切り替る際には、図９（ｂ）に示したとおりにＭが小さくなり、ｍｃｌｋ周波数が１．２倍増加する。そのままではｇｃｌｋ周波数も１．２倍になってしまうので、これを防ぐためにデジタル位相追従部５内の周波数を１／１．２に落とす。このため、ｆｎｃｏの値は一旦減少するが、ＤＶＤ読み取り位置の半径と共にまた徐々に増加してゆく。ゾーンの切り替りごとに、ｍｃｌｋを上げることと、ｆｎｃｏを逆比で下げることとが繰り返されるため、ｆｎｃｏの波形はのこぎり波状となる。デシメーション比Ｍを変えずにディスク全面を連続再生する場合には、ＤＶＤ全面においてデシメーション比Ｍを最外周部と同じ条件、すなわち図９（ｂ）の場合はゾーン４の条件に合わせる必要がある。この場合、ＤＶＤの最内周部でもｍｃｌｋ周波数を１３０ＭＨｚに保った状態で回路を動作させる必要があり、これは消費電力的に無駄が発生することにつながる。
【００４５】
次に、図１０のタイミングチャートを用いてデシメーション比Ｍ切り替え時の動作について説明する。図１０は、本発明の実施の形態１によるデジタルＰＬＬ回路における各種信号の時間変化を示すタイミングチャートである。図１０には、図１０（ａ）〜図１０（ｆ）の、合計６つのタイミングチャートが描かれている。図１０（ａ）は、サンプリングクロック信号ｓｃｌｋの時間変化を示すタイミングチャートである。図１０（ｂ）は、クロック信号ｍｃｌｋの時間変化を示すタイミングチャートである。図１０（ｃ）は、デシメーション比Ｍの時間変化を示すタイミングチャートである。図１０（ｄ）は、プリセット信号ｐｒｅｓｅｔの時間変化を示すタイミングチャートである。図１０（ｅ）は、周波数ｆｎｃｏの時間変化を示すタイミングチャートである。図１０（ｆ）は、同期クロック信号ｇｃｌｋの時間変化を示すタイミングチャートである。
【００４６】
図１０のタイミングチャートは、デシメーション比Ｍを３から２に切り替えた場合の動作を示している。切り替え直前の周波数ｆｎｃｏの値は８１２１で、デシメーション比Ｍが２に切り替わった後、内部遅延分相当に遅延させた発振周波数プリセット信号ｐｒｅｓｅｔが発生する。このとき、クロック信号ｍｃｌｋの周波数は１．５倍に増加するので、周波数ｆｎｃｏは８１２１の１／１．５である５４１４に設定される。これにより、切り替え前後で同期クロック信号ｇｃｌｋの周波数は平均的に同じ周波数となる。
【実施例】
【００４７】
次に、具体的な実施例を用いて本発明の実施の形態１によるデジタルＰＬＬ回路の構成及び動作を説明する。
【００４８】
図３の構成図を用いて、本発明の実施の形態１によるデジタルＰＬＬ回路の動作について説明する。まず、ＡＡＦ１が、入力したＲＦ信号に対して帯域制限を行った信号を出力し、次に、ＡＤＣ２が、ＡＡＦ１の出力信号をデジタル化して出力する。ここで、帯域制限に用いるカットオフ周波数は、サポートする最高倍速の周波数に合わせて設定する。例えば、ＤＶＤの２４倍速再生ではチャネル周波数が６２８ＭＨｚではあるが、ＲＬＬ符号の周波数特性より低周波からチャネル周波数の６分の１まで群遅延なく通ればよい。従って、この実施例では、再生マージン等も考慮して、ＡＡＦ１のカットオフ周波数は１００ＭＨｚ〜２００ＭＨｚであればよい。また、通過帯域では位相周りが出来るだけ少ないものとし、次数としては４次以上が望ましい。後段のデジタル位相追従部５のため、ＡＤＣ２はオーバーサンプリングを行うものとする。ＡＡＦ１のカットオフ周波数ｆｃと、ＡＤＣ２のサンプリング周波数とは、必ずしも単一とする必要もないが、システム全体の消費電力と回路規模を考慮して、２種類程度の選択肢を持たせてもよい。
【００４９】
例えば、チャネルクロック同期（すなわち、１Ｔ同期）のＰＬＬの場合には、スピンドルの回転変動を考慮して、サンプリング周波数の１０１％である６３４ＭＨｚを用いるものとする。チャネルクロック周波数の半分の周波数に同期（すなわち、２Ｔ同期）とする場合には、サンプリングクロック周波数を３１７ＭＨｚとしても良い。ＡＤＣ２の量子化ビット数は、６ｂｉｔ以上で８ｂｉｔ程度が望ましい。
【００５０】
デシメーションフィルタ３１は高速動作させる必要があるので、通常のＦＩＲフィルタ型ではなく、図４に記載の逐次積和型であることが望ましい。デシメーションフィルタ３１のカットオフ周波数を下げるためには、フィルタの次数を大きくする必要があるが、例えば、２０次のフィルタを実現するために、２次フィルタの後段に１０次フィルタを接続するという多段接続構成を用いても良い。これにより、タップ係数αを格納するためのメモリ３１５の容量を節約することができる。ＤＶＤを１倍速再生する時には、サンプリング周波数は２４倍速再生時と同じのまま、デシメーション比Ｍを２４に設定する。この場合、デシメーション後の出力であるＭＲＦ信号のデータレートは、１Ｔ同期制御では６３４ＭＨｚ／２４＝２６．４ＭＨｚとなる。
【００５１】
デジタル等化器４は、このＭＲＦ信号を入力して、高域のゲインを持ち上げるような等化を行って出力する。具体的には、５次程度の対称タップのＦＩＲフィルタを用いる。もちろん、入力波形のＳＮＲが十分高い場合には、このデジタル等化器４はバイパスしてもかまわない。
【００５２】
デジタル位相追従部５内の補間器５１は、デジタル等化器４の出力信号を入力する。補間器５１は、例えば、連続する２サンプリング周期分のＥＲＦデータを線形補間して、補間位相Φに相当するデータＧＲＦを生成する。補間関数は高次のものでもかまわないが、必要以上に高次の関数で構成すると補間器５１内の遅延の影響でＰＬＬループ遅延が増加するため、３次以下が妥当である。位相比較器５２は、補間器５１の出力信号を入力し、位相誤差を出力する。
【００５３】
図１１は、本発明の実施の形態１によるデジタルＰＬＬ回路における位相比較器５２の動作例を示すタイミングチャートである。図１１のタイミングチャートは、位相比較器５２が２Ｔ長のマークおよびスペースが交互に連続した信号（１１００１１００…）を入力したときの出力波形を示す波形図である。図１１には、図１１（ａ）および図１１（ｂ）が描かれている。図１１（ａ）は、入力信号の波形を示す波形図である。図１１（ｂ）は、出力信号の波形を示す波形図である。
【００５４】
図１１（ａ）の入力信号における黒丸は、Ａ／Ｄ変換のサンプリング点を表している。位相比較器５２は、サンプリングされた入力信号列から、エッジ近傍の振幅値を符号補正して出力する。図１１（ｂ）に示すように、位相差が−πまでくると＋πに戻るようになっており、したがって検出レンジは±πの範囲内となる。この構成の位相比較器５２の位相差検出レンジは、±πとなるが、レンジを広げた位相周波数比較器構成にしてもよい。
【００５５】
位相誤差を受けて、次段のループフィルタ５３は周波数値を補正する。ループフィルタ５３の構成としては、積分項および比例項の組み合わせあるいは積分項および１次ＬＰＦ項の組み合わせを用いるのが一般的である。周波数情報ｆｎｃｏを伝達するためには、キャプチャレンジと追従精度を考慮して、１０ｂｉｔから２０ｂｉｔのバス幅を用意することが望ましい。ループフィルタ５３内の積分項は、加算器およびＦＦ（Ｆｌｉｐ Ｆｌｏｐ）にて構成した係数１の１次ＩＩＲ（Ｉｎｆｉｎｉｔｅ Ｉｍｐｌｕｓｅ Ｒｅｓｐｏｎｓｅ：無限インパルス応答）フィルタ回路である。ここで、このＦＦは、タイミング生成器６が生成するタイミング信号に応じて任意の値をプリセット可能であるものとする。ＮＣＯ５４は、周波数値ｆｎｃｏを入力し、補間器５１の補間位相Φと同期クロック信号ｇｃｌｋを生成する。補間位相Φは、周波数値ｆｎｃｏをモジュロ演算しながら積算することで生成することができる。また、積分時のオーバーフローが発生するタイミング毎にイネーブル信号を生成し、このイネーブル信号でクロック信号ｍｃｌｋをゲーティングすることでも、同期クロック信号ｇｃｌｋを生成することができる。
【００５６】
（実施の形態２）
次に、本発明の実施の形態２について図面を参照して詳細に説明する。図１２は、本発明の実施の形態２による情報検出器の全体的な構成を概略的に示すブロック図である。図１２の情報検出器は、本発明の実施の形態１による図５のデジタルＰＬＬ回路の後段にＰＲＭＬ部７を追加したものに等しいので、その他の詳細な説明を省略する。なお、図１２のＰＲＭＬ部７は、デジタル位相追従部５が出力するＧＲＦ信号および同期クロック信号ｇｃｌｋに基づいて２値化データを生成出力するものである。
【００５７】
本発明の実施の形態１は同期クロックを抽出するデジタルＰＬＬ回路であったが、実施の形態２はベースバンド伝送された入力信号から２値情報を検出する情報検出器である。構成としては、実施の形態１のデジタル位相追従部５が出力するＧＲＦ信号を受けたＰＲＭＬ部７が追加されている。もちろん、ＰＲＭＬ部７はデジタル位相追従部５が出力するクロックに同期して動作させるものとする。ＰＲＭＬ部７はレベル検出器を用いて構成してもよいし、ＰＲＭＬ検出器を用いて構成してもよい。
【００５８】
図１２には等化器が記載されていないが、図３と同様に、ダウンコンバータ３とデジタル位相追従部５の間にデジタル等化器４などを挿入してもよい。すなわち、図１２の情報検出器は、本発明の実施の形態１による図５のデジタルＰＬＬ回路の後段にＰＲＭＬ部７を追加することで得られるが、同じく図３のデジタルＰＬＬ回路の後段にＰＲＭＬ部７を追加することでも本発明による情報検出器を構成することが可能である。
【００５９】
（実施の形態３）
次に、本発明の実施の形態３について図面を参照して詳細に説明する。図１３は、本発明の実施の形態３によるディスク再生装置の全体的な構成を概略的に示すブロック図である。図１３のディスク再生装置は、本発明の実施形態２による図１２の情報検出器において、前段には読み取りヘッド１２およびＲＦアンプ１３を追加し、後段には復調器８、誤り訂正器９およびシステムコントローラ１０を追加したものに等しい。ここで、読み取りヘッド１２の後段にはＲＦアンプ１３が接続されており、ＲＦアンプ１３の後段には情報検出器におけるＡＡＦ１が接続されており、情報検出器におけるＰＲＭＬ部７の後段には復調器８、誤り訂正器９およびシステムコントローラ１０がこの順番に直列に接続されている。図１３のディスク再生装置のその他の構成については、図１２のとおりであるので、さらなる詳細な説明を省略する。
【００６０】
本発明の実施の形態３によるディスク再生装置は、実施の形態２による情報検出器をディスク再生装置の情報検出に応用したものである。図示されていないスピンドルモータがディスク状の情報記録媒体１１を回転し、読み取りヘッド１２が情報記録媒体１１に記録された情報を読み出して電気信号に変換する。なお、ディスク状の情報記録媒体１１は磁気ディスク、光磁気ディスク、相変化ディスクのいずれであっても、本発明は適用可能である。読み取りヘッド１２の読み取り位置は、これも図示されていないアクチュエータなどの手段により正確に制御される。読み取りヘッド１２の出力信号は一般的に微弱なため、ＲＦアンプ１３によって増幅される。なお、ＲＦアンプ１３は、図１３の例では読み取りヘッド１２とは分離された構成要素として示されているが、読み取りヘッド１２の出力が十分大きければＲＦアンプ１３は省略可能であり、また、読み取りヘッド１２がＲＦアンプ１３の機能を具備していても構わない。
【００６１】
ＲＦアンプ１３が出力するＲＦ信号は、情報検出器におけるＡＡＦ１に供給され、このＲＦ信号を入力した情報検出器は一連の処理を行った後、このＲＦ信号に対応する２値化データの列を出力する。復調器８はこの２値化データ列を復調して出力する。誤り訂正器９は、復調器８の出力信号にシンボル単位で誤り訂正を施して出力する。誤り訂正器９が出力した訂正後データは、システムコントローラ１０を介してさらに上位のシステムに出力される。
【００６２】
上記に説明したように、本発明によるデジタルＰＬＬ回路は、特にディスク状記録媒体上に記録された情報を再生するための、広いキャプチャンレンジを有するＰＬＬとして好適である。
【符号の説明】
【００６３】
１ アンチエリアシングフィルタ（ＡＡＦ）
２ アナログデジタル変換器（ＡＤＣ）
３ ダウンコンバータ
３０ インタポーレータ（↑Ｌ）
３１ デシメーションフィルタ（ＬＰＦ）
３１１ 乗算器
３１２ 加算器
３１３ レジスタ（Ｚ−１）
３１４ セレクタ
３１５ メモリ
３１６ タイミング制御器
３２ デシメータ（↓Ｍ）
３３ クロック分周器（１／Ｍ）
４ デジタル等化器（ＥＱ）
５ デジタル位相追従部
５１ 補間器
５２ 位相比較器（ＰＣ）
５３ ループフィルタ（ＬＰＦ）
５４ ＮＣＯ
６ タイミング生成器
７ ＰＲＭＬ部
８ 復調器
９ 誤り訂正器
１０ システムコントローラ
１１ 情報記録媒体
１２ 読み取りヘッド
１３ ＲＦアンプ
１０１ ＡＤＣ
１０２ 補間器
１０３ 位相比較器（ＰＣ）
１０４ ループフィルタ（ＬＰＦ）
１０５ 乗算器
１０６ ＮＣＯ
１０７ ゲーティングセル
１０８ ２値化回路
１０９ 同期判定器
１１０ 切替タイミング生成器
１１１ セレクタ
１１２ セレクタ
１１３ 発振部
１１４ 分周器
１１５ フィルタ
１１６ ＦＩＦＯメモリ（ＦＩＦＯ）
１１７ セレクタ
２０１ クロック生成部
２０２ ＡＤＣ
２０３ 周波数比率算出部
２０４ 位相補正量算出部
２０５ 擬似同期クロック生成部
２０６ 変調データ生成部
２０７ デジタル値生成部
２０８ 周波数ロック検出部
２１１ ＤＡＣ
２１２ ＶＣＯ
【特許請求の範囲】
【請求項１】
入力したＲＦ（Ｒａｄｉｏ Ｆｒｅｑｕｅｎｃｙ：高周波）信号の周波数帯域を、所定のカットオフ周波数に基づいて制限するＡＡＦ（Ａｎｔｉ Ａｌｉａｓｉｎｇ Ｆｉｌｔｅｒ：アンチエリアシングフィルタ）と、
前記ＡＡＦの出力信号を、所定のサンプリング周波数に基づいてサンプリングするＡＤＣ（Ａｎａｌｏｇ ｔｏ Ｄｉｇｉｔａｌ Ｃｏｎｖｅｒｔｅｒ：アナログデジタル変換器）と、
前記ＡＤＣの出力信号のデータレートを変換するダウンコンバータと、
前記ダウンコンバータの出力信号から同期クロック信号を所定の内部周波数に基づいて生成するデジタル位相追従部と
を具備し、
前記カットオフ周波数および前記サンプリング周波数は、前記ＲＦ信号の周波数帯域が変動してもそれぞれに固定されており、
前記ダウンコンバータは、前記ＲＦ信号の周波数帯域の上昇に応じて前記データレートを低減する
デジタルＰＬＬ（Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ）回路。
【請求項２】
請求項１に記載のデジタルＰＬＬ回路において、
前記データレートを切り替えるタイミングおよび前記デジタル位相追従部の内部周波数を切り替えるタイミングを制御するタイミング信号を生成するタイミング生成器
をさらに具備し、
前記データレートを所定の係数倍に切り替える際に、前記内部周波数を前記所定の係数の逆数倍に切り替える
デジタルＰＬＬ回路。
【請求項３】
請求項１または２に記載のデジタルＰＬＬにおいて、
前記ダウンコンバータは、
カットオフ周波数が可変であるローパスフィルタと、
前記ローパスフィルタの出力信号を間引きするデシメータと
を具備する
デジタルＰＬＬ回路。
【請求項４】
請求項３に記載のデジタルＰＬＬ回路において、
前記ダウンコンバータは、
前記ローパスフィルタの前段に接続されて、前記ＡＤＣの出力信号のデータレートを補間処理により倍増するインタポーレータ
をさらに具備する
デジタルＰＬＬ回路。
【請求項５】
請求項３に記載のデジタルＰＬＬ回路において、
前記ダウンコンバータの出力信号の波形を等化して前記デジタル位相追従部に供給するデジタル波形等化器
をさらに具備する
デジタルＰＬＬ回路。
【請求項６】
請求項２〜５のいずれかに記載のデジタルＰＬＬ回路と、
前記デジタル位相追従部がさらに生成する同期サンプルＲＦ情報から２値化データを生成する検出器と
を具備する
情報検出器。
【請求項７】
請求項６に記載の情報検出器と、
前記情報検出器の前段に接続されて、ディスク上の記録媒体に記録された情報を読み取った再生信号を前記ＲＦ信号として前記ＡＡＦに供給する読み取りヘッドと
を具備する
ディスク再生装置。
【請求項８】
入力したＲＦ信号の周波数帯域を、所定のカットオフ周波数に基づいて制限するステップと、
前記周波数帯域を制限した信号を、固定された所定のサンプリング周波数に基づいてサンプリングするステップと、
前記サンプリングした信号のデータレートを変換するステップと、
前記データレートを変換した信号から同期クロック信号を所定の内部周波数に基づいて生成するステップと
を具備し、
前記カットオフ周波数および前記サンプリング周波数は、前記ＲＦ信号の周波数帯域が変動してもそれぞれに固定されており、
前記データレートを変換するステップは、
前記ＲＦ信号の周波数帯域の上昇に応じて前記データレートを低減するステップ
を具備する
信号処理方法。
【請求項１】
入力したＲＦ（Ｒａｄｉｏ Ｆｒｅｑｕｅｎｃｙ：高周波）信号の周波数帯域を、所定のカットオフ周波数に基づいて制限するＡＡＦ（Ａｎｔｉ Ａｌｉａｓｉｎｇ Ｆｉｌｔｅｒ：アンチエリアシングフィルタ）と、
前記ＡＡＦの出力信号を、所定のサンプリング周波数に基づいてサンプリングするＡＤＣ（Ａｎａｌｏｇ ｔｏ Ｄｉｇｉｔａｌ Ｃｏｎｖｅｒｔｅｒ：アナログデジタル変換器）と、
前記ＡＤＣの出力信号のデータレートを変換するダウンコンバータと、
前記ダウンコンバータの出力信号から同期クロック信号を所定の内部周波数に基づいて生成するデジタル位相追従部と
を具備し、
前記カットオフ周波数および前記サンプリング周波数は、前記ＲＦ信号の周波数帯域が変動してもそれぞれに固定されており、
前記ダウンコンバータは、前記ＲＦ信号の周波数帯域の上昇に応じて前記データレートを低減する
デジタルＰＬＬ（Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ）回路。
【請求項２】
請求項１に記載のデジタルＰＬＬ回路において、
前記データレートを切り替えるタイミングおよび前記デジタル位相追従部の内部周波数を切り替えるタイミングを制御するタイミング信号を生成するタイミング生成器
をさらに具備し、
前記データレートを所定の係数倍に切り替える際に、前記内部周波数を前記所定の係数の逆数倍に切り替える
デジタルＰＬＬ回路。
【請求項３】
請求項１または２に記載のデジタルＰＬＬにおいて、
前記ダウンコンバータは、
カットオフ周波数が可変であるローパスフィルタと、
前記ローパスフィルタの出力信号を間引きするデシメータと
を具備する
デジタルＰＬＬ回路。
【請求項４】
請求項３に記載のデジタルＰＬＬ回路において、
前記ダウンコンバータは、
前記ローパスフィルタの前段に接続されて、前記ＡＤＣの出力信号のデータレートを補間処理により倍増するインタポーレータ
をさらに具備する
デジタルＰＬＬ回路。
【請求項５】
請求項３に記載のデジタルＰＬＬ回路において、
前記ダウンコンバータの出力信号の波形を等化して前記デジタル位相追従部に供給するデジタル波形等化器
をさらに具備する
デジタルＰＬＬ回路。
【請求項６】
請求項２〜５のいずれかに記載のデジタルＰＬＬ回路と、
前記デジタル位相追従部がさらに生成する同期サンプルＲＦ情報から２値化データを生成する検出器と
を具備する
情報検出器。
【請求項７】
請求項６に記載の情報検出器と、
前記情報検出器の前段に接続されて、ディスク上の記録媒体に記録された情報を読み取った再生信号を前記ＲＦ信号として前記ＡＡＦに供給する読み取りヘッドと
を具備する
ディスク再生装置。
【請求項８】
入力したＲＦ信号の周波数帯域を、所定のカットオフ周波数に基づいて制限するステップと、
前記周波数帯域を制限した信号を、固定された所定のサンプリング周波数に基づいてサンプリングするステップと、
前記サンプリングした信号のデータレートを変換するステップと、
前記データレートを変換した信号から同期クロック信号を所定の内部周波数に基づいて生成するステップと
を具備し、
前記カットオフ周波数および前記サンプリング周波数は、前記ＲＦ信号の周波数帯域が変動してもそれぞれに固定されており、
前記データレートを変換するステップは、
前記ＲＦ信号の周波数帯域の上昇に応じて前記データレートを低減するステップ
を具備する
信号処理方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【公開番号】特開２０１２−８５１１１（Ｐ２０１２−８５１１１Ａ）
【公開日】平成２４年４月２６日（２０１２．４．２６）
【国際特許分類】
【出願番号】特願２０１０−２２９８４７（Ｐ２０１０−２２９８４７）
【出願日】平成２２年１０月１２日（２０１０．１０．１２）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
【公開日】平成２４年４月２６日（２０１２．４．２６）
【国際特許分類】
【出願日】平成２２年１０月１２日（２０１０．１０．１２）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
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