ＣＤＲ回路
【課題】入力データに含まれているジッタを削除した再生データを得る。
【解決手段】入力データのデータレート周波数と同じ周波数の参照クロックを入力データにより位相合わせして再生クロックを作成し、該再生クロックにより前記入力データをＦＩＦＯ１０１に書き込む。該ＦＩＦＯ１０１からの読み出しには、前記再生クロックと同期関係にない前記参照クロック又は別のクロックを使用し、前記ＦＩＦＯ１０１から再生データを出力させる。
【解決手段】入力データのデータレート周波数と同じ周波数の参照クロックを入力データにより位相合わせして再生クロックを作成し、該再生クロックにより前記入力データをＦＩＦＯ１０１に書き込む。該ＦＩＦＯ１０１からの読み出しには、前記再生クロックと同期関係にない前記参照クロック又は別のクロックを使用し、前記ＦＩＦＯ１０１から再生データを出力させる。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は入力データに対して位相の合ったクロックを抽出して該クロックにより入力データのリタイミングを行うＣＤＲ回路に関する。
【背景技術】
【０００２】
ＦＴＴＨを実現する手法として開発が進められているＰＯＮ（Passive Optica１ Network)方式等では、バーストデータを扱う必要がある。これらのシステムにおいては、非同期に受け取るバーストデータに対し瞬時に位相同期を確立してクロックを抽出し、そのバーストデータに対して位相同期を確立したクロックを抽出し、このクロックに同期してデータをリタイミングして送り出すＣＤＲ（Clock Data Recovery)回路が必須である。この種の回路は、たとえば特許文献１において参照できる。
【０００３】
図１３はこのような用途に用いられるＣＤＲ回路２００の構成例を示している。２０１はフリップフロップ、２０２はメインＶＣＯ（電圧制御発振器、以下同じ）、２０３はサブＶＣＯ、２０４は位相比較器である。位相比較器２０４は入力データのデータレート周波数ｆ１と同じ周波数の参照クロックとサブＶＣＯ２０３の発振出力の位相を比較し、両者の位相が合致するような制御信号Ｓ４を出力する。この制御信号Ｓ４はメインＶＣＯ２０２にも同時に入力し、メインＶＣＯ２０２の周波数もサブＶＣＯ２０３の発振周波数と同じになる。つまり、メインＶＣＯ２０２から出力する再生クロックの周波数は参照クロックと同じ周波数となる。メインＶＣＯ２０２にはバーストデータが入力され、データの電圧値遷移点をトリガとしてその再生クロックの位相がデータの位相と合うように調整される。データとの位相が合つた再生クロックは、フリップフロップ２０１においてデータのリタイミング等に使用されるクロックとして後投に送られる。なお、フリップフロップ２０１に入力されるデータは、クロックが確実に打ち抜けるよう固定の遅延回路（図示せず）を用いて調整される。
【特許文献１】Yusuke Ota,etal.,”High-Speed,Burst-Mode,Packet-Capable Optical Receiver and Instantaneous Clock Recovery for Optical Bus Operation”,Journal of Lightwave Technology,Vol.12,No.2.Feb.(1994)
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、上記構成では、再生クロックは入力データの位相に合わせるので、入力データにジッタ（位相ノイズ）があると、再生クロックおよび再生データもジッタをもってしまうという問題があった。
【０００５】
本発明の目的は、データのリタイミングに先入先出回路を使用し、その読み出しを書き込みクロックから独立したクロックで行うようにして、上記したジッタの問題を解決したＣＤＲ回路を提供することである。
【課題を解決するための手段】
【０００６】
上記目的のために、請求項１にかかる発明のＣＤＲ回路は、入力データのデータレート周波数と同じ周波数の第１の参照クロックを入力して前記入力データの位相に合わせた再生クロックを生成する再生クロック生成回路と、該再生クロックを書き込みクロックとして前記入力データを書き込む先入先出回路とを備え、該先入先出回路の読み出しクロックとして前記再生クロックと同じ周波数でかつ前記再生クロックと非同期のクロックを使用することを特徴とする。
請求項２にかかる発明は、請求項１に記載のＣＤＲ回路において、前記再生クロック生成回路は、周波数比較回路と前記再生クロックを出力する第１のＶＣＯを備え、前記周波数比較回路は前記第１の参照クロックの周波数と前記第１のＶＣＯの前記再生クロックの周波数を比較し、前記第１のＶＣＯは前記周波数比較回路の比較結果の信号で発振周波数が制御され且つ前記入力データの電圧値変移点により発振位相が制御されるようにしたことを特徴とする。
請求項３にかかる発明は、請求項１に記載のＣＤＲ回路において、前記再生クロック生成回路は、第２の位相比較回路と前記再生クロックを出力する第１のＶＣＯと第３のＶＣＯを備え、前記第２の位相比較回路は前記第１の参照クロックの位相と前記第３のＶＣＯの出力クロックの位相を比較し、前記第１のＶＣＯは前記第２の位相比較回路の比較結果の信号で発振周波数が制御され且つ前記入力データの電圧値変移点により発振位相が制御されるようにし、前記第３のＶＣＯは前記第２の位相比較回路の比較結果の信号で発振周波数が制御されるようにしたことを特徴とする。
請求項４にかかる発明は、請求項２に記載のＣＤＲ回路において、前記第１の参照クロックを前記第１の参照クロックと同一又は異なる周波数の第２の参照クロックに置き換え、前記周波数比較回路の両入力部にそれぞれ第１および第２の分周器を挿入したことを特徴とする。
請求項５にかかる発明は、請求項３に記載のＣＤＲ回路において、前記第１の参照クロックを前記第１の参照クロックと同一又は異なる周波数の第２の参照クロックに置き換え、前記第２の位相比較器の両入力部にそれぞれ第１および第２の分周器を挿入したことを特徴とする。
請求項６にかかる発明は、請求項１乃至５のいずれか１つに記載のＣＤＲ回路において、前記入力データが所定ビット数又は所定時間を超えて同符号が連続するとこれを検出して前記先入先出回路をリセットするリセット信号生成回路を備えることを特徴とする。
請求項７にかかる発明は、請求項３又は５に記載のＣＤＲ回路において、前記第３のＶＣＯの出力クロックを前記先入先出回路の読み出しクロックとしたことを特徴とする。
請求項８にかかる発明は、請求項１乃至７のいずれか１つに記載のＣＤＲ回路において、第１の位相比較器と第２のＶＣＯと第３および第４の分周回路を備え、前記第１の位相比較器は前記第１の参照クロックと同一又は異なる周波数の第３の参照クロックの入力部から前記第３の分周器を介して入力するクロックと前記第２のＶＣＯから前記第４の分周器を介して入力するクロックの位相を比較し、前記第２のＶＣＯは前記第１の位相比較器の比較結果の信号を周波数制御信号とし、前記第２のＶＣＯの出力クロックを前記先入先出回路の読み出しクロックとしたことを特徴とする。
【発明の効果】
【０００７】
本発明によれば、入力データに位相を合わせた再生クロックにより先入先出回路に入力データを書き込み、その先入先出回路からのデータの読み出しは再生クロックとは非同期の別のクロックを用いて行うので、先入先出回路から出力する再生データが入力データのジッタの影響を受けることは無い。また、周波数比較器や位相比較器の両入力部に分周器をそれぞれ挿入することにより、その周波数比較器や位相比較器の動作速度を低下させることができ省電力を図ることができるばかりか、その分周器の分周比を適宜設定することにより、周波数比較器や位相比較器に入力する参照クロックの周波数の選択の自由度が向上する。
【発明の実施の形態】
【０００８】
[第１の実施例]
図１は本発明の第１の実施例のＣＤＲ回路１００Ａの構成を示すブロック図である。図１において、１０１はＦＩＦＯ（先入先出回路、以下同じ）、１０２は第１のＶＣＯ、１０３は周波数比較器、ｆ１は第１の参照クロックである。第１のＶＣＯ１０２と周波数比較器１０３はＰＬＬ回路を構成し、請求項に記載の再生クロック生成回路を構成する。第１の参照クロックｆ１の周波数は入力データのデータレート周波数と同じである。周波数比較器１０３は、第１の参照クロックｆ１の周波数と第１のＶＣＯ１０２の出力クロック（再生クロック）の周波数を比較するもので、例えば、第１の参照クロックｆ１のクロック数と第１のＶＣＯ１０２の再生クロックのクロック数の所定時間当りのカウント数を比較して、カウント差（周波数差）に相当する制御信号Ｓ１を出力する。
【０００９】
データ入力端子より入力されたデータは、ＦＩＦＯ１０１および第１のＶＣＯ１０２に入力される。第１のＶＣＯ１０２から出力する再生クロックは第１の参照クロックｆ１と周波数比較器１０３において周波数が比較され、その周波数差に応じた制御信号Ｓ１が第１のＶＣＯ１０２の周波数制御端子に入力されるので、第１のＶＣＯ１０２から出力する再生クロックの周波数は第１の参照クロックｆ１の周波数と等しくなる。さらに、この第１のＶＣＯ１０２においては、入力するバーストデータが位相制御端子に入力され、そのデータの電圧値遷移点をトリガとしてその再生クロックの位相がデータの位相と合うように調整される。データとの位相が合つた再生クロックは、ＦＩＦＯ１０１においてデータの書き込みに使用されるクロックとなる。一方、第１の参照クロックｆ１は位相調整なしでそのまま読み出しクロックとしてＦＩＦＯ１０１に入力している。よって、このＦＩＦＯ１０１では、再生クロックを用いて入力データを記憶し、第１の参照クロックｆ１を用いて、記憶した入力データを入力された順に出力する。以上から、ＦＩＦＯ１０１から出力する再生データは、入力データに含まれるジッタの影響を受けることはない。
【００１０】
[第２の実施例]
図２は本発明の第２の実施例のＣＤＲ回路１００Ｂの構成を示すブロック図である。図１に示した構成要素と同じものには同じ符号を付けた。本実施例では、図１のＣＤＲ回路１００Ａに対して、周波数比較器１０３の両入力側に分周器１０４，１０５を挿入し、さらにＰＬＬ回路を構成する第１の位相比較器１０６と第２のＶＣＯ１０７を新たに追加して、第１の位相比較器１０６の両入力側に分周器１０８，１０９を挿入した。ｆ２，ｆ３は第２、第３の参照クロックである。
【００１１】
ここでは、ＦＩＦＯ１０１の書き込み用の再生クロックの生成には、第２の参照クロックｆ２を使用する。第２の参照クロックｆ２の周波数をｆ２、ＦＩＦＯ１０１の書き込みクロックの周波数をｆ１、分周器１０４の分周比をｎ１、分周器１０５の分周比をｎ２とすると、
ｆ２／ｎ１＝ｆ１／ｎ２
のように分周比ｎ１，ｎ２を設定する。
【００１２】
この結果、第２の参照クロックｆ２の周波数を入力データのデータレート周波数ｆ１と異ならせたときでも、第１のＶＣＯ１０２の再生クロックの周波数をその周波数ｆ１に合わせることができる。すなわち、使用する第２の参照クロックｆ２の周波数に応じて分周比ｎ１，ｎ２を設定することで、第２の参照クロックｆ２の選定の自由度が高くなる。また、周波数比較器１０３で扱う周波数が低くなり、省電力化が可能となる。
【００１３】
一方、ＦＩＦＯ１０１の読み出し用のクロックの生成には、第３の参照クロックｆ３を使用する。位相比較器１０６は、両入力クロックの位相差に応じた制御信号Ｓ２を出力する。ここでは、第３の参照クロックｆ３の周波数をｆ３、ＦＩＦＯ１０１の読み出しクロックの周波数をｆ１、分周器１０８の分周比をｎ４、分周器１０９の分周比をｎ４とすると、
ｆ３／ｎ３＝ｆ１／ｎ４
のように分周比ｎ３，ｎ４を設定する。
【００１４】
この結果、第３の参照クロックｆ３の周波数を入力データのデータレート周波数ｆ１と異ならせたときでも、第２のＶＣＯ１０７の出力クロックの周波数をその周波数ｆ１に合わせることができる。すなわち、ここでも、使用する第３の参照クロックｆ３の周波数に応じて分周比ｎ３，ｎ４を設定することで、第３の参照クロックｆ３の選定の自由度が高くなる。また、第１の位相比較器１０６で扱う周波数が低くなり、省電力化が可能となる。
【００１５】
ＦＩＦＯ１０１では、第１のＶＣＯ１０２の再生クロックを用いて入力データを記憶し、第２のＶＣＯ１０７の再生クロックを用いて、記憶した入力データを入力された順に出力する。よって、ＦＩＦＯ１０１から出力する再生データにはジッタは含まれない。
【００１６】
なお、第２および第３の参照クロックｆ２，ｆ３の周波数を同一の周波数にすればクロック源を共通化できる。また第１の参照クロックｆ１の周波数と同じにしたときは、分周器１０４，１０５の分周比を同じに設定し、分周器１０８，１０９の分周比を同じに設定する。この場合は、周波数比較器１０３と第１の位相比較器１０６を低い周波数で動作させることが可能となり、省電力が可能となる。また、この場合、分周器１０８，１０９を不要にしてもよい。
【００１７】
[第３の実施例]
図３は本発明の第３の実施例のＣＤＲ回路１００Ｃの構成を示すブロック図である。図１に示した構成要素と同じものには同じ符号を付けた。１１０は第２の位相比較器、１１１は第３のＶＣＯである。第１のＶＣＯ１０２、第２の位相比較器１１０および第３のＶＣＯ１１１は、請求項に記載の再生クロック生成回路を構成する。
【００１８】
ここでは、第３のＶＣＯ１１１の出力クロックと第１の参照クロックｆ１の位相を第２の位相比較器１１０で比較して、その比較結果の信号Ｓ３を第３のＶＣＯ１１１に対する周波数制御信号とすると共に、第１のＶＣＯ１０２に対する周波数制御信号としている。
【００１９】
本実施例では、第３のＶＣＯ１１１を使用することで、図１のＣＤＲ回路１００Ａの周波数比較器１０２に代えて通常の位相比較器１１０を使用することができる。動作は図１のＣＤＲ回路と同じであり、入力データにジッタがあっても、ＦＩＦＯ１０１から出力する再生データにはジッタは含まれない。
【００２０】
[第４の実施例]
図４は本発明の第４の実施例のＣＤＲ回路１００Ｄの構成を示すブロック図である。図３に示した構成要素と同じものには同じ符号を付けた。本実施例では、図３のＣＤＲ回路１００Ｃに対して、第２の位相比較器１１０の両入力側に分周器１０４，１０５を挿入し、さらにＰＬＬ回路を構成する第１の位相比較器１０６と第２のＶＣＯ１０７を新たに追加して、第１の位相比較器１０６の両入力側に分周器１０８，１０９を挿入した。ｆ２，ｆ３は第２、第３の参照クロックである。
【００２１】
本実施例では、図２のＣＤＲ回路１００Ｂと同様に、第２の参照クロックｆ３の周波数に応じて分周器１０４，１０５の分周比ｎ１，ｎ２を設定することで、第２の参照クロックｆ２の選定の自由度が高くなる。また、第２の位相比較器１１０で扱う周波数が低くなり、省電力化が可能となる。同様に、第３の参照クロックｆ３の周波数に応じて分周比ｎ３，ｎ４を設定することで、第３の参照クロックｆ３の選定の自由度が高くなる。また、第１の位相比較器１０６で扱う周波数が低くなり、省電力化が可能となる。また、入力データにジッタがあっても、ＦＩＦＯ１０１から出力する再生データにはジッタは含まれない。
【００２２】
なお、第２および第３の参照クロックｆ２，ｆ３の周波数を同一の周波数にすればクロック源を共通化できる。また第１の参照クロックｆ１の周波数と同じにしたときは、分周器１０４，１０５の分周比を同じに設定し、分周器１０８，１０９の分周比を同じに設定する。この場合は、周波数比較器１０３と第１の位相比較器１０６を低い周波数で動作させることが可能となり、省電力が可能となる。また、この場合、分周器１０８，１０９を不要にしてもよい。
【００２３】
[第５の実施例]
図５は本発明の第５の実施例のＣＤＲ回路１００Ｅの構成を示すブロック図である。図３に示した構成要素と同じものには同じ符号を付けた。本実施例では、図３のＣＤＲ回路１００Ｃに対して、ＦＩＦＯ１０１の読み出しクロックとして、第１の参照クロックｆ１ではなく、第３のＶＣＯ１１１の出力クロックを使用するようにした。第１のＶＣＯの再生クロックは入力データに含まれるジッタの影響を受けるが、第３のＶＣＯの出力クロックはその影響を受けないので、入力データにジッタがあっても、ＦＩＦＯ１０１から出力する再生データにはジッタは含まれない。
【００２４】
[第６の実施例]
図６は本発明の第６の実施例のＣＤＲ回路１００Ｆの構成を示すブロック図である。図５に示した構成要素と同じものには同じ符号を付けた。本実施例では、図５のＣＤＲ回路１００Ｆに対して、第２の位相比較器１１０の両入力側に分周器１０４，１０５を挿入し、分周器１０４に第２の参照クロックｆ２を入力するようにした。
【００２５】
本実施例では、第２の参照クロックｆ２の周波数に応じて分周比ｎ１，ｎ１を設定することで、第２の参照クロックｆ２の選定の自由度が高くなる。また、第２の位相比較器１１０で扱う周波数が低くなり、省電力化が可能となる。また、入力データにジッタがあっても、ＦＩＦＯ１０１から出力する再生データにはジッタは含まれない。
【００２６】
なお、第２の参照クロックｆ２の周波数を第１の参照クロックｆ１の周波数と同じにしてもよい。この場合は、分周器１０４，１０５の分周比を同じに設定する。このようすると、第２の位相比較器１０６を低い周波数で動作させることが可能となり、省電力が可能となる。
【００２７】
[第７の実施例]
図７は本発明の第７の実施例のＣＤＲ回路１００Ｇの構成を示すブロック図である。図１に示した構成要素と同じものには同じ符号を付けた。本実施例では、図１のＣＤＲ回路１００Ａに対して、ＣＲ時定数回路からなるリセット信号生成回路１１２を追加した。このリセット信号生成回路１１２は、予め設定した時間以上の同符号連続入力又は予め設定したビット数以上の同符号連続入力を検出すると、ＦＩＦＯ１０１をリセットする。これにより、ＦＩＦＯ１０１にデータが到来しなくなったときに、ＦＩＦＯ１０１をリセットできるので、ＦＩＦＯ１０１が溢れたり足りなくなったりすることを回避できる。
【００２８】
[第８の実施例]
図８は本発明の第８の実施例のＣＤＲ回路１００Ｈの構成を示すブロック図である。図３に示した構成要素と同じものには同じ符号を付けた。本実施例では、図３のＣＤＲ回路１００Ｃに対して、リセット信号生成回路１１２を追加した。このリセット信号生成回路１１２は図７で説明したものと同じであり、図７のＣＤＲ回路１００Ｇの場合と同様に動作する。
【００２９】
[第９の実施例]
図９は本発明の第９の実施例のＣＤＲ回路１００Ｉの構成を示すブロック図である。図５に示した構成要素と同じものには同じ符号を付けた。本実施例では、図５のＣＤＲ回路１００Ｅに対して、リセット信号生成回路１１２を追加した。このリセット信号生成回路１１２は図７で説明したものと同じであり、図７のＣＤＲ回路１００Ｇの場合と同様に動作する。
【００３０】
[第１０の実施例]
図１０は本発明の第１０の実施例のＣＤＲ回路１００Ｊの構成を示すブロック図である。図１に示した構成要素と同じものには同じ符号を付けた。本実施例では、図１のＣＤＲ回路１００Ａに対して、カウンタからなるリセット信号生成回路１１３を追加した。このリセット信号生成回路１１３は、予め設定した時間以上の同符号連続入力又は予め設定したビット数以上の同符号連続入力を検出すると、ＦＩＦＯ１０１をリセットする。これにより、ＦＩＦＯ１０１にデータが到来しなくなったときに、ＦＩＦＯ１０１をリセットできる。このリセット信号生成回路１１３は、ＦＩＦＯ１０１の書き込み用のクロックをクロックとして、同符号を所定数だけ連続カウントするとリセット信号を生成する。
【００３１】
[第１１の実施例]
図１１は本発明の第１１の実施例のＣＤＲ回路１００Ｋの構成を示すブロック図である。図３に示した構成要素と同じものには同じ符号を付けた。本実施例では、図３のＣＤＲ回路１００Ｃに対して、リセット信号生成回路１１３を追加した。このリセット信号生成回路１１３は図１０で説明したものと同じであり、図１０のＣＤＲ回路１００Ｊの場合と同様に動作する。
【００３２】
[第１２の実施例]
図１２は本発明の第１２の実施例のＣＤＲ回路１００Ｌの構成を示すブロック図である。図５に示した構成要素と同じものには同じ符号を付けた。本実施例では、図５のＣＤＲ回路１００Ｅに対して、リセット信号生成回路１１３を追加した。このリセット信号生成回路１１３は図１０で説明したものと同じであり、図１０のＣＤＲ回路１００Ｊの場合と同様に動作する。
【図面の簡単な説明】
【００３３】
【図１】第１の実施例のＣＤＲ回路の構成を示すブロック図である。
【図２】第２の実施例のＣＤＲ回路の構成を示すブロック図である。
【図３】第３の実施例のＣＤＲ回路の構成を示すブロック図である。
【図４】第４の実施例のＣＤＲ回路の構成を示すブロック図である。
【図５】第５の実施例のＣＤＲ回路の構成を示すブロック図である。
【図６】第６の実施例のＣＤＲ回路の構成を示すブロック図である。
【図７】第７の実施例のＣＤＲ回路の構成を示すブロック図である。
【図８】第８の実施例のＣＤＲ回路の構成を示すブロック図である。
【図９】第９の実施例のＣＤＲ回路の構成を示すブロック図である。
【図１０】第１０の実施例のＣＤＲ回路の構成を示すブロック図である。
【図１１】第１１の実施例のＣＤＲ回路の構成を示すブロック図である。
【図１２】第１２の実施例のＣＤＲ回路の構成を示すブロック図である。
【図１３】従来のＣＤＲ回路の構成を示すブロック図である。
【符号の説明】
【００３４】
１００Ａ〜１００Ｌ：ＣＤＲ回路、１０１：ＦＩＦＯ（先入先出回路）、１０２：第１のＶＣＯ（電圧制御発振器）、１０３：周波数比較器、１０４，１０５：分周器、１０６：第１の位相比較器、１０７：第２のＶＣＯ、１０８，１０９：分周器、１１０：第２の位相比較器、１１１：第３のＶＣＯ、１１２，１１３：リセット信号生成回路
２００：ＣＤＲ回路、２０１：フリップフロップ、２０２：メインＶＣＯ、２０３：サブＶＣＯ、２０４：位相比較器
【技術分野】
【０００１】
本発明は入力データに対して位相の合ったクロックを抽出して該クロックにより入力データのリタイミングを行うＣＤＲ回路に関する。
【背景技術】
【０００２】
ＦＴＴＨを実現する手法として開発が進められているＰＯＮ（Passive Optica１ Network)方式等では、バーストデータを扱う必要がある。これらのシステムにおいては、非同期に受け取るバーストデータに対し瞬時に位相同期を確立してクロックを抽出し、そのバーストデータに対して位相同期を確立したクロックを抽出し、このクロックに同期してデータをリタイミングして送り出すＣＤＲ（Clock Data Recovery)回路が必須である。この種の回路は、たとえば特許文献１において参照できる。
【０００３】
図１３はこのような用途に用いられるＣＤＲ回路２００の構成例を示している。２０１はフリップフロップ、２０２はメインＶＣＯ（電圧制御発振器、以下同じ）、２０３はサブＶＣＯ、２０４は位相比較器である。位相比較器２０４は入力データのデータレート周波数ｆ１と同じ周波数の参照クロックとサブＶＣＯ２０３の発振出力の位相を比較し、両者の位相が合致するような制御信号Ｓ４を出力する。この制御信号Ｓ４はメインＶＣＯ２０２にも同時に入力し、メインＶＣＯ２０２の周波数もサブＶＣＯ２０３の発振周波数と同じになる。つまり、メインＶＣＯ２０２から出力する再生クロックの周波数は参照クロックと同じ周波数となる。メインＶＣＯ２０２にはバーストデータが入力され、データの電圧値遷移点をトリガとしてその再生クロックの位相がデータの位相と合うように調整される。データとの位相が合つた再生クロックは、フリップフロップ２０１においてデータのリタイミング等に使用されるクロックとして後投に送られる。なお、フリップフロップ２０１に入力されるデータは、クロックが確実に打ち抜けるよう固定の遅延回路（図示せず）を用いて調整される。
【特許文献１】Yusuke Ota,etal.,”High-Speed,Burst-Mode,Packet-Capable Optical Receiver and Instantaneous Clock Recovery for Optical Bus Operation”,Journal of Lightwave Technology,Vol.12,No.2.Feb.(1994)
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、上記構成では、再生クロックは入力データの位相に合わせるので、入力データにジッタ（位相ノイズ）があると、再生クロックおよび再生データもジッタをもってしまうという問題があった。
【０００５】
本発明の目的は、データのリタイミングに先入先出回路を使用し、その読み出しを書き込みクロックから独立したクロックで行うようにして、上記したジッタの問題を解決したＣＤＲ回路を提供することである。
【課題を解決するための手段】
【０００６】
上記目的のために、請求項１にかかる発明のＣＤＲ回路は、入力データのデータレート周波数と同じ周波数の第１の参照クロックを入力して前記入力データの位相に合わせた再生クロックを生成する再生クロック生成回路と、該再生クロックを書き込みクロックとして前記入力データを書き込む先入先出回路とを備え、該先入先出回路の読み出しクロックとして前記再生クロックと同じ周波数でかつ前記再生クロックと非同期のクロックを使用することを特徴とする。
請求項２にかかる発明は、請求項１に記載のＣＤＲ回路において、前記再生クロック生成回路は、周波数比較回路と前記再生クロックを出力する第１のＶＣＯを備え、前記周波数比較回路は前記第１の参照クロックの周波数と前記第１のＶＣＯの前記再生クロックの周波数を比較し、前記第１のＶＣＯは前記周波数比較回路の比較結果の信号で発振周波数が制御され且つ前記入力データの電圧値変移点により発振位相が制御されるようにしたことを特徴とする。
請求項３にかかる発明は、請求項１に記載のＣＤＲ回路において、前記再生クロック生成回路は、第２の位相比較回路と前記再生クロックを出力する第１のＶＣＯと第３のＶＣＯを備え、前記第２の位相比較回路は前記第１の参照クロックの位相と前記第３のＶＣＯの出力クロックの位相を比較し、前記第１のＶＣＯは前記第２の位相比較回路の比較結果の信号で発振周波数が制御され且つ前記入力データの電圧値変移点により発振位相が制御されるようにし、前記第３のＶＣＯは前記第２の位相比較回路の比較結果の信号で発振周波数が制御されるようにしたことを特徴とする。
請求項４にかかる発明は、請求項２に記載のＣＤＲ回路において、前記第１の参照クロックを前記第１の参照クロックと同一又は異なる周波数の第２の参照クロックに置き換え、前記周波数比較回路の両入力部にそれぞれ第１および第２の分周器を挿入したことを特徴とする。
請求項５にかかる発明は、請求項３に記載のＣＤＲ回路において、前記第１の参照クロックを前記第１の参照クロックと同一又は異なる周波数の第２の参照クロックに置き換え、前記第２の位相比較器の両入力部にそれぞれ第１および第２の分周器を挿入したことを特徴とする。
請求項６にかかる発明は、請求項１乃至５のいずれか１つに記載のＣＤＲ回路において、前記入力データが所定ビット数又は所定時間を超えて同符号が連続するとこれを検出して前記先入先出回路をリセットするリセット信号生成回路を備えることを特徴とする。
請求項７にかかる発明は、請求項３又は５に記載のＣＤＲ回路において、前記第３のＶＣＯの出力クロックを前記先入先出回路の読み出しクロックとしたことを特徴とする。
請求項８にかかる発明は、請求項１乃至７のいずれか１つに記載のＣＤＲ回路において、第１の位相比較器と第２のＶＣＯと第３および第４の分周回路を備え、前記第１の位相比較器は前記第１の参照クロックと同一又は異なる周波数の第３の参照クロックの入力部から前記第３の分周器を介して入力するクロックと前記第２のＶＣＯから前記第４の分周器を介して入力するクロックの位相を比較し、前記第２のＶＣＯは前記第１の位相比較器の比較結果の信号を周波数制御信号とし、前記第２のＶＣＯの出力クロックを前記先入先出回路の読み出しクロックとしたことを特徴とする。
【発明の効果】
【０００７】
本発明によれば、入力データに位相を合わせた再生クロックにより先入先出回路に入力データを書き込み、その先入先出回路からのデータの読み出しは再生クロックとは非同期の別のクロックを用いて行うので、先入先出回路から出力する再生データが入力データのジッタの影響を受けることは無い。また、周波数比較器や位相比較器の両入力部に分周器をそれぞれ挿入することにより、その周波数比較器や位相比較器の動作速度を低下させることができ省電力を図ることができるばかりか、その分周器の分周比を適宜設定することにより、周波数比較器や位相比較器に入力する参照クロックの周波数の選択の自由度が向上する。
【発明の実施の形態】
【０００８】
[第１の実施例]
図１は本発明の第１の実施例のＣＤＲ回路１００Ａの構成を示すブロック図である。図１において、１０１はＦＩＦＯ（先入先出回路、以下同じ）、１０２は第１のＶＣＯ、１０３は周波数比較器、ｆ１は第１の参照クロックである。第１のＶＣＯ１０２と周波数比較器１０３はＰＬＬ回路を構成し、請求項に記載の再生クロック生成回路を構成する。第１の参照クロックｆ１の周波数は入力データのデータレート周波数と同じである。周波数比較器１０３は、第１の参照クロックｆ１の周波数と第１のＶＣＯ１０２の出力クロック（再生クロック）の周波数を比較するもので、例えば、第１の参照クロックｆ１のクロック数と第１のＶＣＯ１０２の再生クロックのクロック数の所定時間当りのカウント数を比較して、カウント差（周波数差）に相当する制御信号Ｓ１を出力する。
【０００９】
データ入力端子より入力されたデータは、ＦＩＦＯ１０１および第１のＶＣＯ１０２に入力される。第１のＶＣＯ１０２から出力する再生クロックは第１の参照クロックｆ１と周波数比較器１０３において周波数が比較され、その周波数差に応じた制御信号Ｓ１が第１のＶＣＯ１０２の周波数制御端子に入力されるので、第１のＶＣＯ１０２から出力する再生クロックの周波数は第１の参照クロックｆ１の周波数と等しくなる。さらに、この第１のＶＣＯ１０２においては、入力するバーストデータが位相制御端子に入力され、そのデータの電圧値遷移点をトリガとしてその再生クロックの位相がデータの位相と合うように調整される。データとの位相が合つた再生クロックは、ＦＩＦＯ１０１においてデータの書き込みに使用されるクロックとなる。一方、第１の参照クロックｆ１は位相調整なしでそのまま読み出しクロックとしてＦＩＦＯ１０１に入力している。よって、このＦＩＦＯ１０１では、再生クロックを用いて入力データを記憶し、第１の参照クロックｆ１を用いて、記憶した入力データを入力された順に出力する。以上から、ＦＩＦＯ１０１から出力する再生データは、入力データに含まれるジッタの影響を受けることはない。
【００１０】
[第２の実施例]
図２は本発明の第２の実施例のＣＤＲ回路１００Ｂの構成を示すブロック図である。図１に示した構成要素と同じものには同じ符号を付けた。本実施例では、図１のＣＤＲ回路１００Ａに対して、周波数比較器１０３の両入力側に分周器１０４，１０５を挿入し、さらにＰＬＬ回路を構成する第１の位相比較器１０６と第２のＶＣＯ１０７を新たに追加して、第１の位相比較器１０６の両入力側に分周器１０８，１０９を挿入した。ｆ２，ｆ３は第２、第３の参照クロックである。
【００１１】
ここでは、ＦＩＦＯ１０１の書き込み用の再生クロックの生成には、第２の参照クロックｆ２を使用する。第２の参照クロックｆ２の周波数をｆ２、ＦＩＦＯ１０１の書き込みクロックの周波数をｆ１、分周器１０４の分周比をｎ１、分周器１０５の分周比をｎ２とすると、
ｆ２／ｎ１＝ｆ１／ｎ２
のように分周比ｎ１，ｎ２を設定する。
【００１２】
この結果、第２の参照クロックｆ２の周波数を入力データのデータレート周波数ｆ１と異ならせたときでも、第１のＶＣＯ１０２の再生クロックの周波数をその周波数ｆ１に合わせることができる。すなわち、使用する第２の参照クロックｆ２の周波数に応じて分周比ｎ１，ｎ２を設定することで、第２の参照クロックｆ２の選定の自由度が高くなる。また、周波数比較器１０３で扱う周波数が低くなり、省電力化が可能となる。
【００１３】
一方、ＦＩＦＯ１０１の読み出し用のクロックの生成には、第３の参照クロックｆ３を使用する。位相比較器１０６は、両入力クロックの位相差に応じた制御信号Ｓ２を出力する。ここでは、第３の参照クロックｆ３の周波数をｆ３、ＦＩＦＯ１０１の読み出しクロックの周波数をｆ１、分周器１０８の分周比をｎ４、分周器１０９の分周比をｎ４とすると、
ｆ３／ｎ３＝ｆ１／ｎ４
のように分周比ｎ３，ｎ４を設定する。
【００１４】
この結果、第３の参照クロックｆ３の周波数を入力データのデータレート周波数ｆ１と異ならせたときでも、第２のＶＣＯ１０７の出力クロックの周波数をその周波数ｆ１に合わせることができる。すなわち、ここでも、使用する第３の参照クロックｆ３の周波数に応じて分周比ｎ３，ｎ４を設定することで、第３の参照クロックｆ３の選定の自由度が高くなる。また、第１の位相比較器１０６で扱う周波数が低くなり、省電力化が可能となる。
【００１５】
ＦＩＦＯ１０１では、第１のＶＣＯ１０２の再生クロックを用いて入力データを記憶し、第２のＶＣＯ１０７の再生クロックを用いて、記憶した入力データを入力された順に出力する。よって、ＦＩＦＯ１０１から出力する再生データにはジッタは含まれない。
【００１６】
なお、第２および第３の参照クロックｆ２，ｆ３の周波数を同一の周波数にすればクロック源を共通化できる。また第１の参照クロックｆ１の周波数と同じにしたときは、分周器１０４，１０５の分周比を同じに設定し、分周器１０８，１０９の分周比を同じに設定する。この場合は、周波数比較器１０３と第１の位相比較器１０６を低い周波数で動作させることが可能となり、省電力が可能となる。また、この場合、分周器１０８，１０９を不要にしてもよい。
【００１７】
[第３の実施例]
図３は本発明の第３の実施例のＣＤＲ回路１００Ｃの構成を示すブロック図である。図１に示した構成要素と同じものには同じ符号を付けた。１１０は第２の位相比較器、１１１は第３のＶＣＯである。第１のＶＣＯ１０２、第２の位相比較器１１０および第３のＶＣＯ１１１は、請求項に記載の再生クロック生成回路を構成する。
【００１８】
ここでは、第３のＶＣＯ１１１の出力クロックと第１の参照クロックｆ１の位相を第２の位相比較器１１０で比較して、その比較結果の信号Ｓ３を第３のＶＣＯ１１１に対する周波数制御信号とすると共に、第１のＶＣＯ１０２に対する周波数制御信号としている。
【００１９】
本実施例では、第３のＶＣＯ１１１を使用することで、図１のＣＤＲ回路１００Ａの周波数比較器１０２に代えて通常の位相比較器１１０を使用することができる。動作は図１のＣＤＲ回路と同じであり、入力データにジッタがあっても、ＦＩＦＯ１０１から出力する再生データにはジッタは含まれない。
【００２０】
[第４の実施例]
図４は本発明の第４の実施例のＣＤＲ回路１００Ｄの構成を示すブロック図である。図３に示した構成要素と同じものには同じ符号を付けた。本実施例では、図３のＣＤＲ回路１００Ｃに対して、第２の位相比較器１１０の両入力側に分周器１０４，１０５を挿入し、さらにＰＬＬ回路を構成する第１の位相比較器１０６と第２のＶＣＯ１０７を新たに追加して、第１の位相比較器１０６の両入力側に分周器１０８，１０９を挿入した。ｆ２，ｆ３は第２、第３の参照クロックである。
【００２１】
本実施例では、図２のＣＤＲ回路１００Ｂと同様に、第２の参照クロックｆ３の周波数に応じて分周器１０４，１０５の分周比ｎ１，ｎ２を設定することで、第２の参照クロックｆ２の選定の自由度が高くなる。また、第２の位相比較器１１０で扱う周波数が低くなり、省電力化が可能となる。同様に、第３の参照クロックｆ３の周波数に応じて分周比ｎ３，ｎ４を設定することで、第３の参照クロックｆ３の選定の自由度が高くなる。また、第１の位相比較器１０６で扱う周波数が低くなり、省電力化が可能となる。また、入力データにジッタがあっても、ＦＩＦＯ１０１から出力する再生データにはジッタは含まれない。
【００２２】
なお、第２および第３の参照クロックｆ２，ｆ３の周波数を同一の周波数にすればクロック源を共通化できる。また第１の参照クロックｆ１の周波数と同じにしたときは、分周器１０４，１０５の分周比を同じに設定し、分周器１０８，１０９の分周比を同じに設定する。この場合は、周波数比較器１０３と第１の位相比較器１０６を低い周波数で動作させることが可能となり、省電力が可能となる。また、この場合、分周器１０８，１０９を不要にしてもよい。
【００２３】
[第５の実施例]
図５は本発明の第５の実施例のＣＤＲ回路１００Ｅの構成を示すブロック図である。図３に示した構成要素と同じものには同じ符号を付けた。本実施例では、図３のＣＤＲ回路１００Ｃに対して、ＦＩＦＯ１０１の読み出しクロックとして、第１の参照クロックｆ１ではなく、第３のＶＣＯ１１１の出力クロックを使用するようにした。第１のＶＣＯの再生クロックは入力データに含まれるジッタの影響を受けるが、第３のＶＣＯの出力クロックはその影響を受けないので、入力データにジッタがあっても、ＦＩＦＯ１０１から出力する再生データにはジッタは含まれない。
【００２４】
[第６の実施例]
図６は本発明の第６の実施例のＣＤＲ回路１００Ｆの構成を示すブロック図である。図５に示した構成要素と同じものには同じ符号を付けた。本実施例では、図５のＣＤＲ回路１００Ｆに対して、第２の位相比較器１１０の両入力側に分周器１０４，１０５を挿入し、分周器１０４に第２の参照クロックｆ２を入力するようにした。
【００２５】
本実施例では、第２の参照クロックｆ２の周波数に応じて分周比ｎ１，ｎ１を設定することで、第２の参照クロックｆ２の選定の自由度が高くなる。また、第２の位相比較器１１０で扱う周波数が低くなり、省電力化が可能となる。また、入力データにジッタがあっても、ＦＩＦＯ１０１から出力する再生データにはジッタは含まれない。
【００２６】
なお、第２の参照クロックｆ２の周波数を第１の参照クロックｆ１の周波数と同じにしてもよい。この場合は、分周器１０４，１０５の分周比を同じに設定する。このようすると、第２の位相比較器１０６を低い周波数で動作させることが可能となり、省電力が可能となる。
【００２７】
[第７の実施例]
図７は本発明の第７の実施例のＣＤＲ回路１００Ｇの構成を示すブロック図である。図１に示した構成要素と同じものには同じ符号を付けた。本実施例では、図１のＣＤＲ回路１００Ａに対して、ＣＲ時定数回路からなるリセット信号生成回路１１２を追加した。このリセット信号生成回路１１２は、予め設定した時間以上の同符号連続入力又は予め設定したビット数以上の同符号連続入力を検出すると、ＦＩＦＯ１０１をリセットする。これにより、ＦＩＦＯ１０１にデータが到来しなくなったときに、ＦＩＦＯ１０１をリセットできるので、ＦＩＦＯ１０１が溢れたり足りなくなったりすることを回避できる。
【００２８】
[第８の実施例]
図８は本発明の第８の実施例のＣＤＲ回路１００Ｈの構成を示すブロック図である。図３に示した構成要素と同じものには同じ符号を付けた。本実施例では、図３のＣＤＲ回路１００Ｃに対して、リセット信号生成回路１１２を追加した。このリセット信号生成回路１１２は図７で説明したものと同じであり、図７のＣＤＲ回路１００Ｇの場合と同様に動作する。
【００２９】
[第９の実施例]
図９は本発明の第９の実施例のＣＤＲ回路１００Ｉの構成を示すブロック図である。図５に示した構成要素と同じものには同じ符号を付けた。本実施例では、図５のＣＤＲ回路１００Ｅに対して、リセット信号生成回路１１２を追加した。このリセット信号生成回路１１２は図７で説明したものと同じであり、図７のＣＤＲ回路１００Ｇの場合と同様に動作する。
【００３０】
[第１０の実施例]
図１０は本発明の第１０の実施例のＣＤＲ回路１００Ｊの構成を示すブロック図である。図１に示した構成要素と同じものには同じ符号を付けた。本実施例では、図１のＣＤＲ回路１００Ａに対して、カウンタからなるリセット信号生成回路１１３を追加した。このリセット信号生成回路１１３は、予め設定した時間以上の同符号連続入力又は予め設定したビット数以上の同符号連続入力を検出すると、ＦＩＦＯ１０１をリセットする。これにより、ＦＩＦＯ１０１にデータが到来しなくなったときに、ＦＩＦＯ１０１をリセットできる。このリセット信号生成回路１１３は、ＦＩＦＯ１０１の書き込み用のクロックをクロックとして、同符号を所定数だけ連続カウントするとリセット信号を生成する。
【００３１】
[第１１の実施例]
図１１は本発明の第１１の実施例のＣＤＲ回路１００Ｋの構成を示すブロック図である。図３に示した構成要素と同じものには同じ符号を付けた。本実施例では、図３のＣＤＲ回路１００Ｃに対して、リセット信号生成回路１１３を追加した。このリセット信号生成回路１１３は図１０で説明したものと同じであり、図１０のＣＤＲ回路１００Ｊの場合と同様に動作する。
【００３２】
[第１２の実施例]
図１２は本発明の第１２の実施例のＣＤＲ回路１００Ｌの構成を示すブロック図である。図５に示した構成要素と同じものには同じ符号を付けた。本実施例では、図５のＣＤＲ回路１００Ｅに対して、リセット信号生成回路１１３を追加した。このリセット信号生成回路１１３は図１０で説明したものと同じであり、図１０のＣＤＲ回路１００Ｊの場合と同様に動作する。
【図面の簡単な説明】
【００３３】
【図１】第１の実施例のＣＤＲ回路の構成を示すブロック図である。
【図２】第２の実施例のＣＤＲ回路の構成を示すブロック図である。
【図３】第３の実施例のＣＤＲ回路の構成を示すブロック図である。
【図４】第４の実施例のＣＤＲ回路の構成を示すブロック図である。
【図５】第５の実施例のＣＤＲ回路の構成を示すブロック図である。
【図６】第６の実施例のＣＤＲ回路の構成を示すブロック図である。
【図７】第７の実施例のＣＤＲ回路の構成を示すブロック図である。
【図８】第８の実施例のＣＤＲ回路の構成を示すブロック図である。
【図９】第９の実施例のＣＤＲ回路の構成を示すブロック図である。
【図１０】第１０の実施例のＣＤＲ回路の構成を示すブロック図である。
【図１１】第１１の実施例のＣＤＲ回路の構成を示すブロック図である。
【図１２】第１２の実施例のＣＤＲ回路の構成を示すブロック図である。
【図１３】従来のＣＤＲ回路の構成を示すブロック図である。
【符号の説明】
【００３４】
１００Ａ〜１００Ｌ：ＣＤＲ回路、１０１：ＦＩＦＯ（先入先出回路）、１０２：第１のＶＣＯ（電圧制御発振器）、１０３：周波数比較器、１０４，１０５：分周器、１０６：第１の位相比較器、１０７：第２のＶＣＯ、１０８，１０９：分周器、１１０：第２の位相比較器、１１１：第３のＶＣＯ、１１２，１１３：リセット信号生成回路
２００：ＣＤＲ回路、２０１：フリップフロップ、２０２：メインＶＣＯ、２０３：サブＶＣＯ、２０４：位相比較器
【特許請求の範囲】
【請求項１】
入力データのデータレート周波数と同じ周波数の第１の参照クロックを入力して前記入力データの位相に合わせた再生クロックを生成する再生クロック生成回路と、該再生クロックを書き込みクロックとして前記入力データを書き込む先入先出回路とを備え、該先入先出回路の読み出しクロックとして前記再生クロックと同じ周波数でかつ前記再生クロックと非同期のクロックを使用することを特徴とするＣＤＲ回路。
【請求項２】
請求項１に記載のＣＤＲ回路において、
前記再生クロック生成回路は、周波数比較回路と前記再生クロックを出力する第１のＶＣＯを備え、前記周波数比較回路は前記第１の参照クロックの周波数と前記第１のＶＣＯの前記再生クロックの周波数を比較し、前記第１のＶＣＯは前記周波数比較回路の比較結果の信号で発振周波数が制御され且つ前記入力データの電圧値変移点により発振位相が制御されるようにしたことを特徴とするＣＤＲ回路。
【請求項３】
請求項１に記載のＣＤＲ回路において、
前記再生クロック生成回路は、第２の位相比較回路と前記再生クロックを出力する第１のＶＣＯと第３のＶＣＯを備え、前記第２の位相比較回路は前記第１の参照クロックの位相と前記第３のＶＣＯの出力クロックの位相を比較し、前記第１のＶＣＯは前記第２の位相比較回路の比較結果の信号で発振周波数が制御され且つ前記入力データの電圧値変移点により発振位相が制御されるようにし、前記第３のＶＣＯは前記第２の位相比較回路の比較結果の信号で発振周波数が制御されるようにしたことを特徴とするＣＤＲ回路。
【請求項４】
請求項２に記載のＣＤＲ回路において、
前記第１の参照クロックを前記第１の参照クロックと同一又は異なる周波数の第２の参照クロックに置き換え、前記周波数比較回路の両入力部にそれぞれ第１および第２の分周器を挿入したことを特徴とするＣＤＲ回路。
【請求項５】
請求項３に記載のＣＤＲ回路において、
前記第１の参照クロックを前記第１の参照クロックと同一又は異なる周波数の第２の参照クロックに置き換え、前記第２の位相比較器の両入力部にそれぞれ第１および第２の分周器を挿入したことを特徴とするＣＤＲ回路。
【請求項６】
請求項１乃至５のいずれか１つに記載のＣＤＲ回路において、
前記入力データが所定ビット数又は所定時間を超えて同符号が連続するとこれを検出して前記先入先出回路をリセットするリセット信号生成回路を備えることを特徴とするＣＤＲ回路。
【請求項７】
請求項３又は５に記載のＣＤＲ回路において、
前記第３のＶＣＯの出力クロックを前記先入先出回路の読み出しクロックとしたことを特徴とするＣＤＲ回路。
【請求項８】
請求項１乃至７のいずれか１つに記載のＣＤＲ回路において、
第１の位相比較器と第２のＶＣＯと第３および第４の分周回路を備え、前記第１の位相比較器は前記第１の参照クロックと同一又は異なる周波数の第３の参照クロックの入力部から前記第３の分周器を介して入力するクロックと前記第２のＶＣＯから前記第４の分周器を介して入力するクロックの位相を比較し、前記第２のＶＣＯは前記第１の位相比較器の比較結果の信号を周波数制御信号とし、前記第２のＶＣＯの出力クロックを前記先入先出回路の読み出しクロックとしたことを特徴とするＣＤＲ回路。
【請求項１】
入力データのデータレート周波数と同じ周波数の第１の参照クロックを入力して前記入力データの位相に合わせた再生クロックを生成する再生クロック生成回路と、該再生クロックを書き込みクロックとして前記入力データを書き込む先入先出回路とを備え、該先入先出回路の読み出しクロックとして前記再生クロックと同じ周波数でかつ前記再生クロックと非同期のクロックを使用することを特徴とするＣＤＲ回路。
【請求項２】
請求項１に記載のＣＤＲ回路において、
前記再生クロック生成回路は、周波数比較回路と前記再生クロックを出力する第１のＶＣＯを備え、前記周波数比較回路は前記第１の参照クロックの周波数と前記第１のＶＣＯの前記再生クロックの周波数を比較し、前記第１のＶＣＯは前記周波数比較回路の比較結果の信号で発振周波数が制御され且つ前記入力データの電圧値変移点により発振位相が制御されるようにしたことを特徴とするＣＤＲ回路。
【請求項３】
請求項１に記載のＣＤＲ回路において、
前記再生クロック生成回路は、第２の位相比較回路と前記再生クロックを出力する第１のＶＣＯと第３のＶＣＯを備え、前記第２の位相比較回路は前記第１の参照クロックの位相と前記第３のＶＣＯの出力クロックの位相を比較し、前記第１のＶＣＯは前記第２の位相比較回路の比較結果の信号で発振周波数が制御され且つ前記入力データの電圧値変移点により発振位相が制御されるようにし、前記第３のＶＣＯは前記第２の位相比較回路の比較結果の信号で発振周波数が制御されるようにしたことを特徴とするＣＤＲ回路。
【請求項４】
請求項２に記載のＣＤＲ回路において、
前記第１の参照クロックを前記第１の参照クロックと同一又は異なる周波数の第２の参照クロックに置き換え、前記周波数比較回路の両入力部にそれぞれ第１および第２の分周器を挿入したことを特徴とするＣＤＲ回路。
【請求項５】
請求項３に記載のＣＤＲ回路において、
前記第１の参照クロックを前記第１の参照クロックと同一又は異なる周波数の第２の参照クロックに置き換え、前記第２の位相比較器の両入力部にそれぞれ第１および第２の分周器を挿入したことを特徴とするＣＤＲ回路。
【請求項６】
請求項１乃至５のいずれか１つに記載のＣＤＲ回路において、
前記入力データが所定ビット数又は所定時間を超えて同符号が連続するとこれを検出して前記先入先出回路をリセットするリセット信号生成回路を備えることを特徴とするＣＤＲ回路。
【請求項７】
請求項３又は５に記載のＣＤＲ回路において、
前記第３のＶＣＯの出力クロックを前記先入先出回路の読み出しクロックとしたことを特徴とするＣＤＲ回路。
【請求項８】
請求項１乃至７のいずれか１つに記載のＣＤＲ回路において、
第１の位相比較器と第２のＶＣＯと第３および第４の分周回路を備え、前記第１の位相比較器は前記第１の参照クロックと同一又は異なる周波数の第３の参照クロックの入力部から前記第３の分周器を介して入力するクロックと前記第２のＶＣＯから前記第４の分周器を介して入力するクロックの位相を比較し、前記第２のＶＣＯは前記第１の位相比較器の比較結果の信号を周波数制御信号とし、前記第２のＶＣＯの出力クロックを前記先入先出回路の読み出しクロックとしたことを特徴とするＣＤＲ回路。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【公開番号】特開２００８−１１１７３（Ｐ２００８−１１１７３Ａ）
【公開日】平成２０年１月１７日（２００８．１．１７）
【国際特許分類】
【出願番号】特願２００６−１７９５３３（Ｐ２００６−１７９５３３）
【出願日】平成１８年６月２９日（２００６．６．２９）
【出願人】（０００００４２２６）日本電信電話株式会社 (13,992)
【Ｆターム（参考）】
【公開日】平成２０年１月１７日（２００８．１．１７）
【国際特許分類】
【出願日】平成１８年６月２９日（２００６．６．２９）
【出願人】（０００００４２２６）日本電信電話株式会社 (13,992)
【Ｆターム（参考）】
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