【課題】誤動作を確実に防止する。
【解決手段】クロック信号が供給されて動作する演算回路と、第１クロック信号を生成する発振回路と、基準クロックに基づいて第２クロック信号を生成するＰＬＬ回路と、第２クロック信号の異常を検出する異常検出回路と、第１クロック信号と第２クロック信号のいずれかを選択して演算回路に供給する選択回路であって、電源起動時には第１クロック信号を選択し、異常検出回路で異常が検出されない場合には、ファームウェアの設定に応じて第１クロック信号から第２クロック信号に切り換え、異常検出回路で異常が検出された場合には、ファームウェアの設定に関わらずに、第１クロック信号から第２クロック信号への切り換えを行わない選択回路と、異常検出回路で異常が検出された場合に、第１クロック信号から第２クロック信号への切り換えが行われなかったことを演算回路に知らせるステータスレジスタと、を備える。 （もっと読む）

【課題】磁気量子数ｍ_F＝０におけるＥＩＴ信号のピーク値を高くした原子発振器を提供する。
【解決手段】本発明の原子発振器１００は、アルカリ金属原子に電磁誘起透過現象を発現させるための第１の共鳴光、及び第２の共鳴光を発生する半導体レーザー（光源）１と、半導体レーザー１から発生した共鳴光１ａを円偏光するλ／４波長板２と、アルカリ金属原子が封入された原子セル３と、原子セル３から出射した共鳴光３ａの強度を検出する光検出手段５と、アルカリ金属原子に所定の強度の直流磁場を与える直流磁場発生手段４と、直流磁場の強度に応じた所定の周波数の交流磁場をアルカリ金属原子に与える交流磁場発生手段８と、光検出手段５から出力された共鳴光の中心波長を制御する中心波長制御手段９と、アルカリ金属原子にＥＩＴ現象を発現させるように、第１の共鳴光と第２の共鳴光との周波数差を制御する制御手段１０と、を備えて構成されている。 （もっと読む）

【課題】半導体装置の入出力クロックスキューを抑制する。
【解決手段】Ｉ／Ｏ電圧電源で駆動される第１のバッファ１及び第２のバッファ８と、Ｉ／Ｏ電圧電源の電圧レベルを示す電圧判定信号を生成する電圧判定部５と、第１のバッファ１を介して入力された入力クロック信号に基づいて出力クロック信号の位相を調整して第２のバッファへ出力するエコークロック生成部７と、電圧判定信号と位相の調整量との関係を選択するモード情報を記憶する記憶部６と、を有し、エコークロック生成部７は、電圧判定信号とモード情報とに基づいて出力クロック信号の位相の調整量を決定する。 （もっと読む）

【課題】アナログデジタル変換器のサンプリングクロックのジッタの影響を、低消費電力でデジタル補正する。
【解決手段】アナログデジタル変換器のサンプリングクロックを、サンプリングクロックよりも低周波数かつ低ジッタの基準クロックを源振とする位相同期ループ(PLL)により生成する。サンプリングクロックと基準クロックが同期するタイミングにおけるタイミング誤差を時間デジタル変換器(TDC)によりデジタル値に変換する。なお、基準クロックが存在しないサンプリングタイミングにおけるタイミング誤差については、検出されたタイミング誤差を補間して生成する。これにより、各サンプリングタイミングにおけるサンプリングクロックのジッタ値を取得する。当該ジッタ値からサンプリング電圧誤差を算出し、アナログデジタル変換器の出力をデジタル補正する。 （もっと読む）

【課題】 外部基準信号の入力断で高速にスイッチを切り替えて一定の電圧を発振器の制御電圧として出力でき、出力周波数の変動量を最小限に抑えることができる周波数シンセサイザを提供する。
【解決手段】 制御回路１１が、検波回路１０からの検波出力を入力し、外部基準入力信号「入」の場合には、ＳＷ３にＰＬＬ−ＩＣ１の出力をループフィルタ４に出力させる切替信号を出力し、外部基準入力信号「断」の場合には、ＳＷ３に可変抵抗２の出力をループフィルタ４に出力させる切替信号を出力し、スイッチ高速切替回路１２が、外部基準入力信号の「断」を検出して制御回路１１より高速にＳＷ３に可変抵抗２の出力をループフィルタ４に出力させる切替信号を出力する周波数シンセサイザである。 （もっと読む）

【課題】システムリセット時の起動時間を短縮可能な情報処理システムを提供する。
【解決手段】複数の機能モジュールの内の機能モジュール１では、システムリセット信号にてＰＬＬ回路１０及び信号処理部１２をリセットした後にＰＬＬ回路１０へのリセットを解除する。リセット解除後にＰＬＬ回路１０で生成された内部クロック信号がシステムクロック信号に位相ロックしていない場合には起動中を示す第１の起動状態信号を機能モジュール２に供給する。位相ロックしている場合には起動完了を示す第２の起動状態信号を機能モジュール２に供給すると共に信号処理部１２へのリセットを解除する。機能モジュール２では、第１の起動状態信号にてＰＬＬ回路２０及び信号処理部２２をリセットする。そして、第２の起動状態信号にてＰＬＬ回路２０へのリセットを解除し、リセット解除後に、位相ロックした時に信号処理部２２へのリセットを解除する。 （もっと読む）

【課題】電源ノイズが存在する環境下において、位相同期回路の出力信号の特性劣化を軽減する。
【解決手段】基準信号源は、基本周波数を有する基準信号を生成する。位相同期回路１０２は、制御電圧に応じた周波数の信号を生成する電圧制御発振器１０６と、前記周波数の信号をＮ分周して第１分周信号を生成する第１分周器１０７と、第１分周信号と基準信号との位相差を検出する位相検出器１０３と、チャージポンプ１０４と、ループフィルタ１０５と、を含む。第２分周器は、電圧制御発振器により生成された信号をＭ分周して第２分周信号を生成する。信号処理回路は、第２分周信号に同期して動作する。基本周波数のＫ倍と、第２分周信号の周波数との差分の絶対値が、電圧制御発振器の入力から位相同期回路の出力までの伝達関数によって表される帯域通過フィルタの低域遮断周波数以下または高域遮断周波数以上となるように、ＮおよびＭの値が決定されている。 （もっと読む）

【課題】レプリカ回路が不要で、小面積化を図ることが可能であり、しかもジッタの増加を防止でき、低ジッタ出力クロックを生成することが可能なクロック生成装置および電子機器を提供する。
【解決手段】アキュムレータの値に応じて目標とするＮＣＯクロックと実際のＮＣＯクロックとの位相差を取得する位相差取得部と、入力クロックに位相同期した信号に応じて入力クロックに複数の遅延を与えた複数の遅延クロックを生成する遅延同期回路と、位相差取得部の位相差情報を受けて複数の遅延クロックから目標とする上記ＮＣＯクロックの位相に近づくような遅延が与えられた遅延クロックを選択し、選択クロックとして出力する選択部と、選択部で選択された上記選択クロックに上記ＮＣＯクロックを同期させて出力クロックを得る第２の同期回路とを有する。 （もっと読む）

【課題】従来技術に比較して回路構成が簡単であってサイズが小さく、しかも高精度で位相補正することができるクロック生成回路を提供する。
【解決手段】基準クロックを、互いに縦続接続された複数の遅延素子により所定の遅延幅で遅延して所定の駆動クロックを発生し、上記複数の遅延素子の初段と最終段からの各駆動クロックを位相比較し、当該位相比較結果に基づいて上記複数の遅延素子の遅延量を制御することにより、上記位相比較結果の位相差が小さくなるように制御するＤＬＬ回路を備えたクロック生成回路であって、上記複数の遅延素子の初段からの駆動クロックのタイミングで、上記最終段からの駆動クロックのレベルを検出して、上記検出レベルを含む判断結果に基づいて、上記位相差が小さくなるように上記複数の遅延素子の遅延量を制御する位相オフセット手段を備えた。 （もっと読む）

【課題】トランジスタがアンバランスであってもチャージポンプ回路に最適なバイアス電圧を与えられる遅延制御回路を提供する。
【解決手段】所定の信号を受けて電流入出力端子から充放電を行うチャージポンプ回路と、電流入出力端子の端子電圧に基づく電圧が電源として供給される遅延回路と、チャージポンプ回路の充放電電流の基準となるバイアス電圧を生成するバイアス生成回路と、を備え、チャージポンプ回路及び遅延回路が、それぞれ、第１導電型トランジスタと、第２導電型トランジスタを含んで構成され、バイアス生成回路が、第１導電型トランジスタの相互コンダクタンスと第２導電型トランジスタの相互コンダクタンスの和に基づいて、バイアス電圧を生成する。チャージポンプ回路の充放電により遅延回路の電源電圧を制御し、これにより遅延回路の遅延時間を制御する。 （もっと読む）

【課題】構造簡単な距離を測定可能とした送受信装置の実現
【解決手段】第１信号の受信と第２信号の送信とを共通化した送受信アンテナ２０と、第１信号を復調して第１パルス信号を得る復調器３０と、制御信号を入力して目標周波数を設定する目標周波数設定レジスタ６１と目標位相を設定する目標位相設定レジスタ６６とを有し、目標周波数設定レジスタに設定されている目標周波数と目標位相設定レジスタに設定されている目標位相とに一致した周波数と位相の第２パルス信号を出力するパルス発振器６０を有する。第２パルス信号により搬送波を変調する変調器７０と、第１パルス信号と、第２パルス信号との位相差を検出する位相比較器３２を有する。また、位相差信号の時間変動からその時の第１パルス信号と第２パルス信号との周波数差をもとめ、その周波数差に基づいて目標周波数を制御する周波数制御装置と、位相差信号の示す位相差に基づいて目標位相を制御する位相制御装置とを有する。 （もっと読む）

【課題】無線通信装置の変調精度の低下を抑制しつつ、スプリアスによる受信特性の低下を抑制する。
【解決手段】デジタル部２は、アナログ部１にて周波数変換された受信信号の復調処理を行う。ＰＬＬ回路２５は、前記デジタル部のクロックを発生する。ＰＬＬ設定変更部２４は、現在の通信状態が受信状態であり、チャネル周波数内にスプリアスが存在し、受信電力が閾値に満たない場合、クロックＣＫのジッタを増加させ、それ以外の場合、クロックＣＫのジッタを通常設定にする。 （もっと読む）

【課題】デジタル制御発振器を持つＰＬＬ回路に用いられるＴＤＣ回路の有限な分解能により発生する周期性誤差を補償することが可能なＰＬＬ回路を提供する。
【解決手段】発振回路の累積クロック数をデジタル値として検出する累積クロック数検出部と、前記発振回路の累積クロック数の小数部のデジタル値の、第１の基準クロックを基準とする周期性を検出する周期検出部と、前記発振回路の出力クロックの１周期のデジタル値、前記発振回路の累積クロック数の小数部が持つ周期性の１周期のデジタル値、および前記発振回路の累積クロック数の小数部が持つ周期性の各周期の開始点から前記第１の基準クロック数をカウントした値から補正値を算出する補正値算出部と、前記周期性の各周期の開始点から前記第１の基準クロックの周期で、前記累積クロック数の小数部に前記補正値を加算する加算部と、を備える、ＰＬＬ回路が提供される。 （もっと読む）

【課題】レプリカ回路の精度を抜本的に向上する。
【解決手段】半導体装置１０は、少なくともフィードバッククロック信号ＲＣＬＫ１に基づいて外部クロック信号ＣＫ，／ＣＫを遅延させてなる内部クロック信号ＲＬＣＬＫを出力するＤＬＬ回路７０と、内部クロック信号ＲＬＣＬＫに同期してデータを出力する複数の出力バッファ６４ａと、出力バッファ６４ａのレプリカであり、内部クロック信号ＲＬＣＬＫに同期してフィードバッククロック信号ＲＣＬＫ１を生成し、ＤＬＬ回路７０に供給する出力レプリカ７３と、ＤＬＬ回路７０から内部クロック信号ＲＬＣＬＫを受け、複数の出力バッファ６４ａ及び出力レプリカ７３に伝送するクロックツリー７２とを備え、クロックツリー７２は、それぞれＤＬＬ回路７０から複数の出力バッファ６４ａ及び出力レプリカ７３に至る内部クロック信号ＲＬＣＬＫの複数の伝送経路の信号線負荷が互いに実質的に等しくなるよう構成される。 （もっと読む）

【課題】広い温度範囲で高精度なクロック信号を出力可能な、安価でかつコンパクトなサイズのクロック発生装置を提供する。
【解決手段】クロック発生装置は、基準クロック信号を生成する基準クロック生成部１１と、第１のクロック信号を生成する第１の発振器１２と、前記第１のクロック信号を前記基準クロック信号と同周波数、同位相となるように補正した第２のクロック信号を生成する第１の精度保証部１３と、温度検知部１５と、第３のクロック信号を生成する第２の発振器１７と、前記第３のクロック信号を前記基準クロック信号と同周波数、同位相となるように補正した第４のクロック信号を生成する第２の精度保証部１８と、温度が第１の発振器１２の保証温度範囲内の場合には前記第２のクロック信号、保証温度範囲外の場合には前記第４のクロック信号を出力するクロック切替部２０と備える。 （もっと読む）

【課題】位相雑音が小さい発振信号を生成可能な半導体集積回路およびこれを用いた無線通信装置を提供する。
【解決手段】半導体集積回路は、位相シフト部と、複数の位相一致検出回路と、出力部とを備える。位相シフト部は、入力発振信号を遅延させて、位相が互いに異なる複数の遅延信号を生成する。複数の位相一致検出回路は、前記複数の遅延信号のそれぞれに対応して設けられ、参照信号と、対応する前記遅延信号との位相差が所定範囲内であるか否かを判定する。出力部は、前記位相差が所定範囲内であると判定された遅延信号に基づいて、出力発振信号を生成する。 （もっと読む）

【課題】チップサイズの大型化を防止することができる半導体集積回路。
【解決手段】同一のリセット信号が入力されることにより、互いに同期が取られる複数の送信ブロックを備える半導体集積回路。各送信ブロックは、基準クロック信号とフィードバッククロック信号との位相差に応じた制御電圧に基づいて周期Ｔの第１のクロック信号を発振する電圧制御発振器と、第１のクロック信号がＮ（Ｎは自然数）分周された第２のクロック信号が入力され、当該第２のクロック信号から、第１の送信用クロック信号と当該第１の送信用クロック信号よりも周波数の低い第２の送信用クロック信号とを生成し、リセット信号に応じて少なくとも第２の送信用クロック信号を出力するリセット機能付き分周器と、第１及び第２の送信用クロック信号が分配される複数の送信機と、を備える。 （もっと読む）

【課題】
応答性が高く維持され、かつハードウェアの構成が簡略化されるにもかかわらず、各部の変動やバラツキに対して安定に適応できる周波数シンセサイザを提供する。
【解決手段】
位相同期ループが供給する制御情報に対応した所望の周波数で出力信号を生成する可変周波発振器を有し、前記所望の周波数となり得る目標周波数毎に、前期可変周波発振器に与えられるべき制御情報の初期値が予め登録されたテーブルと、前記所望の周波数が切り替えられたときに、前記位相同期ループの応答を規制し、かつ最新の所望の周波数に対応して前期テーブルに登録されている初期値を前記可変周波発振器に供給する初期値設定手段と、前記位相同期ループのロックアップを前記位相差に基づいて検出するロックアップ検出手段と、前記ロックアップが検出されたときに、前記応答の規制を解除し、かつ前記初期値設定手段による初期値の供給を規制する位相同期再開手段とを備える。
（もっと読む）

【課題】ジッタトレランスの低下、引き込み時間の増大、引き込みが不能等の問題を解消するクロックアンドデータリカバリ回路を提供する。
【解決手段】多相の抽出クロック信号で入力データをサンプリングするデータサンプリング回路１１からのサンプリングデータ信号群の比較結果に基づきクロック信号の位相を進める信号（ＵＰ１）又は位相を遅らせる信号（ＤＯＷＮ１）、エラー検出時エラー信号（ＥＲＲ）を出力する位相検出器１２と、ＵＰ１／ＤＯＷＮ１信号を積分する第１の積分器１３と、第２の積分器１４と、第１の積分器の出力値（ＰＰＭ）に基づき所定のパターンを生成するパターン発生器１５と、第２の積分器の出力とパターン発生器の出力を合成する混合器１６と、入力クロックを入力し前記混合器の出力信号に基づき位相を可変させた前記多相の抽出クロックを生成する位相補間器１７から構成される。 （もっと読む）