半導体集積回路および無線通信装置
【課題】位相雑音が小さい発振信号を生成可能な半導体集積回路およびこれを用いた無線通信装置を提供する。
【解決手段】半導体集積回路は、位相シフト部と、複数の位相一致検出回路と、出力部とを備える。位相シフト部は、入力発振信号を遅延させて、位相が互いに異なる複数の遅延信号を生成する。複数の位相一致検出回路は、前記複数の遅延信号のそれぞれに対応して設けられ、参照信号と、対応する前記遅延信号との位相差が所定範囲内であるか否かを判定する。出力部は、前記位相差が所定範囲内であると判定された遅延信号に基づいて、出力発振信号を生成する。
【解決手段】半導体集積回路は、位相シフト部と、複数の位相一致検出回路と、出力部とを備える。位相シフト部は、入力発振信号を遅延させて、位相が互いに異なる複数の遅延信号を生成する。複数の位相一致検出回路は、前記複数の遅延信号のそれぞれに対応して設けられ、参照信号と、対応する前記遅延信号との位相差が所定範囲内であるか否かを判定する。出力部は、前記位相差が所定範囲内であると判定された遅延信号に基づいて、出力発振信号を生成する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体集積回路および無線通信装置に関する。
【背景技術】
【０００２】
携帯電話に代表される無線通信装置には、局発（Local Oscillator：以下、ＬＯ）信号を生成するためのＰＬＬ（Phase Lock Loop）回路が搭載されていることがある。ＬＯ信号は信号を変調および復調する基準となる信号であるため、位相雑音が小さいことが要求される。しかしながら、ＰＬＬ回路で生成されるＬＯ信号には位相雑音が含まれることもある。また、ＰＬＬ回路の回路規模や消費電力を大きくすることなく、位相雑音が小さいＬＯ信号を生成するのは困難である。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００１−２７３０４８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
位相雑音が小さい発振信号を生成可能な半導体集積回路およびこれを用いた無線通信装置を提供する。
【課題を解決するための手段】
【０００５】
本実施形態によれば、半導体集積回路は、位相シフト部と、複数の位相一致検出回路と、出力部とを備える。位相シフト部は、入力発振信号を遅延させて、位相が互いに異なる複数の遅延信号を生成する。複数の位相一致検出回路は、前記複数の遅延信号のそれぞれに対応して設けられ、参照信号と、対応する前記遅延信号との位相差が所定範囲内であるか否かを判定する。出力部は、前記位相差が所定範囲内であると判定された遅延信号に基づいて、出力発振信号を生成する。また、前記複数の位相一致検出回路のそれぞれは、位相差検出回路と、判定回路と、を有する。位相差検出回路は、前記参照信号と、対応する前記遅延信号との位相差が前記所定範囲内でない場合は、その位相差に応じて第１の信号を電源電圧に対応する第１の基準電圧または接地電圧に対応する第２の基準電圧に設定し、前記位相差が前記所定範囲内である場合は、前記第１の信号を前記第１の基準電圧と前記第２の基準電圧との間の第１の電圧に設定する。判定回路は、前記第１の信号に基づいて、前記参照信号と、対応する前記遅延信号との位相差が前記所定範囲内であるか否かを判定する。
【図面の簡単な説明】
【０００６】
【図１】第１の実施形態に係る無線通信装置１００の概略ブロック図。
【図２】位相調整回路２００の内部構成の一例を示す概略ブロック図。
【図３】位相調整回路２００により位相雑音を低減する原理を示す図。
【図４】位相調整回路２００のより具体的な内部構成の一例を示す概略ブロック図。
【図５】遅延素子と、遅延信号の遅延時間との関係を示す図。
【図６】図４の位相調整回路２００の動作の一例を示すタイミング図。
【図７】位相一致検出回路３２ｋの一例を示す回路図。
【図８】図７の位相一致検出回路３２ｋの動作の一例を示すタイミング図。
【図９】位相一致検出回路３２ｋの別の一例を示す回路ブロック図。
【図１０】ラッチ回路５１の内部構成の一例を示す回路図。
【図１１】図９の位相一致検出回路３２ｋ’の動作の一例を示すタイミング図。
【図１２】図９の位相一致検出回路３２ｋ’の変形例。
【図１３】遅延信号ｄｌｙ［ｋ］と遅延信号ｄｌｙ［ｌ］とを補間する補間回路６１の一例を示す概略ブロック図。
【図１４】図１３の補間回路６１の動作の一例を示すタイミング図。
【図１５】補間回路６１を用いた位相シフト部２１’の内部構成の一例を示す概略ブロック図。
【図１６】位相シフト部２１’’の内部構成の一例を示す概略ブロック図。
【図１７】分圧回路７２の具体例を示す回路図。
【図１８】参照信号ＲＥＦと複数の遅延信号との位相が一致している様子を示す図。
【図１９】ＭＵＸ部２３の内部構成の一例を示す概略ブロック図。
【図２０】ＭＵＸ部２３の内部構成の別の一例を示す概略ブロック図。
【図２１】ＭＵＸ部２３の内部構成の他の一例を示す概略ブロック図。
【発明を実施するための形態】
【０００７】
以下、半導体集積回路および無線通信装置の実施形態について、図面を参照しながら具体的に説明する。
【０００８】
（第１の実施形態）
図１は、第１の実施形態に係る無線通信装置１００の概略ブロック図である。図１の無線通信装置１００は、例えば携帯電話に搭載される。無線通信装置１００は、アンテナ１と、切替器（ＳＷ）２と、信号送信部３と、信号受信部４とを備えている。なお、無線通信装置１００は信号送信部３および信号受信部４のうちの１つのみを備えていてもよい。
【０００９】
アンテナ１は電波信号を送信または受信する。切替器２はアンテナ１が電波信号を送信するか受信するかを切り替える。信号送信部３は図示しないベースバンドＬＳＩ（Large Scale Integrated circuit）等から入力された入力信号を処理した電波信号をアンテナ１に出力する。信号受信部４はアンテナ１が受信した電波信号を処理して外部に出力する。
【００１０】
信号送信部３は、入力信号処理回路５と、ＰＬＬ回路（第１の発振信号生成回路）６と、位相調整回路７と、変調回路８と、パワーアンプ（ＰＡ、送信部）９とを有する。入力信号処理回路５は外部から入力された信号を処理する。ＰＬＬ回路はＬＯ信号（以下、元ＬＯ信号とする）を生成する。この元ＬＯ信号は位相雑音を含んでいることもある。位相調整回路７は、元ＬＯ信号から位相雑音を低減したＬＯ信号を生成する。このＬＯ信号に基づいて、変調回路８は入力信号処理回路５の出力信号を変調する。パワーアンプ９は変調回路８の出力信号を増幅してアンテナ１へ出力する。
【００１１】
信号受信部４は、ＬＮＡ（Low Noise Amplifier）１０と、ＰＬＬ回路（第１の発振信号生成回路）１１と、位相調整回路１２と、復調回路１３と、出力信号処理回路（出力回路）１４とを有する。ＬＮＡ１０はアンテナ１が受信した電波信号を増幅する。ＰＬＬ回路はＬＯ信号（以下、元ＬＯ信号とする）を生成する。この元ＬＯ信号は位相雑音を含んでいることもある。位相調整回路１２は、元ＬＯ信号から位相雑音を低減したＬＯ信号を生成する。このＬＯ信号に基づいて、復調回路１３は、ＬＮＡ１０により増幅された電波信号を復調する。出力信号処理回路１４は復調された信号を処理して外部に出力する。
【００１２】
このように、本実施形態では、ＰＬＬ回路６，１１が生成する元ＬＯ信号に位相雑音が含まれていても、位相調整回路７，１２により位相雑音を低減することで、位相雑音が小さいＬＯ信号を変調回路８および復調回路１３に供給できる。これにより、外部からの入力信号、例えば音声／画像信号を所定の圧縮方式でエンコードして送信することや、アンテナ１で受信した信号をデコードして元の音声／画像信号を誤動作なく安定して再生することができる。以下、位相調整回路７，１２について説明する。
【００１３】
図２は、位相調整回路２００の内部構成の一例を示す概略ブロック図である。同図の位相調整回路２００は、例えば半導体集積回路に搭載され、図１の位相調整回路７や位相調整回路１２として使用できる。位相調整回路２００は、位相シフト部２１と、位相比較部２２と、ＭＵＸ部（出力部）２３とを有する。
【００１４】
位相シフト部２１には、例えばＰＬＬ回路で生成される元ＬＯ信号（入力発振信号）が入力される。この元ＬＯ信号は位相雑音を含んでいてもよい。位相シフト部２１は、元ＬＯ信号を遅延させて、元ＬＯ信号と周波数が等しく、位相が互いに異なるｎ（ｎは正の整数）個の遅延信号ｄｌｙ［１］〜ｄｌｙ［ｎ］を生成し、位相比較部２２およびＭＵＸ部２３に供給する。元ＬＯ信号の周波数Ｆｌｏは、例えば２．４ＧＨｚである。
【００１５】
位相比較部２２には、例えばクリスタルにより生成される参照信号ＲＥＦが入力される。参照信号ＲＥＦの周波数Ｆｒｅｆはそれほど高くない（例えば１３ＭＨｚ）が、位相雑音はほとんどない。元ＬＯ信号を生成するためにＰＬＬ回路に入力される参照信号を位相比較部２２に入力してもよい。位相比較部２２は、参照信号ＲＥＦと、遅延信号ｄｌｙ［１］〜ｄｌｙ［ｎ］のそれぞれとを比較し、参照信号ＲＥＦと位相が一致する遅延信号を検出する。さらに、位相比較部２２は、検出した遅延信号を示す制御信号ＳＥＬを生成し、ＭＵＸ部２３に供給する。
【００１６】
なお、特に断らない限り、本明細書における「位相が一致する」とは、「位相差が所定範囲内である」ことを意味し、必ずしも位相が厳密に一致していることを意味するのではない。
【００１７】
ＭＵＸ部２３には遅延信号ｄｌｙ［１］〜ｄｌｙ［ｎ］が入力される。ＭＵＸ部２３は、制御信号ＳＥＬに基づいて、遅延信号ｄｌｙ［１］〜ｄｌｙ［ｎ］のうち、位相比較部２２により検出された遅延信号を選択し、ＬＯ信号（出力発振信号）として出力する。
【００１８】
図３は、位相調整回路２００により位相雑音を低減する原理を示す図である。同図の横軸は参照信号ＲＥＦの周期１／Ｆｒｅｆを単位とする時間であり、縦軸はＬＯ信号の位相誤差（単位は任意）である。
【００１９】
元ＬＯ信号に位相雑音が含まれていなければ、ある時刻で元ＬＯ信号と参照信号ＲＥＦとが同期していれば、その後も元ＬＯ信号と参照信号ＲＥＦとは同期する。しかしながら、実際には、元ＬＯ信号に位相雑音が含まれている。そのため、位相調整を行わない場合、同図の曲線ｇ１で示すように、位相雑音が時間とともに蓄積されて、位相誤差が大きくなってしまう。そうすると、図１の変調回路８や復調回路１３で正しく復調および変調動作ができなくなる。
【００２０】
これに対し、本実施形態では、曲線ｇ２に示すように、位相調整回路２００内の位相比較部２２は、参照信号ＲＥＦの周期で、参照信号ＲＥＦの位相との位相とが一致する遅延信号を検出し、ＭＵＸ部２３は検出された遅延信号をＬＯ信号として出力する。このように元ＬＯ信号の位相を調整してＬＯ信号を生成することにより、参照信号ＲＥＦの１周期以上位相誤差が蓄積されることがなくなり、平均的な位相誤差を小さくすることができる。
【００２１】
図４は、位相調整回路２００のより具体的な内部構成の一例を示す概略ブロック図である。
【００２２】
位相シフト部２１は、直列接続されるｎ個の遅延素子３１１〜３１１ｎを有する。遅延素子３１ｋ（ｋは１〜ｎの整数）は元ＬＯ信号または遅延信号ｄｌｙ［ｋ−１］を単位遅延時間ΔＴだけ遅延させて遅延信号ｄｌｙ［ｋ］を生成する。遅延素子は、例えばインバータ回路や、ＮＡＮＤ回路、ＮＯＲ回路である。ＮＡＮＤ回路等の２入力論理回路を遅延素子３１ｋとして用いる場合、元ＬＯ信号または遅延信号ｄｌｙ［ｋ−１］が入力されない方の入力端子は、種々の制御に用いることができる。例えば、ＮＡＮＤ回路を用いた場合は、一方の入力がロウに固定されると、他方の入力レベルによらず、出力はハイに固定されるため、後段の遅延素子に信号を伝えないことができる。これにより、ある遅延素子以降の処理が不要であることがわかっている場合に、不要な素子に信号を伝えないことで消費電力を低減するなどの処理に利用できる。
【００２３】
ここで、遅延素子３１ｋを多く設け、遅延時間がそれぞれ異なる遅延信号をできるだけ多く生成するのが望ましい。これにより、遅延信号同士の遅延時間の差が小さくなり、すなわち、位相分解能が小さくなり、参照信号ＲＥＦとの位相差がより小さい遅延信号を選択してＬＯ信号を生成できるようになる。結果として、位相調整の精度を向上でき、より位相雑音が小さいＬＯ信号を生成できる。
【００２４】
位相比較部２２は、遅延信号ｄｌｙ［１］〜ｄｌｙ［ｎ］のそれぞれに対応して設けられるｎ個の位相一致検出回路３２１〜３２ｎと、デコーダ回路３３とを有する。位相一致検出回路３２ｋは、参照信号ＲＥＦと、入力される遅延信号ｄｌｙ［ｋ］との位相が一致するか否かを判定する。位相一致検出回路３２ｋは判定結果をＯＵＴ［ｋ］としてデコーダ回路に出力する。位相一致検出回路３２ｋの具体例は第２および第３の実施形態で説明する。デコーダ回路３３は、参照信号ＲＥＦと位相が一致した遅延信号が選択されて出力されるよう、制御信号ＳＥＬを生成し、ＭＵＸ部２３を制御する。
【００２５】
ここで、本実施形態の特徴の１つは、位相一致検出回路３２ｋが、参照信号ＲＥＦの位相と、入力される遅延信号ｄｌｙ［ｋ］の位相とが一致するか否かを検出する点である。これにより、遅延信号の数ｎを多くすることができる。
【００２６】
別の手法として考えられるのは、位相比較部２２として、位相一致検出回路３２１〜３２ｎではなくフリップフロップ３２１’〜３２ｎ’を用い、入力される遅延信号の位相が参照信号ＲＥＦの位相より進んでいるか、遅れているか、を判定することである。この場合、遅延信号ｄｌｙ［１］〜ｄｌｙ［ｎ］がこの順で元ＬＯ信号との位相差が大きくならなければならない。「遅延信号の位相が進んでいる」と判定されるフリップフロップ３２１’〜３２ｋ’と、「遅延信号の位相が遅れている」と判定されるフリップフロップ３２（ｋ＋１）’〜３２ｎとをデコーダ回路３３で検出することにより、制御信号ＳＥＬを生成することになるためである。その結果、遅延素子の数ｎは限られてしまう。より具体的には、遅延信号ｄｌｙ［１］に対する遅延信号ｄｌｙ［ｎ］の位相差が２π以下でなければならないため、遅延素子の数ｎは下記（１）式を満たさなければならない。
２π＊Ｆｌｏ＊ΔＴ＊ｎ≦２π ・・・（１）
【００２７】
したがって、遅延素子の数ｎを１／（Ｆｌｏ＊ΔＴ）より多くすることはできない。簡単な例として、単位遅延時間ΔＴが元ＬＯ信号の周期１／Ｆｌｏの３／１０である場合、遅延素子の数ｎは３が上限である。このように、位相一致検出回路３２ｋを用いない場合は、遅延素子の数ｎは遅延素子の単位遅延時間ΔＴにより制限されてしまう。
【００２８】
これに対し、本実施形態では、位相一致検出回路３２ｋのそれぞれが、参照信号ＲＥＦと遅延信号との位相が一致しているか否かを判定できる。そのため、遅延信号ｄｌｙ［１］〜ｄｌｙ［ｎ］は、必ずしもこの順で元ＬＯ信号との位相差が大きくなっている必要はなく、遅延素子の数ｎを１／（Ｆｌｏ＊ΔＴ）より大きくすることができる。
【００２９】
図５は、遅延素子と、遅延信号の遅延時間との関係を示す図であり、横軸は遅延時間、縦軸は遅延信号ｄｌｙ［１］を基準とする各遅延信号の位相差または遅延時間である。また、図６は、図４の位相調整回路２００の動作の一例を示すタイミング図であり、図５と対応している。図５および図６では、単位遅延時間ΔＴが元ＬＯ信号の周期１／Ｆｌｏの３／１０である例を示している。
【００３０】
図５および図６に示すように、遅延信号の遅延時間は３／１０周期（位相差は２π＊３／１０）ずつ大きくなるが、遅延信号ｄｌｙ［１］に対する遅延信号ｄｌｙ［ｎ］の遅延時間が1周期１／Ｆｌｏ（位相差が２π）を超えてもよい。例えば、遅延信号ｄｌｙ［１］に対する遅延信号ｄｌｙ［５］の位相差は２πを超えている。図５の場合、１０個の遅延素子３１１〜３１１０を用いて、遅延時間が０．１周期（位相差が２π＊１／１０）ずつずれた遅延信号ｄｌｙ［１］〜ｄｌｙ［１０］を生成できる。このように、遅延素子の単位遅延時間ΔＴに関わらず、遅延素子の数ｎを１０まで増やすことができ、位相調整の精度を向上できる。
【００３１】
図６では、位相一致検出回路が、遅延信号ｄｌｙ［１］〜ｄｌｙ［１０］のうち、その立ち上がりエッジが参照信号ＲＥＦの立ち下がりエッジと一致する遅延信号を検出する例を示している。図示のように、時刻ｔ９で遅延信号ｄｌｙ［３］が立ち上がるとともに参照信号ＲＥＦが立ち下がっているため、位相一致検出回路３２３は参照信号ＲＥＦと遅延信号の一致している、と判定する。一方、他の位相一致検出回路３２１，３２２，３２４〜３２１０は、一致していない、と判定する。
【００３２】
位相一致検出回路３２１〜３２１０の判定結果ＯＵＴ［１］〜ＯＵＴ［１０］に基づき、図４のＭＵＸ部２３で遅延信号ｄｌｙ［３］が選択されるよう、デコーダ回路３３は制御信号ＳＥＬを生成する。
【００３３】
なお、図５等では、説明のために単位遅延時間ΔＴが元ＬＯ信号の周期１／Ｆｌｏの３／１０である例を示したが、実際には、単位遅延時間ΔＴは、６５ｎｍプロセスのＣＭＯＳインバータ回路の場合、例えば２０ｐｓであり、元ＬＯ信号の周期１／Ｆｌｏの１／２０程度である。
【００３４】
このように、第１の実施形態では、元ＬＯ信号を遅延させた複数の遅延信号ｄｌｙ［１］〜ｄｌｙ［ｎ］を生成する。そして、ｄｌｙ［１］〜ｄｌｙ［ｎ］のうち、参照信号ＲＥＦと位相が一致する遅延信号を選択してＬＯ信号とする。位相一致検出回路３２１〜３２ｎを用いて位相が一致する遅延信号を選択するため、遅延素子３１１〜３１ｎの単位遅延時間ΔＴに制限されることなく、遅延素子の数ｎを大きくすることができる。結果として、互いに遅延時間が異なる多数の遅延信号を生成でき、その中から参照信号ＲＥＦと位相が一致する遅延信号を選択できるようになり、位相雑音が小さいＬＯ信号を生成できる。
【００３５】
（第２の実施形態）
以下に説明する第２の実施形態は、位相一致検出回路３２ｋの具体例である。
【００３６】
図７は、位相一致検出回路３２ｋの一例を示す回路図である。同図の位相一致検出回路３２ｋは、参照信号ＲＥＦについては立ち下がりエッジを、遅延信号ｄｌｙ［ｋ］については立ち上がりエッジを、それぞれ位相の基準とし、遅延信号ｄｌｙ［ｋ］と参照信号ＲＥＦとの位相差が所定範囲内か否か、すなわち、一致しているか否か、を検出する。
【００３７】
位相一致検出回路３２ｋは、位相差検出回路４１と、判定回路４２とを有する。
【００３８】
位相差検出回路４１は、電源端子と接地端子との間に縦続接続されるＰＭＯＳトランジスタＱＰ１と、ＮＭＯＳトランジスタＱＮ１，ＱＮ２と、を有する。トランジスタＱＰ１，ＱＮ１，ＱＮ２のゲートにはそれぞれ、プリチャージ信号ＰＲＥ、参照信号ＲＥＦ、遅延信号ｄｌｙ［ｋ］が入力される。また、トランジスタＱＰ１，ＱＮ１の接続ノードから信号Ａが出力される。なお、トランジスタＱＮ１，ＱＮ２のゲートにそれぞれ遅延信号ｄｌｙ［ｋ］、参照信号ＲＥＦが入力されてもよい。
【００３９】
位相差検出回路４１は、参照信号ＲＥＦと遅延信号ｄｌｙ［ｋ］との位相差が所定範囲内でない場合、位相差に応じて信号Ａをハイ（第１の基準電圧）またはロウ（第２の基準電圧）に設定する。ここで、ハイは電源電圧に対応し、ロウは接地電圧に対応する。一方、位相差検出回路４１は、位相差が所定範囲内である場合、信号Ａをハイとロウとの間の電圧Ｖｍ（第１の電圧）に設定する。
【００４０】
判定回路４２は、２つのコンパレータ４３，４４と、ＸＯＲ回路（論理回路）４５と、を有する。コンパレータ４３は電圧Ｖｍより高く、電源電圧より低い電圧ＶｔｈＨ（第２の電圧）を閾値とするインバータ回路であり、信号Ａの電圧と電圧ＶｔｈＨとの比較結果を信号Ｂとして出力する。コンパレータ４４は電圧Ｖｍより低く、接地電圧より高い電圧ＶｔｈＬ（第３の電圧）を閾値とするインバータ回路であり、信号Ａの電圧と電圧ＶｔｈＬとの比較結果を信号Ｃとして出力する。ＸＯＲ回路４５は信号Ｂと信号Ｃとの排他的論理和を判定結果ＯＵＴ［ｋ］として出力する。
【００４１】
判定回路４２は、信号Ａがハイまたはロウである場合、参照信号ＲＥＦと遅延信号ｄｌｙ［ｋ］との位相差が所定範囲内でないと判定し、判定結果ＯＵＴ［ｋ］をロウに設定する。一方、信号Ａが電圧Ｖｍである場合、判定回路４２は、参照信号ＲＥＦと遅延信号ｄｌｙ［ｋ］との位相差が所定範囲内であると判定し、判定結果ＯＵＴ［ｋ］をハイに設定する。
【００４２】
図８は、図７の位相一致検出回路３２ｋの動作の一例を示すタイミング図である。図８を用いて、図７の位相一致検出回路３２ｋの動作をより詳しく説明する。
【００４３】
まず、不図示のタイミング制御回路により、プリチャージ信号ＰＲＥがロウに設定される。これによりトランジスタＱＰ１がオンして導通し、信号Ａはハイに設定される。次に、時刻ｔ２０でプリチャージ信号ＰＲＥはハイに設定され、トランジスタＱＰ１はオフする。以下、場合を分けて説明する。
【００４４】
図８（ａ）は、参照信号ＲＥＦと遅延信号ｄｌｙ［ｋ］との位相差が所定範囲を超え、遅延信号ｄｌｙ［ｋ］の位相が参照信号ＲＥＦの位相より進んでいる場合のタイミング図である。時刻ｔ２１で遅延信号ｄｌｙ［ｋ］が立ち上がり、その後の時刻ｔ２２で参照信号ＲＥＦが立ち下がる。時刻ｔ２１〜ｔ２２では、参照信号ＲＥＦおよび遅延信号ｄｌｙ［ｋ］の両方がハイであるため、トランジスタＱＮ１，ＱＮ２がともにオンして導通し、信号Ａはロウに設定される。その結果、コンパレータ４３，４４が出力する信号Ｂ，Ｃはともにハイとなり、ＸＯＲ回路４５は判定結果ＯＵＴ［ｋ］をロウに設定する。このようにして、位相一致検出回路３２ｋは参照信号ＲＥＦと遅延信号ｄｌｙ［ｋ］との位相差が所定範囲内でないことを検出できる。
【００４５】
図８（ｂ）は、参照信号ＲＥＦと遅延信号ｄｌｙ［ｋ］との位相差が所定範囲を超え、遅延信号ｄｌｙ［ｋ］の位相が参照信号ＲＥＦの位相より遅れている場合のタイミング図である。時刻ｔ２３で参照信号ＲＥＦが立ち下がり、その後の時刻ｔ２４で遅延信号ｄｌｙ［ｋ］が立ち上がる。参照信号ＲＥＦおよび遅延信号ｄｌｙ［ｋ］の両方がハイである期間がないため、信号Ａはハイのままである。その結果、コンパレータ４３，４４が出力する信号Ｂ，Ｃはともにロウとなり、ＸＯＲ回路４５は判定結果ＯＵＴ［ｋ］をロウに設定する。このようにして、位相一致検出回路３２ｋは参照信号ＲＥＦと遅延信号ｄｌｙ［ｋ］との位相差が所定範囲内でないことを検出できる。
【００４６】
図８（ｃ）は、参照信号ＲＥＦと遅延信号ｄｌｙ［ｋ］との位相差が所定範囲内である場合のタイミング図である。時刻ｔ２５で遅延信号ｄｌｙ［ｋ］が立ち上がり、その直後の時刻ｔ２６で参照信号ＲＥＦが立ち下がる。時刻ｔ２５でトランジスタＱＮ１，ＱＮ２がともにオンし、信号Ａの電圧が下がり始める。ところが、その直後の時刻ｔ２６でトランジスタＱＮ１がオフする。そのため、信号Ａはロウにまで下がらず、ハイとロウとの間の電圧Ｖｍに設定される。コンパレータ４３の閾値ＶｔｈＨは電圧Ｖｍより高いため、信号Ｂはハイに設定される。一方、コンパレータ４４の閾値ＶｔｈＬは電圧Ｖｍより低いため、信号Ｃはロウに設定される。その結果、ＸＯＲ回路は判定結果ＯＵＴ［ｋ］をハイに設定する。このようにして、遅延信号ｄｌｙ［ｋ］の立ち上がりから参照信号ＲＥＦの立ち下がりまでの時間が所定時間以内である場合に、位相一致検出回路３２ｋは、遅延信号ｄｌｙ［ｋ］と参照信号ＲＥＦとの位相差が所定範囲内であることを検出できる。
【００４７】
図７の位相一致検出回路３２ｋでは、信号Ａの電圧が電圧ＶｔｈＬ〜ＶｔｈＨの間に設定される場合に、判定結果ＯＵＴ［ｋ］がハイに設定される。そのためには、参照信号ＲＥＦがハイである期間に遅延信号ｄｌｙ［ｋ］が立ち上がることにより信号Ａの電圧が電圧ＶｔｈＨより低くなり、かつ、信号Ａの電圧が電圧ＶｔｈＬより低くなる前に参照信号ＲＥＦが立ち下がる必要がある。参照信号ＲＥＦと遅延信号ｄｌｙ［ｋ］との位相差がこの条件を満たす範囲内である場合に、参照信号ＲＥＦと遅延信号ｄｌｙ［ｋ］との位相が一致すると判定される。
【００４８】
なお、参照信号ＲＥＦの立ち上がりと、遅延信号ｄｌｙ［ｋ］の立ち下がりとが一致する場合も、判定結果ＯＵＴ［ｋ］はハイに設定され得る。しかしながら、これは参照信号ＲＥＦと遅延信号ｄｌｙ［ｋ］との位相が一致しているわけではないため、不要な動作である。そこで、デコーダ回路３３でこの判定結果を無効にするマスク処理を行う。マスク処理には、他の位相一致検出回路の信号Ｂ，Ｃを利用することができる。
【００４９】
例えば、遅延信号ｄｌｙ［ｋ］が入力される位相一致検出回路３２ｋの判定結果ＯＵＴ［ｋ］がハイである場合、デコーダ回路３３は、一段前の遅延信号ｄｌｙ［ｋ−１］が入力される位相一致検出回路３２（ｋ−１）の信号Ｂ（以下、信号Ｂ［ｋ−１］とする）および一段後の遅延信号ｄｌｙ［ｋ＋１］が入力される位相一致検出回路３２（ｋ＋１）の信号Ｂ（以下、信号Ｂ［ｋ＋１］とする）を確認する。図８（ｃ）のように、参照信号ＲＥＦの立ち下がりと遅延信号ｄｌｙ［ｋ］の立ち上がりとが一致している場合、遅延信号ｄｌｙ［ｋ−１］の位相は参照信号ＲＥＦの位相より進んでおり（図８（ａ）の状態）、信号Ｂ［ｋ−１］はハイである。一方、遅延信号ｄｌｙ［ｋ＋１］の位相は参照信号ＲＥＦの位相より遅れており（図８（ｂ）の状態）、信号Ｂ［ｋ＋１］はロウである。これとは逆に、信号Ｂ［ｋ−１］がロウであり、信号Ｂ［ｋ＋１］がハイであれば、デコーダ回路３３は、参照信号ＲＥＦの立ち上がりと、遅延信号ｄｌｙ［ｋ］の立ち下がりとが一致していると判断でき、マスク処理を行う。
【００５０】
このように、第２の実施形態では、図７に示すトランジスタ１０個程度の簡易な位相一致検出回路３２ｋを用いて位相一致検出を行い、位相雑音が小さいＬＯ信号を生成できる。
【００５１】
（第３の実施形態）
上述した第２の実施形態の位相一致検出回路３２ｋは１本の信号Ａをハイとロウとの間の電圧Ｖｍに設定したが、以下に説明する第３の実施形態では、２本の信号をハイとロウとの間の電圧に設定するものである。
【００５２】
図９は、位相一致検出回路３２ｋの別の一例を示す回路ブロック図である。図９では、図７と共通する構成部分には同一の符号を付しており、以下では相違点を中心に説明する。
【００５３】
図９の位相一致検出回路３２ｋ’は、参照信号ＲＥＦおよび遅延信号ｄｌｙ［ｋ］の立ち上がりエッジを位相の基準とし、遅延信号ｄｌｙ［ｋ］と参照信号ＲＥＦとの位相差が所定範囲内か否か、すなわち、一致しているか否か、を検出する。
【００５４】
位相差検出回路４１’は、遅延信号ｄｌｙ［ｋ］＋と、不図示の反転回路で生成される遅延信号ｄｌｙ［ｋ］の反転信号ｄｌｙ［ｋ］−とが入力されるラッチ回路５１を有する。ラッチ回路５１には参照信号ＲＥＦがクロック入力され、その立ち上がりに同期して、遅延信号ｄｌｙ［ｋ］＋と反転信号ｄｌｙ［ｋ］−との大小関係を比較する。
【００５５】
図１０は、ラッチ回路５１の内部構成の一例を示す回路図である。ＰＭＯＳトランジスタＱＰ１１およびＮＭＯＳトランジスタＱＮ１１は、電源端子ＶＤＤとＮＭＯＳトランジスタＱＮ１０との間に縦続接続され、ＰＭＯＳトランジスタＱＰ１２およびＮＭＯＳトランジスタＱＮ１２は、電源端子ＶＤＤとＮＭＯＳトランジスタＱＮ１０との間に縦続接続される。ＰＭＯＳトランジスタＱＰ１３およびＮＭＯＳトランジスタＱＮ１３は、電源端子ＶＤＤとトランジスタＱＮ１０との間に縦続接続され、ＰＭＯＳトランジスタＱＰ１４およびＮＭＯＳトランジスタＱＮ１４は、電源端子ＶＤＤとトランジスタＱＮ１０との間に縦続接続される。ＰＭＯＳトランジスタＱＰ１５はトランジスタＱＰ１３と並列接続され、ＰＭＯＳトランジスタＱＰ１６はトランジスタＱＰ１４と並列接続される。
【００５６】
トランジスタＱＰ１１，ＱＰ１２，ＱＰ１５，ＱＰ１６，ＱＮ１０の各ゲートには参照信号ＲＥＦが入力される。トランジスタＱ１１，Ｑ１２のゲートにはそれぞれ、遅延信号ｄｌｙ［ｋ］＋，反転信号ｄｌｋ［ｋ］−が入力される。トランジスタＱＰ１３，ＱＮ１３の接続ノードはトランジスタＱＰ１４，ＱＮ１４のゲートに接続され、信号ＶＯ−を出力する。トランジスタＱＰ１４，ＱＮ１４の接続ノードはトランジスタＱＰ１３，ＱＮ１３のゲートに接続され、信号ＶＯ＋を出力する。
【００５７】
図９、図１０のラッチ回路５１は、参照信号ＲＥＦと遅延信号ｄｌｙ［ｋ］との位相差が所定範囲内でない場合、位相差に応じて信号ＶＯ＋，ＶＯ−のいずれか一方をロウに、他方をハイに設定する。一方、位相差検出回路４１’は、位相差が所定範囲内である場合、信号ＶＯ＋，ＶＯ−をハイとロウとの間の電圧Ｖｍに設定する。
【００５８】
一方、図９の判定回路４２’は、遅延回路（ＤＥＬＡＹ）５２と、Ｄフリップフロップ（Ｄ−ＦＦ）５３，５４と、ＡＮＤ回路（論理回路）５５とを有する。遅延回路５２は参照信号ＲＥＦを遅延した遅延参照信号ＲＥＦ＿Ｄを生成する。Ｄフリップフロップ５３，５４には遅延参照信号ＲＥＦ＿Ｄがクロック入力される。Ｄフリップフロップ５３，５４は遅延参照信号ＲＥＦ＿Ｄの立ち上がりに同期して信号ＶＯ＋，ＶＯ−の値を保持し、それぞれ信号Ｄ＋，Ｄ−とする。ＡＮＤ回路５５は信号Ｄ＋と信号Ｄ−との論理積を判定結果ＯＵＴ［ｋ］とする。
【００５９】
判定回路４２’は、信号ＶＯ，ＶＯ−のうちいずれか一方がロウである場合、参照信号ＲＥＦと遅延信号ｄｌｙ［ｋ］との位相差が所定範囲内でないと判定し、判定結果ＯＵＴ［ｋ］をロウに設定する。一方、信号ＶＯ＋，ＶＯ−が電圧Ｖｍである場合、判定回路４２は、参照信号ＲＥＦと遅延信号ｄｌｙ［ｋ］との位相差が所定範囲内であると判定し、判定結果ＯＵＴ［ｋ］をハイに設定する。
【００６０】
図１１は、図９の位相一致検出回路３２ｋ’の動作の一例を示すタイミング図である。図１１を用いて、図９の位相一致検出回路３２ｋ’の動作をより詳しく説明する。
【００６１】
参照信号ＲＥＦがロウである間、トランジスタＱＰ１１，ＱＰ１２，ＱＰ１５，ＱＰ１６がオンし、信号ＶＯ＋，ＶＯ−と、トランジスタＱＮ１１，ＱＮ１３の接続ノード、トランジスタＱＮ１２，ＱＮ１４の接続ノードがハイに設定される。以下、場合を分けて説明する。
【００６２】
図１１（ａ）は、参照信号ＲＥＦと遅延信号ｄｌｙ［ｋ］との位相差が所定範囲を超え、遅延信号ｄｌｙ［ｋ］の位相が参照信号ＲＥＦの位相より進んでいる場合のタイミング図である。時刻ｔ３１で参照信号ＲＥＦが立ち上がったとき、遅延信号ｄｌｙ［ｋ］＋はハイであり、反転信号ｄｌｋ−［ｋ］はロウである。したがって、時刻ｔ３１で、図１０のトランジスタＱＮ１０，ＱＮ１１，ＱＮ１３，ＱＮ１４がオンする。トランジスタＱＮ１０，ＱＮ１１，ＱＮ１３がオンするため、信号ＶＯ−の電圧は低下し、やがてロウに達する。一方、トランジスタＱＮ１２がオフであるため、信号ＶＯ＋はハイのままである。
【００６３】
続いて、時刻ｔ３２で、遅延参照信号ＲＥＦ＿Ｄが立ち上がると、図９のＤフリップフロップ５３，５４はそれぞれ、信号ＶＯ＋，ＶＯ−の値を保持し、信号Ｄ＋をハイに、信号Ｄ−をロウに設定する。そして、ＡＮＤ回路５５は判定結果ＯＵＴ［ｋ］をロウに設定する。このようにして、位相一致検出回路３２ｋ’は参照信号ＲＥＦと遅延信号ｄｌｙ［ｋ］との位相差が所定範囲内でないことを検出できる。
【００６４】
図８（ｂ）は、参照信号ＲＥＦと遅延信号ｄｌｙ［ｋ］との位相差が所定範囲を超え、遅延信号ｄｌｙ［ｋ］の位相が参照信号ＲＥＦの位相より遅れている場合のタイミング図である。この場合、時刻ｔ３３で参照信号ＲＥＦが立ち上がったとき、遅延信号ｄｌｙ［ｋ］＋はロウであり、反転信号ｄｌｋ−［ｋ］はハイである。したがって、信号ＶＯ＋，ＶＯ−の極性が図８（ａ）と逆になるが、類似の動作により、判定結果ＯＵＴ［ｋ］はロウに設定される。
【００６５】
図８（ｃ）は、参照信号ＲＥＦと遅延信号ｄｌｙ［ｋ］との位相差が所定範囲内である場合のタイミング図である。時刻ｔ３６で、参照信号ＲＥＦが立ち上がるとともに、遅延信号ｄｌｙ［ｋ］＋はロウからハイに、反転信号ｄｌｋ−［ｋ］はハイからロウになる。時刻ｔ３６は、遅延信号ｄｌｙ［ｋ］＋はロウからハイに、反転信号ｄｌｙ［ｋ］−はハイからロウに遷移している途中であり、両者の差が小さいため、図７のラッチ回路５１が出力する信号ＶＯ＋，ＶＯ−はメタステーブル状態となる。その結果、しばらくの間、ハイとロウとの中間電圧より高い電圧Ｖｍを出力する。
【００６６】
さらに、信号ＶＯ＋，ＶＯ−が電圧Ｖｍを出力している間に、時刻ｔ３７で遅延参照信号ＲＥＦ＿Ｄが立ち上がると、電圧Ｖｍはハイとロウとの中間電圧より高いので、Ｄフリップフロップ５３，５４は信号Ｄ＋，Ｄ−をハイに設定する。これにより、ＡＮＤ回路５５は判定結果ＯＵＴ［ｋ］をハイに設定する。このようにして、位相一致検出回路３２ｋ’は、遅延信号ｄｌｙ［ｋ］と参照信号ＲＥＦとの位相差が所定範囲内であることを検出できる。
【００６７】
図１２は、図９の位相一致検出回路３２ｋ’の変形例である。図１２の判定回路４２’’は、信号ＶＯ＋とＤフリップフロップ５３との間にインバータ回路５５，５６を、信号ＶＯ−とＤフリップフロップ５４との間にインバータ回路５７，５８を有する。２段のインバータ回路５５，５６により、図１１（ｃ）の信号ＶＯ＋の電圧Ｖｍはハイに増幅され、２段のインバータ回路５７，５８により、信号ＶＯ−の電圧Ｖｍもハイに増幅される。これにより、Ｄ−ＦＦで、確実に信号Ｄ＋，Ｄ−をハイに設定できる。
【００６８】
このように、第３の実施形態では、第２の実施形態と同様に位相一致検出回路３２ｋ’，３２ｋ’’を用いて、位相一致検出を行い、位相雑音が小さいＬＯ信号を生成できる。
【００６９】
（第４の実施形態）
上述した各実施形態では、位相シフト部２１は遅延素子を縦続接続し、遅延時間が遅延素子の単位遅延時間ΔＴずつずれた遅延信号ｄｌｙ［１］〜ｄｌｙ［ｎ］を生成するものであった。これに対し、以下に説明する第４の実施形態は、遅延信号ｄｌｙ［１］〜ｄｌｙ［ｎ］を補間して、遅延信号の数をさらに多くするものである。
【００７０】
図１３は、遅延信号ｄｌｙ［ｋ］と遅延信号ｄｌｙ［ｌ］（ｌは１〜ｎの整数）とを補間する補間回路６１の一例を示す概略ブロック図である。また、図１４は、図１３の補間回路６１の動作の一例を示すタイミング図である。
【００７１】
図４の遅延信号ｄｌｙ［１］〜ｄｌｙ［ｎ］のうちの任意の２つの遅延信号ｄｌｙ［ｋ］，ｄｌｙ［ｌ］が補間回路６１に入力される。補間回路６１は、遅延信号ｄｌｙ［ｋ］が入力されるインバータ回路６２と、遅延信号ｄｌｙ［ｌ］が入力されるインバータ回路６３とを有し、これらの出力端子は短絡されて、遅延信号ｄｌｙ’を生成する。２つのインバータ回路の特性は等しい。
【００７２】
これにより、図１４に示すように、元ＬＯ信号に対する遅延時間がＴｋである遅延信号ｄｌｙ［ｋ］と、遅延時間がＴｌである遅延信号ｄｌｙ［ｌ］とを補間して、遅延時間が（Ｔｋ＋Ｔｌ）／２である信号ｄｌｙ’が新たに生成される。この信号ｄｌｙ’を遅延信号の１つとして使用できる。
【００７３】
図１５は、補間回路６１を用いた位相シフト部２１’の内部構成の一例を示す概略ブロック図である。同図の位相シフト部２１’は、遅延素子３１１〜３１３に加え、インバータ回路６２〜６５を有する。実際はより多くの遅延素子やインバータ回路が接続されているが、同図では省略している。
【００７４】
インバータ回路自身の遅延時間を無視すると、１つ目の遅延素子３１１の出力端子に接続されるインバータ回路６４により、遅延時間がΔＴである遅延信号ｄｌｙ［１］が生成される。また、２つ目の遅延素子３１２の出力端子に接続されるインバータ回路６５により、遅延時間が２ΔＴである遅延信号ｄｌｙ［２］が生成される。さらに、遅延素子３１１の出力端子に接続されるインバータ回路６２と、遅延素子３１２の出力端子に接続されるインバータ回路６３により補間回路６１が構成され、遅延時間が１．５ΔＴである遅延信号ｄｌｙ［１．５］が生成される。
【００７５】
同様にして、図１５の位相シフト部２１’は遅延時間が０．５ΔＴずつずれた遅延信号を生成できる。もちろん、これらをさらに補間して、０．５ΔＴより短い時間ずつ遅延時間がずれた遅延信号を生成してもよい。なお、インバータ回路６４，６５等を設ける理由は、各遅延信号の極性をそろえるためであるが、インバータ回路を設けず、位相一致検出回路３２ｋで極性の違いを吸収してもよい。
【００７６】
このように、第４の実施形態では、２つのインバータ回路の出力を短絡して、遅延素子の出力を補間した遅延信号を生成する。そのため、遅延素子の単位遅延時間ΔＴより短い時間ずつ遅延時間がずれた遅延信号を生成でき、さらに、位相調整の精度を向上できる。
【００７７】
（第５の実施形態）
上述した第１〜第３の実施形態の位相シフト部２１，２１’は、複数の遅延素子を縦続接続して遅延信号を生成するものであった。これに対し、以下に説明する第５の実施形態は、元ＬＯ信号を分周して複数の分周信号を生成し、これらの分周信号を抵抗素子を用いて分圧して遅延信号を生成するものである。
【００７８】
図１６は、位相シフト部２１’’の内部構成の一例を示す概略ブロック図である。位相シフト部２１’’は、分周回路７１と、分圧回路７２とを有する。
【００７９】
分周回路７１は元ＬＯ信号を分周し、例えば９０度ずつの位相差を持った４相の分周信号ＬＯ１〜ＬＯ４を生成する。分周回路７１は、例えば、Ｑｕａｄｒａｔｕｒｅ ＶＣＯやリング発振器、ポリフェーズフィルタ等により実現できる。なお、分周回路７１は４相の分周信号でなく、８相や１６相の分周信号を生成してもよい。
【００８０】
分圧回路７２は４ｍ個の抵抗Ｒ１〜Ｒｍを有する。分圧回路７２は、抵抗Ｒ１〜Ｒｍにより４相の分周信号ＬＯ１〜ＬＯ４をさらにｍ分割して、４＊ｍ（＝ｎ）相の遅延信号ｄｌｙ［１］〜ｄｌｙ［ｎ］を生成する。
【００８１】
抵抗Ｒ１〜Ｒｍは分周信号ＬＯ１と分周信号ＬＯ２との間に直列接続される。抵抗Ｒｍ＋１〜Ｒ２ｍは分周信号ＬＯ２と分周信号ＬＯ３との間に直列接続される。抵抗Ｒ２ｍ＋１〜Ｒ３ｍは分周信号ＬＯ３と分周信号ＬＯ４との間に直列接続される。抵抗Ｒ３ｍ＋１〜Ｒ４ｍは分周信号ＬＯ４と分周信号ＬＯ１との間に直列接続される。ここで、遅延信号ｄｌｙ［１］〜ｄｌｙ［４ｍ］の遅延時間を等間隔にするため、分周信号の近くに接続される抵抗ほど、抵抗値を大きくするのが望ましい。例えば、Ｒ１＞Ｒ２＞・・・＜Ｒｍ−１＜Ｒｍとする。
【００８２】
抵抗Ｒｋ（ｋ＝１〜４ｍ−１）と抵抗Ｒｋ＋１との接続ノードから遅延信号ｄｌｙ［ｋ＋１］が出力され、抵抗Ｒ４ｍと抵抗Ｒ１との接続ノードから遅延信号ｄｌｙ［１］が出力される。例えば、遅延信号ｄｌｙ［２］は、分周信号ＬＯ１とＬＯ２とを、抵抗Ｒ１〜Ｒｍで分圧して得られる。分圧して得られた遅延信号ｄｌｙ［２］の遅延時間は、分周信号ＬＯ１の遅延時間と分周信号ＬＯ２の遅延時間との間の値となる。他の遅延信号も同様である。
【００８３】
なお、分周信号ＬＯ１と遅延信号ｄｌｙ［１］，ＬＯ２とｄｌｙ［ｍ＋１］，ＬＯ３とｄｌｙ［２ｍ＋１］，ＬＯ４とｄｌｙ［３ｍ＋１］はそれぞれ同じ信号である。
【００８４】
抵抗Ｒ１〜Ｒ４ｍの抵抗値を適切な値に設定することにより、遅延時間ｄｌｙ［１］〜ｄｌｙ［４ｍ］の遅延時間を等間隔にすることができる。
【００８５】
図１７は、分圧回路７２の具体例を示す回路図である。図１７の分圧回路７２は、図１５の分圧回路７２においてｍ＝４とした例である。以下、図１７の分圧回路７２で、遅延信号ｄｌｙ［１］〜ｄｌｙ［１６］の遅延時間を等間隔にするための条件を求める。
【００８６】
抵抗Ｒ１〜Ｒ１６の抵抗値は、任意の２つの分周信号間で対称でなければならない。そのため、分周信号の直近に配置される８個の抵抗の抵抗値をｒ１、他の抵抗の抵抗値をｒ２とする。また、ＬＯ信号およびその分周信号ＬＯ１〜ＬＯ４は２．４ＧＨｚ程度の高周波数であるため、その波形は矩形ではなく正弦波で近似できる。さらに、分周信号ＬＯ１〜ＬＯ４は互いに９０度ずつの位相差を有することを考慮すると、下記（２）〜（５）式で表される。
LO1 = sinωt ・・・（２）
LO2 = cosωt ・・・（３）
LO3 = -sinωt ・・・（４）
LO4 = -cosωt ・・・（５）
【００８７】
ここで、ω＝２π＊Ｆｌｏである。例えば遅延信号ｄｌｙ［２］〜ｄｌｙ［４］は、分周信号ＬＯ１とＬＯ２とを抵抗Ｒ１〜Ｒ４で分圧した電圧となる。よって、ｄｌｙ［１］〜ｄｌｙ［５］は下記（６）〜（１０）式で表される。
【数１】
【数２】
【数３】
【数４】
【数５】
【００８８】
ここで、Ａ，α，βは下記（１１）〜（１３）式で表される。
【数６】
【数７】
【数８】
【００８９】
そこで、抵抗値ｒ１，ｒ２が下記（１４）式を満たすようにする。
ｒ１＝√２＊ｒ２ ・・・（１４）
【００９０】
これにより、α＝２２．５度、β＝６７．５度となり、遅延信号ｄｌｙ［１］〜ｄｌｙ［５］を位相が２２．５度ずつずれた信号とすることができる。結果として、遅延信号ｄｌｙ［１］〜ｄｌｙ［１６］は、３６０度を１６等分した位相差を有し、遅延時間が等間隔となる。
【００９１】
このように、第４の実施形態の位相シフト部２１は、まず、分周回路７１によりＬＯ信号を分周して複数の分周信号ＬＯ１〜ＬＯ４を生成する。次に、複数の抵抗により分周信号ＬＯ１〜ＬＯ４を分圧してＬＯ信号の遅延信号ｄｌｙ［１］〜ｄｌｙ［４ｍ］を生成する。ＣＭＯＳインバータ回路等の遅延素子を用いないため、製造ばらつきによる影響を抑制できる。
【００９２】
なお、図１６および図１７において、抵抗に代えて、容量、インダクタ、ゲートが所定電位にバイアスされたトランジスタ等の一般的なインピーダンス素子でもよい。また、図１６、図１７で生成される遅延信号のうちの２つを図１３の補間回路６１で補間して、さらに短い時間ずつ遅延時間がずれた遅延信号を生成してもよい。
【００９３】
（第６の実施形態）
以下に説明する第６の実施形態は、図４のデコーダ回路３３およびＭＵＸ部２３に関するものである。
【００９４】
図４のデコーダ回路３３は、位相一致検出回路３２１〜３２ｎの判定結果ＯＵＴ［１］〜ＯＵＴ［ｎ］に基づき、どの遅延信号の位相が参照信号ＲＥＦの位相と一致しているのかを示す制御信号ＳＥＬを生成する。制御信号ＳＥＬはｎビットのデジタル信号である。本実施形態では、デコーダ回路３３は、以下のようにして、制御信号ＳＥＬのうちの１ビットのみをハイに設定する。
【００９５】
図４の位相一致検出回路３２１〜３２ｎで、参照信号ＲＥＦの位相と、遅延信号ｄｌｙ［１］〜ｄｌｙ［ｎ］のうちの１つの遅延信号ｄｌｙ［ｋ］の位相とが一致していると判定された場合、制御信号ＳＥＬのうちのｋビット目をハイに、他をロウにそれぞれ設定する。
【００９６】
第１の実施形態で説明したように、遅延素子の数ｎが大きい場合、複数の位相一致検出回路３２ｋが参照信号ＲＥＦとの位相が一致している、と判定されることがある。図１８は、参照信号ＲＥＦと複数の遅延信号との位相が一致している様子を示す図である。同図では、参照信号ＲＥＦと５つの遅延信号の位相とが一致している。この場合、デコーダ回路３３は、予め定めた優先順位にしたがって、制御信号ＳＥＬのうちの１ビットのみをハイに設定する。例えば、位相一致検出回路３２１〜３２ｎの順で、最初に位相が一致した位相一致検出回路を最優先とする。これにより、最初に位相が一致した位相一致検出回路以降の位相一致検出回路の動作を停止することができ、消費電力を低減できる。
【００９７】
一方、いずれの位相一致検出回路３２ｋでも、参照信号ＲＥＦと遅延信号との位相が一致している、と判定されない場合、デコーダ回路３３は、制御信号ＳＥＬのうち、予め定めた１ビットをハイに設定する。あるいは、１周期前にハイであった１ビットを引き続きハイに設定し、１周期前との位相の変動が小さくなるようにしてもよい。
【００９８】
図１９は、ＭＵＸ部２３の内部構成の一例を示す概略ブロック図である。ＭＵＸ部２３は、遅延信号ｄｌｙ［１］〜ｄｌｙ［ｎ］にそれぞれ対応して設けられるｎ個の出力バッファ（出力回路）８１１〜８１ｎを有する。出力バッファ８１ｋの入力端子ＩＮには対応する遅延信号ｄｌｙ［ｋ］が入力される。また、出力バッファ８１ｋの制御端子ＣＮＴには、制御信号ＳＥＬのｋビット目がそれぞれ入力される。さらに、各出力バッファ８１１〜８１ｎの出力端子ＯＵＴは短絡されて、ＬＯ信号を出力する。
【００９９】
本実施形態の出力バッファ８１１〜８１ｎは、ハイインピーダンス（以下、Ｈｉ−Ｚ）出力が可能な３ステートバッファである。すなわち、出力バッファ８１ｋは、制御端子ＣＮＴにハイが入力されると、入力端子ＩＮに入力される遅延信号ｄｌｙ［ｋ］を出力端子ＯＵＴから出力し、制御端子ＣＮＴにロウが入力されると、出力端子ＯＵＴをＨｉ−Ｚに設定する。
【０１００】
上述のように、デコーダ回路３３は制御信号ＳＥＬのうちの１ビットをハイに設定するため、出力バッファのうちの１つから対応する遅延信号が出力され、ＬＯ信号が生成される。
【０１０１】
このように、第６の実施形態では、遅延信号ｄｌｙ［１］〜ｄｌｙ［ｎ］のそれぞれに対応して、Ｈｉ−Ｚを出力可能な出力バッファ８１１〜８１ｎを設ける。また、デコーダ回路３３は、１ビットのみがハイである制御信号ＳＥＬを生成し、出力バッファ８１１〜８１ｎのそれぞれに入力する。そのため、ＭＵＸ部２３は、遅延信号ｄｌｙ［１］〜ｄｌｙ［ｎ］のうちの１つを選択して、確実にＬＯ信号を生成できる。
【０１０２】
（第7の実施形態）
第６の実施形態では、すべての出力バッファの出力端子を短絡するものであった。これに対し、以下に説明する第7の実施形態では、出力バッファを縦続接続するものである。
【０１０３】
図２０は、ＭＵＸ部２３の内部構成の別の一例を示す概略ブロック図である。同図では、８個の遅延信号ｄｌｙ［１］〜ｄｌｙ［８］が生成される例を示している。ＭＵＸ部２３’は出力バッファ９１１〜９１１５を有する。
【０１０４】
出力バッファ（第１の出力回路）９１１〜９１８は、遅延信号ｄｌｙ［１］〜ｄｌｙ［８］が入力端子ＩＮに入力され、制御信号ＳＥＬに応じて、出力端子ＯＵＴから遅延信号を出力するか否かを切り替える。出力バッファ（第２の出力回路）９１９は短絡される出力バッファ９１１，９１２の出力端子ＯＵＴが入力端子ＩＮに接続される。出力バッファ９１１０〜９１１２も同様である。出力バッファ（第３の出力回路）９１１３〜９１１５は、制御信号ＳＥＬに応じて、出力バッファ９１９〜９１１４の出力信号を合成し、ＬＯ信号を生成する。その他の点は、第６の実施形態と同様である。
【０１０５】
このように、第６の実施形態では、すべての出力バッファの出力端子ＯＵＴを短絡するのではなく、そのうちのいくつかの出力バッファの出力端子ＯＵＴのみを接続し、次段の出力バッファの入力端子ＩＮに接続する。そのため、短絡される出力バッファの出力端子数が少なくなり、短絡されるノードの寄生容量を小さくできる。結果として、各端子の信号のエッジが急峻になり、素子ばらつきや雑音の影響を低減できる。
【０１０６】
なお、図２０のＭＵＸ部２３’は種々変形し得る。例えば、同図では２つずつの出力バッファを短絡しているが、例えば４つずつの出力バッファを短絡してもよい。これにより、短絡されるノードの寄生容量は大きくなるが、それでも図１９よりは小さく、かつ図２０より回路規模を削減できる。また、遅延信号が４つの場合は、図２０の出力バッファ９１５〜９１８，９１１１〜９１１５を設ける必要はないが、この場合、短絡される出力バッファ９１９，９１１０の出力端子を第３の出力回路とみなすことができる。
【０１０７】
（第８の実施形態）
上述した第６および第７の実施形態は、デコーダ回路３３が、制御信号ＳＥＬのうちの１ビットをハイに設定するものであった。これに対し、以下に説明する第８の実施形態は、１または複数ビットをハイに設定するものである。
【０１０８】
本実施形態のＭＵＸ部２３の構成は第６の実施形態の図１９と同様である。ただし、図１８に示すように、参照信号ＲＥＦと複数の遅延信号との位相が一致している場合、デコーダ回路３３は制御信号ＳＥＬのうちの１ビットではなく、位相が一致している遅延信号に対応するビットすべてをハイに設定する。例えば、参照信号ＲＥＦと、５個の遅延信号ｄｌｙ［２］〜ｄｌｙ［６］の位相が一致している場合、デコーダ回路３３は、制御信号ＳＥＬの２〜６ビット目をハイに、他のビットをロウにそれぞれ設定する。
【０１０９】
これにより、出力バッファ８１２〜８１６の出力端子ＯＵＴから遅延信号ｄｌｙ［２］〜ｄｌｙ［６］がそれぞれ出力され、ＭＵＸ部２３はこれらを合成してＬＯ信号を出力する。より具体的には、ＭＵＸ部２３は、元ＬＯ信号に対する遅延時間が、遅延信号ｄｌｙ［２］〜ｄｌｙ［６］のそれぞれの遅延時間の平均値であるＬＯ信号を出力する。
【０１１０】
第６の実施形態では、参照信号ＲＥＦとの位相が一致した遅延信号が複数ある場合でも、ＭＵＸ部２３はそのうちの１つだけを選択して、ＬＯ信号を出力する。参照信号ＲＥＦと選択された遅延信号との位相は必ずしも厳密に一致しているわけではなく、位相雑音が含まれる。
【０１１１】
これに対し、本実施形態では、位相が一致すると判定される複数の遅延信号の遅延時間を平均するため、出力されるＬＯ信号の位相雑音を低減できる。中心極限定理により、参照信号ＲＥＦとの位相が一致すると判定される遅延信号がｎ個ある場合、遅延時間の平均値の標準偏差が１／√ｎになるためである。
【０１１２】
このように、第８の実施形態では、参照信号ＲＥＦとの位相が一致する遅延信号が複数存在する場合に、ＭＵＸ部２３はこれらを合成してＬＯ信号を出力する。そのため、ＬＯ信号の位相雑音をさらに低減できる。
【０１１３】
（第９の実施形態）
第９の実施形態は、第８の実施形態の変形例であり、デジタルフィルタを介して、制御信号ＳＥＬを出力バッファに入力するものである。
【０１１４】
図２１は、ＭＵＸ部２３の内部構成の他の一例を示す概略ブロック図である。図２１では、図１９と共通する構成部分には同一の符号を付しており、以下では相違点を中心に説明する。図２１のＭＵＸ部２３’’はデジタルフィルタ８２をさらに有する。デジタルフィルタ８２には制御信号ＳＥＬが入力され、その出力信号ＳＥＬ＿ＬＰＦのｋビット目が出力バッファ８１ｋの入力端子に入力される。
【０１１５】
デジタルフィルタ８２は例えばカウンタ回路であり、一旦制御信号ＳＥＬのあるビットがハイに設定されると、所定時間、出力信号ＳＥＬ＿ＬＰＦの対応するビットをハイに設定し続ける。これにより、直近に参照信号ＲＥＦとの位相が一致した遅延信号のみならず、過去に一致した遅延信号も用いて、ＭＵＸ部２３’’は、複数の遅延信号の遅延時間を平均したＬＯ信号を生成する。そのため、出力されるＬＯ信号の位相誤差の高周波成分を除去できる。
【０１１６】
デジタルフィルタはカウンタ回路以外の低域通過フィルタ（Low Pass Filter）でもよく、位相一致検出回路３２１〜３２ｎからの判定結果ＯＵＴ［１］〜ＯＵＴ［ｎ］に基づいて生成される制御信号ＳＥＬに低域通過フィルタ処理を施し、平滑化された制御信号ＳＥＬ＿ＬＰＦを生成するものであればよい。
【０１１７】
このように、第９の実施形態では、デジタルフィルタ８２を介して、制御信号ＳＥＬを出力バッファ８１１〜８１ｎに入力する。そのため、ＬＯ信号の位相誤差の高周波成分を除去できる。
【０１１８】
図７、図１０等の回路は一例に過ぎず、種々の変形が可能である。例えば、ＭＯＳトランジスタの少なくとも一部を、バイポーラトランジスタやＢｉ−ＣＭＯＳ等の他の半導体素子を用いて構成してもよい。また、トランジスタの導電型を逆にし、それに応じて電源端子と接地端子の接続位置を逆にした回路を構成してもよい。この場合も基本的な動作原理は同じである。
【０１１９】
上記の記載に基づいて、当業者であれば、本発明の追加の効果や種々の変形を想到できるかもしれないが、本発明の態様は、上述した個々の実施形態には限定されるものではない。特許請求の範囲に規定された内容およびその均等物から導き出される本発明の概念的な思想と趣旨を逸脱しない範囲で種々の追加、変更および部分的削除が可能である。
【０１２０】
なお、本実施形態は、以下の態様も含む。
【０１２１】
請求項６に記載の半導体集積回路において、前記分周回路は、互いに９０度ずつの位相差を有する第１乃至第４の分周信号を生成し、前記複数のインピーダンス素子は、前記第ｋ（ｋは１乃至３の整数）の分周信号と前記第（ｋ＋１）の分周信号との間、および、前記第４の分周信号と前記第１の分周信号との間にそれぞれ直列接続される第１乃至第４のインピーダンス素子を含み、前記第１および第４のインピーダンス素子のインピーダンス値をｒ１、前記第２および第３のインピーダンス素子のインピーダンス値をｒ２とすると、下記（１５）を満たすことにしてもよい。
【０１２２】
ｒ１＝√２＊ｒ２ ・・・ （１５）。
【０１２３】
請求項１乃至６のいずれかに記載の半導体集積回路において、前記位相シフト部は、前記複数の遅延信号の１つを入力とする第１のインバータ回路と、前記複数の遅延信号の他の１つを入力とする第２のインバータ回路と、を有し、前記第１および第２のインバータ回路の出力は短絡されて、前記複数の遅延信号のうちの１つを生成してもよい。
【０１２４】
請求項１乃至６のいずれかに記載の半導体集積回路において、前記出力部は、前記複数遅延信号のそれぞれに対応して設けられ、対応する前記遅延信号と対応する位相一致検出回路の判定結果に基づいて、対応する前記遅延信号を出力端子から出力するか否かを切り替える複数の出力回路を有し、前記複数の出力回路の出力端子は互いに短絡され、前記短絡された出力端子は、前記位相一致検出回路で前記位相差が所定範囲内であると判定された１または２以上の遅延信号を合成して前記出力発振信号を生成してもよい。
【０１２５】
請求項１乃至６のいずれかに記載の半導体集積回路において、前記出力部は、前記出力部は、前記複数遅延信号のそれぞれに対応して設けられ、その前記遅延信号と対応する位相一致検出回路の判定結果に基づいて、対応する前記遅延信号を出力端子から出力するか否かを切り替える複数の第１の出力回路と、前記複数の第１の出力回路のうちの１つの出力端子または２以上の短絡される出力端子が入力端子に接続され、前記位相一致検出回路の判定結果に基づいて、前記入力端子に入力される信号を出力端子から出力するか否かを切り替える複数の第２の出力回路と、前記複数の第２の出力回路の出力信号を合成して前記出力発振信号を生成する第３の出力回路と、を備えてもよい。
【０１２６】
請求項１乃至６のいずれかに記載の半導体集積回路において、前記位相一致検出回路の検出結果に低域通過フィルタ処理を行うフィルタを備えてもよい。
【符号の説明】
【０１２７】
１ アンテナ
３ 信号送信部
４ 信号受信部
６，１１ ＰＬＬ回路
７，１２ 位相調整回路
８ 変調回路
１３ 復調回路
２１ 位相シフト部
２２ 位相比較部
２３ ＭＵＸ部
３１１〜３１ｎ 遅延素子
３２１〜３２ｎ 位相一致検出回路
４１ 位相差検出回路
４２ 判定回路
４３，４４ 比較回路
４５ ＸＯＲ回路
７１ 分周回路
７２ 分圧回路
８１１〜８１ｎ 出力バッファ
８２ デジタルフィルタ
【技術分野】
【０００１】
本発明の実施形態は、半導体集積回路および無線通信装置に関する。
【背景技術】
【０００２】
携帯電話に代表される無線通信装置には、局発（Local Oscillator：以下、ＬＯ）信号を生成するためのＰＬＬ（Phase Lock Loop）回路が搭載されていることがある。ＬＯ信号は信号を変調および復調する基準となる信号であるため、位相雑音が小さいことが要求される。しかしながら、ＰＬＬ回路で生成されるＬＯ信号には位相雑音が含まれることもある。また、ＰＬＬ回路の回路規模や消費電力を大きくすることなく、位相雑音が小さいＬＯ信号を生成するのは困難である。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００１−２７３０４８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
位相雑音が小さい発振信号を生成可能な半導体集積回路およびこれを用いた無線通信装置を提供する。
【課題を解決するための手段】
【０００５】
本実施形態によれば、半導体集積回路は、位相シフト部と、複数の位相一致検出回路と、出力部とを備える。位相シフト部は、入力発振信号を遅延させて、位相が互いに異なる複数の遅延信号を生成する。複数の位相一致検出回路は、前記複数の遅延信号のそれぞれに対応して設けられ、参照信号と、対応する前記遅延信号との位相差が所定範囲内であるか否かを判定する。出力部は、前記位相差が所定範囲内であると判定された遅延信号に基づいて、出力発振信号を生成する。また、前記複数の位相一致検出回路のそれぞれは、位相差検出回路と、判定回路と、を有する。位相差検出回路は、前記参照信号と、対応する前記遅延信号との位相差が前記所定範囲内でない場合は、その位相差に応じて第１の信号を電源電圧に対応する第１の基準電圧または接地電圧に対応する第２の基準電圧に設定し、前記位相差が前記所定範囲内である場合は、前記第１の信号を前記第１の基準電圧と前記第２の基準電圧との間の第１の電圧に設定する。判定回路は、前記第１の信号に基づいて、前記参照信号と、対応する前記遅延信号との位相差が前記所定範囲内であるか否かを判定する。
【図面の簡単な説明】
【０００６】
【図１】第１の実施形態に係る無線通信装置１００の概略ブロック図。
【図２】位相調整回路２００の内部構成の一例を示す概略ブロック図。
【図３】位相調整回路２００により位相雑音を低減する原理を示す図。
【図４】位相調整回路２００のより具体的な内部構成の一例を示す概略ブロック図。
【図５】遅延素子と、遅延信号の遅延時間との関係を示す図。
【図６】図４の位相調整回路２００の動作の一例を示すタイミング図。
【図７】位相一致検出回路３２ｋの一例を示す回路図。
【図８】図７の位相一致検出回路３２ｋの動作の一例を示すタイミング図。
【図９】位相一致検出回路３２ｋの別の一例を示す回路ブロック図。
【図１０】ラッチ回路５１の内部構成の一例を示す回路図。
【図１１】図９の位相一致検出回路３２ｋ’の動作の一例を示すタイミング図。
【図１２】図９の位相一致検出回路３２ｋ’の変形例。
【図１３】遅延信号ｄｌｙ［ｋ］と遅延信号ｄｌｙ［ｌ］とを補間する補間回路６１の一例を示す概略ブロック図。
【図１４】図１３の補間回路６１の動作の一例を示すタイミング図。
【図１５】補間回路６１を用いた位相シフト部２１’の内部構成の一例を示す概略ブロック図。
【図１６】位相シフト部２１’’の内部構成の一例を示す概略ブロック図。
【図１７】分圧回路７２の具体例を示す回路図。
【図１８】参照信号ＲＥＦと複数の遅延信号との位相が一致している様子を示す図。
【図１９】ＭＵＸ部２３の内部構成の一例を示す概略ブロック図。
【図２０】ＭＵＸ部２３の内部構成の別の一例を示す概略ブロック図。
【図２１】ＭＵＸ部２３の内部構成の他の一例を示す概略ブロック図。
【発明を実施するための形態】
【０００７】
以下、半導体集積回路および無線通信装置の実施形態について、図面を参照しながら具体的に説明する。
【０００８】
（第１の実施形態）
図１は、第１の実施形態に係る無線通信装置１００の概略ブロック図である。図１の無線通信装置１００は、例えば携帯電話に搭載される。無線通信装置１００は、アンテナ１と、切替器（ＳＷ）２と、信号送信部３と、信号受信部４とを備えている。なお、無線通信装置１００は信号送信部３および信号受信部４のうちの１つのみを備えていてもよい。
【０００９】
アンテナ１は電波信号を送信または受信する。切替器２はアンテナ１が電波信号を送信するか受信するかを切り替える。信号送信部３は図示しないベースバンドＬＳＩ（Large Scale Integrated circuit）等から入力された入力信号を処理した電波信号をアンテナ１に出力する。信号受信部４はアンテナ１が受信した電波信号を処理して外部に出力する。
【００１０】
信号送信部３は、入力信号処理回路５と、ＰＬＬ回路（第１の発振信号生成回路）６と、位相調整回路７と、変調回路８と、パワーアンプ（ＰＡ、送信部）９とを有する。入力信号処理回路５は外部から入力された信号を処理する。ＰＬＬ回路はＬＯ信号（以下、元ＬＯ信号とする）を生成する。この元ＬＯ信号は位相雑音を含んでいることもある。位相調整回路７は、元ＬＯ信号から位相雑音を低減したＬＯ信号を生成する。このＬＯ信号に基づいて、変調回路８は入力信号処理回路５の出力信号を変調する。パワーアンプ９は変調回路８の出力信号を増幅してアンテナ１へ出力する。
【００１１】
信号受信部４は、ＬＮＡ（Low Noise Amplifier）１０と、ＰＬＬ回路（第１の発振信号生成回路）１１と、位相調整回路１２と、復調回路１３と、出力信号処理回路（出力回路）１４とを有する。ＬＮＡ１０はアンテナ１が受信した電波信号を増幅する。ＰＬＬ回路はＬＯ信号（以下、元ＬＯ信号とする）を生成する。この元ＬＯ信号は位相雑音を含んでいることもある。位相調整回路１２は、元ＬＯ信号から位相雑音を低減したＬＯ信号を生成する。このＬＯ信号に基づいて、復調回路１３は、ＬＮＡ１０により増幅された電波信号を復調する。出力信号処理回路１４は復調された信号を処理して外部に出力する。
【００１２】
このように、本実施形態では、ＰＬＬ回路６，１１が生成する元ＬＯ信号に位相雑音が含まれていても、位相調整回路７，１２により位相雑音を低減することで、位相雑音が小さいＬＯ信号を変調回路８および復調回路１３に供給できる。これにより、外部からの入力信号、例えば音声／画像信号を所定の圧縮方式でエンコードして送信することや、アンテナ１で受信した信号をデコードして元の音声／画像信号を誤動作なく安定して再生することができる。以下、位相調整回路７，１２について説明する。
【００１３】
図２は、位相調整回路２００の内部構成の一例を示す概略ブロック図である。同図の位相調整回路２００は、例えば半導体集積回路に搭載され、図１の位相調整回路７や位相調整回路１２として使用できる。位相調整回路２００は、位相シフト部２１と、位相比較部２２と、ＭＵＸ部（出力部）２３とを有する。
【００１４】
位相シフト部２１には、例えばＰＬＬ回路で生成される元ＬＯ信号（入力発振信号）が入力される。この元ＬＯ信号は位相雑音を含んでいてもよい。位相シフト部２１は、元ＬＯ信号を遅延させて、元ＬＯ信号と周波数が等しく、位相が互いに異なるｎ（ｎは正の整数）個の遅延信号ｄｌｙ［１］〜ｄｌｙ［ｎ］を生成し、位相比較部２２およびＭＵＸ部２３に供給する。元ＬＯ信号の周波数Ｆｌｏは、例えば２．４ＧＨｚである。
【００１５】
位相比較部２２には、例えばクリスタルにより生成される参照信号ＲＥＦが入力される。参照信号ＲＥＦの周波数Ｆｒｅｆはそれほど高くない（例えば１３ＭＨｚ）が、位相雑音はほとんどない。元ＬＯ信号を生成するためにＰＬＬ回路に入力される参照信号を位相比較部２２に入力してもよい。位相比較部２２は、参照信号ＲＥＦと、遅延信号ｄｌｙ［１］〜ｄｌｙ［ｎ］のそれぞれとを比較し、参照信号ＲＥＦと位相が一致する遅延信号を検出する。さらに、位相比較部２２は、検出した遅延信号を示す制御信号ＳＥＬを生成し、ＭＵＸ部２３に供給する。
【００１６】
なお、特に断らない限り、本明細書における「位相が一致する」とは、「位相差が所定範囲内である」ことを意味し、必ずしも位相が厳密に一致していることを意味するのではない。
【００１７】
ＭＵＸ部２３には遅延信号ｄｌｙ［１］〜ｄｌｙ［ｎ］が入力される。ＭＵＸ部２３は、制御信号ＳＥＬに基づいて、遅延信号ｄｌｙ［１］〜ｄｌｙ［ｎ］のうち、位相比較部２２により検出された遅延信号を選択し、ＬＯ信号（出力発振信号）として出力する。
【００１８】
図３は、位相調整回路２００により位相雑音を低減する原理を示す図である。同図の横軸は参照信号ＲＥＦの周期１／Ｆｒｅｆを単位とする時間であり、縦軸はＬＯ信号の位相誤差（単位は任意）である。
【００１９】
元ＬＯ信号に位相雑音が含まれていなければ、ある時刻で元ＬＯ信号と参照信号ＲＥＦとが同期していれば、その後も元ＬＯ信号と参照信号ＲＥＦとは同期する。しかしながら、実際には、元ＬＯ信号に位相雑音が含まれている。そのため、位相調整を行わない場合、同図の曲線ｇ１で示すように、位相雑音が時間とともに蓄積されて、位相誤差が大きくなってしまう。そうすると、図１の変調回路８や復調回路１３で正しく復調および変調動作ができなくなる。
【００２０】
これに対し、本実施形態では、曲線ｇ２に示すように、位相調整回路２００内の位相比較部２２は、参照信号ＲＥＦの周期で、参照信号ＲＥＦの位相との位相とが一致する遅延信号を検出し、ＭＵＸ部２３は検出された遅延信号をＬＯ信号として出力する。このように元ＬＯ信号の位相を調整してＬＯ信号を生成することにより、参照信号ＲＥＦの１周期以上位相誤差が蓄積されることがなくなり、平均的な位相誤差を小さくすることができる。
【００２１】
図４は、位相調整回路２００のより具体的な内部構成の一例を示す概略ブロック図である。
【００２２】
位相シフト部２１は、直列接続されるｎ個の遅延素子３１１〜３１１ｎを有する。遅延素子３１ｋ（ｋは１〜ｎの整数）は元ＬＯ信号または遅延信号ｄｌｙ［ｋ−１］を単位遅延時間ΔＴだけ遅延させて遅延信号ｄｌｙ［ｋ］を生成する。遅延素子は、例えばインバータ回路や、ＮＡＮＤ回路、ＮＯＲ回路である。ＮＡＮＤ回路等の２入力論理回路を遅延素子３１ｋとして用いる場合、元ＬＯ信号または遅延信号ｄｌｙ［ｋ−１］が入力されない方の入力端子は、種々の制御に用いることができる。例えば、ＮＡＮＤ回路を用いた場合は、一方の入力がロウに固定されると、他方の入力レベルによらず、出力はハイに固定されるため、後段の遅延素子に信号を伝えないことができる。これにより、ある遅延素子以降の処理が不要であることがわかっている場合に、不要な素子に信号を伝えないことで消費電力を低減するなどの処理に利用できる。
【００２３】
ここで、遅延素子３１ｋを多く設け、遅延時間がそれぞれ異なる遅延信号をできるだけ多く生成するのが望ましい。これにより、遅延信号同士の遅延時間の差が小さくなり、すなわち、位相分解能が小さくなり、参照信号ＲＥＦとの位相差がより小さい遅延信号を選択してＬＯ信号を生成できるようになる。結果として、位相調整の精度を向上でき、より位相雑音が小さいＬＯ信号を生成できる。
【００２４】
位相比較部２２は、遅延信号ｄｌｙ［１］〜ｄｌｙ［ｎ］のそれぞれに対応して設けられるｎ個の位相一致検出回路３２１〜３２ｎと、デコーダ回路３３とを有する。位相一致検出回路３２ｋは、参照信号ＲＥＦと、入力される遅延信号ｄｌｙ［ｋ］との位相が一致するか否かを判定する。位相一致検出回路３２ｋは判定結果をＯＵＴ［ｋ］としてデコーダ回路に出力する。位相一致検出回路３２ｋの具体例は第２および第３の実施形態で説明する。デコーダ回路３３は、参照信号ＲＥＦと位相が一致した遅延信号が選択されて出力されるよう、制御信号ＳＥＬを生成し、ＭＵＸ部２３を制御する。
【００２５】
ここで、本実施形態の特徴の１つは、位相一致検出回路３２ｋが、参照信号ＲＥＦの位相と、入力される遅延信号ｄｌｙ［ｋ］の位相とが一致するか否かを検出する点である。これにより、遅延信号の数ｎを多くすることができる。
【００２６】
別の手法として考えられるのは、位相比較部２２として、位相一致検出回路３２１〜３２ｎではなくフリップフロップ３２１’〜３２ｎ’を用い、入力される遅延信号の位相が参照信号ＲＥＦの位相より進んでいるか、遅れているか、を判定することである。この場合、遅延信号ｄｌｙ［１］〜ｄｌｙ［ｎ］がこの順で元ＬＯ信号との位相差が大きくならなければならない。「遅延信号の位相が進んでいる」と判定されるフリップフロップ３２１’〜３２ｋ’と、「遅延信号の位相が遅れている」と判定されるフリップフロップ３２（ｋ＋１）’〜３２ｎとをデコーダ回路３３で検出することにより、制御信号ＳＥＬを生成することになるためである。その結果、遅延素子の数ｎは限られてしまう。より具体的には、遅延信号ｄｌｙ［１］に対する遅延信号ｄｌｙ［ｎ］の位相差が２π以下でなければならないため、遅延素子の数ｎは下記（１）式を満たさなければならない。
２π＊Ｆｌｏ＊ΔＴ＊ｎ≦２π ・・・（１）
【００２７】
したがって、遅延素子の数ｎを１／（Ｆｌｏ＊ΔＴ）より多くすることはできない。簡単な例として、単位遅延時間ΔＴが元ＬＯ信号の周期１／Ｆｌｏの３／１０である場合、遅延素子の数ｎは３が上限である。このように、位相一致検出回路３２ｋを用いない場合は、遅延素子の数ｎは遅延素子の単位遅延時間ΔＴにより制限されてしまう。
【００２８】
これに対し、本実施形態では、位相一致検出回路３２ｋのそれぞれが、参照信号ＲＥＦと遅延信号との位相が一致しているか否かを判定できる。そのため、遅延信号ｄｌｙ［１］〜ｄｌｙ［ｎ］は、必ずしもこの順で元ＬＯ信号との位相差が大きくなっている必要はなく、遅延素子の数ｎを１／（Ｆｌｏ＊ΔＴ）より大きくすることができる。
【００２９】
図５は、遅延素子と、遅延信号の遅延時間との関係を示す図であり、横軸は遅延時間、縦軸は遅延信号ｄｌｙ［１］を基準とする各遅延信号の位相差または遅延時間である。また、図６は、図４の位相調整回路２００の動作の一例を示すタイミング図であり、図５と対応している。図５および図６では、単位遅延時間ΔＴが元ＬＯ信号の周期１／Ｆｌｏの３／１０である例を示している。
【００３０】
図５および図６に示すように、遅延信号の遅延時間は３／１０周期（位相差は２π＊３／１０）ずつ大きくなるが、遅延信号ｄｌｙ［１］に対する遅延信号ｄｌｙ［ｎ］の遅延時間が1周期１／Ｆｌｏ（位相差が２π）を超えてもよい。例えば、遅延信号ｄｌｙ［１］に対する遅延信号ｄｌｙ［５］の位相差は２πを超えている。図５の場合、１０個の遅延素子３１１〜３１１０を用いて、遅延時間が０．１周期（位相差が２π＊１／１０）ずつずれた遅延信号ｄｌｙ［１］〜ｄｌｙ［１０］を生成できる。このように、遅延素子の単位遅延時間ΔＴに関わらず、遅延素子の数ｎを１０まで増やすことができ、位相調整の精度を向上できる。
【００３１】
図６では、位相一致検出回路が、遅延信号ｄｌｙ［１］〜ｄｌｙ［１０］のうち、その立ち上がりエッジが参照信号ＲＥＦの立ち下がりエッジと一致する遅延信号を検出する例を示している。図示のように、時刻ｔ９で遅延信号ｄｌｙ［３］が立ち上がるとともに参照信号ＲＥＦが立ち下がっているため、位相一致検出回路３２３は参照信号ＲＥＦと遅延信号の一致している、と判定する。一方、他の位相一致検出回路３２１，３２２，３２４〜３２１０は、一致していない、と判定する。
【００３２】
位相一致検出回路３２１〜３２１０の判定結果ＯＵＴ［１］〜ＯＵＴ［１０］に基づき、図４のＭＵＸ部２３で遅延信号ｄｌｙ［３］が選択されるよう、デコーダ回路３３は制御信号ＳＥＬを生成する。
【００３３】
なお、図５等では、説明のために単位遅延時間ΔＴが元ＬＯ信号の周期１／Ｆｌｏの３／１０である例を示したが、実際には、単位遅延時間ΔＴは、６５ｎｍプロセスのＣＭＯＳインバータ回路の場合、例えば２０ｐｓであり、元ＬＯ信号の周期１／Ｆｌｏの１／２０程度である。
【００３４】
このように、第１の実施形態では、元ＬＯ信号を遅延させた複数の遅延信号ｄｌｙ［１］〜ｄｌｙ［ｎ］を生成する。そして、ｄｌｙ［１］〜ｄｌｙ［ｎ］のうち、参照信号ＲＥＦと位相が一致する遅延信号を選択してＬＯ信号とする。位相一致検出回路３２１〜３２ｎを用いて位相が一致する遅延信号を選択するため、遅延素子３１１〜３１ｎの単位遅延時間ΔＴに制限されることなく、遅延素子の数ｎを大きくすることができる。結果として、互いに遅延時間が異なる多数の遅延信号を生成でき、その中から参照信号ＲＥＦと位相が一致する遅延信号を選択できるようになり、位相雑音が小さいＬＯ信号を生成できる。
【００３５】
（第２の実施形態）
以下に説明する第２の実施形態は、位相一致検出回路３２ｋの具体例である。
【００３６】
図７は、位相一致検出回路３２ｋの一例を示す回路図である。同図の位相一致検出回路３２ｋは、参照信号ＲＥＦについては立ち下がりエッジを、遅延信号ｄｌｙ［ｋ］については立ち上がりエッジを、それぞれ位相の基準とし、遅延信号ｄｌｙ［ｋ］と参照信号ＲＥＦとの位相差が所定範囲内か否か、すなわち、一致しているか否か、を検出する。
【００３７】
位相一致検出回路３２ｋは、位相差検出回路４１と、判定回路４２とを有する。
【００３８】
位相差検出回路４１は、電源端子と接地端子との間に縦続接続されるＰＭＯＳトランジスタＱＰ１と、ＮＭＯＳトランジスタＱＮ１，ＱＮ２と、を有する。トランジスタＱＰ１，ＱＮ１，ＱＮ２のゲートにはそれぞれ、プリチャージ信号ＰＲＥ、参照信号ＲＥＦ、遅延信号ｄｌｙ［ｋ］が入力される。また、トランジスタＱＰ１，ＱＮ１の接続ノードから信号Ａが出力される。なお、トランジスタＱＮ１，ＱＮ２のゲートにそれぞれ遅延信号ｄｌｙ［ｋ］、参照信号ＲＥＦが入力されてもよい。
【００３９】
位相差検出回路４１は、参照信号ＲＥＦと遅延信号ｄｌｙ［ｋ］との位相差が所定範囲内でない場合、位相差に応じて信号Ａをハイ（第１の基準電圧）またはロウ（第２の基準電圧）に設定する。ここで、ハイは電源電圧に対応し、ロウは接地電圧に対応する。一方、位相差検出回路４１は、位相差が所定範囲内である場合、信号Ａをハイとロウとの間の電圧Ｖｍ（第１の電圧）に設定する。
【００４０】
判定回路４２は、２つのコンパレータ４３，４４と、ＸＯＲ回路（論理回路）４５と、を有する。コンパレータ４３は電圧Ｖｍより高く、電源電圧より低い電圧ＶｔｈＨ（第２の電圧）を閾値とするインバータ回路であり、信号Ａの電圧と電圧ＶｔｈＨとの比較結果を信号Ｂとして出力する。コンパレータ４４は電圧Ｖｍより低く、接地電圧より高い電圧ＶｔｈＬ（第３の電圧）を閾値とするインバータ回路であり、信号Ａの電圧と電圧ＶｔｈＬとの比較結果を信号Ｃとして出力する。ＸＯＲ回路４５は信号Ｂと信号Ｃとの排他的論理和を判定結果ＯＵＴ［ｋ］として出力する。
【００４１】
判定回路４２は、信号Ａがハイまたはロウである場合、参照信号ＲＥＦと遅延信号ｄｌｙ［ｋ］との位相差が所定範囲内でないと判定し、判定結果ＯＵＴ［ｋ］をロウに設定する。一方、信号Ａが電圧Ｖｍである場合、判定回路４２は、参照信号ＲＥＦと遅延信号ｄｌｙ［ｋ］との位相差が所定範囲内であると判定し、判定結果ＯＵＴ［ｋ］をハイに設定する。
【００４２】
図８は、図７の位相一致検出回路３２ｋの動作の一例を示すタイミング図である。図８を用いて、図７の位相一致検出回路３２ｋの動作をより詳しく説明する。
【００４３】
まず、不図示のタイミング制御回路により、プリチャージ信号ＰＲＥがロウに設定される。これによりトランジスタＱＰ１がオンして導通し、信号Ａはハイに設定される。次に、時刻ｔ２０でプリチャージ信号ＰＲＥはハイに設定され、トランジスタＱＰ１はオフする。以下、場合を分けて説明する。
【００４４】
図８（ａ）は、参照信号ＲＥＦと遅延信号ｄｌｙ［ｋ］との位相差が所定範囲を超え、遅延信号ｄｌｙ［ｋ］の位相が参照信号ＲＥＦの位相より進んでいる場合のタイミング図である。時刻ｔ２１で遅延信号ｄｌｙ［ｋ］が立ち上がり、その後の時刻ｔ２２で参照信号ＲＥＦが立ち下がる。時刻ｔ２１〜ｔ２２では、参照信号ＲＥＦおよび遅延信号ｄｌｙ［ｋ］の両方がハイであるため、トランジスタＱＮ１，ＱＮ２がともにオンして導通し、信号Ａはロウに設定される。その結果、コンパレータ４３，４４が出力する信号Ｂ，Ｃはともにハイとなり、ＸＯＲ回路４５は判定結果ＯＵＴ［ｋ］をロウに設定する。このようにして、位相一致検出回路３２ｋは参照信号ＲＥＦと遅延信号ｄｌｙ［ｋ］との位相差が所定範囲内でないことを検出できる。
【００４５】
図８（ｂ）は、参照信号ＲＥＦと遅延信号ｄｌｙ［ｋ］との位相差が所定範囲を超え、遅延信号ｄｌｙ［ｋ］の位相が参照信号ＲＥＦの位相より遅れている場合のタイミング図である。時刻ｔ２３で参照信号ＲＥＦが立ち下がり、その後の時刻ｔ２４で遅延信号ｄｌｙ［ｋ］が立ち上がる。参照信号ＲＥＦおよび遅延信号ｄｌｙ［ｋ］の両方がハイである期間がないため、信号Ａはハイのままである。その結果、コンパレータ４３，４４が出力する信号Ｂ，Ｃはともにロウとなり、ＸＯＲ回路４５は判定結果ＯＵＴ［ｋ］をロウに設定する。このようにして、位相一致検出回路３２ｋは参照信号ＲＥＦと遅延信号ｄｌｙ［ｋ］との位相差が所定範囲内でないことを検出できる。
【００４６】
図８（ｃ）は、参照信号ＲＥＦと遅延信号ｄｌｙ［ｋ］との位相差が所定範囲内である場合のタイミング図である。時刻ｔ２５で遅延信号ｄｌｙ［ｋ］が立ち上がり、その直後の時刻ｔ２６で参照信号ＲＥＦが立ち下がる。時刻ｔ２５でトランジスタＱＮ１，ＱＮ２がともにオンし、信号Ａの電圧が下がり始める。ところが、その直後の時刻ｔ２６でトランジスタＱＮ１がオフする。そのため、信号Ａはロウにまで下がらず、ハイとロウとの間の電圧Ｖｍに設定される。コンパレータ４３の閾値ＶｔｈＨは電圧Ｖｍより高いため、信号Ｂはハイに設定される。一方、コンパレータ４４の閾値ＶｔｈＬは電圧Ｖｍより低いため、信号Ｃはロウに設定される。その結果、ＸＯＲ回路は判定結果ＯＵＴ［ｋ］をハイに設定する。このようにして、遅延信号ｄｌｙ［ｋ］の立ち上がりから参照信号ＲＥＦの立ち下がりまでの時間が所定時間以内である場合に、位相一致検出回路３２ｋは、遅延信号ｄｌｙ［ｋ］と参照信号ＲＥＦとの位相差が所定範囲内であることを検出できる。
【００４７】
図７の位相一致検出回路３２ｋでは、信号Ａの電圧が電圧ＶｔｈＬ〜ＶｔｈＨの間に設定される場合に、判定結果ＯＵＴ［ｋ］がハイに設定される。そのためには、参照信号ＲＥＦがハイである期間に遅延信号ｄｌｙ［ｋ］が立ち上がることにより信号Ａの電圧が電圧ＶｔｈＨより低くなり、かつ、信号Ａの電圧が電圧ＶｔｈＬより低くなる前に参照信号ＲＥＦが立ち下がる必要がある。参照信号ＲＥＦと遅延信号ｄｌｙ［ｋ］との位相差がこの条件を満たす範囲内である場合に、参照信号ＲＥＦと遅延信号ｄｌｙ［ｋ］との位相が一致すると判定される。
【００４８】
なお、参照信号ＲＥＦの立ち上がりと、遅延信号ｄｌｙ［ｋ］の立ち下がりとが一致する場合も、判定結果ＯＵＴ［ｋ］はハイに設定され得る。しかしながら、これは参照信号ＲＥＦと遅延信号ｄｌｙ［ｋ］との位相が一致しているわけではないため、不要な動作である。そこで、デコーダ回路３３でこの判定結果を無効にするマスク処理を行う。マスク処理には、他の位相一致検出回路の信号Ｂ，Ｃを利用することができる。
【００４９】
例えば、遅延信号ｄｌｙ［ｋ］が入力される位相一致検出回路３２ｋの判定結果ＯＵＴ［ｋ］がハイである場合、デコーダ回路３３は、一段前の遅延信号ｄｌｙ［ｋ−１］が入力される位相一致検出回路３２（ｋ−１）の信号Ｂ（以下、信号Ｂ［ｋ−１］とする）および一段後の遅延信号ｄｌｙ［ｋ＋１］が入力される位相一致検出回路３２（ｋ＋１）の信号Ｂ（以下、信号Ｂ［ｋ＋１］とする）を確認する。図８（ｃ）のように、参照信号ＲＥＦの立ち下がりと遅延信号ｄｌｙ［ｋ］の立ち上がりとが一致している場合、遅延信号ｄｌｙ［ｋ−１］の位相は参照信号ＲＥＦの位相より進んでおり（図８（ａ）の状態）、信号Ｂ［ｋ−１］はハイである。一方、遅延信号ｄｌｙ［ｋ＋１］の位相は参照信号ＲＥＦの位相より遅れており（図８（ｂ）の状態）、信号Ｂ［ｋ＋１］はロウである。これとは逆に、信号Ｂ［ｋ−１］がロウであり、信号Ｂ［ｋ＋１］がハイであれば、デコーダ回路３３は、参照信号ＲＥＦの立ち上がりと、遅延信号ｄｌｙ［ｋ］の立ち下がりとが一致していると判断でき、マスク処理を行う。
【００５０】
このように、第２の実施形態では、図７に示すトランジスタ１０個程度の簡易な位相一致検出回路３２ｋを用いて位相一致検出を行い、位相雑音が小さいＬＯ信号を生成できる。
【００５１】
（第３の実施形態）
上述した第２の実施形態の位相一致検出回路３２ｋは１本の信号Ａをハイとロウとの間の電圧Ｖｍに設定したが、以下に説明する第３の実施形態では、２本の信号をハイとロウとの間の電圧に設定するものである。
【００５２】
図９は、位相一致検出回路３２ｋの別の一例を示す回路ブロック図である。図９では、図７と共通する構成部分には同一の符号を付しており、以下では相違点を中心に説明する。
【００５３】
図９の位相一致検出回路３２ｋ’は、参照信号ＲＥＦおよび遅延信号ｄｌｙ［ｋ］の立ち上がりエッジを位相の基準とし、遅延信号ｄｌｙ［ｋ］と参照信号ＲＥＦとの位相差が所定範囲内か否か、すなわち、一致しているか否か、を検出する。
【００５４】
位相差検出回路４１’は、遅延信号ｄｌｙ［ｋ］＋と、不図示の反転回路で生成される遅延信号ｄｌｙ［ｋ］の反転信号ｄｌｙ［ｋ］−とが入力されるラッチ回路５１を有する。ラッチ回路５１には参照信号ＲＥＦがクロック入力され、その立ち上がりに同期して、遅延信号ｄｌｙ［ｋ］＋と反転信号ｄｌｙ［ｋ］−との大小関係を比較する。
【００５５】
図１０は、ラッチ回路５１の内部構成の一例を示す回路図である。ＰＭＯＳトランジスタＱＰ１１およびＮＭＯＳトランジスタＱＮ１１は、電源端子ＶＤＤとＮＭＯＳトランジスタＱＮ１０との間に縦続接続され、ＰＭＯＳトランジスタＱＰ１２およびＮＭＯＳトランジスタＱＮ１２は、電源端子ＶＤＤとＮＭＯＳトランジスタＱＮ１０との間に縦続接続される。ＰＭＯＳトランジスタＱＰ１３およびＮＭＯＳトランジスタＱＮ１３は、電源端子ＶＤＤとトランジスタＱＮ１０との間に縦続接続され、ＰＭＯＳトランジスタＱＰ１４およびＮＭＯＳトランジスタＱＮ１４は、電源端子ＶＤＤとトランジスタＱＮ１０との間に縦続接続される。ＰＭＯＳトランジスタＱＰ１５はトランジスタＱＰ１３と並列接続され、ＰＭＯＳトランジスタＱＰ１６はトランジスタＱＰ１４と並列接続される。
【００５６】
トランジスタＱＰ１１，ＱＰ１２，ＱＰ１５，ＱＰ１６，ＱＮ１０の各ゲートには参照信号ＲＥＦが入力される。トランジスタＱ１１，Ｑ１２のゲートにはそれぞれ、遅延信号ｄｌｙ［ｋ］＋，反転信号ｄｌｋ［ｋ］−が入力される。トランジスタＱＰ１３，ＱＮ１３の接続ノードはトランジスタＱＰ１４，ＱＮ１４のゲートに接続され、信号ＶＯ−を出力する。トランジスタＱＰ１４，ＱＮ１４の接続ノードはトランジスタＱＰ１３，ＱＮ１３のゲートに接続され、信号ＶＯ＋を出力する。
【００５７】
図９、図１０のラッチ回路５１は、参照信号ＲＥＦと遅延信号ｄｌｙ［ｋ］との位相差が所定範囲内でない場合、位相差に応じて信号ＶＯ＋，ＶＯ−のいずれか一方をロウに、他方をハイに設定する。一方、位相差検出回路４１’は、位相差が所定範囲内である場合、信号ＶＯ＋，ＶＯ−をハイとロウとの間の電圧Ｖｍに設定する。
【００５８】
一方、図９の判定回路４２’は、遅延回路（ＤＥＬＡＹ）５２と、Ｄフリップフロップ（Ｄ−ＦＦ）５３，５４と、ＡＮＤ回路（論理回路）５５とを有する。遅延回路５２は参照信号ＲＥＦを遅延した遅延参照信号ＲＥＦ＿Ｄを生成する。Ｄフリップフロップ５３，５４には遅延参照信号ＲＥＦ＿Ｄがクロック入力される。Ｄフリップフロップ５３，５４は遅延参照信号ＲＥＦ＿Ｄの立ち上がりに同期して信号ＶＯ＋，ＶＯ−の値を保持し、それぞれ信号Ｄ＋，Ｄ−とする。ＡＮＤ回路５５は信号Ｄ＋と信号Ｄ−との論理積を判定結果ＯＵＴ［ｋ］とする。
【００５９】
判定回路４２’は、信号ＶＯ，ＶＯ−のうちいずれか一方がロウである場合、参照信号ＲＥＦと遅延信号ｄｌｙ［ｋ］との位相差が所定範囲内でないと判定し、判定結果ＯＵＴ［ｋ］をロウに設定する。一方、信号ＶＯ＋，ＶＯ−が電圧Ｖｍである場合、判定回路４２は、参照信号ＲＥＦと遅延信号ｄｌｙ［ｋ］との位相差が所定範囲内であると判定し、判定結果ＯＵＴ［ｋ］をハイに設定する。
【００６０】
図１１は、図９の位相一致検出回路３２ｋ’の動作の一例を示すタイミング図である。図１１を用いて、図９の位相一致検出回路３２ｋ’の動作をより詳しく説明する。
【００６１】
参照信号ＲＥＦがロウである間、トランジスタＱＰ１１，ＱＰ１２，ＱＰ１５，ＱＰ１６がオンし、信号ＶＯ＋，ＶＯ−と、トランジスタＱＮ１１，ＱＮ１３の接続ノード、トランジスタＱＮ１２，ＱＮ１４の接続ノードがハイに設定される。以下、場合を分けて説明する。
【００６２】
図１１（ａ）は、参照信号ＲＥＦと遅延信号ｄｌｙ［ｋ］との位相差が所定範囲を超え、遅延信号ｄｌｙ［ｋ］の位相が参照信号ＲＥＦの位相より進んでいる場合のタイミング図である。時刻ｔ３１で参照信号ＲＥＦが立ち上がったとき、遅延信号ｄｌｙ［ｋ］＋はハイであり、反転信号ｄｌｋ−［ｋ］はロウである。したがって、時刻ｔ３１で、図１０のトランジスタＱＮ１０，ＱＮ１１，ＱＮ１３，ＱＮ１４がオンする。トランジスタＱＮ１０，ＱＮ１１，ＱＮ１３がオンするため、信号ＶＯ−の電圧は低下し、やがてロウに達する。一方、トランジスタＱＮ１２がオフであるため、信号ＶＯ＋はハイのままである。
【００６３】
続いて、時刻ｔ３２で、遅延参照信号ＲＥＦ＿Ｄが立ち上がると、図９のＤフリップフロップ５３，５４はそれぞれ、信号ＶＯ＋，ＶＯ−の値を保持し、信号Ｄ＋をハイに、信号Ｄ−をロウに設定する。そして、ＡＮＤ回路５５は判定結果ＯＵＴ［ｋ］をロウに設定する。このようにして、位相一致検出回路３２ｋ’は参照信号ＲＥＦと遅延信号ｄｌｙ［ｋ］との位相差が所定範囲内でないことを検出できる。
【００６４】
図８（ｂ）は、参照信号ＲＥＦと遅延信号ｄｌｙ［ｋ］との位相差が所定範囲を超え、遅延信号ｄｌｙ［ｋ］の位相が参照信号ＲＥＦの位相より遅れている場合のタイミング図である。この場合、時刻ｔ３３で参照信号ＲＥＦが立ち上がったとき、遅延信号ｄｌｙ［ｋ］＋はロウであり、反転信号ｄｌｋ−［ｋ］はハイである。したがって、信号ＶＯ＋，ＶＯ−の極性が図８（ａ）と逆になるが、類似の動作により、判定結果ＯＵＴ［ｋ］はロウに設定される。
【００６５】
図８（ｃ）は、参照信号ＲＥＦと遅延信号ｄｌｙ［ｋ］との位相差が所定範囲内である場合のタイミング図である。時刻ｔ３６で、参照信号ＲＥＦが立ち上がるとともに、遅延信号ｄｌｙ［ｋ］＋はロウからハイに、反転信号ｄｌｋ−［ｋ］はハイからロウになる。時刻ｔ３６は、遅延信号ｄｌｙ［ｋ］＋はロウからハイに、反転信号ｄｌｙ［ｋ］−はハイからロウに遷移している途中であり、両者の差が小さいため、図７のラッチ回路５１が出力する信号ＶＯ＋，ＶＯ−はメタステーブル状態となる。その結果、しばらくの間、ハイとロウとの中間電圧より高い電圧Ｖｍを出力する。
【００６６】
さらに、信号ＶＯ＋，ＶＯ−が電圧Ｖｍを出力している間に、時刻ｔ３７で遅延参照信号ＲＥＦ＿Ｄが立ち上がると、電圧Ｖｍはハイとロウとの中間電圧より高いので、Ｄフリップフロップ５３，５４は信号Ｄ＋，Ｄ−をハイに設定する。これにより、ＡＮＤ回路５５は判定結果ＯＵＴ［ｋ］をハイに設定する。このようにして、位相一致検出回路３２ｋ’は、遅延信号ｄｌｙ［ｋ］と参照信号ＲＥＦとの位相差が所定範囲内であることを検出できる。
【００６７】
図１２は、図９の位相一致検出回路３２ｋ’の変形例である。図１２の判定回路４２’’は、信号ＶＯ＋とＤフリップフロップ５３との間にインバータ回路５５，５６を、信号ＶＯ−とＤフリップフロップ５４との間にインバータ回路５７，５８を有する。２段のインバータ回路５５，５６により、図１１（ｃ）の信号ＶＯ＋の電圧Ｖｍはハイに増幅され、２段のインバータ回路５７，５８により、信号ＶＯ−の電圧Ｖｍもハイに増幅される。これにより、Ｄ−ＦＦで、確実に信号Ｄ＋，Ｄ−をハイに設定できる。
【００６８】
このように、第３の実施形態では、第２の実施形態と同様に位相一致検出回路３２ｋ’，３２ｋ’’を用いて、位相一致検出を行い、位相雑音が小さいＬＯ信号を生成できる。
【００６９】
（第４の実施形態）
上述した各実施形態では、位相シフト部２１は遅延素子を縦続接続し、遅延時間が遅延素子の単位遅延時間ΔＴずつずれた遅延信号ｄｌｙ［１］〜ｄｌｙ［ｎ］を生成するものであった。これに対し、以下に説明する第４の実施形態は、遅延信号ｄｌｙ［１］〜ｄｌｙ［ｎ］を補間して、遅延信号の数をさらに多くするものである。
【００７０】
図１３は、遅延信号ｄｌｙ［ｋ］と遅延信号ｄｌｙ［ｌ］（ｌは１〜ｎの整数）とを補間する補間回路６１の一例を示す概略ブロック図である。また、図１４は、図１３の補間回路６１の動作の一例を示すタイミング図である。
【００７１】
図４の遅延信号ｄｌｙ［１］〜ｄｌｙ［ｎ］のうちの任意の２つの遅延信号ｄｌｙ［ｋ］，ｄｌｙ［ｌ］が補間回路６１に入力される。補間回路６１は、遅延信号ｄｌｙ［ｋ］が入力されるインバータ回路６２と、遅延信号ｄｌｙ［ｌ］が入力されるインバータ回路６３とを有し、これらの出力端子は短絡されて、遅延信号ｄｌｙ’を生成する。２つのインバータ回路の特性は等しい。
【００７２】
これにより、図１４に示すように、元ＬＯ信号に対する遅延時間がＴｋである遅延信号ｄｌｙ［ｋ］と、遅延時間がＴｌである遅延信号ｄｌｙ［ｌ］とを補間して、遅延時間が（Ｔｋ＋Ｔｌ）／２である信号ｄｌｙ’が新たに生成される。この信号ｄｌｙ’を遅延信号の１つとして使用できる。
【００７３】
図１５は、補間回路６１を用いた位相シフト部２１’の内部構成の一例を示す概略ブロック図である。同図の位相シフト部２１’は、遅延素子３１１〜３１３に加え、インバータ回路６２〜６５を有する。実際はより多くの遅延素子やインバータ回路が接続されているが、同図では省略している。
【００７４】
インバータ回路自身の遅延時間を無視すると、１つ目の遅延素子３１１の出力端子に接続されるインバータ回路６４により、遅延時間がΔＴである遅延信号ｄｌｙ［１］が生成される。また、２つ目の遅延素子３１２の出力端子に接続されるインバータ回路６５により、遅延時間が２ΔＴである遅延信号ｄｌｙ［２］が生成される。さらに、遅延素子３１１の出力端子に接続されるインバータ回路６２と、遅延素子３１２の出力端子に接続されるインバータ回路６３により補間回路６１が構成され、遅延時間が１．５ΔＴである遅延信号ｄｌｙ［１．５］が生成される。
【００７５】
同様にして、図１５の位相シフト部２１’は遅延時間が０．５ΔＴずつずれた遅延信号を生成できる。もちろん、これらをさらに補間して、０．５ΔＴより短い時間ずつ遅延時間がずれた遅延信号を生成してもよい。なお、インバータ回路６４，６５等を設ける理由は、各遅延信号の極性をそろえるためであるが、インバータ回路を設けず、位相一致検出回路３２ｋで極性の違いを吸収してもよい。
【００７６】
このように、第４の実施形態では、２つのインバータ回路の出力を短絡して、遅延素子の出力を補間した遅延信号を生成する。そのため、遅延素子の単位遅延時間ΔＴより短い時間ずつ遅延時間がずれた遅延信号を生成でき、さらに、位相調整の精度を向上できる。
【００７７】
（第５の実施形態）
上述した第１〜第３の実施形態の位相シフト部２１，２１’は、複数の遅延素子を縦続接続して遅延信号を生成するものであった。これに対し、以下に説明する第５の実施形態は、元ＬＯ信号を分周して複数の分周信号を生成し、これらの分周信号を抵抗素子を用いて分圧して遅延信号を生成するものである。
【００７８】
図１６は、位相シフト部２１’’の内部構成の一例を示す概略ブロック図である。位相シフト部２１’’は、分周回路７１と、分圧回路７２とを有する。
【００７９】
分周回路７１は元ＬＯ信号を分周し、例えば９０度ずつの位相差を持った４相の分周信号ＬＯ１〜ＬＯ４を生成する。分周回路７１は、例えば、Ｑｕａｄｒａｔｕｒｅ ＶＣＯやリング発振器、ポリフェーズフィルタ等により実現できる。なお、分周回路７１は４相の分周信号でなく、８相や１６相の分周信号を生成してもよい。
【００８０】
分圧回路７２は４ｍ個の抵抗Ｒ１〜Ｒｍを有する。分圧回路７２は、抵抗Ｒ１〜Ｒｍにより４相の分周信号ＬＯ１〜ＬＯ４をさらにｍ分割して、４＊ｍ（＝ｎ）相の遅延信号ｄｌｙ［１］〜ｄｌｙ［ｎ］を生成する。
【００８１】
抵抗Ｒ１〜Ｒｍは分周信号ＬＯ１と分周信号ＬＯ２との間に直列接続される。抵抗Ｒｍ＋１〜Ｒ２ｍは分周信号ＬＯ２と分周信号ＬＯ３との間に直列接続される。抵抗Ｒ２ｍ＋１〜Ｒ３ｍは分周信号ＬＯ３と分周信号ＬＯ４との間に直列接続される。抵抗Ｒ３ｍ＋１〜Ｒ４ｍは分周信号ＬＯ４と分周信号ＬＯ１との間に直列接続される。ここで、遅延信号ｄｌｙ［１］〜ｄｌｙ［４ｍ］の遅延時間を等間隔にするため、分周信号の近くに接続される抵抗ほど、抵抗値を大きくするのが望ましい。例えば、Ｒ１＞Ｒ２＞・・・＜Ｒｍ−１＜Ｒｍとする。
【００８２】
抵抗Ｒｋ（ｋ＝１〜４ｍ−１）と抵抗Ｒｋ＋１との接続ノードから遅延信号ｄｌｙ［ｋ＋１］が出力され、抵抗Ｒ４ｍと抵抗Ｒ１との接続ノードから遅延信号ｄｌｙ［１］が出力される。例えば、遅延信号ｄｌｙ［２］は、分周信号ＬＯ１とＬＯ２とを、抵抗Ｒ１〜Ｒｍで分圧して得られる。分圧して得られた遅延信号ｄｌｙ［２］の遅延時間は、分周信号ＬＯ１の遅延時間と分周信号ＬＯ２の遅延時間との間の値となる。他の遅延信号も同様である。
【００８３】
なお、分周信号ＬＯ１と遅延信号ｄｌｙ［１］，ＬＯ２とｄｌｙ［ｍ＋１］，ＬＯ３とｄｌｙ［２ｍ＋１］，ＬＯ４とｄｌｙ［３ｍ＋１］はそれぞれ同じ信号である。
【００８４】
抵抗Ｒ１〜Ｒ４ｍの抵抗値を適切な値に設定することにより、遅延時間ｄｌｙ［１］〜ｄｌｙ［４ｍ］の遅延時間を等間隔にすることができる。
【００８５】
図１７は、分圧回路７２の具体例を示す回路図である。図１７の分圧回路７２は、図１５の分圧回路７２においてｍ＝４とした例である。以下、図１７の分圧回路７２で、遅延信号ｄｌｙ［１］〜ｄｌｙ［１６］の遅延時間を等間隔にするための条件を求める。
【００８６】
抵抗Ｒ１〜Ｒ１６の抵抗値は、任意の２つの分周信号間で対称でなければならない。そのため、分周信号の直近に配置される８個の抵抗の抵抗値をｒ１、他の抵抗の抵抗値をｒ２とする。また、ＬＯ信号およびその分周信号ＬＯ１〜ＬＯ４は２．４ＧＨｚ程度の高周波数であるため、その波形は矩形ではなく正弦波で近似できる。さらに、分周信号ＬＯ１〜ＬＯ４は互いに９０度ずつの位相差を有することを考慮すると、下記（２）〜（５）式で表される。
LO1 = sinωt ・・・（２）
LO2 = cosωt ・・・（３）
LO3 = -sinωt ・・・（４）
LO4 = -cosωt ・・・（５）
【００８７】
ここで、ω＝２π＊Ｆｌｏである。例えば遅延信号ｄｌｙ［２］〜ｄｌｙ［４］は、分周信号ＬＯ１とＬＯ２とを抵抗Ｒ１〜Ｒ４で分圧した電圧となる。よって、ｄｌｙ［１］〜ｄｌｙ［５］は下記（６）〜（１０）式で表される。
【数１】
【数２】
【数３】
【数４】
【数５】
【００８８】
ここで、Ａ，α，βは下記（１１）〜（１３）式で表される。
【数６】
【数７】
【数８】
【００８９】
そこで、抵抗値ｒ１，ｒ２が下記（１４）式を満たすようにする。
ｒ１＝√２＊ｒ２ ・・・（１４）
【００９０】
これにより、α＝２２．５度、β＝６７．５度となり、遅延信号ｄｌｙ［１］〜ｄｌｙ［５］を位相が２２．５度ずつずれた信号とすることができる。結果として、遅延信号ｄｌｙ［１］〜ｄｌｙ［１６］は、３６０度を１６等分した位相差を有し、遅延時間が等間隔となる。
【００９１】
このように、第４の実施形態の位相シフト部２１は、まず、分周回路７１によりＬＯ信号を分周して複数の分周信号ＬＯ１〜ＬＯ４を生成する。次に、複数の抵抗により分周信号ＬＯ１〜ＬＯ４を分圧してＬＯ信号の遅延信号ｄｌｙ［１］〜ｄｌｙ［４ｍ］を生成する。ＣＭＯＳインバータ回路等の遅延素子を用いないため、製造ばらつきによる影響を抑制できる。
【００９２】
なお、図１６および図１７において、抵抗に代えて、容量、インダクタ、ゲートが所定電位にバイアスされたトランジスタ等の一般的なインピーダンス素子でもよい。また、図１６、図１７で生成される遅延信号のうちの２つを図１３の補間回路６１で補間して、さらに短い時間ずつ遅延時間がずれた遅延信号を生成してもよい。
【００９３】
（第６の実施形態）
以下に説明する第６の実施形態は、図４のデコーダ回路３３およびＭＵＸ部２３に関するものである。
【００９４】
図４のデコーダ回路３３は、位相一致検出回路３２１〜３２ｎの判定結果ＯＵＴ［１］〜ＯＵＴ［ｎ］に基づき、どの遅延信号の位相が参照信号ＲＥＦの位相と一致しているのかを示す制御信号ＳＥＬを生成する。制御信号ＳＥＬはｎビットのデジタル信号である。本実施形態では、デコーダ回路３３は、以下のようにして、制御信号ＳＥＬのうちの１ビットのみをハイに設定する。
【００９５】
図４の位相一致検出回路３２１〜３２ｎで、参照信号ＲＥＦの位相と、遅延信号ｄｌｙ［１］〜ｄｌｙ［ｎ］のうちの１つの遅延信号ｄｌｙ［ｋ］の位相とが一致していると判定された場合、制御信号ＳＥＬのうちのｋビット目をハイに、他をロウにそれぞれ設定する。
【００９６】
第１の実施形態で説明したように、遅延素子の数ｎが大きい場合、複数の位相一致検出回路３２ｋが参照信号ＲＥＦとの位相が一致している、と判定されることがある。図１８は、参照信号ＲＥＦと複数の遅延信号との位相が一致している様子を示す図である。同図では、参照信号ＲＥＦと５つの遅延信号の位相とが一致している。この場合、デコーダ回路３３は、予め定めた優先順位にしたがって、制御信号ＳＥＬのうちの１ビットのみをハイに設定する。例えば、位相一致検出回路３２１〜３２ｎの順で、最初に位相が一致した位相一致検出回路を最優先とする。これにより、最初に位相が一致した位相一致検出回路以降の位相一致検出回路の動作を停止することができ、消費電力を低減できる。
【００９７】
一方、いずれの位相一致検出回路３２ｋでも、参照信号ＲＥＦと遅延信号との位相が一致している、と判定されない場合、デコーダ回路３３は、制御信号ＳＥＬのうち、予め定めた１ビットをハイに設定する。あるいは、１周期前にハイであった１ビットを引き続きハイに設定し、１周期前との位相の変動が小さくなるようにしてもよい。
【００９８】
図１９は、ＭＵＸ部２３の内部構成の一例を示す概略ブロック図である。ＭＵＸ部２３は、遅延信号ｄｌｙ［１］〜ｄｌｙ［ｎ］にそれぞれ対応して設けられるｎ個の出力バッファ（出力回路）８１１〜８１ｎを有する。出力バッファ８１ｋの入力端子ＩＮには対応する遅延信号ｄｌｙ［ｋ］が入力される。また、出力バッファ８１ｋの制御端子ＣＮＴには、制御信号ＳＥＬのｋビット目がそれぞれ入力される。さらに、各出力バッファ８１１〜８１ｎの出力端子ＯＵＴは短絡されて、ＬＯ信号を出力する。
【００９９】
本実施形態の出力バッファ８１１〜８１ｎは、ハイインピーダンス（以下、Ｈｉ−Ｚ）出力が可能な３ステートバッファである。すなわち、出力バッファ８１ｋは、制御端子ＣＮＴにハイが入力されると、入力端子ＩＮに入力される遅延信号ｄｌｙ［ｋ］を出力端子ＯＵＴから出力し、制御端子ＣＮＴにロウが入力されると、出力端子ＯＵＴをＨｉ−Ｚに設定する。
【０１００】
上述のように、デコーダ回路３３は制御信号ＳＥＬのうちの１ビットをハイに設定するため、出力バッファのうちの１つから対応する遅延信号が出力され、ＬＯ信号が生成される。
【０１０１】
このように、第６の実施形態では、遅延信号ｄｌｙ［１］〜ｄｌｙ［ｎ］のそれぞれに対応して、Ｈｉ−Ｚを出力可能な出力バッファ８１１〜８１ｎを設ける。また、デコーダ回路３３は、１ビットのみがハイである制御信号ＳＥＬを生成し、出力バッファ８１１〜８１ｎのそれぞれに入力する。そのため、ＭＵＸ部２３は、遅延信号ｄｌｙ［１］〜ｄｌｙ［ｎ］のうちの１つを選択して、確実にＬＯ信号を生成できる。
【０１０２】
（第7の実施形態）
第６の実施形態では、すべての出力バッファの出力端子を短絡するものであった。これに対し、以下に説明する第7の実施形態では、出力バッファを縦続接続するものである。
【０１０３】
図２０は、ＭＵＸ部２３の内部構成の別の一例を示す概略ブロック図である。同図では、８個の遅延信号ｄｌｙ［１］〜ｄｌｙ［８］が生成される例を示している。ＭＵＸ部２３’は出力バッファ９１１〜９１１５を有する。
【０１０４】
出力バッファ（第１の出力回路）９１１〜９１８は、遅延信号ｄｌｙ［１］〜ｄｌｙ［８］が入力端子ＩＮに入力され、制御信号ＳＥＬに応じて、出力端子ＯＵＴから遅延信号を出力するか否かを切り替える。出力バッファ（第２の出力回路）９１９は短絡される出力バッファ９１１，９１２の出力端子ＯＵＴが入力端子ＩＮに接続される。出力バッファ９１１０〜９１１２も同様である。出力バッファ（第３の出力回路）９１１３〜９１１５は、制御信号ＳＥＬに応じて、出力バッファ９１９〜９１１４の出力信号を合成し、ＬＯ信号を生成する。その他の点は、第６の実施形態と同様である。
【０１０５】
このように、第６の実施形態では、すべての出力バッファの出力端子ＯＵＴを短絡するのではなく、そのうちのいくつかの出力バッファの出力端子ＯＵＴのみを接続し、次段の出力バッファの入力端子ＩＮに接続する。そのため、短絡される出力バッファの出力端子数が少なくなり、短絡されるノードの寄生容量を小さくできる。結果として、各端子の信号のエッジが急峻になり、素子ばらつきや雑音の影響を低減できる。
【０１０６】
なお、図２０のＭＵＸ部２３’は種々変形し得る。例えば、同図では２つずつの出力バッファを短絡しているが、例えば４つずつの出力バッファを短絡してもよい。これにより、短絡されるノードの寄生容量は大きくなるが、それでも図１９よりは小さく、かつ図２０より回路規模を削減できる。また、遅延信号が４つの場合は、図２０の出力バッファ９１５〜９１８，９１１１〜９１１５を設ける必要はないが、この場合、短絡される出力バッファ９１９，９１１０の出力端子を第３の出力回路とみなすことができる。
【０１０７】
（第８の実施形態）
上述した第６および第７の実施形態は、デコーダ回路３３が、制御信号ＳＥＬのうちの１ビットをハイに設定するものであった。これに対し、以下に説明する第８の実施形態は、１または複数ビットをハイに設定するものである。
【０１０８】
本実施形態のＭＵＸ部２３の構成は第６の実施形態の図１９と同様である。ただし、図１８に示すように、参照信号ＲＥＦと複数の遅延信号との位相が一致している場合、デコーダ回路３３は制御信号ＳＥＬのうちの１ビットではなく、位相が一致している遅延信号に対応するビットすべてをハイに設定する。例えば、参照信号ＲＥＦと、５個の遅延信号ｄｌｙ［２］〜ｄｌｙ［６］の位相が一致している場合、デコーダ回路３３は、制御信号ＳＥＬの２〜６ビット目をハイに、他のビットをロウにそれぞれ設定する。
【０１０９】
これにより、出力バッファ８１２〜８１６の出力端子ＯＵＴから遅延信号ｄｌｙ［２］〜ｄｌｙ［６］がそれぞれ出力され、ＭＵＸ部２３はこれらを合成してＬＯ信号を出力する。より具体的には、ＭＵＸ部２３は、元ＬＯ信号に対する遅延時間が、遅延信号ｄｌｙ［２］〜ｄｌｙ［６］のそれぞれの遅延時間の平均値であるＬＯ信号を出力する。
【０１１０】
第６の実施形態では、参照信号ＲＥＦとの位相が一致した遅延信号が複数ある場合でも、ＭＵＸ部２３はそのうちの１つだけを選択して、ＬＯ信号を出力する。参照信号ＲＥＦと選択された遅延信号との位相は必ずしも厳密に一致しているわけではなく、位相雑音が含まれる。
【０１１１】
これに対し、本実施形態では、位相が一致すると判定される複数の遅延信号の遅延時間を平均するため、出力されるＬＯ信号の位相雑音を低減できる。中心極限定理により、参照信号ＲＥＦとの位相が一致すると判定される遅延信号がｎ個ある場合、遅延時間の平均値の標準偏差が１／√ｎになるためである。
【０１１２】
このように、第８の実施形態では、参照信号ＲＥＦとの位相が一致する遅延信号が複数存在する場合に、ＭＵＸ部２３はこれらを合成してＬＯ信号を出力する。そのため、ＬＯ信号の位相雑音をさらに低減できる。
【０１１３】
（第９の実施形態）
第９の実施形態は、第８の実施形態の変形例であり、デジタルフィルタを介して、制御信号ＳＥＬを出力バッファに入力するものである。
【０１１４】
図２１は、ＭＵＸ部２３の内部構成の他の一例を示す概略ブロック図である。図２１では、図１９と共通する構成部分には同一の符号を付しており、以下では相違点を中心に説明する。図２１のＭＵＸ部２３’’はデジタルフィルタ８２をさらに有する。デジタルフィルタ８２には制御信号ＳＥＬが入力され、その出力信号ＳＥＬ＿ＬＰＦのｋビット目が出力バッファ８１ｋの入力端子に入力される。
【０１１５】
デジタルフィルタ８２は例えばカウンタ回路であり、一旦制御信号ＳＥＬのあるビットがハイに設定されると、所定時間、出力信号ＳＥＬ＿ＬＰＦの対応するビットをハイに設定し続ける。これにより、直近に参照信号ＲＥＦとの位相が一致した遅延信号のみならず、過去に一致した遅延信号も用いて、ＭＵＸ部２３’’は、複数の遅延信号の遅延時間を平均したＬＯ信号を生成する。そのため、出力されるＬＯ信号の位相誤差の高周波成分を除去できる。
【０１１６】
デジタルフィルタはカウンタ回路以外の低域通過フィルタ（Low Pass Filter）でもよく、位相一致検出回路３２１〜３２ｎからの判定結果ＯＵＴ［１］〜ＯＵＴ［ｎ］に基づいて生成される制御信号ＳＥＬに低域通過フィルタ処理を施し、平滑化された制御信号ＳＥＬ＿ＬＰＦを生成するものであればよい。
【０１１７】
このように、第９の実施形態では、デジタルフィルタ８２を介して、制御信号ＳＥＬを出力バッファ８１１〜８１ｎに入力する。そのため、ＬＯ信号の位相誤差の高周波成分を除去できる。
【０１１８】
図７、図１０等の回路は一例に過ぎず、種々の変形が可能である。例えば、ＭＯＳトランジスタの少なくとも一部を、バイポーラトランジスタやＢｉ−ＣＭＯＳ等の他の半導体素子を用いて構成してもよい。また、トランジスタの導電型を逆にし、それに応じて電源端子と接地端子の接続位置を逆にした回路を構成してもよい。この場合も基本的な動作原理は同じである。
【０１１９】
上記の記載に基づいて、当業者であれば、本発明の追加の効果や種々の変形を想到できるかもしれないが、本発明の態様は、上述した個々の実施形態には限定されるものではない。特許請求の範囲に規定された内容およびその均等物から導き出される本発明の概念的な思想と趣旨を逸脱しない範囲で種々の追加、変更および部分的削除が可能である。
【０１２０】
なお、本実施形態は、以下の態様も含む。
【０１２１】
請求項６に記載の半導体集積回路において、前記分周回路は、互いに９０度ずつの位相差を有する第１乃至第４の分周信号を生成し、前記複数のインピーダンス素子は、前記第ｋ（ｋは１乃至３の整数）の分周信号と前記第（ｋ＋１）の分周信号との間、および、前記第４の分周信号と前記第１の分周信号との間にそれぞれ直列接続される第１乃至第４のインピーダンス素子を含み、前記第１および第４のインピーダンス素子のインピーダンス値をｒ１、前記第２および第３のインピーダンス素子のインピーダンス値をｒ２とすると、下記（１５）を満たすことにしてもよい。
【０１２２】
ｒ１＝√２＊ｒ２ ・・・ （１５）。
【０１２３】
請求項１乃至６のいずれかに記載の半導体集積回路において、前記位相シフト部は、前記複数の遅延信号の１つを入力とする第１のインバータ回路と、前記複数の遅延信号の他の１つを入力とする第２のインバータ回路と、を有し、前記第１および第２のインバータ回路の出力は短絡されて、前記複数の遅延信号のうちの１つを生成してもよい。
【０１２４】
請求項１乃至６のいずれかに記載の半導体集積回路において、前記出力部は、前記複数遅延信号のそれぞれに対応して設けられ、対応する前記遅延信号と対応する位相一致検出回路の判定結果に基づいて、対応する前記遅延信号を出力端子から出力するか否かを切り替える複数の出力回路を有し、前記複数の出力回路の出力端子は互いに短絡され、前記短絡された出力端子は、前記位相一致検出回路で前記位相差が所定範囲内であると判定された１または２以上の遅延信号を合成して前記出力発振信号を生成してもよい。
【０１２５】
請求項１乃至６のいずれかに記載の半導体集積回路において、前記出力部は、前記出力部は、前記複数遅延信号のそれぞれに対応して設けられ、その前記遅延信号と対応する位相一致検出回路の判定結果に基づいて、対応する前記遅延信号を出力端子から出力するか否かを切り替える複数の第１の出力回路と、前記複数の第１の出力回路のうちの１つの出力端子または２以上の短絡される出力端子が入力端子に接続され、前記位相一致検出回路の判定結果に基づいて、前記入力端子に入力される信号を出力端子から出力するか否かを切り替える複数の第２の出力回路と、前記複数の第２の出力回路の出力信号を合成して前記出力発振信号を生成する第３の出力回路と、を備えてもよい。
【０１２６】
請求項１乃至６のいずれかに記載の半導体集積回路において、前記位相一致検出回路の検出結果に低域通過フィルタ処理を行うフィルタを備えてもよい。
【符号の説明】
【０１２７】
１ アンテナ
３ 信号送信部
４ 信号受信部
６，１１ ＰＬＬ回路
７，１２ 位相調整回路
８ 変調回路
１３ 復調回路
２１ 位相シフト部
２２ 位相比較部
２３ ＭＵＸ部
３１１〜３１ｎ 遅延素子
３２１〜３２ｎ 位相一致検出回路
４１ 位相差検出回路
４２ 判定回路
４３，４４ 比較回路
４５ ＸＯＲ回路
７１ 分周回路
７２ 分圧回路
８１１〜８１ｎ 出力バッファ
８２ デジタルフィルタ
【特許請求の範囲】
【請求項１】
入力発振信号を遅延させて、位相が互いに異なる複数の遅延信号を生成する位相シフト部と、
前記複数の遅延信号のそれぞれに対応して設けられ、参照信号と、対応する前記遅延信号との位相差が所定範囲内であるか否かを判定する複数の位相一致検出回路と、
前記位相差が所定範囲内であると判定された遅延信号に基づいて、出力発振信号を生成する出力部と、を備え、
前記複数の位相一致検出回路のそれぞれは、
前記参照信号と、対応する前記遅延信号との位相差が前記所定範囲内でない場合は、その位相差に応じて第１の信号を電源電圧に対応する第１の基準電圧または接地電圧に対応する第２の基準電圧に設定し、前記位相差が前記所定範囲内である場合は、前記第１の信号を前記第１の基準電圧と前記第２の基準電圧との間の第１の電圧に設定する位相差検出回路と、
前記第１の信号に基づいて、前記参照信号と、対応する前記遅延信号との位相差が前記所定範囲内であるか否かを判定する判定回路と、を有することを特徴とする半導体集積回路。
【請求項２】
前記判定回路は、
前記第１の信号と、前記第１の電圧より高く前記第１の基準電圧より低い第２の電圧と、を比較する第１の比較回路と、
前記第１の信号と、前記第１の電圧より低く前記第２の基準電圧より高い第３の電圧と、を比較する第２の比較回路と、
前記第１および第２の比較回路の比較結果が一致しない場合は前記位相差が前記所定範囲内であると判定し、一致する場合は前記位相差が前記所定範囲内でないと判定する論理回路と、を有することを特徴とする請求項１に記載の半導体集積回路。
【請求項３】
前記位相差検出回路は、
前記第１の信号を所定のタイミングで前記第１の基準電圧にプリチャージする第１のトランジスタと、
縦続接続される第２および第３のトランジスタと、を有し、
前記第２のトランジスタの制御端子には、前記参照信号が入力され、
前記第３のトランジスタの制御端子には、対応する前記遅延信号が入力され、
前記第２または第３のトランジスタから前記第１の信号が出力されることを特徴とする請求項１または２に記載の半導体集積回路。
【請求項４】
前記位相差検出回路は、
対応する前記遅延信号と、その反転信号とを、前記参照信号に同期して比較し、
前記位相差が前記所定範囲内である場合、前記第１の信号および第２の信号を前記第１の基準電圧に設定し、
前記位相差が前記所定範囲内でない場合、前記第１または第２の信号を前記第２の基準電圧に設定し、
前記判定回路は、
前記参照信号の遅延信号に同期して、前記第１および第２の信号が前記第１の基準電圧である場合は前記位相差が前記所定範囲内であると判定し、前記第１または第２の信号が前記第２の基準電圧である場合は前記位相差が前記所定範囲内でないと判定する論理回路と、を有することを特徴とする請求項１に記載の半導体集積回路。
【請求項５】
前記位相シフト部は、直列接続され、接続ノードのそれぞれから前記複数の遅延信号が出力される複数の遅延素子を有し、
前記複数の遅延素子の数ｎは下記（１）式を満たすことを特徴とする請求項１乃至４のいずれかに記載の半導体集積回路。
Ｆｌｏ＊ΔＴ＜ｎ ・・・（１）
ここで、Ｆｌｏは前記入力発振信号の周波数、ΔＴは１つの前記遅延素子の遅延時間。
【請求項６】
前記位相シフト部は、
前記入力発振信号を分周して複数の分周信号を生成する分周回路と、
前記複数の分周信号を分圧して前記複数の遅延信号を生成する複数のインピーダンス素子と、を有することを特徴とする請求項１乃至４のいずれかに記載の半導体集積回路。
【請求項７】
信号送信部と、信号受信部と、のうち少なくとも１つを備え、
前記信号送信部は、
第１の入力発振信号を生成する第１の発振信号生成回路と、
前記第１の入力発振信号の位相雑音を低減して、第１の出力発振信号を生成する第１の位相調整回路と、
前記第１の出力発振信号に基づいて、外部から入力された入力信号を変調する変調回路と、
前記変調された入力信号をアンテナに送信する送信部と、を有し、
前記信号受信部は、
第２の入力発振信号を生成する第２の発振信号生成回路と、
前記第２の入力発振信号の位相雑音を低減して、第２の出力発振信号を生成する第２の位相調整回路と、
前記第２の出力発振信号に基づいて、前記アンテナで受信した受信信号を復調する復調回路と、
前記復調された受信信号を外部へ出力する出力回路と、を有し、
前記第１および第２の位相調整回路のそれぞれは、
前記第１または第２の入力発振信号を遅延させて、位相が互いに異なる複数の遅延信号を生成する位相シフト部と、
前記複数の遅延信号のそれぞれに対応して設けられ、参照信号と、対応する前記遅延信号との位相差が所定範囲内であるか否かを判定する複数の位相一致検出回路と、
前記位相差が所定範囲内であると判定された遅延信号に基づいて、前記第１または第２の出力発振信号を生成する出力部と、を有し、
前記複数の位相一致検出回路のそれぞれは、
前記参照信号と、対応する前記遅延信号との位相差が前記所定範囲内でない場合は、その位相差に応じて第１の信号を電源電圧に対応する第１の基準電圧または接地電圧に対応する第２の基準電圧に設定し、前記位相差が前記所定範囲内である場合は、前記第１の信号を前記第１の基準電圧と前記第２の基準電圧との間の第１の電圧に設定する位相差検出回路と、
前記第１の信号に基づいて、前記参照信号と、対応する前記遅延信号との位相差が前記所定範囲内であるか否かを判定する判定回路と、を有することを特徴とする無線通信装置。
【請求項１】
入力発振信号を遅延させて、位相が互いに異なる複数の遅延信号を生成する位相シフト部と、
前記複数の遅延信号のそれぞれに対応して設けられ、参照信号と、対応する前記遅延信号との位相差が所定範囲内であるか否かを判定する複数の位相一致検出回路と、
前記位相差が所定範囲内であると判定された遅延信号に基づいて、出力発振信号を生成する出力部と、を備え、
前記複数の位相一致検出回路のそれぞれは、
前記参照信号と、対応する前記遅延信号との位相差が前記所定範囲内でない場合は、その位相差に応じて第１の信号を電源電圧に対応する第１の基準電圧または接地電圧に対応する第２の基準電圧に設定し、前記位相差が前記所定範囲内である場合は、前記第１の信号を前記第１の基準電圧と前記第２の基準電圧との間の第１の電圧に設定する位相差検出回路と、
前記第１の信号に基づいて、前記参照信号と、対応する前記遅延信号との位相差が前記所定範囲内であるか否かを判定する判定回路と、を有することを特徴とする半導体集積回路。
【請求項２】
前記判定回路は、
前記第１の信号と、前記第１の電圧より高く前記第１の基準電圧より低い第２の電圧と、を比較する第１の比較回路と、
前記第１の信号と、前記第１の電圧より低く前記第２の基準電圧より高い第３の電圧と、を比較する第２の比較回路と、
前記第１および第２の比較回路の比較結果が一致しない場合は前記位相差が前記所定範囲内であると判定し、一致する場合は前記位相差が前記所定範囲内でないと判定する論理回路と、を有することを特徴とする請求項１に記載の半導体集積回路。
【請求項３】
前記位相差検出回路は、
前記第１の信号を所定のタイミングで前記第１の基準電圧にプリチャージする第１のトランジスタと、
縦続接続される第２および第３のトランジスタと、を有し、
前記第２のトランジスタの制御端子には、前記参照信号が入力され、
前記第３のトランジスタの制御端子には、対応する前記遅延信号が入力され、
前記第２または第３のトランジスタから前記第１の信号が出力されることを特徴とする請求項１または２に記載の半導体集積回路。
【請求項４】
前記位相差検出回路は、
対応する前記遅延信号と、その反転信号とを、前記参照信号に同期して比較し、
前記位相差が前記所定範囲内である場合、前記第１の信号および第２の信号を前記第１の基準電圧に設定し、
前記位相差が前記所定範囲内でない場合、前記第１または第２の信号を前記第２の基準電圧に設定し、
前記判定回路は、
前記参照信号の遅延信号に同期して、前記第１および第２の信号が前記第１の基準電圧である場合は前記位相差が前記所定範囲内であると判定し、前記第１または第２の信号が前記第２の基準電圧である場合は前記位相差が前記所定範囲内でないと判定する論理回路と、を有することを特徴とする請求項１に記載の半導体集積回路。
【請求項５】
前記位相シフト部は、直列接続され、接続ノードのそれぞれから前記複数の遅延信号が出力される複数の遅延素子を有し、
前記複数の遅延素子の数ｎは下記（１）式を満たすことを特徴とする請求項１乃至４のいずれかに記載の半導体集積回路。
Ｆｌｏ＊ΔＴ＜ｎ ・・・（１）
ここで、Ｆｌｏは前記入力発振信号の周波数、ΔＴは１つの前記遅延素子の遅延時間。
【請求項６】
前記位相シフト部は、
前記入力発振信号を分周して複数の分周信号を生成する分周回路と、
前記複数の分周信号を分圧して前記複数の遅延信号を生成する複数のインピーダンス素子と、を有することを特徴とする請求項１乃至４のいずれかに記載の半導体集積回路。
【請求項７】
信号送信部と、信号受信部と、のうち少なくとも１つを備え、
前記信号送信部は、
第１の入力発振信号を生成する第１の発振信号生成回路と、
前記第１の入力発振信号の位相雑音を低減して、第１の出力発振信号を生成する第１の位相調整回路と、
前記第１の出力発振信号に基づいて、外部から入力された入力信号を変調する変調回路と、
前記変調された入力信号をアンテナに送信する送信部と、を有し、
前記信号受信部は、
第２の入力発振信号を生成する第２の発振信号生成回路と、
前記第２の入力発振信号の位相雑音を低減して、第２の出力発振信号を生成する第２の位相調整回路と、
前記第２の出力発振信号に基づいて、前記アンテナで受信した受信信号を復調する復調回路と、
前記復調された受信信号を外部へ出力する出力回路と、を有し、
前記第１および第２の位相調整回路のそれぞれは、
前記第１または第２の入力発振信号を遅延させて、位相が互いに異なる複数の遅延信号を生成する位相シフト部と、
前記複数の遅延信号のそれぞれに対応して設けられ、参照信号と、対応する前記遅延信号との位相差が所定範囲内であるか否かを判定する複数の位相一致検出回路と、
前記位相差が所定範囲内であると判定された遅延信号に基づいて、前記第１または第２の出力発振信号を生成する出力部と、を有し、
前記複数の位相一致検出回路のそれぞれは、
前記参照信号と、対応する前記遅延信号との位相差が前記所定範囲内でない場合は、その位相差に応じて第１の信号を電源電圧に対応する第１の基準電圧または接地電圧に対応する第２の基準電圧に設定し、前記位相差が前記所定範囲内である場合は、前記第１の信号を前記第１の基準電圧と前記第２の基準電圧との間の第１の電圧に設定する位相差検出回路と、
前記第１の信号に基づいて、前記参照信号と、対応する前記遅延信号との位相差が前記所定範囲内であるか否かを判定する判定回路と、を有することを特徴とする無線通信装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【公開番号】特開２０１２−６０６０６（Ｐ２０１２−６０６０６Ａ）
【公開日】平成２４年３月２２日（２０１２．３．２２）
【国際特許分類】
【出願番号】特願２０１０−２０４７１７（Ｐ２０１０−２０４７１７）
【出願日】平成２２年９月１３日（２０１０．９．１３）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
【公開日】平成２４年３月２２日（２０１２．３．２２）
【国際特許分類】
【出願日】平成２２年９月１３日（２０１０．９．１３）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
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