【課題】２分周、８分周、さらには８分周可能な回路規模の小さな低消費電力の注入同期型分周回路の実現。
【解決手段】偶数個Mの遅延要素DL1-DL4を有するリングオシレータ11と、入力発振信号から同期信号を生成して複数個の遅延要素の少なくとも一部に注入する同期信号注入回路と、を有し、入力発振信号の分周信号を出力する分周回路であって、遅延要素のオン・オフする分周トランジスタの一方の被制御端子が注入ノードであり、同期信号注入回路は、M/2個離れた２つの遅延要素の注入ノードに接続されるように並列に設けられた２個の補助注入トランジスタを有する注入差動対M1-M4と、入力発振信号RF4+,RF4-が制御端子に入力され、注入差動対の注入ノードとの接続ノードに、入力発振信号の差動信号を発生するように注入差動対に接続された信号注入トランジスタM5,M6と、を有する分周回路。 （もっと読む）

【課題】ディジタル回路で構成されるＡＤＰＬＬにおいて、位相差０近傍における位相差
検出を改善することができる技術を提供する。
【解決手段】基準信号ＶＲＥＦフィードバック信号ＶＤＩＶとの位相及び周波数を比較するＰＦＤと、ＰＦＤの出力をディジタル値に変換するＴＤＣと、ＴＤＣの出力から高周波雑音成分を除去するＤＬＦと、ＤＬＦの出力に基づいて制御されるＤＣＯと、ＤＣＯの出力を分周しフィードバック信号ＶＤＩＶを出力するＤＩＶによりフィードバックループが構成される。フィードバックループのいずれかの箇所にオフセット値が加算され、フィードバック信号ＶＤＩＶの位相が制御され、ロック時にもＴＤＣに０ではない値が入力される。 （もっと読む）

【課題】高いジッタ耐性を有して多相クロックの位相数と消費電力と半導体チップ面積との増大を軽減する。
【解決手段】クロックデータリカバリ回路１のエッジ検出器１０５の複数のエッジ検出回路１０５Ｍの各回路は、第１と第２のエッジ検出回路１０５Ｍ１、２を含む。第１の検出回路１０５Ｍ１は受信データ信号のデータエッジがエッジ検出位相から−１位相よりも進相なことを検出して第１出力信号を生成して、第２の検出回路１０５Ｍ２は受信データ信号のデータエッジがエッジ検出位相から＋１位相よりも遅相なことを検出して第２出力信号を生成する。第１または第２の出力信号に応答して、エッジ検出位相が−１位相分または＋１位相分変更される。受信データ信号のデータエッジの±１位相の範囲内の存在が検出された場合には、次回のエッジ検出位相は現在の状態に維持される。 （もっと読む）

【課題】キャリア光を帯域通過フィルタによって減衰させて、信号検出のＳ／Ｎを改善して周波数安定度を高めた原子発振器を提供する。
【解決手段】の原子発振器１００は、半導体レーザーにより構成されるＬＤ（光源）１と、ＬＤ１に直流電流を与え、ＬＤ１の波長を所定の値に設定する中心波長設定部１３と、アルカリ金属が封止された原子セル２と、アルカリ金属原子を透過したキャリア光（ωｃ）と共に第１の共鳴光（ω１）、及び第２の共鳴光（ω２）のうちいずれか一方の光を減衰させる波長フィルタ１４と、波長フィルタ１４を通過した原子セル２の透過光を検出するＰＤ（光検出器）３と、を備えて構成される。 （もっと読む）

【課題】半導体装置の入出力クロックスキューを抑制する。
【解決手段】Ｉ／Ｏ電圧電源で駆動される第１のバッファ１及び第２のバッファ８と、Ｉ／Ｏ電圧電源の電圧レベルを示す電圧判定信号を生成する電圧判定部５と、第１のバッファ１を介して入力された入力クロック信号に基づいて出力クロック信号の位相を調整して第２のバッファへ出力するエコークロック生成部７と、電圧判定信号と位相の調整量との関係を選択するモード情報を記憶する記憶部６と、を有し、エコークロック生成部７は、電圧判定信号とモード情報とに基づいて出力クロック信号の位相の調整量を決定する。 （もっと読む）

【課題】デジタルＰＬＬ回路の追従可能な周波数レンジを拡大する。
【解決手段】第１カウンタ（２１）は、第１クロック信号をカウントして第１カウント値を出力し、第２カウンタ（２２）は、第２クロック信号を分周して生成される第３クロック信号をカウントして第２カウント値を出力する。位相検出器（２３）は、第１クロック信号と、第３クロック信号との位相差をデジタル値で示す出力値を出力する。位相誤差演算回路（２６）は、第１カウント値と、第２カウンタ値と、出力値とに基づいて、位相誤差を演算して出力する。デジタルフィルタ回路（１０７）は、位相誤差を平滑化して発振周波数を示すコードを出力する。デジタル制御発振器（１０８）は、コードに応答して第２クロック信号を出力する。キャリブレーション制御回路（１１２）は、分周比と、第２クロック信号と第１クロック信号との比較結果とに基づいてデジタル制御発振器の発振周波数を調整する。 （もっと読む）

【課題】本発明は、発振器が出力する出力信号の１周期に小数分周の分解能つまり位相の分解能が依存しないＴＤＣを提供することを目的とする。
【解決手段】本発明は、直列に接続され入力端で発振器が出力する出力信号ＣＫＶを入力される複数の遅延素子２１と、複数の遅延素子２１が出力する複数の遅延クロック信号を、ＰＬＬ回路が入力される基準信号ＦＲＥＦのエッジタイミングでそれぞれラッチする複数のラッチ回路２２と、直列接続された複数の遅延素子２１の入力端で入力される出力信号ＣＫＶと、直列接続された複数の遅延素子２１の出力端で出力される出力デジタル信号が、エッジタイミングを等しくするように、複数の遅延素子２１の遅延時間を調整する遅延時間調整回路３２と、を備えることを特徴とするＴＤＣ２である。 （もっと読む）

【課題】ロック状態であるか否かを検出し、その検出結果を出力するＣＤＲ回路及びＣＤＲ方法を提供する。
【解決手段】受信データ信号をサンプリングするデータサンプリングクロック信号に同期して、受信データ信号をサンプリングしてサンプルドデータ信号を生成するデータサンプリング回路、データサンプリングクロック信号に対して位相がずれたエッジサンプリングクロック信号に同期して、受信データ信号をサンプリングしてサンプルドエッジ信号を生成するエッジサンプリング回路、データサンプリングクロック信号に同期して、受信データ信号の振幅と基準電圧との比較結果信号を出力する振幅比較回路を備え、比較結果信号、サンプルドデータ信号およびサンプルドエッジ信号に基づいて、データサンプリングクロック信号の位相を調整する位相シフタ回路、及び受信データ信号とデータサンプリングクロック信号との位相関係を検出するロック検出回路を備える。 （もっと読む）

【課題】クロックのばらつきが引き起こすジッタを抑制することが可能なデューティ補正付き位相調整回路及びシリアライザを提供することを目的としている。
【解決手段】正クロック信号及び負クロック信号が入力され前記正クロック信号と前記負クロック信号のデューティ及び位相を調整した正クロック出力信号及び負クロック出力信号を出力する。 （もっと読む）

【課題】一種類の多相クロックより多くの周波数の種類の単相クロックを得ることができるクロック生成回路及びその方法を提供する。
【解決手段】少なくともｎ個の位相補間器を有し、周波数がｆで位相差が１／（ｆ×ｍ）づつ異なるｍ相クロックを、周波数がｆで位相差が１／（ｆ×ｎ）づつ異なるｎ相クロックに変換するクロック変換回路１と、前記ｎ相クロック信号の一部又は全部を用いて、周波数（ｆ×ｎ）／Ａの単相クロック信号を生成する単相クロック生成回路２と、前記位相補間器に設定する内分比を制御する制御回路とを有し、前記各位相補間器は、前記ｍ相の内の異なる二つのクロックを入力し、それらのタイミング差を、制御回路により設定した内分比で分割した遅延時間のクロックを生成して出力し、前記制御回路は、基準クロックと、回路の末端で分配されたクロックとのタイミングとが一致するように内分比を制御する。 （もっと読む）

【課題】アナログデジタル変換器のサンプリングクロックのジッタの影響を、低消費電力でデジタル補正する。
【解決手段】アナログデジタル変換器のサンプリングクロックを、サンプリングクロックよりも低周波数かつ低ジッタの基準クロックを源振とする位相同期ループ(PLL)により生成する。サンプリングクロックと基準クロックが同期するタイミングにおけるタイミング誤差を時間デジタル変換器(TDC)によりデジタル値に変換する。なお、基準クロックが存在しないサンプリングタイミングにおけるタイミング誤差については、検出されたタイミング誤差を補間して生成する。これにより、各サンプリングタイミングにおけるサンプリングクロックのジッタ値を取得する。当該ジッタ値からサンプリング電圧誤差を算出し、アナログデジタル変換器の出力をデジタル補正する。 （もっと読む）

【課題】帯域制限フィルタを含むＰＬＬのロックアップ時間を短縮する。
【解決手段】実施形態によれば、周波数調整回路２００は、レジスタ２１３と、デジタルアナログ変換器２２０と、帯域制限フィルタ２５０と、バッファアンプ２４０とを含む。レジスタ２１３は、第１の動作モードの終了時にデジタル制御コード１２を保存し、第３の動作モードの開始時に出力する。第１の動作モードにおいて、制御電圧１５を持つアナログ制御信号１４が電圧制御発振器１１０の制御端子に供給される。第２の動作モードにおいて、アナログ制御信号１４がバッファアンプ２４０に供給され、バッファアンプ２４０は帯域制限フィルタ２５０を駆動し、帯域制限フィルタ２５０は制御電圧１５を生成する。第３の動作モードにおいて、アナログ制御信号１４が帯域制限フィルタ２５０に供給され、帯域制限フィルタ２５０は制御電圧１５を生成する。 （もっと読む）

【課題】回路規模の増加を抑えかつ出力信号のジッタ特性を低下させずに、複数の動作周波数に対応できる多相クロック発生回路を提供する。
【解決手段】多相クロック発生回路は、位相の異なる複数のリファレンスクロック信号が入力され、該リファレンスクロック信号が取り得る複数の周波数ごとに設けられた遅延パスであって該リファレンスクロック信号に対して予め定められた位相差を生じさせる複数の遅延パスと、リファレンスクロック信号の周波数に基づいて、複数の遅延パスのうち、リファレンスクロック信号の周波数に対応する遅延パスを選択するスイッチ部と、スイッチ部が選択した遅延パスにより、位相差が変更された複数のリファレンスクロック信号から所定の位相差を有する複数のクロック出力信号を生成する位相補間回路とを備える。 （もっと読む）

【課題】アナログ電圧を使用することなく、クロック信号を高精度且つ広範囲に遅延させる。
【解決手段】入力ノード１１０ａと出力ノード１１０ｂとの間に直列接続された複数のワンショットパルス生成回路２０１〜２０ｎを備える。ワンショットパルス生成回路２０１〜２０ｎのそれぞれは、入力されたクロック信号の一方のエッジに応答して、ワンショットパルスを生成する。ワンショットパルスのパルス幅は、カウント値ＲＣＮＴに基づいて可変である。これにより、カウント値ＲＣＮＴを変化させることによって、ディレイライン１１０の遅延量を広範囲且つ高精度に変化させることが可能となる。しかも、アナログ電圧を使用しないことから、アナログ電圧の生成回路やその安定化回路などを設ける必要もなくなり、回路設計が容易となる。 （もっと読む）

【課題】サンプル間、温度等の変位に伴い発生するロック位相の変動を補正し、ロック位相を一定とすることができるＤＬＬを備えた半導体装置を提供する。
【解決手段】位相検出回路（ＰＤ）１０５を構成する複数のＭＯＳＦＥＴのうち所定のＭＯＳＦＥＴのバックゲート電位を変更するＰＤバックゲート電位変更回路１０６と、温度センサ１０７と、サンプル別閾値電圧（Ｖｔ）情報を記憶したＦｕｓe（ヒューズ）１０８を備える。温度センサ１０７の温度情報、Ｆｕｓe（ヒューズ）１０８に記憶されたサンプル別閾値電圧（Ｖｔ）情報は、ＰＤバックゲート電位変更回路１０６に読み出され、閾値電圧を制御し、ロック位相の変動を補正する。 （もっと読む）

【課題】電流消費を削減する。
【解決手段】第１のクロック信号（ＩＣＬＫ）を受け、第１のクロック信号を可変である遅延量に応じて遅延させた第２のクロック信号（ＬＣＬＫ）を出力する遅延回路（３１）と、第２のクロック信号を受け、遅延された第３のクロック信号（ＲＣＬＫ）を出力するレプリカ回路（３２）と、第１および第３のクロック信号の位相差が所定時間以上であるか否かを検知し、所定時間以上である場合には遅延回路の遅延量を変化させ、所定時間未満である場合には遅延回路の遅延量を変化させないように制御する位相差検出回路（３６）と、を備える。 （もっと読む）

【課題】雑音特性及び高速動作を維持しながら、消費電力を削減することができる位相周波数比較回路を得ることを目的とする。
【解決手段】出力バッファ回路３が、電流制御信号生成回路２から電流制御信号が出力されている期間中、位相周波数比較コア回路１からＵＰ信号が出力された場合、アップ信号を出力し、電流制御信号生成回路２から電流制御信号が出力されている期間中、位相周波数比較コア回路１からＤＮ信号が出力された場合、ダウン信号を出力する。 （もっと読む）

【課題】
本開示は遅延ロックループ（ＤＬＬ）及びフェーズロックループ（ＰＬＬ）における移相処理に関する。
【解決手段】
ＤＬＬまたはＰＬＬにおけるチャージポンプは、出力ノードに並列に接続されたキャパシタを備える。一次電流スイッチング回路は、ソース電流でキャパシタを充電し、シンク電流でキャパシタを放電する。補助ソース回路は、大きさの範囲を有する正の位相生成電流をソースする。正の移相生成電流の大きさは、少なくとも１つのソース選択信号により決定される。補助シンク回路は、大きさの範囲を有する負の移相生成電流をソースする。前記負の移相生成電流の大きさは、少なくとも１つのシンク選択信号により決定される。 （もっと読む）

【課題】レイアウト面積の増加を抑えつつロックアップ時間の高速化を実現する。
【解決手段】本発明に係る遅延ロックループ回路１は、遅延ライン３と、初期遅延モニタリング部４と、位相比較部５と、遅延制御部６と、ファイン遅延部７とを備え、初期遅延モニタリング部４は、基準クロックと複数の単位遅延部のうちの一部の単位遅延部が出力する単位遅延クロックとの位相を比較する複数の位相比較用フリップフロップを備え、これら位相比較用フリップフロップの数を単位として当該比較を段階的に繰り返すことにより、全範囲について初期遅延モニタリングを行うものである。 （もっと読む）

【課題】ＬＳＩチップ面積の増大を抑制しつつ、製造ばらつきや使用条件の影響を受けない安定的な位相調整を実現する
【解決手段】入力クロックと出力クロックの位相差を調整する位相調整回路を以下のように構成する。その位相調整回路は、出力クロックに遅延を付加するクロック遅延回路と、入力クロック、もしくは、入力クロックと出力クロックの位相差のパルスを入力として受け、パルス除去幅設定値によって遅延素子の段数を変化させて、入力クロック、もしくは、入力クロックと出力クロックの位相差のパルスの幅を検出する位相差検出回路とを有することが好ましい。そして、位相差検出回路で検出した入力クロックと出力クロックの位相差が入力クロックに対して目標の位相差になるようにクロック遅延回路にて出力クロックに遅延を付加する。 （もっと読む）