【課題】小型化が容易であり、低コストで製造可能であって、発振出力周波数における短期安定度と長期安定度とを両立させた高安定発振器を提供する。
【解決手段】一定の周波数の信号を出力する高安定発振器は、出力発振器として電圧制御型水晶発振器１５を備えるＰＬＬ回路と、ＭＥＭＳ振動子を有するＭＥＭＳ発振器１１と、を備える。ＭＥＭＳ発振器１１の出力を基準信号としてＰＬＬ回路の位相比較器１２に供給する。ＭＥＭＳ発振器１１によって出力周波数の長期安定度が維持され、電圧制御型水晶発振器１５によって出力周波数の短期安定度が維持されるようにする。 （もっと読む）

【課題】バーストクロック信号を安定に生成できるバーストクロック発生回路を提供する。
【解決手段】このバーストクロック発生回路では、複合映像信号における各垂直帰線期間のうちの垂直同期期間では位相ロックフィルタ４の応答速度を０に設定し、各垂直帰線期間のうちの垂直同期期間を除く期間では位相ロックフィルタ４の応答速度を比較的速い速度ｖ１に設定し、複合映像信号における垂直帰線期間以外の表示期間では位相ロックフィルタ４の応答速度を比較的遅い通常の速度ｖ２に設定する。したがって、標準でない複合映像信号が入力された場合でも、バーストクロック信号を安定に生成できる。 （もっと読む）

【課題】回路規模の増大を抑止しつつ、ループ帯域の切替に際して生じるオフセットを補償する。
【解決手段】半導体装置(１１０)を構成する位相検出器(１１１)は、発振器(１１４)の出力信号を帰還した帰還信号と参照信号との間の位相差を検出し、位相差に応じた値を示す位相差値を生成する。増幅器(１１２)は、外部からの制御信号に応じて決定される増幅率で、位相差値を増幅する。フィルタ(１１３)は、増幅器(１１２)の出力値を平滑化する。発振器(１１４)は、フィルタ(１１３)の出力値に応じて、出力信号の周波数を制御する。 （もっと読む）

【課題】周波数誤差に基づく送信クロックを生成し、送信データに対して任意にＳＳＣの適用が選択可能な半導体装置が、望まれる。
【解決手段】半導体装置は、受信信号を入力し、動作クロック信号に基づいて受信信号からクロック信号とデータ信号を取り出すクロックアンドデータリカバリ部と、受信信号から取り出したクロック信号と動作クロック信号との周波数誤差信号を求める周波数誤差調整部と、周波数誤差信号を記憶する周波数誤差信号記憶部と、周波数誤差信号に基づいて動作クロック信号の周波数を制御する動作クロック生成部と、周波数誤差信号記憶部が記憶する周波数誤差信号の値に基づいて、動作クロック生成部が生成する動作クロック信号をスペクトラム拡散させて変動させるＳＳＣＧ部と、を備えている。 （もっと読む）

【課題】物理層デバイスおよび同期デバイスの複数のポート間でクロックを同期させる方法を提供する。
【解決手段】制御方法は、グランドマスタークロックのソースとなるポートを選択するステップを含む（３０２）。選択されたポートは、リンク先からの送信に基づいてグランドマスタークロックを再生する。マルチポートＰＨＹ ＩＣは、グランドマスターソースポートのＲＸ＿ＣＬＫを出力する（３０４）。グランドマスターソースポートのＴＸ＿ＣＬＫは、ローカルオシレータから取得される（３０６）。そして、ほかの全てのポートのＴＸ＿ＣＬＫは、クロック同期部の出力から取得される（３０８）。クロック同期部は、グランドマスターソースポートを有するマルチポートＰＨＹ ＩＣからの再生クロックに基づいて同期させる（３１０）。 （もっと読む）

【課題】擬似ロックを防止するための論理回路の回路規模を低減する。
【解決手段】遅延ロックドループ(ＤＬＬ)は、複数の可変遅延回路ＤＬ０〜８の電圧制御遅延回路１と位相周波数比較器２とチャージポンプ３を具備する。初段の出力ＰＨ［０］と最終段の出力ＰＨ［８］は、比較器２に供給される。比較器２のアップ信号とダウン信号は、チャージポンプ３に供給される。擬似ロック防止回路４は、第Ｍ段の出力ＰＨ［１］と第Ｍ＋１段の出力ＰＨ［２］に応答して、可変遅延リセット信号ＲＳＴ＿ＶＤＬ＿Ｔ、Ｂを生成する。初段の回路ＤＬ０から第Ｍ＋１段の回路ＤＬ２に、クロック入力信号ＣＬＫとクロック反転入力信号がリセット信号ＲＳＴ＿Ｂ、Ｔとして供給される。第Ｍ＋２段の回路ＤＬ３から最終段の回路ＤＬ８に、可変遅延リセット信号ＲＳＴ＿ＶＤＬ＿Ｔ、Ｂがリセット信号ＲＳＴ＿Ｂ、Ｔとして供給される。 （もっと読む）

【課題】発振周波数のトリミングを行うクロック発振回路であって、ＣＲ発振回路の特性に起因する発振周波数のばらつきを低減することが可能なクロック発振回路を提供する。
【解決手段】クロック発振回路は、周波数調整コードに応じた発振周波数のクロック信号を生成する発振部１０１と、発振部１０１の発振周波数をカウントするＯＳＣクロックカウンタ１０２と、外部接続された水晶発振器の発振周波数をカウントする基準クロックカウンタ１０３と、両発振周波数の比較を行う比較回路１０４とを備える。また、周波数調整コードの自動探索を行う探索回路１０５を備える。探索回路１０５は、周波数調整動作時において、発振部１０１に対する周波数調整コードの設定と、比較回路１０４による比較結果に応じた周波数調整コードの更新とを繰り返し行うことにより、周波数調整コードの自動探索を行う。 （もっと読む）

【課題】電源ノイズが存在する環境下において、位相同期回路の出力信号の特性劣化を軽減する。
【解決手段】基準信号源は、基本周波数を有する基準信号を生成する。位相同期回路１０２は、制御電圧に応じた周波数の信号を生成する電圧制御発振器１０６と、前記周波数の信号をＮ分周して第１分周信号を生成する第１分周器１０７と、第１分周信号と基準信号との位相差を検出する位相検出器１０３と、チャージポンプ１０４と、ループフィルタ１０５と、を含む。第２分周器は、電圧制御発振器により生成された信号をＭ分周して第２分周信号を生成する。信号処理回路は、第２分周信号に同期して動作する。基本周波数のＫ倍と、第２分周信号の周波数との差分の絶対値が、電圧制御発振器の入力から位相同期回路の出力までの伝達関数によって表される帯域通過フィルタの低域遮断周波数以下または高域遮断周波数以上となるように、ＮおよびＭの値が決定されている。 （もっと読む）

【課題】 段数切替型の遅延回路において、段数切替時に発生するハザードを抑制する。
【解決手段】 本発明の段数切替型の遅延回路は、段数切替前後で遅延回路の内部ノードの論理状態が変化しないように、遅延のための経路として選択されていない段に遅延回路の入力が接続されている。これにより、遅延回路のハザードの発生を抑制することができ、ひいては遅延回路を備えるＤＬＬ回路や半導体装置の論理規模を低減でき、低消費電力化に寄与し、また、半導体装置の処理速度を向上させることができる。 （もっと読む）

【課題】安定度の高い原子発振器を提供する。
【解決手段】アルカリ金属が封入されたアルカリ金属セルと、前記アルカリ金属セルにレーザ光を照射する光源と、前記アルカリ金属セルを透過した光を検出する光検出器と、を有する原子発振器において、前記アルカリ金属セルは、一方の面から他方の面に貫通する開口部が形成された基板の他方の面にガラス基板が接合された一方の部材と、一方の面から他方の面に貫通する開口部が形成された基板の他方の面にガラス基板が接合された他方の部材と、前記一方の部材における基板の一方の面と、前記他方の部材における基板の一方の面とを直接接合することにより、前記一方の部材の開口部及び前記他方の部材の開口部により形成されるセル内部と、前記セル内部に封入されるアルカリ金属原料と、を有するものであることを特徴とする原子発振器を提供することにより上記課題を解決する。 （もっと読む）

【課題】 安定性と即応性を備えたＰＬＬを提供すること。
【解決手段】 本発明の実施形態によるＰＬＬは、位相検出器と、前記位相検出器の検出結果に基づいて電流を発生するチャージポンプと、前記チャージポンプに接続され、第１の抵抗変化素子を有するループフィルタと、前記ループフィルタから入力される信号に応じて出力周波数を制御するＶＣＯと、前記ＶＣＯの出力信号を分周して、前記位相検出器に入力するフィードバック信号を生成する周波数分周器と、前記ループフィルタを制御するシーケンサとを有するＰＬＬであって、前記シーケンサは、前記ＰＬＬの電源がＯＦＦされることを示す信号が入力された時または前記ＰＬＬの電源がＯＮされることを示す信号が入力された時に前記第１の抵抗変化素子の抵抗値が第１の抵抗値となるよう制御し、前記ＰＬＬが安定化後には、前記第１の抵抗値よりも高い第２の抵抗値となるよう制御する。 （もっと読む）

【課題】ＬＳＩチップ面積の増大を抑制しつつ、製造ばらつきや使用条件の影響を受けない安定的な位相調整を実現する
【解決手段】入力クロックと出力クロックの位相差を調整する位相調整回路を以下のように構成する。その位相調整回路は、出力クロックに遅延を付加するクロック遅延回路と、入力クロック、もしくは、入力クロックと出力クロックの位相差のパルスを入力として受け、パルス除去幅設定値によって遅延素子の段数を変化させて、入力クロック、もしくは、入力クロックと出力クロックの位相差のパルスの幅を検出する位相差検出回路とを有することが好ましい。そして、位相差検出回路で検出した入力クロックと出力クロックの位相差が入力クロックに対して目標の位相差になるようにクロック遅延回路にて出力クロックに遅延を付加する。 （もっと読む）

【課題】クロック信号にジッタ成分が重畳している場合であってもＤＬＬ回路を正しくロックさせる。
【解決手段】カウンタ部１０２のカウント値に応じてクロック信号ＬＣＬＫを生成するディレイライン１０１と、クロック信号ＬＣＬＫを反転させるか否かを制御する反転制御部１０３とを備える。カウンタ部１０２のカウント値を第１の初期値にリセットした後、反転制御部１０３はクロック信号ＬＣＬＫを反転させ又は反転させることなく出力する。次に、カウンタ部１０２のカウント値を第２の初期値にリセットする。本発明によれば、ジッタなどの影響によってクロック信号ＬＣＬＫを誤って反転させ、或いは誤って反転させなかった場合であっても、ダウンカウント（またはアップカウント）が多数回連続することがなくなる。これにより、第１及び第２の初期値としてオフセットした値を用いることが可能となる。 （もっと読む）

【課題】ＰＬＬのチャージポンプ回路からの出力電流ミスマッチにより、ＰＬＬの特性劣化に繋がるリファレンススプリアスが発生する問題がある。
【解決手段】基準信号とフィードバック信号との位相差に応じて第１、第２のパルス信号を出力する位相比較器と、第１の制御信号に応じて、前記第１、第２のパルス信号のパルス幅をそれぞれ調整した第３、第４のパルス信号を生成するパルス幅調整回路と、前記第３、第４のパルス信号に応じて出力電流を生成するチャージポンプと、前記チャージポンプの出力に接続され、電流を電圧に変換するループフィルタと、前記ループフィルタの変換した電圧を積分した検出結果を出力する検出回路と、前記検出結果に応じて、前記第１の制御信号を生成する制御回路と、を有するＰＬＬ回路。 （もっと読む）

【課題】特性の制御を安定させること。
【解決手段】制御装置１２０は、第１演算器１２２と、更新制御回路１２３と、取得部１２５と、第２演算器１２６と、を備えている。第１演算器１２２は、処理装置の第１特性の検出結果に基づいて、第１特性を変化させる処理装置のパラメータを操作する。更新制御回路１２３は、第１演算器１２２の機能を更新する場合に、第１演算器１２２によるパラメータの操作を停止させる。取得部１２５は、パラメータの操作量と、第１特性を変化させる処理装置の第２特性の変化量との関係を示す関係情報を取得する。第２演算器１２６は、更新制御回路１２３によって第１演算器１２２によるパラメータの操作が停止している場合に、取得部１２５によって取得された関係情報と、第２特性の検出結果の変化量と、に基づく操作量によってパラメータを操作する。 （もっと読む）

【課題】デジタルＰＬＬ（ＤＰＬＬ）は、入出力位相の小数部に基づいて動作を提供する。
【解決手段】ＤＰＬＬは、入力位相を得るために少なくとも１つの入力信号を蓄積し、例えばタイムデジタルコンバータ（ＴＤＣ）を使用して、発振器からの発振信号と参照信号との間の位相差に基づいて出力位相の小数部を決定する。ＤＰＬＬは、入力位相の小数部および出力位相の小数部に基づいて位相エラーを決定する。その後、ＤＰＬＬは、位相エラーに基づいて発振器のための制御信号を生成する。別の態様では、合成されたアキュムレータを含むＤＰＬＬは、参照信号に基づいて、発振信号サイクルの数のトラッキングを保持することにより粗い出力位相を決定する。 （もっと読む）

【課題】安価な構成で、基準パルスと検出パルスの位相差を広範囲、且つ精密に検出でき、外乱に対しても同期はずれの生じる危険性を少なくして、精密なＰＬＬ制御が可能な速度制御装置を提供する。
【解決手段】本発明のモータ速度制御装置１２０は、ｔｇｔ＿ｆｒｑに基づくｒｅｆｃｌｋを出力する基準クロック発生器１０１と、モータ１０７の所定回転角度ごとに所定数のｆｇを出力するエンコーダ１０８と、ｒｅｆｐｕｌｓｅを出力する分周器１０２と、整数位相差ｐｈ＿ｉｎｔとして出力する整数位相差検出器１０３と、ｒｅｆｐｕｌｓｅのエッジとｆｇｐｕｌｓｅとの時間差を検出してｒｅｆｃｌｋ単位で計測してｐｈ＿ｆｒｃとして出力する小数位相差検出器１０４と、ｐｈ＿ｉｎｔとｐｈ＿ｆｒｃを混合器１０５で所定の比率で加算してｐｈｅｒｒとし、ｐｈｅｒｒに基づいてモータ１０７を駆動制御する制御部１０６と、を備えて構成されている。 （もっと読む）

【課題】入力信号の周波数比が整数でない場合にも、±１８０度の範囲で位相差検出ができる位相比較回路を得る。
【解決手段】ＲＦ信号と基準信号との立ち上がりエッジを比較してアップ信号またはダウン信号を生成する位相比較コア回路１と、ＲＦ信号と基準信号との周波数比をＮ＋Ｋ／Ｍ（但し、Ｎ，Ｋ，Ｍは任意の自然数）とし、ＲＦ信号の周波数をｆｒｆとしたとき、アップ信号の立ち上がりの直前のＲＦ信号の立ち上がりに同期して立ち上がり、パルス幅は基準信号の1周期分とほぼ等しく、周期は（Ｍ×Ｎ＋Ｋ）／ｆｒｆとなるマスク制御信号ＭＳＫ１を生成するマスク信号生成回路２と、位相比較コア回路１により生成されたアップ信号およびダウン信号を、マスク信号生成回路２により生成されたマスク制御信号ＭＳＫ１に従いマスクする信号マスク回路３とを備えた。 （もっと読む）

【課題】 サンプリング周波数の２倍の周波数における回転因子の集合に対応する、ＤＦＴ演算子と１／２ＤＦＴ演算子の組み合わせにもとづく周波数弁別器である。
【解決手段】 周波数弁別器は、ゼロ又は不連続点を持たないように選定される。そのため、この発明の弁別器は、拡張された動作範囲において、より安定的かつ良好に動作する。この発明の弁別器は、ＧＰＳ受信機に適用された場合、初めに大きな誤差が有っても、より確実にキャリヤ周波数にロックすることが可能であるとともに、誤ってロックする問題を防止するものである。 （もっと読む）

【課題】目的の周波数からずれた周波数のクロックをクロックの供給先に与える危険性の少ない、クロック生成装置を提供する。
【解決手段】各クロック供給部１０，２０に、水晶発振器であるＶＣＸＯ１１，２１を目的の周波数で発振させるために設定された基準値と基準値が設定された時を示す設定時情報とを記憶するメモリ１４，２４と、ＶＣＸＯ１１，２１の生成するクロックを他のクロック供給部のＶＣＸＯの出力するクロックに同期させる同期手段とをそれぞれ備える。メモリ１４，２４の記憶内容に基づき、最も設定時情報が新しいＶＣＸＯを選別し、その選別したＶＣＸＯを基準値に基づいて発振させて目的の周波数のクロックを生成させる。他のＶＣＸＯには、選別したＶＣＸＯの生成したクロックに同期したクロックを生成させる。 （もっと読む）