伝送装置
【課題】ＳＯＮＥＴやＳＤＨ等の規格に基づき、現用予備の二重化構成を取る端局中継装置において、回線を増設するための回線のインターフェースを備えた装置を増設する際のクロック同期に関する発明である。
【解決手段】
増設した装置内において、現用／予備用装置から供給されるそれぞれのクロックを比較する。 比較結果に基づきそれぞれのクロックを可変遅延させ、増設した装置においても現用と予備回線に対してクロック位相制御を行えるようにする。
【解決手段】
増設した装置内において、現用／予備用装置から供給されるそれぞれのクロックを比較する。 比較結果に基づきそれぞれのクロックを可変遅延させ、増設した装置においても現用と予備回線に対してクロック位相制御を行えるようにする。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はシンクロナスオプティカルネットワーク（Ｓｙｎｃｈｒｏｎｏｕｓ Ｏｐｔｉｃａｌ Ｎｅｔｗｏｒｋ：ＳＯＮＥＴ）やシンクロナスデジタルハイアラ−キ（Ｓｙｎｃｈｒｏｎｏｕｓ Ｄｉｇｉｔａｌ Ｈｉｅｒａｒｃｈｙ：ＳＤＨ）等の規格に基づき、現用予備の二重化構成を取る端局中継装置に適用に適用される。
【背景技術】
【０００２】
現用予備の二重化構成を取る光端局中継装置（光端局/伝送装置）は、回線収容数を増加させるため、現用・予備用回線を収容した増設部をさらに設けることで、回線容量の増加を行っている。
【０００３】
図１は光端局に現用・予備用回線を収容した増設部を設けた構成を示す。光端局１は本体部１００と増設部９０、９１から構成され、本体部と増設部は別のシェルフに構成されている。
【０００４】
本体部１００は現用回線設定部３０と予備用回線設定部３０’とインターフェース部７１、７２、７３、７４、と現用タイミングクロック発生部９６と予備用タイミングクロック発生部９６’とから構成されている。
【０００５】
インターフェース部７１、７３は現用回線４、４’に接続されている。
【０００６】
インターフェース部７２、７４は予備現用回線６、６’に接続されている。
【０００７】
インターフェース部７１、７２、７３、７４は現用回線設定部３０と予備用回線設定部３０’に接続されている。
【０００８】
現用回線設定部３０と予備用回線設定部３０’はインターフェース部７１、７２、７３、７４内の受信装置１０、１１、１２、１３からの受信信号のオーバーヘッド情報を基に回線設定を行う。 さらに、現用回線設定部３０と予備用回線設定部３０’は回線設定に基づいた信号をインターフェース部７１、７２、７３、７４内の送信装置２０、２１、２２、２３に出力する。
【０００９】
送信装置２０、２１は現用回線４、４’へ、送信装置２２、２３は予備回線６、６’にそれぞれ光信号を出力する。
【００１０】
現用回線設定部３０と予備用回線設定部３０’は現用クロック部９５と予備用クロック部９５’を持っている。
【００１１】
現用クロック部９５は切替スイッチ６１とＰＬＬ回路６５を有している。
【００１２】
ＰＬＬ回路６５は位相比較器６２、ループフィルタ６３と電圧制御型発信器６４から構成される。
【００１３】
切替スイッチ６１は現用タイミングクロック発生部９６と予備用タイミングクロック発生部９６’からのクロックを選択して位相比較器６２に出力する。
【００１４】
位相比較器６２は切替スイッチ６１で選択されたクロックと電圧制御型発信器６４からのクロックを比較し、比較結果をループフィルタ６３に出力する。
【００１５】
ループフィルタ６３は位相比較器６２からの入力を電圧値に変換し電圧制御型発信器６４に出力する。
【００１６】
電圧制御型発信器６４はバスインターフェース部８０と位相比較器６２にクロックを供給する。
【００１７】
バスインターフェース部８０は回線設定に従ってインターフェース部７１〜７４と増設部９０と９０’に対して信号の送受信を行うと共に、増設部９０、９０’に対してクロックを供給する。
【００１８】
予備用回線設定部３０’は現用回線設定部３０と同一の構成のため、同一構成は同一番号にダッシュを付して示し、その説明を省略する。
【００１９】
増設部９０は現用回線設定部３１と予備用回線設定部３１’とインターフェース部７１’、７２’、７３’、７４’、と増設部内現用タイミングクロック発生部９７と増設部内現予備用タイミングクロック発生部９７’とから構成されている。
【００２０】
インターフェース部７１’、７３’は現用回線５、５’に接続されている。
【００２１】
インターフェース部７２’、７４’は予備現用回線７、７’に接続されている。
【００２２】
インターフェース部７１’、７２’、７３’、７４’は現用回線設定部３１と予備用回線設定部３１’に接続されている。
【００２３】
現用回線設定部３１と予備用回線設定部３１’はインターフェース部７１’、７２’、７３’、７４’内の受信装置１０’、１１’、１２’、１３’からの受信信号をそれぞれバスインターフェース部８２、８２’によりバスインターフェース部８０、８０’に送信する。
【００２４】
さらに、現用回線設定部３１と予備用回線設定部３１’はそれぞれバスインターフェース部８０、８０’からバスインターフェース部８２、８２’を介して送信されてきた信号を回線設定に基づいてインターフェース部７１’、７２’、７３’、７４’内の送信装置２０’、２１’、２２’、２３’に出力する。
【００２５】
送信装置２０’、２１’は現用回線５，５’へ、送信装置２２’、２３’は予備回線７、７’にそれぞれ光信号を出力する。
【００２６】
現用回線設定部３１と予備用回線設定部３１’は回線設定部内現用クロック部９８と回線設定部内予備用クロック部９８’を持っている。
【００２７】
回線設定部内現用クロック部９８は遅延線６７、選択回路６８とＰＬＬ回路６６から構成される。
【００２８】
バスインターフェース部８２から受信したクロックは遅延線６７と選択回路６８にそれぞれ入力される。
【００２９】
選択回路６８は遅延線６７の出力とバスインターフェース部８２の出力を選択して増設部内現用タイミングクロック発生部９７と増設部内現予備用タイミングクロック発生部９７’へ出力する。
【００３０】
遅延線６７はシステム全体で発生する現用タイミングクロック発生部から増設部内の回路までの定常的位相差を基に遅延量を設定している。
【００３１】
この遅延量は構成要素となる実装基板の搭載部品，パターン長及び光端局の本体部を収めたメインシェルフと増設部を収めたシェルフ間の接続による遅延に基づくものである。
【００３２】
即ち、増設部側シェルフの遅延線６７（Ｄｅｌａｙ Ｌｉｎｅ）は、このような装置構成とした場合に、本体部側のシェルフ内の現用タイミングクロック発生部９６、予備用タイミングクロック発生部９６’を起点に増設部側シェルフに至るクロック経路において、実装パターン長差や各搭載部品の個体バラツキ要因等が原因で発生する現用と予備用とのクロックの位相差（Ｓｋｅｗ）を吸収するためのものである。
【００３３】
ＰＬＬ回路６６は現用回線設定部３１にクロックを供給する回路で、バスインターフェース部８２からのクロックに内部クロックを同期させるためのものである。
【００３４】
増設部内現用タイミングクロック発生部９７は切替部９４を有しており、現用回線設定部３１と予備用回線設定部３１’内の回線設定部内現用クロック部９８、回線設定部内予備用クロック部９８’からのクロックを選択して、インターフェース部７１’〜７４’にクロックを供給する。
【００３５】
増設部内予備用タイミングクロック発生部９７’は切替部９４を有しており、現用回線設定部３１と予備用回線設定部３１’内の回線設定部内現用クロック部９８、回線設定部内予備用クロック部９８’からのクロックを選択して、インターフェース部７１’〜７４’にクロックを供給する。
【００３６】
また、複数のクロック間の位相同期を行う手段としては特開平０５−２４３８号公報、特開平１０−２４０３７５号公報が知られている。
【特許文献１】特開平０５−２４３８号公報
【特許文献２】特開平１０−２４０３７５号公報
【発明の開示】
【発明が解決しようとする課題】
【００３７】
従来技術においては現用，予備用タイミングクロック発生部から増設部内現用，予備用タイミングクロック発生部までに発生する定常的位相差が判明している必要があった。
【００３８】
即ち、その本体部及び増設部において、構成要素となる実装基板の搭載部品，パターン長により遅延線の遅延量を定めるためである。
【００３９】
従って、システム設計変更を行う場合は実装基板の搭載部品とパターン長の相関を維持した状態で変更を行う必要があり柔軟に対応ができない、もしくは、変更範囲に制限が付いてしまう問題があった。
【００４０】
更に，固定の遅延線による位相補正だと搭載部品毎の個体バラツキや伝搬遅延変動量による位相ずれは補正できなかった。
【００４１】
本発明の目的は、回線容量の増大に伴い、回線を収容した増設部を光端局に増設した場合、本体に設けた現用および予備用タイミングクロック発生部からのクロックを増設部側に設けた増設部内現用、予備用タイミングクロック発生部により自動でクロック位相を制御する技術を提供することである。
【課題を解決するための手段】
【００４２】
本発明は、上述した目的を達成するために以下の構成を採用する。
【００４３】
即ち、本発明は、第１のクロックを発生する第１クロック源と、第２のクロックを発生する第２クロック源とを有する第１装置と、該第１クロックを第２クロックに引き込むための第１クロック引き込み手段と、第２クロックを第１クロックに引き込むための第２クロック引き込み手段と、第１クロック引き込み手段と第２クロック引き込み手段のクロック出力の位相を比較する位相比較手段と、位相比較手段の結果に基づき第１クロック引き込み手段と第２クロック引き込み手段の位相制御量を制御する位相制御手段を有する第２装置とを設ける伝送装置である。
【００４４】
好ましくは、伝送装置において、第１クロック引き込み手段は可変遅延する第１可変遅延素子、第２クロック引き込み手段は可変遅延する第２可変遅延素子からなり、位相制御手段により位相遅延量が制御される。
【００４５】
好ましくは、伝送装置において、第１クロック引き込み手段は第１のクロックをｎ逓倍に周波数を上げる第１ＰＬＬ回路と、第１ＰＬＬ回路の出力をカウントする第１カウンタと、第１カウンタの出力値をデコードして基のクロック周期に直す第１デコーダからなり、第２クロック引き込み手段は第２のクロックをｎ逓倍に周波数を上げる第２ＰＬＬ回路と、第２ＰＬＬ回路の出力をカウントする第２カウンタと、第２カウンタの出力値をデコードして基のクロック周期に直す第２デコーダからなり、該位相検出手段は該第１カウンタの値で作成したウインド信号と該第２カウンタ回路の出力を該第１ＰＬＬ回路出力で打ち抜いた信号との比較結果、または、該第２カウンタの値で作成したウインド信号と該第１カウンタ回路の出力を該第２ＰＬＬ回路出力で打ち抜いた信号との比較結果を出力し、位相制御手段は位相検出手段の比較結果に基づき第１カウンタまたは第２カウンタのカウント値を制御する。
【００４６】
好ましくは、伝送装置において、第１クロック引き込み手段と第２クロック引き込み手段は、位相比較手段とは異なるユニットに構成され、位相比較手段の比較結果を第１クロック引き込み手段と第２クロック引き込み手段に転送して位相補正する。
【００４７】
好ましくは、伝送装置において、伝送装置立ち上げ時は位相差幅に対応して第１クロックまたは第２クロックのどちらかの位相制御をし、伝送装置立が運用時はシステムに使用されていないスタンバイ側のクロック引き込み手段を制御する。
【発明の効果】
【００４８】
本発明の実施例１によれば、位相比較対象の各クロックに対して、増設部側に設けた可変遅延素子の遅延量を動かすことで、スムーズな位相補正が可能となる。
【００４９】
さらに、本発明の実施例１によれば、本体部とは異なるシェルフにある増設部に設けた可変遅延素子を可変遅延素子の後段に設けた位相比較器で位相比較を行いフィードバック制御するので、固定の遅延処理では抑制できない搭載部品の個体バラツキや環境条件による伝搬遅延変動量，可変遅延素子の処理通過時に起因する位相ずれを含めて線形的に位相監視できるため、高精度な位相補正が可能である。
【００５０】
本発明の実施例２によれば、位相比較，及び補正処理の精度（Ｄｅｌａｙ間隔）は逓倍数とそれに合せた分周比で決定するため、逓倍した分高精度の位相補正が可能となる。
また、位相検出結果がウインド幅を超えている場合は瞬時に同位相とさせる補正処理を行うことができる。
【００５１】
本発明の実施例３によれば、装置内で位相補正の対象となる待機側のクロック伝送経路上の最終段にて位相比較し、位相比較情報を位相比較位置の前段に位置する位相補正機能にて位相制御をかけることができる。
【００５２】
さらに、増設部内の制御装置で集中監視制御することで，本体部上に搭載されているＰＬＬ回路や増設部内に設けてあるＰＬＬ回路の制御電圧を制御することで、増設部に設けた位相補正手段と組み合わせ複合的な位相調整制御が可能となる。
【００５３】
また、増設部内に設けた制御装置はシステムの立上げ時に増設部内に設けたクロック引き込み手段を制御し、システム運用時は増設部内に設けたＰＬＬ回路の制御電圧を制御することで、システムの立上げ時に柔軟なクロックの制御を行う事ができる。
【発明を実施するための最良の形態】
【００５４】
本発明を適用する伝送装置の構成を以下に説明する。
【００５５】
本発明はＳＯＮＥＴ／ＳＤＨ用の光端局中継装置（光端局または伝送装置とも称す）に関するものである。
【００５６】
ＳＯＮＥＴ／ＳＤＨ光伝送レベル（例えばＯＣ−Ｎ：ＯＣ−１９２／ＯＣ−４８／ＯＣ−１２等）上のネットワークアプリケーションとしては回線冗長をサポートする光端局が知られている。
【００５７】
ネットワークアプリケーション構成としては以下の物が知られている。
（１） ポイントツーポイント構成：
これらは、光端局間をポイントツーポイントで接続し、非切戻し回線保護方式（１＋１ Ｌｉｎｅ ｐｒｏｔｅｃｔｉｏｎ）により、現用予備回線をオートマティックプロテクションスイッチにより回線を現用予備切り替えする。
（２）Ｌｉｎｅａｒ ＡＤＭ構成：
リンク上の中間（中継）局に位置し、装置内でＡｄｄ／Ｄｒｏｐ機能による経路設定を行い、前記同様の回線の冗長を図る。
（３）ＵＰＳＲ（Ｕｎｉ−ｄｉｒｅｃｔｉｏｎａｌ Ｐａｔｈ Ｓｗｉｔｃｈｅｄ Ｒｉｎｇ）構成：
２ファイバーリング構成でＥａｓｔ側のパスＷｅｓｔ側のパスに同一信号を送信し、受信側パススイッチにて品質の良い方の回線を選択（パスレベルでの冗長機能）する。
（４）２ファイバー・バイダイレクショナル・ライン・スイッチリング（Ｂｉ−ｄｉｒｅｃｔｉｏｎａｌ Ｌｉｎｅ Ｓｗｉｔｃｈｅｄ Ｒｉｎｇ：ＢＬＳＲ）構成：
２ファイバーリング構成で障害が発生した場合に、自動予備回線切替装置（Ａｕｔｏｍａｔｉｃ Ｐｒｏｔｅｃｔｉｏｎ Ｓｗｉｔｃｈ：ＡＰＳ）がオーバヘッドバイトを用いてＬｉｎｅ単位でループバック制御を行い、予備回線へ信号を移替ることで回線の救済を図る。
（５）４Ｆ−ＢＬＳＲ構成：
４ファイバリング構成で非切戻し回線保護方式（１＋１ Ｌｉｎｅ ｐｒｏｔｅｃｔｉｏｎ）での回線救済、現用／予備回線両方断時のＡＰＳ−ＯＨｂｙｔｅを用いた回線単位のループバック動作での回線救済を行う。
【００５８】
上記のネットワークアプリケーションを実現するために、光端局の回路は冗長構成で構成されている。
【００５９】
以下、図面を参照して本発明の実施形態について説明する。実施形態の構成は例示であり、本発明は実施形態の構成に限定されない。
【００６０】
図２は光端局（伝送装置）の構成を示す図である。
【００６１】
光端局１は光端局２及び３と上下回線からなる現用回線４、４’と、上下回線からなる予備回線６，６’と、信号をアド／ドロップするため回線８、８’に接続されている。
【００６２】
光端局１は本体部１００と増設部９０、９１から構成され、本体部と増設部は別のシェルフに構成されている。
【００６３】
本体部１００は現用回線設定部３０、予備用回線設定部３０’、インターフェース部７１、７２、７３、７４、７５、７６、現用タイミングクロック発生部９６と予備用タイミングクロック発生部９６’から構成されている。
【００６４】
予備用回線設定部３０’は現用回線設定部３０と同様の構成を有するため、現用回線設定部３０の説明を行うことで予備用回線設定部３０’の説明を省略する。
【００６５】
予備用タイミングクロック発生部９６’は現用タイミングクロック発生部９６と同様の構成を有するため、現用タイミングクロック発生部９６の説明を行うことで説明を省略する。
【００６６】
光端局１と光端局２または３との接続はインターフェース部７１、７２、７３、７４を介して行われる。
【００６７】
インターフェース部７１、７３は現用回線４、４’に接続されている。
【００６８】
インターフェース部７２、７４は予備用回線６、６’に接続されている。
【００６９】
インターフェース部７５、７６は光端局内でアド／ドロップする信号のため回線８、８’に接続されている。
【００７０】
各インターフェース部は対向する端局またはシステムからの光信号を受信する受信装置１０、１１、１２、１３、１４、１５を備えている。
【００７１】
インターフェース部１０、１２で受信された光信号は電気信号に変換されて、現用回線設定部３０内の回線切替装置５１と予備用回線設定部３０’内の回線切替装置とに入力される。
【００７２】
インターフェース部１１、１３で受信された光信号は電気信号に変換されて、現用回線設定部３０内の回線切替装置５２と予備用回線設定部３０’内の回線切替装置とに入力される。
【００７３】
インターフェース部１４、１５は電気信号または光信号を受信する構成であってもよい。
【００７４】
インターフェース部１４、１５で受信された光信号または電気信号は、現用回線設定部３０内の回線切替装置５３と予備用回線設定部３０’内の回線切替装置とに入力される。
【００７５】
回線切替装置５１、５２、５３は回線の状態によりどちらか一方の回線の信号を選択し、選択した回線の信号を回線設定用スイッチ６０と６０’（図示せず）に入力する。
【００７６】
回線設定用スイッチ６０は、あらかじめ定められた設定に基づき、回線分岐装置４１、４２、４３および増設部９０，９１内の回線分岐装置に回線を設定し、信号を送る。
【００７７】
回線分岐装置４１は現用回線側のインターフェース部７１内の送信装置２０と予備用回線側のインターフェース部７２内の送信装置２２にそれぞれ信号を転送する。
【００７８】
回線分岐装置４２は現用回線側のインターフェース部７３内の送信装置２１と予備用回線側のインターフェース部７４内の送信装置２３にそれぞれ信号を転送する。
【００７９】
回線分岐装置４３は現用回線側のインターフェース部７５内の送信装置２４と予備用回線側のインターフェース部７６内の送信装置２５にそれぞれ信号を転送する。
【００８０】
送信装置２０は、光端局３に対して現用回線を介して、回線分岐装置４１からの信号を光信号に変換して送信を行う。
【００８１】
送信装置２２は、光端局３に対して予備用回線を介して、回線分岐装置４１からの信号を光信号に変換して送信を行う。
【００８２】
送信装置２１は、光端局２に対して現用回線を介して、回線分岐装置４２からの信号を光信号に変換して送信を行う。
【００８３】
送信装置２３は、光端局２に対して予備用回線を介して、回線分岐装置４２からの信号を光信号に変換して送信を行う。
【００８４】
送信装置２４は、現用回線を介して、回線分岐装置４３からの信号を送信する。
【００８５】
送信装置２５は、予備用回線を介して、回線分岐装置４３からの信号を送信する。
【００８６】
上記に述べた構成を基に各種ネットワークアプリケーションで、現用・予備回線切り替えを行うことが出来る。
【００８７】
大規模な回線容量を扱うためには先に述べた本体部１００の構成に追加の回線を収容した増設部９０、９１を設ける。
【００８８】
増設部９０、９１に設けられたバスインターフェース部８２、８３と、現用回線設定部３０設にけられたバスインターフェース部８０、８１は光信号または電気信号で信号を転送しあう。
【００８９】
バスインターフェース部８０、８１は回線設定用スイッチ６０それぞれ接続される。
【００９０】
回線設定用スイッチ６０はあらかじめ定められた設定に従い、増設部９０，９１の回線分岐部４１、４２、４３またはバスインターフェース部８０、８１に回線を設定する。
【００９１】
現用タイミングクロック発生部９６と予備用タイミングクロック発生部９６’は現用回線設定部３０と予備用回線設定部３０’とインターフェース部７１、７２、７３、７４にシステムクロックを供給するクロック源である。
【００９２】
現用回線設定部３０内の現用クロック部９５は現用タイミングクロック発生部９６からの基準クロックに現用回線設定部３０内のクロックを同期させるための回路である。
【００９３】
これら、上記に述べた構成により、回線設定用スイッチ６０が増設部９０及び９１に設けられた現用／予備用回線からの信号を光端局２、３へ回線設定する事が出来る。
【００９４】
同様に、回線設定用スイッチ６０は光端局２、３からの信号を増設部９０及び９１に設けられた現用／予備用回線へ回線設定する事が出来る。
【００９５】
さらに、回線設定用スイッチ６０は増設部９０、９１の回線設定も行う事が出来る。
【００９６】
光端局内の装置は現用タイミングクロック発生部９６と予備用タイミングクロック発生部９６’からのクロックに同期してシステムを動作させることが出来る。
【００９７】
図３は増設部９０、９１の構成を示す図である。
【００９８】
増設部９０、９１は光端局２’及び３’と上下回線からなる現用回線５、５’と、上下回線からなる予備用回線７，７’と信号をアド／ドロップするため回線９、９’に接続されている。 光本発明の実施例において、端局２’及び３’は光端局２及び３であってもよいし、全く異なる端局であっても良い。
【００９９】
増設部９０、９１は本体部１００とは別のシェルフに構成されている。
【０１００】
増設部９０、９１は増設部内回線設定用装置３１、３１’とインターフェース部７１’、７２’、７３’、７４’、７５’、７６’と増設部内現用タイミングクロック発生部９７と増設部内予備用タイミングクロック発生部９７’とから構成されている。
【０１０１】
増設部内回線設定用装置３１’は増設部内回線設定用装置３１と同様の構成を有するため、増設部内回線設定用装置３１の説明を行うことで、増設部内回線設定用装置３１’の説明を省略する。
【０１０２】
増設部内予備用タイミングクロック発生部９７’は増設部内現用タイミングクロック発生部９７と同様の構成を有するため、増設部内現用タイミングクロック発生部９７の説明を行うことで増設部内予備用タイミングクロック発生部９７’の説明を省略する。
【０１０３】
増設部９０、９１と光端局２’または３’はインターフェース部７１’、７２’、７３’、７４’を介して通信が行われる。
【０１０４】
インターフェース部７１’、７３’は現用回線５、５’にそれぞれ接続されている。
【０１０５】
インターフェース部７２’、７４’は予備用回線７、７’にそれぞれ接続されている。
【０１０６】
インターフェース部７５’、７６’は光端局内でアド／ドロップする信号のため回線９、９’にそれぞれ接続されている。
【０１０７】
各インターフェース部は対向する端局またはシステムからの光信号を受信する受信装置１０’、１１’、１２’、１３’、１４’、１５’を備えている。
【０１０８】
インターフェース部１０’、１２’で受信された光信号は電気信号に変換されて、増設部内回線設定用装置３１内の回線切替装置５１’と増設部内回線設定用装置３１’内の回線切替装置とに入力される。
【０１０９】
受信装置１１’、１３’で受信された光信号は電気信号に変換されて、増設部内回線設定用装置３１内の回線切替装置５２’と増設部内回線設定用装置３１’内の回線切替装置とに入力される。
【０１１０】
受信装置１４’、１５’で受信された光信号または電気信号は増設部内回線設定用装置３１内の回線切替装置５３’と増設部内回線設定用装置３１’内の回線切替装置とに入力される。
【０１１１】
受信装置１４’、１５’は電気信号を受信する構成であってもよい。
【０１１２】
回線切替装置５１’、５２’、５３’は回線の状態によりどちらか一方の回線の信号を選択し、選択した回線の信号をバスインターフェース部８２または８３に出力する。
【０１１３】
バスインターフェース部８２または８３はバスインターフェース部８０または８１と信号を送受信する。
【０１１４】
この際に行われる送受信は伝送する信号のみではなく、本体部１００内にて設定される基準クロックの分配も同時に行われる。バスインターフェース部８２または８３ではバスインターフェース部８０または８１から受信した基準クロック受信する。
【０１１５】
バスインターフェース部８２または８３からの基準クロックを基に、増設部内回線設定用装置３１の回線設定部内現用クロック部９８で発生するクロックの同期制御を行う。
【０１１６】
バスインターフェース部間の通信は光信号で行われるのが望ましいが、電気信号によって実現することも可能である。
【０１１７】
バスインターフェース部８０または８１は図２の回線設定用スイッチ６０に信号を送る。
【０１１８】
回線設定用スイッチ６０は、予め定められた設定に従い、回線分岐装置４１、４２、４３と、増設部９０，９１内の回線分岐装置４１’、４２’、４３’に回線を設定し、信号を送る。
【０１１９】
回線分岐装置４１’は現用回線側のインターフェース部７１’内の送信装置２０’と予備用回線側のインターフェース部７２’内の送信装置２２’にそれぞれ信号を転送する。
【０１２０】
回線分岐装置４２’は現用回線側のインターフェース部７３’内の送信装置２１’と予備用回線側のインターフェース部７４’内の送信装置２３’にそれぞれ信号を転送する。
【０１２１】
回線分岐装置４３’は現用回線側のインターフェース部７５’内の送信装置２４’と予備用回線側のインターフェース部７６’内の送信装置２５’にそれぞれ信号を転送する。
【０１２２】
送信装置２０’は、光端局３’に対して現用回線５を介して、回線分岐装置４１’からの信号を光信号に変換して送信を行う。
【０１２３】
送信装置２２’は、光端局３’に対して予備用回線７を介して、回線分岐装置４１’からの信号を光信号に変換して送信を行う。
【０１２４】
送信装置２１’は、光端局２’に対して現用回線５’を介して、回線分岐装置４２’からの信号を光信号に変換して送信を行う。
【０１２５】
送信装置２３’は、光端局２’に対して予備用回線７’を介して、回線分岐装置４２’からの信号を光信号に変換して送信を行う。
【０１２６】
送信装置２４’は、現用回線９を介して、回線分岐装置４３’からの信号を送信する。
【０１２７】
送信装置２５’は、予備用回線９’を介して、回線分岐装置４３’からの信号を送信する。
【０１２８】
上記に述べた構成により、増設部９０、９１において、各種ネットワークアプリケーションで、現用・予備回線切り替えを行うことが出来る。
【０１２９】
本体部１００のインターフェース部７１乃至７６と、現用および予備用回線設定部３０、３０’と、現用および予備用タイミングクロック発生部９６、９６’はそれぞれ異なる回路基板に構成され、シェルフ内のバックボード配線で接続されている。
【０１３０】
増設部９０、９１のインターフェース部７１’乃至７６’と、増設部内用回線設定部３１、３１’と、増設部内現用および予備用タイミングクロック発生部９７、９７’はそれぞれ異なる回路基板に構成され、シェルフ内のバックボード配線で接続されている。
【０１３１】
上記に述べた図２、図３の構成に以下の第１乃至第３の実施例の構成を用いることができる。
【０１３２】
図４は第１の実施例の具体的な構成を示す図である。
【０１３３】
図４は現用回線設定部３０と予備用回線設定部３０’と増設部内回線設定部３１、３１’の関係を示している。
【０１３４】
図２および図３と同一部材は同一番号を付与し、その説明を省略する。
【０１３５】
さらに、増設部内回線設定部３１’、増設部内予備用タイミングクロック発生部９７’は増設部内回線設定部３１、増設部内予備用タイミングクロック発生部９７と同一の構成であり、同一機能部には同一番号にダッシュを付し、その説明を省略する。
【０１３６】
さらに、増設部９１は増設部９０と同一の構成であり、増設部９０の説明は増設部９１の説明を持って省略する。
【０１３７】
現用タイミングクロック発生部９６と予備用タイミングクロック発生部９６’からのクロックは現用回線設定部３０の切替スイッチ６１に入力される。
【０１３８】
切替スイッチ６１は回線に状況により現用タイミングクロック発生部９６からの基準クロックか、予備用タイミングクロック発生部９６’からの基準クロックを選択して出力する。
【０１３９】
切替スイッチ６１からの基準クロックはＰＬＬ回路６５内の位相比較器６２に入力される。
【０１４０】
位相比較器６２は電圧制御型発信器６４からのクロックと基準クロックを比較した結果をループフィルタ６３に出力する。
【０１４１】
ループフィルタ６３は位相差パルスを電圧値に変換して電圧制御型発信器６４に出力する。
【０１４２】
電圧制御型発信器６４は位相比較器６２とバスインターフェース部８０に出力する。 バスインターフェース部８０は図２の回線設定用スイッチに伝送するための信号を入出力すると共に、電圧制御型発信器６４からの基準クロックをバスインターフェース部８２に出力する。
【０１４３】
増設部９０内に設けた増設部内回線設定部３１のバスインターフェース部８２は受信した基準クロックを回線設定部内現用クロック部９８に送る。
【０１４４】
回線設定部内現用クロック部９８はＰＬＬ回路６６で基準クロックに位相を同期させると供に、基準クロックを増設部内現用タイミングクロック発生部９７に出力する。
【０１４５】
増設部内現用タイミングクロック発生部９７は可変遅延素子８４、８５と、位相制御回路８６と、位相比較器８７、クロック選択回路８８から構成される。
【０１４６】
可変遅延素子８４はステップディレー等から構成され、回線設定部内現用クロック部９８から基準クロックを受信し、位相制御回路８６により遅延量が制御されることで、基準クロックの位相を制御する。
【０１４７】
可変遅延素子８５はステップディレー等から構成され、回線設定部内予備用クロック部９８’から基準クロックを受信し、位相制御回路８６により遅延量が制御されることで、基準クロックの位相を制御する。
【０１４８】
可変遅延素子８４と８５は現用または予備の基準クロックの位相を制御するためのクロック引き込み手段である。
【０１４９】
位相比較器８７は可変遅延素子８４、８５からのクロックを入力し、クロック間の位相差を検出した結果を位相制御回路８６に通知する。
【０１５０】
位相制御回路８６は位相比較器８７からの位相比較結果を基に、可変遅延素子８４と可変遅延素子８５をそれぞれ制御する。
【０１５１】
クロック選択回路８８は可変遅延素子８４と可変遅延素子８５からのクロックを切り替え増設部９０内の各装置（インターフェース部７１’−７４’等）にそれぞれ出力する。
【０１５２】
図５は増設部内現用タイミングクロック発生部９７の具体的な制御動作を説明する図である。図４と同一構成は同一番号を付している。
【０１５３】
現用／予備設定回路７７は現在使用している基準クロックのステータス情報を位相検出回路と位相制御回路に通知するための回路である。
【０１５４】
基準クロックのステータス情報とは光端局内のシステム運用情報に基づき、運用状態ではない側（待機側またはスタンバイ側）の基準クロックの可変遅延素子を可変制御するための情報である。
【０１５５】
動作／非動作設定回路７８は位相検出回路と位相制御回路の動作と非動作を設定させるための回路である。
【０１５６】
通常は位相検出回路と位相制御回路を運用状態に設定しておくが、装置内の各回路が位相調整制御を必要としない動作の場合は位相検出回路と位相制御回路を非運用状態に設定しておく。
【０１５７】
図６は位相検出回路の具体的な構成を示す図である。
【０１５８】
また、図７は位相検出回路の各部の信号の状態を示す図である。
【０１５９】
位相検出回路８７は１／２分周回路１０１ａ，１０１ｂと、固定遅延回路１０２ａ，１０２ｂと、排他的論理和回路１０３と、積分回路１０４と、バイアス電圧比較器１０５ａ，１０５ｂから構成される。
【０１６０】
１／２分周回路１０１ａはバスインターフェース部８２からの基準クロックを回線設定部内現用クロック部９８を介して受信する。
【０１６１】
図６の（１）の位置には図７の（１）の信号が入力している。
【０１６２】
さらに、１／２分周回路１０１ａは受信した基準クロック（図７の（１））を１／２分周する。
図６の（２）の位置では図７の（２）のクロックが出力されている。
【０１６３】
１／２分周回路１０１ｂはバスインターフェース部８２’からの基準クロックを回線設定部内現用クロック部９８’を介して受信する。 図６の（３）の位置では図７の（３）に示すクロックが受信されている。
【０１６４】
さらに、１／２分周回路１０１ｂは受信した基準クロック（図７の（３））を１／２分周する。
【０１６５】
図６の（４）の位置では図７の（４）のクロックが出力されている。
【０１６６】
図７の（２）のクロック信号は固定遅延回路１０２ａに入力される。
【０１６７】
現用／予備設定回路７７に現用側のクロックが使用中を示す情報が入っている場合は固定遅延回路１０２ａで固定遅延を掛けること無く排他的論理和回路１０３に出力する。
【０１６８】
一方、図７の（４）に示すクロック信号は固定遅延回路１０２ｂに入力される。
【０１６９】
現用／予備設定回路７７に現用側のクロックが使用中を示す情報が入っている場合は、固定遅延回路１０２ｂで図７の（４）に示すクロック信号をπ分の位相を加え後に排他的論理和回路１０３に出力する。
【０１７０】
従って、固定遅延回路１０２ｂの出力位置（図６の（５））では図７の（５）のクロックの状態となっている。
【０１７１】
排他的論理和回路１０３は固定遅延回路１０２ａ、１０２ｂの出力（図７の（２）と（５））を入力している。
【０１７２】
排他的論理和回路１０３は図７の（２）と（５）のクロック信号の排他的論理和を取る。
【０１７３】
排他的論理和回路１０３の出力位置（図６の（６））は図７の（６）−０なし（６）−２に示される。
【０１７４】
図７の（６）−０は同期がとれている時の位相状態を示す。
【０１７５】
図７の（６）−１は予備側のクロックが遅れている場合の位相状態を示す。
【０１７６】
図７の（６）−１は予備側のクロックが進んでいる場合の位相状態を示す。
【０１７７】
排他的論理和回路１０３の出力である図７の（６）−０なし（６）−２は積分回路（ループフィルタ）１０４に入力される。
【０１７８】
積分回路１０４では図７の（６）−０なし（６）−２の信号をそれぞれの電圧値に変換する。
【０１７９】
積分回路１０４の出力位置（７）の電圧値を図７の（７）−０乃至（７）−２に示す。
【０１８０】
図７の（７）−０は同期している状態で、図７の（６）−０の信号が積分回路１０４に入力した場合の電圧出力である。
【０１８１】
図７の（７）−１は位相ずれが発生している状態で、図７の（６）−１の信号が積分回路１０４に入力した場合の電圧出力である。
【０１８２】
図７の（７）−２は位相ずれが発生している状態で、図７の（６）−２の信号が積分回路１０４に入力した場合の電圧出力である。
【０１８３】
積分回路１０４の出力（図７の（７）−０乃至（７）−２）はバイアス電圧比較器１０５ａと１０５ｂに入力される。
【０１８４】
バイアス電圧比較器１０５ａはオフセット電圧として図７の（７）に示したＰＣ−Ｈ検知の電圧がオフセット電圧として設定されている。
【０１８５】
バイアス電圧比較器１０５ｂはオフセット電圧として図７の（７）に示したＰＣ−Ｌ検知の電圧がオフセット電圧として設定されている。
【０１８６】
バイアス電圧比較器１０５ａ、１０５ｂはオフセット電圧を入力電圧と比較し、その大小関係を出力する。
【０１８７】
本実施例では、バイアス電圧比較器１０５ａは入力電圧がオフセット電圧より大きい場合はハイを出力する。
【０１８８】
バイアス電圧比較器１０５ｂは入力電圧がオフセット電圧より小さい場合はハイを出力する。
【０１８９】
図８は位相制御回路の具体的構成を示す図である。
【０１９０】
位相制御回路８６は位相差補正判定回路１０６と、保護回路１０７と、アップダウンカウンタ１０８と、デコード回路１０９と、出力バッファー回路１１０ａ、１１０ｂから構成されている。
【０１９１】
位相差補正判定回路１０６は現用側のクロック（図７の（１）のクロック）を基準に取り、予備側のクロック（図７の（３）のクロック）が遅い場合は、図６のバイアス電圧比較器１０５ａからハイの出力を得ると供に、バイアス電圧比較器１０５ｂからローの出力を得る。
【０１９２】
従って、図７の（３）のクロックの位相を進ませる制御フラグ（”Ｈ”ｃｏｎｔ）を立てる。
【０１９３】
位相差補正判定回路１０６は現用側のクロック（図７の（１）のクロック）を基準に取り、予備側のクロック（図７の（３）のクロック）が早い場合は、図６のバイアス電圧比較器１０５ｂからハイの出力を得ると供に、バイアス電圧比較器１０５ａからローの出力を得る。
【０１９４】
従って、図７の（３）のクロックの位相を遅らせる制御フラグ（”Ｌ”ｃｏｎｔ）を立てる。
【０１９５】
位相差補正判定回路１０６は現用側のクロック（図７の（１）のクロック）を基準に取り、予備側のクロック（図７の（３）のクロック）の位相が一致している場合は、図６のバイアス電圧比較器１０５ａからローの出力を得ると供に、バイアス電圧比較器１０５ｂからローの出力を得る。 従って、図７の（３）のクロックの位相を変えない制御フラグ（”ＬＯＣＫ”ｃｏｎｔ）を立てる。
【０１９６】
保護回路１０７は位相差補正判定回路１０６からのフラグにより、可変遅延回路８４，８５の制御がばたつかないように、一定の時間内に判定された結果に変動がない状態を監視して、その条件が満たされた時にアップダウンカウンタ１０８へ出力する。
【０１９７】
アップダウンカウンタ１０８は保護回路１０７からの制御フラグに基づき前回の制御方向に対して制御の増加、減衰、中止をデコード回路１０９に出力する。
【０１９８】
デコード回路１０９はアップダウンカウンタ１０８の出力値を可変遅延素子８４、８５のアドレスに変換するようデコードする。
【０１９９】
出力バッファー回路１１０ａ、１１０ｂはデコード回路１０９の出力を現用／予備設定回路７７のフラグにより制御する。
【０２００】
図６、図７の構成は現用側のクロックを使用しているので、出力バッファー回路１１０ａは可変遅延素子８４を制御しないようにロックを掛け、出力バッファー回路１１０ｂは可変遅延素子８４を制御するようにロックを外して動作する。
【０２０１】
予備用クロックが基準となり動作している場合は、現用／予備設定回路７７のフラグにより、上記とは反対に、出力バッファー回路１１０ａはロックを外し、出力バッファー回路１１０ｂはロックをかける。
【０２０２】
図９は第２の実施例を示す図である。
【０２０３】
図９は位相監視対象となる各現用／予備側のクロック信号を逓倍したクロック信号にし、逓倍したクロック信号をカウントし、逓倍したクロック信号を分周動作するタイミングを位相比較結果を基にフィードバック制御する構成としている。
【０２０４】
このループ制御によって、所望の位相関係になった場合にロックする動作とさせることで、自動的な位相補正処理を可能としている。
【０２０５】
図９において図４と同一構成は同一番号を付し、その説明は省略する。 具体的には、増設部内現用タイミングクロック発生部９７、増設部内予備用タイミングクロック発生部９７’の構成が図４とは異なっている。
【０２０６】
増設部内現用タイミングクロック発生部９７はＰＬＬ回路１２０ａ、１２０ｂと位相調整部１２１ａ、１２１ｂと位相検出回路１２２と位相制御回路１２３から構成される。
【０２０７】
増設部内予備用タイミングクロック発生部９７’は増設部内現用タイミングクロック発生部９７と同じ構成のため、同一部材は同一番号にダッシュを付し、その説明を省略する。
【０２０８】
ＰＬＬ回路１２０ａと位相調整部１２１ａの組み合わせ及びＰＬＬ回路１２０ｂと位相調整部１２１ｂの組み合はそれぞれクロック引き込み手段を構成している。
【０２０９】
増設部内現用タイミングクロック発生部９７のＰＬＬ回路１２０ａ、１２０ｂは増設部内回線設定部３１、３１’から本体部１００より送られてきた現用側の基準クロックと予備用側の基準クロックをそれぞれ逓倍する。
【０２１０】
位相調整部１２１ａ、１２１ｂはＰＬＬ回路１２０ａ、１２０ｂで逓倍されたクロック信号をカウントし、位相検出回路１２２に出力する。
【０２１１】
位相検出回路１２２は位相調整部１２１ａ、１２１ｂから出力されたカウンタ値の値を基に位相比較お行い、位相比較結果を位相制御回路１２３に出力する。
【０２１２】
位相制御回路１２３は位相検出回路１２２の位相比較結果を基に、位相調整部１２１ａ、１２１ｂで逓倍されたクロック信号を分周し、基のクロックに戻す際のタイミングを調整する。
【０２１３】
位相調整部１２１ａ、１２１ｂは位相制御回路１２３によりタイミングを調整されたクロック信号をクロック選択回路８８に出力する。
【０２１４】
クロック選択回路８８は選択されたクロックを増設部９０または９１内のインターフェース部７１’−７６’にそれぞれ供給する。
【０２１５】
図１０は位相調整部と位相検出回路の構成を示す図である。
【０２１６】
位相調整部１２１ａ、１２１ｂはカウンタ回路１２５ａ、１２５ｂとデコーダ回路１２４ａ、１２４ｂから構成されている。
【０２１７】
位相検出回路１２２はタイミング制御用パルス生成回路１２８ａ、１２８ｂと微分回路１２９ａ、１２９ｂと制御方向切替回路１３０と位相補正判定回路１３１で構成されている。
【０２１８】
カウンタ回路１２５ａ、１２５ｂはＰＬＬ回路１２０ａ、１２０ｂで１６逓倍されたクロック信号をカウントして０からｆまでの１６進の値をタイミング制御用パルス生成回路１２８ａ、１２８ｂと位相検出回路１２２内のタイミング制御用パルス生成回路１２８ａ、１２８ｂとデコーダ回路１３８ａ、１３８ｂにそれぞれ出力する。
【０２１９】
デコーダ回路１３８ａ、１３８ｂはカウンタ回路１２５ａ、１２５ｂの値から対向するＰＬＬ回路１２０ａ、１２０ｂで打ち抜くための信号を作成し位相検出回路１２２内の微分回路１２９ａ、１２９ｂに出力する。
【０２２０】
ＰＬＬ回路１２０ａ、１２０ｂで打ち抜くための信号はカウンタ値のロ−ドタイミングのビットとその手前のビットの２ビットで構成されている。
【０２２１】
位相検出回路１２２内のタイミング制御用パルス生成回路１２８ａ、１２８ｂはカウント値からインクリメント／デクリメントを決定するためのウインド信号と、タイミング制御するための−１、±０、＋１からなるタイミング制御用ロードパルスをそれぞれ発生する。
【０２２２】
各ウインド信号は４ビットの許容幅（Ｍａｒｇｉｎ ａｒｅａ）を有し、インクリメント用ウインドとデクリメントウインド間は３ビットの許容幅を有している。
【０２２３】
インクリメント検出エリアはカウンタ値の１と０の間の位置にエッジを設定している。
【０２２４】
デクリメント検出エリアはカウンタ値のｄとｅの間の位置にエッジを設定している。
【０２２５】
これらのウインド信号は制御方向切替回路１３０に入力され、タイミング制御用ロードパルスは位相制御回路１２３の制御信号切替回路１２６に入力される。
【０２２６】
位相検出回路１２２内の微分回路１２９ａはデコーダ回路１３８ａからの信号をＰＬＬ回路１２０ｂで逓倍された信号で打ち抜き、微分回路１２９ｂはデコーダ回路１３８ｂからの信号をＰＬＬ回路１２０ａで逓倍された信号で打ち抜く。
【０２２７】
微分回路１２９ａ、１２９ｂの出力信号は制御方向切替回路１３０にそれぞれ入力される。
【０２２８】
制御方向切替回路１３０は、現用／予備設定回路７７の現用／予備の設定に従い、微分回路１２９ａとタイミング制御用パルス生成回路１２８ｂの出力の組み合わせか、微分回路１２９ｂとタイミング制御用パルス生成回路１２８ａの組み合わせかを位相補正判定回路１３１に出力する。
【０２２９】
位相補正判定回路１３１は３入力のアンド回路３つで構成されている。
【０２３０】
インクリメント制御のステータスを出力するアンド回路はデクリメント用ウインドの入力端子にインバータを有し、微分回路出力が”１”、インクリメント用ウインドが”１”のデクリメント用ウインドが”０”の時にその出力を１にする。
【０２３１】
デクリメント制御のステータスを出力するアンド回路はインクリメント用ウインドの入力端子にインバータを有し、微分回路出力が”１”、インクリメント用ウインドが”０”のデクリメント用ウインドが”１”の時にその出力を”１”にする。
【０２３２】
ロード用のアンド回路は通常のアンド回路で、すべての出力が”１”の時にその出力を”１”にする。
【０２３３】
図１１は位相調整部と位相制御回路の構成を示す図である。
【０２３４】
位相制御回路１２３は制御信号切替回路１２６と保持回路１２７で構成されている。
【０２３５】
保持回路１２７は位相補正判定回路１３１のインクリメント制御ステータスを出力するアンド回路とデクリメント制御ステータスを出力するアンド回路からの信号を入力し、ＰＬＬ回路１２０ａ，１２０ｂに入力される基準クロックの１周期分の間ラッチ処理を行い、その出力を制御信号切替回路１２６に入力する。
【０２３６】
制御信号切替回路１２６は現用／予備設定回路７７の設定値に従い、現用側のタイミング制御用パルス生成回路１２８ａからのタイミング制御用ロードパルスか予備用側のタイミング制御用パルス生成回路１２８ｂからのタイミング制御用ロードパルスかを選択する。
【０２３７】
さらに、保持回路１２７で保持されたインクリメントまたはデクリメントの情報によりタイミング制御用パルス生成回路１２８ａ、１２８ｂの”−１”、”±０”、”＋１”のいずれかの信号を選択する。
【０２３８】
インクリメント出力が”１”でデクリメント出力が”０”の場合、タイミング制御用ロードパルスは”＋１”を選択する。
【０２３９】
インクリメント出力が”０”でデクリメント出力が”１”の場合、タイミング制御用ロードパルスは”−１”を選択する。
【０２４０】
インクリメント出力が”０”でデクリメント出力が”０”の場合、タイミング制御用ロードパルスは”０”を選択する。
【０２４１】
さらに、制御信号切替回路１２６は位相補正判定回路１３１のロード用のアンド回路からのステータスが”１”の場合強制的にロードする信号をカウンタ回路１２５ａ、１２５ｂに出力する。
【０２４２】
これにより、位相検出結果がウインド幅を超えている場合は瞬時に同位相とさせる補正処理を行うことができる。
【０２４３】
制御信号切替回路１２６で設定されたタイミング制御用ロードパルスはカウンタ回路１２５ａまたは１２５ｂのカウンタに値を初期値の”０”にリセットする。
【０２４４】
デコーダ回路１２４ａ，１２４ｂはカウンタ回路１２５ａ、１２５ｂのカウント値をデコードして１６逓倍されたクロック信号を基のクロック周期になるようデコードすることで、分周を行っている。
【０２４５】
図１２は位相調整部、位相検出回路及び位相制御回路の各部の信号を示す図である。
【０２４６】
図１２は図１０と図１１の構成において、現用側の基準クロックを動作（ＡＣＴ）とした場合の各部の信号状態を示している。
【０２４７】
図１２の（１）は図１０、図１１のＰＬＬ回路１２０ａに入力する基準クロック示す。
【０２４８】
図１２の（２）は図１０、図１１のＰＬＬ回路１２０ａで１６逓倍されたクロック信号を示す。
【０２４９】
図１２の（３）は図１０のカウンタ回路１２５ａでＰＬＬ回路１２０ａからのクロック信号をカウントした結果を示す。
【０２５０】
図１２の（４）は図１０のタイミング制御用パルス生成回路１２８ａでカウンタ回路１２５ａのカウント結果にも基づき作成したタイミング制御用パルスである。
【０２５１】
図１２の（５）は図１０のデコーダ回路１３８ａの出力を示す。
【０２５２】
図１２の（６）は図１０の微分回路１２９ａの出力を示す。
【０２５３】
図１２の（７）は図１０のタイミング制御用パルス生成回路１２８ｂのデクリメント検出用ウインド信号を示す。
【０２５４】
図１２の（８）は図１０のタイミング制御用パルス生成回路１２８ｂのインクリメント検出用ウインド信号を示す。
【０２５５】
図１２の（９）は図１０のカウンタ回路１２５ｂでＰＬＬ回路１２０ｂからのクロック信号をカウントした結果を示す。
【０２５６】
図１２の（１０）は図１０のタイミング制御用パルス生成回路１２８ｂでカウンタ回路１２５ｂのカウント結果にも基づき作成したタイミング制御用パルスを示す。
【０２５７】
図１２の（１１）は図１１の保持回路内の保持タイミングを示す。
【０２５８】
図１２の（１２）は図１１の制御信号切替回路１２６の出力を示す。
【０２５９】
図１２の（１３）は現用側の基準クロックに予備用側基準クロックが引き込まれる状態を示す。
【０２６０】
図１２の（１４）はデコーダ回路１２４ｂの出力を示す。
【０２６１】
図１２の（１）と（９）を比較すると基準クロックを１６逓倍したクロック信号が１ビットの範囲内でずれている。
【０２６２】
従って、図１２の（６）の信号は図１２の（８）のインクリメント検出エリア（Ｉｎｃ−ｄｅｔ ａｒｅａ）にかかる。
【０２６３】
一方、図１２の（６）の信号は図１２の（７）のデクリメント検出エリア（Ｄｅｃ−ｄｅｔ ａｒｅａ）にかからない。
【０２６４】
図１０の制御方向切替回路１３０は、現用／予備設定回路７７から現用側の基準クロックを動作（ＡＣＴ）とするフラグを得ているため、タイミング制御用パルス生成回路１２８ｂの出力と微分回路１２９ａの出力を選択して位相補正判定回路１３１に出力する。
【０２６５】
制御信号切替回路１２６は、保持回路１２７で基準クロック１周期分遅らせられた位相補正判定回路１３１のインクリメント制御信号とデクリメント制御のフラグを入力することで、基準クロックの１周期分遅れた位置でタイミング制御用パルス生成回路１２８ｂのタイミング制御用ロードパルスの”＋１”を選択してカウンタ回路１２５ｂに出力する。
【０２６６】
この状態は図１２の（１１）と（１２）から読み取ることが出来る。
【０２６７】
図１０と１１のカウンタ回路１２５ｂは図１２の（１２）のロードパルスにより、カウンタ値をリセットして更新することで、カウンタ値を図１２の（１３）にすることができる。
【０２６８】
デコーダ回路１２４ｂは図１２の（１３）のカウンタ値を基にパルスをデコードすることで、図１２の（１４）に示すような基準クロックと同じ周期で、現用側基準クロックに同期した予備用基準クロックを作成することが出来る。
【０２６９】
第２の実施例の本構成では逓倍、分周が行われるが、逓倍および分周値は一例であり、その値は任意の値を取ることが出来る。
【０２７０】
図１３は第３の実施例を示す図である。
【０２７１】
図１３は、増設部内回線設定部３１、３１’および増設部内現用タイミングクロック発生部９７、増設部内予備用タイミングクロック発生部９７’の構成が主に図４とは異なる点である。
【０２７２】
図中、同一構成の部材は同一番号にダッシュを付し、その説明を省略する。
【０２７３】
バスインターフェース部８２から受信した基準クロックはＰＬＬ回路６６に入力され内部クロックを基準クロックに同期させる。
【０２７４】
ＰＬＬ回路６６からの出力信号は可変遅延素子１３２と選択回路１３４に入力される。
【０２７５】
可変遅延素子１３２は基準クロックに対して所定の遅延を与えて選択回路１３４に入力する。
【０２７６】
選択回路１３４はシステムの要求に応じて入力の一方を選択して増設部内現用タイミングクロック発生部９７に出力する。
【０２７７】
増設部内現用タイミングクロック発生部９７の位相検出回路１３５は選択回路１３４と１３４’の出力を入力し位相比較結果をレジスタ１３７に出力する。
【０２７８】
レジスタ１３７は位相比較結果を格納する。
【０２７９】
制御装置１３９はレジスタ１３７の値を読み取りその結果に基づき制御回路１３３を制御する。
【０２８０】
制御回路１３３は制御装置１３９の命令により可変遅延素子１３２の遅延量を制御する。
【０２８１】
ＰＬＬ回路６６は制御装置１３９の命令により制御電圧を変えることで出力パルスの位相を制御する。
【０２８２】
さらに、制御装置１３９はシステムの要求に応じて、バスインターフェース部８２、８０を介して制御信号を本体部１００側に出力し、本体部１００内のＰＬＬ回路６５の電圧制御発振器のバイアス電圧を制御することが出来る。
【０２８３】
可変遅延素子１３２とＰＬＬ回路６５内の電圧制御発振器のバイアス電圧はシステムの要求により単独または組み合わせにより制御することが出来る。
【０２８４】
このように増設部内の制御装置１３９から基準クロックの制御可能な素子または回路に制御線を用意しておけば各部で現用基準クロックと予備用基準クロックの位相調整が可能になる。
【０２８５】
図２、図３の説明でも述べたが、本体部１００の現用および予備用回線設定部３０、３０’と、現用および予備用タイミングクロック発生部９６、９６’はそれぞれ異なる回路基板に構成され、シェルフ内のバックボード配線で接続されている。
【０２８６】
増設部９０、９１の増設部内用回線設定部３１、３１’と、増設部内現用および予備用タイミングクロック発生部９７、９７’はそれぞれ異なる回路基板に構成され、シェルフ内のバックボード配線で接続されている。
【０２８７】
加えて、御装置１３９も独立した回路基板（ユニット）に構成され、増設部９０、９１のシェルフ内のバックボードに接続されている。
【０２８８】
図１４は第３の実施例の制御装置１３９の制御フローの一例を示す図である。
【０２８９】
本図の制御動作はシステムの立ち上げ時の初期設定時の制御と運用状態の制御を説明するためのフローチャートである。
【０２９０】
フローチャートの各ブロックの説明を以下に示す。
（１）レジスタ１３７、１３７’の値を取り込む。
（２）第１の位相差規格とレジスタ１３７、１３７’の値を検証する。
【０２９１】
現用基準クロックと予備用基準クロックが所定の規格内の位相差の幅の場合（５）に進み、現用基準クロックが予備用基準クロックに対して位相差の幅が規格幅より大きく位相が進んでいる場合は（３）に進み、現用基準クロックが予備用基準クロックに対して位相差の幅が規格幅より大きく位相が遅れている場合は（４）に進む。
（３）制御回路１３３を動作させ可変遅延素子１３２を制御する。
（４）制御回路１３３’を動作させ可変遅延素子１３２’を制御する。
（５）現用基準クロックにて運用開始する。
（６）第２の位相差規格とレジスタ１３７、１３７’の値を検証する。規格外の場合は（７）に進み、規格内の場合は（８）に進む。
（７）規格外の場合は現在基準クロックとして使用していないスタンバイ側のクロックを制御するように、増設部内回線設定部３１、３１’内のＰＬＬ回路６６、６６’および、または、現用クロック部９５，予備用クロック部９５’内のＰＬＬを制御する。
（８）規格内の場合制御終了
上記の動作により、システムの立ち上げ時の動作とスタンバイの関係がない状態の場合に柔軟なクロック間の位相同期を行うことが出来る。
【０２９２】
上述した第１乃至第３の実施形態は、必要に応じて適宜組み合わせることができる。
【図面の簡単な説明】
【０２９３】
【図１】光端局と光端局に現用・予備用回線を収容した増設部を設けた構成を示す図
【図２】光端局の構成を示す図
【図３】増設部９０、９１の構成を示す図
【図４】第１の実施例の具体的な構成を示す図
【図５】増設部内現用タイミングクロック発生部の制御動作を説明する図
【図６】位相検出回路の構成を示す図
【図７】位相検出回路各部の信号の状態を示す図
【図８】位相制御回路の具体的構成を示す図
【図９】第２の実施例を示す図
【図１０】位相調整部と位相検出の構成を示す図
【図１１】位相調整部と位相制御部の構成を示す図
【図１２】位相調整部、位相検出回路及び位相制御回路の各部の信号を示す図
【図１３】第３の実施例を示す図
【図１４】第３の実施例の制御を示す図
【符号の説明】
【０２９４】
１、２、２’、３、３’ 光端局
４、４’５、５’ 現用回線
６、６’、７、７’ 予備用回線
８、８’、９、９’ 回線
１０、１０’、１１、１１’、１２、１２’、１３、１３’、１４、１４’、１５、１５’ 受信装置
２０、２０’、２１、２１’、２２、２２’、２３、２３’、２４、２４’、２５、２５’ 送信装置
３０ 現用回線設定部
３０’ 予備用回線設定部
３１、３１’ 増設部内回線設定部
４１、４２、４３ 回線分岐装置
５１、５２、５３ 回線切替装置
６０ 回線設定用スイッチ
６１、６１’ 切替スイッチ
６２、６２’ 位相比較器
６３、６３’ ループフィルター
６４、６４’ 電圧制御型発信器
６５、６５’、６６、６６’ ＰＬＬ回路
６７、６７’ 遅延素子
６８、６８’ 選択回路
７１、７１’、７２、７２’、７３、７３’、７４、７４’、７５、７５’、７６、７６’ インターフェース部
７７ 現用／予備設定回路
７８ 動作／非動作設定回路
８０、８０’、８１，８２、８２’、８３、 バスインターフェース部
８４、８４’、８５、８５’ 可変遅延素子
８６、８６’ 位相制御回路
８７、８７’ 位相比較器
８８、８８’ クロック選択回路
９０、９１ 増設部
９４ 切替部
９５ 現用クロック部
９５’ 予備用クロック部
９６ 現用タイミングクロック発生部
９６’ 予備用タイミングクロック発生部
９７ 増設部内現用タイミングクロック発生部
９７’ 増設部内予備用タイミングクロック発生部
９８ 回線設定部内現用クロック部
９８’ 回線設定部内予備用クロック部
１００ 本体部
１０１ａ，１０１ｂ １／２分周回路
１０２ａ，１０２ｂ 固定遅延回路
１０３ 排他的論理和回路
１０４ 積分回路
１０５ａ，１０５ｂ バイアス電圧比較器
１０６ 位相補正判定回路
１０７ 保護回路
１０８ アップダウンカウンタ
１０９ デコード回路
１１０ａ、１１０ｂ 出力バッファー回路
１２０ａ、１２０ｂ ＰＬＬ回路
１２１ａ、１２１ｂ 位相調整部
１２２ 位相検出回路
１２３ 位相制御回路
１２４ａ、１２４ｂ デコーダ回路
１２５ａ、１２５ｂ カウンタ回路
１２６ 制御信号切替回路
１２７ 保持回路
１２８ａ、１２８ｂ タイミング制御用パルス生成回路
１２９ａ、１２９ｂ 微分回路
１３０ 制御方向切替回路
１３１ 位相補正判定回路
１３２、１３２’ 可変遅延素子
１３３、１３３’ 制御回路
１３４、１３４’ 選択回路
１３５、１３５’ 位相比較回路
１３６、１３６’ 選択回路
１３７、１３７’ レジスタ
１３８、１３８’ デコーダ回路
１３９ 制御装置
【技術分野】
【０００１】
本発明はシンクロナスオプティカルネットワーク（Ｓｙｎｃｈｒｏｎｏｕｓ Ｏｐｔｉｃａｌ Ｎｅｔｗｏｒｋ：ＳＯＮＥＴ）やシンクロナスデジタルハイアラ−キ（Ｓｙｎｃｈｒｏｎｏｕｓ Ｄｉｇｉｔａｌ Ｈｉｅｒａｒｃｈｙ：ＳＤＨ）等の規格に基づき、現用予備の二重化構成を取る端局中継装置に適用に適用される。
【背景技術】
【０００２】
現用予備の二重化構成を取る光端局中継装置（光端局/伝送装置）は、回線収容数を増加させるため、現用・予備用回線を収容した増設部をさらに設けることで、回線容量の増加を行っている。
【０００３】
図１は光端局に現用・予備用回線を収容した増設部を設けた構成を示す。光端局１は本体部１００と増設部９０、９１から構成され、本体部と増設部は別のシェルフに構成されている。
【０００４】
本体部１００は現用回線設定部３０と予備用回線設定部３０’とインターフェース部７１、７２、７３、７４、と現用タイミングクロック発生部９６と予備用タイミングクロック発生部９６’とから構成されている。
【０００５】
インターフェース部７１、７３は現用回線４、４’に接続されている。
【０００６】
インターフェース部７２、７４は予備現用回線６、６’に接続されている。
【０００７】
インターフェース部７１、７２、７３、７４は現用回線設定部３０と予備用回線設定部３０’に接続されている。
【０００８】
現用回線設定部３０と予備用回線設定部３０’はインターフェース部７１、７２、７３、７４内の受信装置１０、１１、１２、１３からの受信信号のオーバーヘッド情報を基に回線設定を行う。 さらに、現用回線設定部３０と予備用回線設定部３０’は回線設定に基づいた信号をインターフェース部７１、７２、７３、７４内の送信装置２０、２１、２２、２３に出力する。
【０００９】
送信装置２０、２１は現用回線４、４’へ、送信装置２２、２３は予備回線６、６’にそれぞれ光信号を出力する。
【００１０】
現用回線設定部３０と予備用回線設定部３０’は現用クロック部９５と予備用クロック部９５’を持っている。
【００１１】
現用クロック部９５は切替スイッチ６１とＰＬＬ回路６５を有している。
【００１２】
ＰＬＬ回路６５は位相比較器６２、ループフィルタ６３と電圧制御型発信器６４から構成される。
【００１３】
切替スイッチ６１は現用タイミングクロック発生部９６と予備用タイミングクロック発生部９６’からのクロックを選択して位相比較器６２に出力する。
【００１４】
位相比較器６２は切替スイッチ６１で選択されたクロックと電圧制御型発信器６４からのクロックを比較し、比較結果をループフィルタ６３に出力する。
【００１５】
ループフィルタ６３は位相比較器６２からの入力を電圧値に変換し電圧制御型発信器６４に出力する。
【００１６】
電圧制御型発信器６４はバスインターフェース部８０と位相比較器６２にクロックを供給する。
【００１７】
バスインターフェース部８０は回線設定に従ってインターフェース部７１〜７４と増設部９０と９０’に対して信号の送受信を行うと共に、増設部９０、９０’に対してクロックを供給する。
【００１８】
予備用回線設定部３０’は現用回線設定部３０と同一の構成のため、同一構成は同一番号にダッシュを付して示し、その説明を省略する。
【００１９】
増設部９０は現用回線設定部３１と予備用回線設定部３１’とインターフェース部７１’、７２’、７３’、７４’、と増設部内現用タイミングクロック発生部９７と増設部内現予備用タイミングクロック発生部９７’とから構成されている。
【００２０】
インターフェース部７１’、７３’は現用回線５、５’に接続されている。
【００２１】
インターフェース部７２’、７４’は予備現用回線７、７’に接続されている。
【００２２】
インターフェース部７１’、７２’、７３’、７４’は現用回線設定部３１と予備用回線設定部３１’に接続されている。
【００２３】
現用回線設定部３１と予備用回線設定部３１’はインターフェース部７１’、７２’、７３’、７４’内の受信装置１０’、１１’、１２’、１３’からの受信信号をそれぞれバスインターフェース部８２、８２’によりバスインターフェース部８０、８０’に送信する。
【００２４】
さらに、現用回線設定部３１と予備用回線設定部３１’はそれぞれバスインターフェース部８０、８０’からバスインターフェース部８２、８２’を介して送信されてきた信号を回線設定に基づいてインターフェース部７１’、７２’、７３’、７４’内の送信装置２０’、２１’、２２’、２３’に出力する。
【００２５】
送信装置２０’、２１’は現用回線５，５’へ、送信装置２２’、２３’は予備回線７、７’にそれぞれ光信号を出力する。
【００２６】
現用回線設定部３１と予備用回線設定部３１’は回線設定部内現用クロック部９８と回線設定部内予備用クロック部９８’を持っている。
【００２７】
回線設定部内現用クロック部９８は遅延線６７、選択回路６８とＰＬＬ回路６６から構成される。
【００２８】
バスインターフェース部８２から受信したクロックは遅延線６７と選択回路６８にそれぞれ入力される。
【００２９】
選択回路６８は遅延線６７の出力とバスインターフェース部８２の出力を選択して増設部内現用タイミングクロック発生部９７と増設部内現予備用タイミングクロック発生部９７’へ出力する。
【００３０】
遅延線６７はシステム全体で発生する現用タイミングクロック発生部から増設部内の回路までの定常的位相差を基に遅延量を設定している。
【００３１】
この遅延量は構成要素となる実装基板の搭載部品，パターン長及び光端局の本体部を収めたメインシェルフと増設部を収めたシェルフ間の接続による遅延に基づくものである。
【００３２】
即ち、増設部側シェルフの遅延線６７（Ｄｅｌａｙ Ｌｉｎｅ）は、このような装置構成とした場合に、本体部側のシェルフ内の現用タイミングクロック発生部９６、予備用タイミングクロック発生部９６’を起点に増設部側シェルフに至るクロック経路において、実装パターン長差や各搭載部品の個体バラツキ要因等が原因で発生する現用と予備用とのクロックの位相差（Ｓｋｅｗ）を吸収するためのものである。
【００３３】
ＰＬＬ回路６６は現用回線設定部３１にクロックを供給する回路で、バスインターフェース部８２からのクロックに内部クロックを同期させるためのものである。
【００３４】
増設部内現用タイミングクロック発生部９７は切替部９４を有しており、現用回線設定部３１と予備用回線設定部３１’内の回線設定部内現用クロック部９８、回線設定部内予備用クロック部９８’からのクロックを選択して、インターフェース部７１’〜７４’にクロックを供給する。
【００３５】
増設部内予備用タイミングクロック発生部９７’は切替部９４を有しており、現用回線設定部３１と予備用回線設定部３１’内の回線設定部内現用クロック部９８、回線設定部内予備用クロック部９８’からのクロックを選択して、インターフェース部７１’〜７４’にクロックを供給する。
【００３６】
また、複数のクロック間の位相同期を行う手段としては特開平０５−２４３８号公報、特開平１０−２４０３７５号公報が知られている。
【特許文献１】特開平０５−２４３８号公報
【特許文献２】特開平１０−２４０３７５号公報
【発明の開示】
【発明が解決しようとする課題】
【００３７】
従来技術においては現用，予備用タイミングクロック発生部から増設部内現用，予備用タイミングクロック発生部までに発生する定常的位相差が判明している必要があった。
【００３８】
即ち、その本体部及び増設部において、構成要素となる実装基板の搭載部品，パターン長により遅延線の遅延量を定めるためである。
【００３９】
従って、システム設計変更を行う場合は実装基板の搭載部品とパターン長の相関を維持した状態で変更を行う必要があり柔軟に対応ができない、もしくは、変更範囲に制限が付いてしまう問題があった。
【００４０】
更に，固定の遅延線による位相補正だと搭載部品毎の個体バラツキや伝搬遅延変動量による位相ずれは補正できなかった。
【００４１】
本発明の目的は、回線容量の増大に伴い、回線を収容した増設部を光端局に増設した場合、本体に設けた現用および予備用タイミングクロック発生部からのクロックを増設部側に設けた増設部内現用、予備用タイミングクロック発生部により自動でクロック位相を制御する技術を提供することである。
【課題を解決するための手段】
【００４２】
本発明は、上述した目的を達成するために以下の構成を採用する。
【００４３】
即ち、本発明は、第１のクロックを発生する第１クロック源と、第２のクロックを発生する第２クロック源とを有する第１装置と、該第１クロックを第２クロックに引き込むための第１クロック引き込み手段と、第２クロックを第１クロックに引き込むための第２クロック引き込み手段と、第１クロック引き込み手段と第２クロック引き込み手段のクロック出力の位相を比較する位相比較手段と、位相比較手段の結果に基づき第１クロック引き込み手段と第２クロック引き込み手段の位相制御量を制御する位相制御手段を有する第２装置とを設ける伝送装置である。
【００４４】
好ましくは、伝送装置において、第１クロック引き込み手段は可変遅延する第１可変遅延素子、第２クロック引き込み手段は可変遅延する第２可変遅延素子からなり、位相制御手段により位相遅延量が制御される。
【００４５】
好ましくは、伝送装置において、第１クロック引き込み手段は第１のクロックをｎ逓倍に周波数を上げる第１ＰＬＬ回路と、第１ＰＬＬ回路の出力をカウントする第１カウンタと、第１カウンタの出力値をデコードして基のクロック周期に直す第１デコーダからなり、第２クロック引き込み手段は第２のクロックをｎ逓倍に周波数を上げる第２ＰＬＬ回路と、第２ＰＬＬ回路の出力をカウントする第２カウンタと、第２カウンタの出力値をデコードして基のクロック周期に直す第２デコーダからなり、該位相検出手段は該第１カウンタの値で作成したウインド信号と該第２カウンタ回路の出力を該第１ＰＬＬ回路出力で打ち抜いた信号との比較結果、または、該第２カウンタの値で作成したウインド信号と該第１カウンタ回路の出力を該第２ＰＬＬ回路出力で打ち抜いた信号との比較結果を出力し、位相制御手段は位相検出手段の比較結果に基づき第１カウンタまたは第２カウンタのカウント値を制御する。
【００４６】
好ましくは、伝送装置において、第１クロック引き込み手段と第２クロック引き込み手段は、位相比較手段とは異なるユニットに構成され、位相比較手段の比較結果を第１クロック引き込み手段と第２クロック引き込み手段に転送して位相補正する。
【００４７】
好ましくは、伝送装置において、伝送装置立ち上げ時は位相差幅に対応して第１クロックまたは第２クロックのどちらかの位相制御をし、伝送装置立が運用時はシステムに使用されていないスタンバイ側のクロック引き込み手段を制御する。
【発明の効果】
【００４８】
本発明の実施例１によれば、位相比較対象の各クロックに対して、増設部側に設けた可変遅延素子の遅延量を動かすことで、スムーズな位相補正が可能となる。
【００４９】
さらに、本発明の実施例１によれば、本体部とは異なるシェルフにある増設部に設けた可変遅延素子を可変遅延素子の後段に設けた位相比較器で位相比較を行いフィードバック制御するので、固定の遅延処理では抑制できない搭載部品の個体バラツキや環境条件による伝搬遅延変動量，可変遅延素子の処理通過時に起因する位相ずれを含めて線形的に位相監視できるため、高精度な位相補正が可能である。
【００５０】
本発明の実施例２によれば、位相比較，及び補正処理の精度（Ｄｅｌａｙ間隔）は逓倍数とそれに合せた分周比で決定するため、逓倍した分高精度の位相補正が可能となる。
また、位相検出結果がウインド幅を超えている場合は瞬時に同位相とさせる補正処理を行うことができる。
【００５１】
本発明の実施例３によれば、装置内で位相補正の対象となる待機側のクロック伝送経路上の最終段にて位相比較し、位相比較情報を位相比較位置の前段に位置する位相補正機能にて位相制御をかけることができる。
【００５２】
さらに、増設部内の制御装置で集中監視制御することで，本体部上に搭載されているＰＬＬ回路や増設部内に設けてあるＰＬＬ回路の制御電圧を制御することで、増設部に設けた位相補正手段と組み合わせ複合的な位相調整制御が可能となる。
【００５３】
また、増設部内に設けた制御装置はシステムの立上げ時に増設部内に設けたクロック引き込み手段を制御し、システム運用時は増設部内に設けたＰＬＬ回路の制御電圧を制御することで、システムの立上げ時に柔軟なクロックの制御を行う事ができる。
【発明を実施するための最良の形態】
【００５４】
本発明を適用する伝送装置の構成を以下に説明する。
【００５５】
本発明はＳＯＮＥＴ／ＳＤＨ用の光端局中継装置（光端局または伝送装置とも称す）に関するものである。
【００５６】
ＳＯＮＥＴ／ＳＤＨ光伝送レベル（例えばＯＣ−Ｎ：ＯＣ−１９２／ＯＣ−４８／ＯＣ−１２等）上のネットワークアプリケーションとしては回線冗長をサポートする光端局が知られている。
【００５７】
ネットワークアプリケーション構成としては以下の物が知られている。
（１） ポイントツーポイント構成：
これらは、光端局間をポイントツーポイントで接続し、非切戻し回線保護方式（１＋１ Ｌｉｎｅ ｐｒｏｔｅｃｔｉｏｎ）により、現用予備回線をオートマティックプロテクションスイッチにより回線を現用予備切り替えする。
（２）Ｌｉｎｅａｒ ＡＤＭ構成：
リンク上の中間（中継）局に位置し、装置内でＡｄｄ／Ｄｒｏｐ機能による経路設定を行い、前記同様の回線の冗長を図る。
（３）ＵＰＳＲ（Ｕｎｉ−ｄｉｒｅｃｔｉｏｎａｌ Ｐａｔｈ Ｓｗｉｔｃｈｅｄ Ｒｉｎｇ）構成：
２ファイバーリング構成でＥａｓｔ側のパスＷｅｓｔ側のパスに同一信号を送信し、受信側パススイッチにて品質の良い方の回線を選択（パスレベルでの冗長機能）する。
（４）２ファイバー・バイダイレクショナル・ライン・スイッチリング（Ｂｉ−ｄｉｒｅｃｔｉｏｎａｌ Ｌｉｎｅ Ｓｗｉｔｃｈｅｄ Ｒｉｎｇ：ＢＬＳＲ）構成：
２ファイバーリング構成で障害が発生した場合に、自動予備回線切替装置（Ａｕｔｏｍａｔｉｃ Ｐｒｏｔｅｃｔｉｏｎ Ｓｗｉｔｃｈ：ＡＰＳ）がオーバヘッドバイトを用いてＬｉｎｅ単位でループバック制御を行い、予備回線へ信号を移替ることで回線の救済を図る。
（５）４Ｆ−ＢＬＳＲ構成：
４ファイバリング構成で非切戻し回線保護方式（１＋１ Ｌｉｎｅ ｐｒｏｔｅｃｔｉｏｎ）での回線救済、現用／予備回線両方断時のＡＰＳ−ＯＨｂｙｔｅを用いた回線単位のループバック動作での回線救済を行う。
【００５８】
上記のネットワークアプリケーションを実現するために、光端局の回路は冗長構成で構成されている。
【００５９】
以下、図面を参照して本発明の実施形態について説明する。実施形態の構成は例示であり、本発明は実施形態の構成に限定されない。
【００６０】
図２は光端局（伝送装置）の構成を示す図である。
【００６１】
光端局１は光端局２及び３と上下回線からなる現用回線４、４’と、上下回線からなる予備回線６，６’と、信号をアド／ドロップするため回線８、８’に接続されている。
【００６２】
光端局１は本体部１００と増設部９０、９１から構成され、本体部と増設部は別のシェルフに構成されている。
【００６３】
本体部１００は現用回線設定部３０、予備用回線設定部３０’、インターフェース部７１、７２、７３、７４、７５、７６、現用タイミングクロック発生部９６と予備用タイミングクロック発生部９６’から構成されている。
【００６４】
予備用回線設定部３０’は現用回線設定部３０と同様の構成を有するため、現用回線設定部３０の説明を行うことで予備用回線設定部３０’の説明を省略する。
【００６５】
予備用タイミングクロック発生部９６’は現用タイミングクロック発生部９６と同様の構成を有するため、現用タイミングクロック発生部９６の説明を行うことで説明を省略する。
【００６６】
光端局１と光端局２または３との接続はインターフェース部７１、７２、７３、７４を介して行われる。
【００６７】
インターフェース部７１、７３は現用回線４、４’に接続されている。
【００６８】
インターフェース部７２、７４は予備用回線６、６’に接続されている。
【００６９】
インターフェース部７５、７６は光端局内でアド／ドロップする信号のため回線８、８’に接続されている。
【００７０】
各インターフェース部は対向する端局またはシステムからの光信号を受信する受信装置１０、１１、１２、１３、１４、１５を備えている。
【００７１】
インターフェース部１０、１２で受信された光信号は電気信号に変換されて、現用回線設定部３０内の回線切替装置５１と予備用回線設定部３０’内の回線切替装置とに入力される。
【００７２】
インターフェース部１１、１３で受信された光信号は電気信号に変換されて、現用回線設定部３０内の回線切替装置５２と予備用回線設定部３０’内の回線切替装置とに入力される。
【００７３】
インターフェース部１４、１５は電気信号または光信号を受信する構成であってもよい。
【００７４】
インターフェース部１４、１５で受信された光信号または電気信号は、現用回線設定部３０内の回線切替装置５３と予備用回線設定部３０’内の回線切替装置とに入力される。
【００７５】
回線切替装置５１、５２、５３は回線の状態によりどちらか一方の回線の信号を選択し、選択した回線の信号を回線設定用スイッチ６０と６０’（図示せず）に入力する。
【００７６】
回線設定用スイッチ６０は、あらかじめ定められた設定に基づき、回線分岐装置４１、４２、４３および増設部９０，９１内の回線分岐装置に回線を設定し、信号を送る。
【００７７】
回線分岐装置４１は現用回線側のインターフェース部７１内の送信装置２０と予備用回線側のインターフェース部７２内の送信装置２２にそれぞれ信号を転送する。
【００７８】
回線分岐装置４２は現用回線側のインターフェース部７３内の送信装置２１と予備用回線側のインターフェース部７４内の送信装置２３にそれぞれ信号を転送する。
【００７９】
回線分岐装置４３は現用回線側のインターフェース部７５内の送信装置２４と予備用回線側のインターフェース部７６内の送信装置２５にそれぞれ信号を転送する。
【００８０】
送信装置２０は、光端局３に対して現用回線を介して、回線分岐装置４１からの信号を光信号に変換して送信を行う。
【００８１】
送信装置２２は、光端局３に対して予備用回線を介して、回線分岐装置４１からの信号を光信号に変換して送信を行う。
【００８２】
送信装置２１は、光端局２に対して現用回線を介して、回線分岐装置４２からの信号を光信号に変換して送信を行う。
【００８３】
送信装置２３は、光端局２に対して予備用回線を介して、回線分岐装置４２からの信号を光信号に変換して送信を行う。
【００８４】
送信装置２４は、現用回線を介して、回線分岐装置４３からの信号を送信する。
【００８５】
送信装置２５は、予備用回線を介して、回線分岐装置４３からの信号を送信する。
【００８６】
上記に述べた構成を基に各種ネットワークアプリケーションで、現用・予備回線切り替えを行うことが出来る。
【００８７】
大規模な回線容量を扱うためには先に述べた本体部１００の構成に追加の回線を収容した増設部９０、９１を設ける。
【００８８】
増設部９０、９１に設けられたバスインターフェース部８２、８３と、現用回線設定部３０設にけられたバスインターフェース部８０、８１は光信号または電気信号で信号を転送しあう。
【００８９】
バスインターフェース部８０、８１は回線設定用スイッチ６０それぞれ接続される。
【００９０】
回線設定用スイッチ６０はあらかじめ定められた設定に従い、増設部９０，９１の回線分岐部４１、４２、４３またはバスインターフェース部８０、８１に回線を設定する。
【００９１】
現用タイミングクロック発生部９６と予備用タイミングクロック発生部９６’は現用回線設定部３０と予備用回線設定部３０’とインターフェース部７１、７２、７３、７４にシステムクロックを供給するクロック源である。
【００９２】
現用回線設定部３０内の現用クロック部９５は現用タイミングクロック発生部９６からの基準クロックに現用回線設定部３０内のクロックを同期させるための回路である。
【００９３】
これら、上記に述べた構成により、回線設定用スイッチ６０が増設部９０及び９１に設けられた現用／予備用回線からの信号を光端局２、３へ回線設定する事が出来る。
【００９４】
同様に、回線設定用スイッチ６０は光端局２、３からの信号を増設部９０及び９１に設けられた現用／予備用回線へ回線設定する事が出来る。
【００９５】
さらに、回線設定用スイッチ６０は増設部９０、９１の回線設定も行う事が出来る。
【００９６】
光端局内の装置は現用タイミングクロック発生部９６と予備用タイミングクロック発生部９６’からのクロックに同期してシステムを動作させることが出来る。
【００９７】
図３は増設部９０、９１の構成を示す図である。
【００９８】
増設部９０、９１は光端局２’及び３’と上下回線からなる現用回線５、５’と、上下回線からなる予備用回線７，７’と信号をアド／ドロップするため回線９、９’に接続されている。 光本発明の実施例において、端局２’及び３’は光端局２及び３であってもよいし、全く異なる端局であっても良い。
【００９９】
増設部９０、９１は本体部１００とは別のシェルフに構成されている。
【０１００】
増設部９０、９１は増設部内回線設定用装置３１、３１’とインターフェース部７１’、７２’、７３’、７４’、７５’、７６’と増設部内現用タイミングクロック発生部９７と増設部内予備用タイミングクロック発生部９７’とから構成されている。
【０１０１】
増設部内回線設定用装置３１’は増設部内回線設定用装置３１と同様の構成を有するため、増設部内回線設定用装置３１の説明を行うことで、増設部内回線設定用装置３１’の説明を省略する。
【０１０２】
増設部内予備用タイミングクロック発生部９７’は増設部内現用タイミングクロック発生部９７と同様の構成を有するため、増設部内現用タイミングクロック発生部９７の説明を行うことで増設部内予備用タイミングクロック発生部９７’の説明を省略する。
【０１０３】
増設部９０、９１と光端局２’または３’はインターフェース部７１’、７２’、７３’、７４’を介して通信が行われる。
【０１０４】
インターフェース部７１’、７３’は現用回線５、５’にそれぞれ接続されている。
【０１０５】
インターフェース部７２’、７４’は予備用回線７、７’にそれぞれ接続されている。
【０１０６】
インターフェース部７５’、７６’は光端局内でアド／ドロップする信号のため回線９、９’にそれぞれ接続されている。
【０１０７】
各インターフェース部は対向する端局またはシステムからの光信号を受信する受信装置１０’、１１’、１２’、１３’、１４’、１５’を備えている。
【０１０８】
インターフェース部１０’、１２’で受信された光信号は電気信号に変換されて、増設部内回線設定用装置３１内の回線切替装置５１’と増設部内回線設定用装置３１’内の回線切替装置とに入力される。
【０１０９】
受信装置１１’、１３’で受信された光信号は電気信号に変換されて、増設部内回線設定用装置３１内の回線切替装置５２’と増設部内回線設定用装置３１’内の回線切替装置とに入力される。
【０１１０】
受信装置１４’、１５’で受信された光信号または電気信号は増設部内回線設定用装置３１内の回線切替装置５３’と増設部内回線設定用装置３１’内の回線切替装置とに入力される。
【０１１１】
受信装置１４’、１５’は電気信号を受信する構成であってもよい。
【０１１２】
回線切替装置５１’、５２’、５３’は回線の状態によりどちらか一方の回線の信号を選択し、選択した回線の信号をバスインターフェース部８２または８３に出力する。
【０１１３】
バスインターフェース部８２または８３はバスインターフェース部８０または８１と信号を送受信する。
【０１１４】
この際に行われる送受信は伝送する信号のみではなく、本体部１００内にて設定される基準クロックの分配も同時に行われる。バスインターフェース部８２または８３ではバスインターフェース部８０または８１から受信した基準クロック受信する。
【０１１５】
バスインターフェース部８２または８３からの基準クロックを基に、増設部内回線設定用装置３１の回線設定部内現用クロック部９８で発生するクロックの同期制御を行う。
【０１１６】
バスインターフェース部間の通信は光信号で行われるのが望ましいが、電気信号によって実現することも可能である。
【０１１７】
バスインターフェース部８０または８１は図２の回線設定用スイッチ６０に信号を送る。
【０１１８】
回線設定用スイッチ６０は、予め定められた設定に従い、回線分岐装置４１、４２、４３と、増設部９０，９１内の回線分岐装置４１’、４２’、４３’に回線を設定し、信号を送る。
【０１１９】
回線分岐装置４１’は現用回線側のインターフェース部７１’内の送信装置２０’と予備用回線側のインターフェース部７２’内の送信装置２２’にそれぞれ信号を転送する。
【０１２０】
回線分岐装置４２’は現用回線側のインターフェース部７３’内の送信装置２１’と予備用回線側のインターフェース部７４’内の送信装置２３’にそれぞれ信号を転送する。
【０１２１】
回線分岐装置４３’は現用回線側のインターフェース部７５’内の送信装置２４’と予備用回線側のインターフェース部７６’内の送信装置２５’にそれぞれ信号を転送する。
【０１２２】
送信装置２０’は、光端局３’に対して現用回線５を介して、回線分岐装置４１’からの信号を光信号に変換して送信を行う。
【０１２３】
送信装置２２’は、光端局３’に対して予備用回線７を介して、回線分岐装置４１’からの信号を光信号に変換して送信を行う。
【０１２４】
送信装置２１’は、光端局２’に対して現用回線５’を介して、回線分岐装置４２’からの信号を光信号に変換して送信を行う。
【０１２５】
送信装置２３’は、光端局２’に対して予備用回線７’を介して、回線分岐装置４２’からの信号を光信号に変換して送信を行う。
【０１２６】
送信装置２４’は、現用回線９を介して、回線分岐装置４３’からの信号を送信する。
【０１２７】
送信装置２５’は、予備用回線９’を介して、回線分岐装置４３’からの信号を送信する。
【０１２８】
上記に述べた構成により、増設部９０、９１において、各種ネットワークアプリケーションで、現用・予備回線切り替えを行うことが出来る。
【０１２９】
本体部１００のインターフェース部７１乃至７６と、現用および予備用回線設定部３０、３０’と、現用および予備用タイミングクロック発生部９６、９６’はそれぞれ異なる回路基板に構成され、シェルフ内のバックボード配線で接続されている。
【０１３０】
増設部９０、９１のインターフェース部７１’乃至７６’と、増設部内用回線設定部３１、３１’と、増設部内現用および予備用タイミングクロック発生部９７、９７’はそれぞれ異なる回路基板に構成され、シェルフ内のバックボード配線で接続されている。
【０１３１】
上記に述べた図２、図３の構成に以下の第１乃至第３の実施例の構成を用いることができる。
【０１３２】
図４は第１の実施例の具体的な構成を示す図である。
【０１３３】
図４は現用回線設定部３０と予備用回線設定部３０’と増設部内回線設定部３１、３１’の関係を示している。
【０１３４】
図２および図３と同一部材は同一番号を付与し、その説明を省略する。
【０１３５】
さらに、増設部内回線設定部３１’、増設部内予備用タイミングクロック発生部９７’は増設部内回線設定部３１、増設部内予備用タイミングクロック発生部９７と同一の構成であり、同一機能部には同一番号にダッシュを付し、その説明を省略する。
【０１３６】
さらに、増設部９１は増設部９０と同一の構成であり、増設部９０の説明は増設部９１の説明を持って省略する。
【０１３７】
現用タイミングクロック発生部９６と予備用タイミングクロック発生部９６’からのクロックは現用回線設定部３０の切替スイッチ６１に入力される。
【０１３８】
切替スイッチ６１は回線に状況により現用タイミングクロック発生部９６からの基準クロックか、予備用タイミングクロック発生部９６’からの基準クロックを選択して出力する。
【０１３９】
切替スイッチ６１からの基準クロックはＰＬＬ回路６５内の位相比較器６２に入力される。
【０１４０】
位相比較器６２は電圧制御型発信器６４からのクロックと基準クロックを比較した結果をループフィルタ６３に出力する。
【０１４１】
ループフィルタ６３は位相差パルスを電圧値に変換して電圧制御型発信器６４に出力する。
【０１４２】
電圧制御型発信器６４は位相比較器６２とバスインターフェース部８０に出力する。 バスインターフェース部８０は図２の回線設定用スイッチに伝送するための信号を入出力すると共に、電圧制御型発信器６４からの基準クロックをバスインターフェース部８２に出力する。
【０１４３】
増設部９０内に設けた増設部内回線設定部３１のバスインターフェース部８２は受信した基準クロックを回線設定部内現用クロック部９８に送る。
【０１４４】
回線設定部内現用クロック部９８はＰＬＬ回路６６で基準クロックに位相を同期させると供に、基準クロックを増設部内現用タイミングクロック発生部９７に出力する。
【０１４５】
増設部内現用タイミングクロック発生部９７は可変遅延素子８４、８５と、位相制御回路８６と、位相比較器８７、クロック選択回路８８から構成される。
【０１４６】
可変遅延素子８４はステップディレー等から構成され、回線設定部内現用クロック部９８から基準クロックを受信し、位相制御回路８６により遅延量が制御されることで、基準クロックの位相を制御する。
【０１４７】
可変遅延素子８５はステップディレー等から構成され、回線設定部内予備用クロック部９８’から基準クロックを受信し、位相制御回路８６により遅延量が制御されることで、基準クロックの位相を制御する。
【０１４８】
可変遅延素子８４と８５は現用または予備の基準クロックの位相を制御するためのクロック引き込み手段である。
【０１４９】
位相比較器８７は可変遅延素子８４、８５からのクロックを入力し、クロック間の位相差を検出した結果を位相制御回路８６に通知する。
【０１５０】
位相制御回路８６は位相比較器８７からの位相比較結果を基に、可変遅延素子８４と可変遅延素子８５をそれぞれ制御する。
【０１５１】
クロック選択回路８８は可変遅延素子８４と可変遅延素子８５からのクロックを切り替え増設部９０内の各装置（インターフェース部７１’−７４’等）にそれぞれ出力する。
【０１５２】
図５は増設部内現用タイミングクロック発生部９７の具体的な制御動作を説明する図である。図４と同一構成は同一番号を付している。
【０１５３】
現用／予備設定回路７７は現在使用している基準クロックのステータス情報を位相検出回路と位相制御回路に通知するための回路である。
【０１５４】
基準クロックのステータス情報とは光端局内のシステム運用情報に基づき、運用状態ではない側（待機側またはスタンバイ側）の基準クロックの可変遅延素子を可変制御するための情報である。
【０１５５】
動作／非動作設定回路７８は位相検出回路と位相制御回路の動作と非動作を設定させるための回路である。
【０１５６】
通常は位相検出回路と位相制御回路を運用状態に設定しておくが、装置内の各回路が位相調整制御を必要としない動作の場合は位相検出回路と位相制御回路を非運用状態に設定しておく。
【０１５７】
図６は位相検出回路の具体的な構成を示す図である。
【０１５８】
また、図７は位相検出回路の各部の信号の状態を示す図である。
【０１５９】
位相検出回路８７は１／２分周回路１０１ａ，１０１ｂと、固定遅延回路１０２ａ，１０２ｂと、排他的論理和回路１０３と、積分回路１０４と、バイアス電圧比較器１０５ａ，１０５ｂから構成される。
【０１６０】
１／２分周回路１０１ａはバスインターフェース部８２からの基準クロックを回線設定部内現用クロック部９８を介して受信する。
【０１６１】
図６の（１）の位置には図７の（１）の信号が入力している。
【０１６２】
さらに、１／２分周回路１０１ａは受信した基準クロック（図７の（１））を１／２分周する。
図６の（２）の位置では図７の（２）のクロックが出力されている。
【０１６３】
１／２分周回路１０１ｂはバスインターフェース部８２’からの基準クロックを回線設定部内現用クロック部９８’を介して受信する。 図６の（３）の位置では図７の（３）に示すクロックが受信されている。
【０１６４】
さらに、１／２分周回路１０１ｂは受信した基準クロック（図７の（３））を１／２分周する。
【０１６５】
図６の（４）の位置では図７の（４）のクロックが出力されている。
【０１６６】
図７の（２）のクロック信号は固定遅延回路１０２ａに入力される。
【０１６７】
現用／予備設定回路７７に現用側のクロックが使用中を示す情報が入っている場合は固定遅延回路１０２ａで固定遅延を掛けること無く排他的論理和回路１０３に出力する。
【０１６８】
一方、図７の（４）に示すクロック信号は固定遅延回路１０２ｂに入力される。
【０１６９】
現用／予備設定回路７７に現用側のクロックが使用中を示す情報が入っている場合は、固定遅延回路１０２ｂで図７の（４）に示すクロック信号をπ分の位相を加え後に排他的論理和回路１０３に出力する。
【０１７０】
従って、固定遅延回路１０２ｂの出力位置（図６の（５））では図７の（５）のクロックの状態となっている。
【０１７１】
排他的論理和回路１０３は固定遅延回路１０２ａ、１０２ｂの出力（図７の（２）と（５））を入力している。
【０１７２】
排他的論理和回路１０３は図７の（２）と（５）のクロック信号の排他的論理和を取る。
【０１７３】
排他的論理和回路１０３の出力位置（図６の（６））は図７の（６）−０なし（６）−２に示される。
【０１７４】
図７の（６）−０は同期がとれている時の位相状態を示す。
【０１７５】
図７の（６）−１は予備側のクロックが遅れている場合の位相状態を示す。
【０１７６】
図７の（６）−１は予備側のクロックが進んでいる場合の位相状態を示す。
【０１７７】
排他的論理和回路１０３の出力である図７の（６）−０なし（６）−２は積分回路（ループフィルタ）１０４に入力される。
【０１７８】
積分回路１０４では図７の（６）−０なし（６）−２の信号をそれぞれの電圧値に変換する。
【０１７９】
積分回路１０４の出力位置（７）の電圧値を図７の（７）−０乃至（７）−２に示す。
【０１８０】
図７の（７）−０は同期している状態で、図７の（６）−０の信号が積分回路１０４に入力した場合の電圧出力である。
【０１８１】
図７の（７）−１は位相ずれが発生している状態で、図７の（６）−１の信号が積分回路１０４に入力した場合の電圧出力である。
【０１８２】
図７の（７）−２は位相ずれが発生している状態で、図７の（６）−２の信号が積分回路１０４に入力した場合の電圧出力である。
【０１８３】
積分回路１０４の出力（図７の（７）−０乃至（７）−２）はバイアス電圧比較器１０５ａと１０５ｂに入力される。
【０１８４】
バイアス電圧比較器１０５ａはオフセット電圧として図７の（７）に示したＰＣ−Ｈ検知の電圧がオフセット電圧として設定されている。
【０１８５】
バイアス電圧比較器１０５ｂはオフセット電圧として図７の（７）に示したＰＣ−Ｌ検知の電圧がオフセット電圧として設定されている。
【０１８６】
バイアス電圧比較器１０５ａ、１０５ｂはオフセット電圧を入力電圧と比較し、その大小関係を出力する。
【０１８７】
本実施例では、バイアス電圧比較器１０５ａは入力電圧がオフセット電圧より大きい場合はハイを出力する。
【０１８８】
バイアス電圧比較器１０５ｂは入力電圧がオフセット電圧より小さい場合はハイを出力する。
【０１８９】
図８は位相制御回路の具体的構成を示す図である。
【０１９０】
位相制御回路８６は位相差補正判定回路１０６と、保護回路１０７と、アップダウンカウンタ１０８と、デコード回路１０９と、出力バッファー回路１１０ａ、１１０ｂから構成されている。
【０１９１】
位相差補正判定回路１０６は現用側のクロック（図７の（１）のクロック）を基準に取り、予備側のクロック（図７の（３）のクロック）が遅い場合は、図６のバイアス電圧比較器１０５ａからハイの出力を得ると供に、バイアス電圧比較器１０５ｂからローの出力を得る。
【０１９２】
従って、図７の（３）のクロックの位相を進ませる制御フラグ（”Ｈ”ｃｏｎｔ）を立てる。
【０１９３】
位相差補正判定回路１０６は現用側のクロック（図７の（１）のクロック）を基準に取り、予備側のクロック（図７の（３）のクロック）が早い場合は、図６のバイアス電圧比較器１０５ｂからハイの出力を得ると供に、バイアス電圧比較器１０５ａからローの出力を得る。
【０１９４】
従って、図７の（３）のクロックの位相を遅らせる制御フラグ（”Ｌ”ｃｏｎｔ）を立てる。
【０１９５】
位相差補正判定回路１０６は現用側のクロック（図７の（１）のクロック）を基準に取り、予備側のクロック（図７の（３）のクロック）の位相が一致している場合は、図６のバイアス電圧比較器１０５ａからローの出力を得ると供に、バイアス電圧比較器１０５ｂからローの出力を得る。 従って、図７の（３）のクロックの位相を変えない制御フラグ（”ＬＯＣＫ”ｃｏｎｔ）を立てる。
【０１９６】
保護回路１０７は位相差補正判定回路１０６からのフラグにより、可変遅延回路８４，８５の制御がばたつかないように、一定の時間内に判定された結果に変動がない状態を監視して、その条件が満たされた時にアップダウンカウンタ１０８へ出力する。
【０１９７】
アップダウンカウンタ１０８は保護回路１０７からの制御フラグに基づき前回の制御方向に対して制御の増加、減衰、中止をデコード回路１０９に出力する。
【０１９８】
デコード回路１０９はアップダウンカウンタ１０８の出力値を可変遅延素子８４、８５のアドレスに変換するようデコードする。
【０１９９】
出力バッファー回路１１０ａ、１１０ｂはデコード回路１０９の出力を現用／予備設定回路７７のフラグにより制御する。
【０２００】
図６、図７の構成は現用側のクロックを使用しているので、出力バッファー回路１１０ａは可変遅延素子８４を制御しないようにロックを掛け、出力バッファー回路１１０ｂは可変遅延素子８４を制御するようにロックを外して動作する。
【０２０１】
予備用クロックが基準となり動作している場合は、現用／予備設定回路７７のフラグにより、上記とは反対に、出力バッファー回路１１０ａはロックを外し、出力バッファー回路１１０ｂはロックをかける。
【０２０２】
図９は第２の実施例を示す図である。
【０２０３】
図９は位相監視対象となる各現用／予備側のクロック信号を逓倍したクロック信号にし、逓倍したクロック信号をカウントし、逓倍したクロック信号を分周動作するタイミングを位相比較結果を基にフィードバック制御する構成としている。
【０２０４】
このループ制御によって、所望の位相関係になった場合にロックする動作とさせることで、自動的な位相補正処理を可能としている。
【０２０５】
図９において図４と同一構成は同一番号を付し、その説明は省略する。 具体的には、増設部内現用タイミングクロック発生部９７、増設部内予備用タイミングクロック発生部９７’の構成が図４とは異なっている。
【０２０６】
増設部内現用タイミングクロック発生部９７はＰＬＬ回路１２０ａ、１２０ｂと位相調整部１２１ａ、１２１ｂと位相検出回路１２２と位相制御回路１２３から構成される。
【０２０７】
増設部内予備用タイミングクロック発生部９７’は増設部内現用タイミングクロック発生部９７と同じ構成のため、同一部材は同一番号にダッシュを付し、その説明を省略する。
【０２０８】
ＰＬＬ回路１２０ａと位相調整部１２１ａの組み合わせ及びＰＬＬ回路１２０ｂと位相調整部１２１ｂの組み合はそれぞれクロック引き込み手段を構成している。
【０２０９】
増設部内現用タイミングクロック発生部９７のＰＬＬ回路１２０ａ、１２０ｂは増設部内回線設定部３１、３１’から本体部１００より送られてきた現用側の基準クロックと予備用側の基準クロックをそれぞれ逓倍する。
【０２１０】
位相調整部１２１ａ、１２１ｂはＰＬＬ回路１２０ａ、１２０ｂで逓倍されたクロック信号をカウントし、位相検出回路１２２に出力する。
【０２１１】
位相検出回路１２２は位相調整部１２１ａ、１２１ｂから出力されたカウンタ値の値を基に位相比較お行い、位相比較結果を位相制御回路１２３に出力する。
【０２１２】
位相制御回路１２３は位相検出回路１２２の位相比較結果を基に、位相調整部１２１ａ、１２１ｂで逓倍されたクロック信号を分周し、基のクロックに戻す際のタイミングを調整する。
【０２１３】
位相調整部１２１ａ、１２１ｂは位相制御回路１２３によりタイミングを調整されたクロック信号をクロック選択回路８８に出力する。
【０２１４】
クロック選択回路８８は選択されたクロックを増設部９０または９１内のインターフェース部７１’−７６’にそれぞれ供給する。
【０２１５】
図１０は位相調整部と位相検出回路の構成を示す図である。
【０２１６】
位相調整部１２１ａ、１２１ｂはカウンタ回路１２５ａ、１２５ｂとデコーダ回路１２４ａ、１２４ｂから構成されている。
【０２１７】
位相検出回路１２２はタイミング制御用パルス生成回路１２８ａ、１２８ｂと微分回路１２９ａ、１２９ｂと制御方向切替回路１３０と位相補正判定回路１３１で構成されている。
【０２１８】
カウンタ回路１２５ａ、１２５ｂはＰＬＬ回路１２０ａ、１２０ｂで１６逓倍されたクロック信号をカウントして０からｆまでの１６進の値をタイミング制御用パルス生成回路１２８ａ、１２８ｂと位相検出回路１２２内のタイミング制御用パルス生成回路１２８ａ、１２８ｂとデコーダ回路１３８ａ、１３８ｂにそれぞれ出力する。
【０２１９】
デコーダ回路１３８ａ、１３８ｂはカウンタ回路１２５ａ、１２５ｂの値から対向するＰＬＬ回路１２０ａ、１２０ｂで打ち抜くための信号を作成し位相検出回路１２２内の微分回路１２９ａ、１２９ｂに出力する。
【０２２０】
ＰＬＬ回路１２０ａ、１２０ｂで打ち抜くための信号はカウンタ値のロ−ドタイミングのビットとその手前のビットの２ビットで構成されている。
【０２２１】
位相検出回路１２２内のタイミング制御用パルス生成回路１２８ａ、１２８ｂはカウント値からインクリメント／デクリメントを決定するためのウインド信号と、タイミング制御するための−１、±０、＋１からなるタイミング制御用ロードパルスをそれぞれ発生する。
【０２２２】
各ウインド信号は４ビットの許容幅（Ｍａｒｇｉｎ ａｒｅａ）を有し、インクリメント用ウインドとデクリメントウインド間は３ビットの許容幅を有している。
【０２２３】
インクリメント検出エリアはカウンタ値の１と０の間の位置にエッジを設定している。
【０２２４】
デクリメント検出エリアはカウンタ値のｄとｅの間の位置にエッジを設定している。
【０２２５】
これらのウインド信号は制御方向切替回路１３０に入力され、タイミング制御用ロードパルスは位相制御回路１２３の制御信号切替回路１２６に入力される。
【０２２６】
位相検出回路１２２内の微分回路１２９ａはデコーダ回路１３８ａからの信号をＰＬＬ回路１２０ｂで逓倍された信号で打ち抜き、微分回路１２９ｂはデコーダ回路１３８ｂからの信号をＰＬＬ回路１２０ａで逓倍された信号で打ち抜く。
【０２２７】
微分回路１２９ａ、１２９ｂの出力信号は制御方向切替回路１３０にそれぞれ入力される。
【０２２８】
制御方向切替回路１３０は、現用／予備設定回路７７の現用／予備の設定に従い、微分回路１２９ａとタイミング制御用パルス生成回路１２８ｂの出力の組み合わせか、微分回路１２９ｂとタイミング制御用パルス生成回路１２８ａの組み合わせかを位相補正判定回路１３１に出力する。
【０２２９】
位相補正判定回路１３１は３入力のアンド回路３つで構成されている。
【０２３０】
インクリメント制御のステータスを出力するアンド回路はデクリメント用ウインドの入力端子にインバータを有し、微分回路出力が”１”、インクリメント用ウインドが”１”のデクリメント用ウインドが”０”の時にその出力を１にする。
【０２３１】
デクリメント制御のステータスを出力するアンド回路はインクリメント用ウインドの入力端子にインバータを有し、微分回路出力が”１”、インクリメント用ウインドが”０”のデクリメント用ウインドが”１”の時にその出力を”１”にする。
【０２３２】
ロード用のアンド回路は通常のアンド回路で、すべての出力が”１”の時にその出力を”１”にする。
【０２３３】
図１１は位相調整部と位相制御回路の構成を示す図である。
【０２３４】
位相制御回路１２３は制御信号切替回路１２６と保持回路１２７で構成されている。
【０２３５】
保持回路１２７は位相補正判定回路１３１のインクリメント制御ステータスを出力するアンド回路とデクリメント制御ステータスを出力するアンド回路からの信号を入力し、ＰＬＬ回路１２０ａ，１２０ｂに入力される基準クロックの１周期分の間ラッチ処理を行い、その出力を制御信号切替回路１２６に入力する。
【０２３６】
制御信号切替回路１２６は現用／予備設定回路７７の設定値に従い、現用側のタイミング制御用パルス生成回路１２８ａからのタイミング制御用ロードパルスか予備用側のタイミング制御用パルス生成回路１２８ｂからのタイミング制御用ロードパルスかを選択する。
【０２３７】
さらに、保持回路１２７で保持されたインクリメントまたはデクリメントの情報によりタイミング制御用パルス生成回路１２８ａ、１２８ｂの”−１”、”±０”、”＋１”のいずれかの信号を選択する。
【０２３８】
インクリメント出力が”１”でデクリメント出力が”０”の場合、タイミング制御用ロードパルスは”＋１”を選択する。
【０２３９】
インクリメント出力が”０”でデクリメント出力が”１”の場合、タイミング制御用ロードパルスは”−１”を選択する。
【０２４０】
インクリメント出力が”０”でデクリメント出力が”０”の場合、タイミング制御用ロードパルスは”０”を選択する。
【０２４１】
さらに、制御信号切替回路１２６は位相補正判定回路１３１のロード用のアンド回路からのステータスが”１”の場合強制的にロードする信号をカウンタ回路１２５ａ、１２５ｂに出力する。
【０２４２】
これにより、位相検出結果がウインド幅を超えている場合は瞬時に同位相とさせる補正処理を行うことができる。
【０２４３】
制御信号切替回路１２６で設定されたタイミング制御用ロードパルスはカウンタ回路１２５ａまたは１２５ｂのカウンタに値を初期値の”０”にリセットする。
【０２４４】
デコーダ回路１２４ａ，１２４ｂはカウンタ回路１２５ａ、１２５ｂのカウント値をデコードして１６逓倍されたクロック信号を基のクロック周期になるようデコードすることで、分周を行っている。
【０２４５】
図１２は位相調整部、位相検出回路及び位相制御回路の各部の信号を示す図である。
【０２４６】
図１２は図１０と図１１の構成において、現用側の基準クロックを動作（ＡＣＴ）とした場合の各部の信号状態を示している。
【０２４７】
図１２の（１）は図１０、図１１のＰＬＬ回路１２０ａに入力する基準クロック示す。
【０２４８】
図１２の（２）は図１０、図１１のＰＬＬ回路１２０ａで１６逓倍されたクロック信号を示す。
【０２４９】
図１２の（３）は図１０のカウンタ回路１２５ａでＰＬＬ回路１２０ａからのクロック信号をカウントした結果を示す。
【０２５０】
図１２の（４）は図１０のタイミング制御用パルス生成回路１２８ａでカウンタ回路１２５ａのカウント結果にも基づき作成したタイミング制御用パルスである。
【０２５１】
図１２の（５）は図１０のデコーダ回路１３８ａの出力を示す。
【０２５２】
図１２の（６）は図１０の微分回路１２９ａの出力を示す。
【０２５３】
図１２の（７）は図１０のタイミング制御用パルス生成回路１２８ｂのデクリメント検出用ウインド信号を示す。
【０２５４】
図１２の（８）は図１０のタイミング制御用パルス生成回路１２８ｂのインクリメント検出用ウインド信号を示す。
【０２５５】
図１２の（９）は図１０のカウンタ回路１２５ｂでＰＬＬ回路１２０ｂからのクロック信号をカウントした結果を示す。
【０２５６】
図１２の（１０）は図１０のタイミング制御用パルス生成回路１２８ｂでカウンタ回路１２５ｂのカウント結果にも基づき作成したタイミング制御用パルスを示す。
【０２５７】
図１２の（１１）は図１１の保持回路内の保持タイミングを示す。
【０２５８】
図１２の（１２）は図１１の制御信号切替回路１２６の出力を示す。
【０２５９】
図１２の（１３）は現用側の基準クロックに予備用側基準クロックが引き込まれる状態を示す。
【０２６０】
図１２の（１４）はデコーダ回路１２４ｂの出力を示す。
【０２６１】
図１２の（１）と（９）を比較すると基準クロックを１６逓倍したクロック信号が１ビットの範囲内でずれている。
【０２６２】
従って、図１２の（６）の信号は図１２の（８）のインクリメント検出エリア（Ｉｎｃ−ｄｅｔ ａｒｅａ）にかかる。
【０２６３】
一方、図１２の（６）の信号は図１２の（７）のデクリメント検出エリア（Ｄｅｃ−ｄｅｔ ａｒｅａ）にかからない。
【０２６４】
図１０の制御方向切替回路１３０は、現用／予備設定回路７７から現用側の基準クロックを動作（ＡＣＴ）とするフラグを得ているため、タイミング制御用パルス生成回路１２８ｂの出力と微分回路１２９ａの出力を選択して位相補正判定回路１３１に出力する。
【０２６５】
制御信号切替回路１２６は、保持回路１２７で基準クロック１周期分遅らせられた位相補正判定回路１３１のインクリメント制御信号とデクリメント制御のフラグを入力することで、基準クロックの１周期分遅れた位置でタイミング制御用パルス生成回路１２８ｂのタイミング制御用ロードパルスの”＋１”を選択してカウンタ回路１２５ｂに出力する。
【０２６６】
この状態は図１２の（１１）と（１２）から読み取ることが出来る。
【０２６７】
図１０と１１のカウンタ回路１２５ｂは図１２の（１２）のロードパルスにより、カウンタ値をリセットして更新することで、カウンタ値を図１２の（１３）にすることができる。
【０２６８】
デコーダ回路１２４ｂは図１２の（１３）のカウンタ値を基にパルスをデコードすることで、図１２の（１４）に示すような基準クロックと同じ周期で、現用側基準クロックに同期した予備用基準クロックを作成することが出来る。
【０２６９】
第２の実施例の本構成では逓倍、分周が行われるが、逓倍および分周値は一例であり、その値は任意の値を取ることが出来る。
【０２７０】
図１３は第３の実施例を示す図である。
【０２７１】
図１３は、増設部内回線設定部３１、３１’および増設部内現用タイミングクロック発生部９７、増設部内予備用タイミングクロック発生部９７’の構成が主に図４とは異なる点である。
【０２７２】
図中、同一構成の部材は同一番号にダッシュを付し、その説明を省略する。
【０２７３】
バスインターフェース部８２から受信した基準クロックはＰＬＬ回路６６に入力され内部クロックを基準クロックに同期させる。
【０２７４】
ＰＬＬ回路６６からの出力信号は可変遅延素子１３２と選択回路１３４に入力される。
【０２７５】
可変遅延素子１３２は基準クロックに対して所定の遅延を与えて選択回路１３４に入力する。
【０２７６】
選択回路１３４はシステムの要求に応じて入力の一方を選択して増設部内現用タイミングクロック発生部９７に出力する。
【０２７７】
増設部内現用タイミングクロック発生部９７の位相検出回路１３５は選択回路１３４と１３４’の出力を入力し位相比較結果をレジスタ１３７に出力する。
【０２７８】
レジスタ１３７は位相比較結果を格納する。
【０２７９】
制御装置１３９はレジスタ１３７の値を読み取りその結果に基づき制御回路１３３を制御する。
【０２８０】
制御回路１３３は制御装置１３９の命令により可変遅延素子１３２の遅延量を制御する。
【０２８１】
ＰＬＬ回路６６は制御装置１３９の命令により制御電圧を変えることで出力パルスの位相を制御する。
【０２８２】
さらに、制御装置１３９はシステムの要求に応じて、バスインターフェース部８２、８０を介して制御信号を本体部１００側に出力し、本体部１００内のＰＬＬ回路６５の電圧制御発振器のバイアス電圧を制御することが出来る。
【０２８３】
可変遅延素子１３２とＰＬＬ回路６５内の電圧制御発振器のバイアス電圧はシステムの要求により単独または組み合わせにより制御することが出来る。
【０２８４】
このように増設部内の制御装置１３９から基準クロックの制御可能な素子または回路に制御線を用意しておけば各部で現用基準クロックと予備用基準クロックの位相調整が可能になる。
【０２８５】
図２、図３の説明でも述べたが、本体部１００の現用および予備用回線設定部３０、３０’と、現用および予備用タイミングクロック発生部９６、９６’はそれぞれ異なる回路基板に構成され、シェルフ内のバックボード配線で接続されている。
【０２８６】
増設部９０、９１の増設部内用回線設定部３１、３１’と、増設部内現用および予備用タイミングクロック発生部９７、９７’はそれぞれ異なる回路基板に構成され、シェルフ内のバックボード配線で接続されている。
【０２８７】
加えて、御装置１３９も独立した回路基板（ユニット）に構成され、増設部９０、９１のシェルフ内のバックボードに接続されている。
【０２８８】
図１４は第３の実施例の制御装置１３９の制御フローの一例を示す図である。
【０２８９】
本図の制御動作はシステムの立ち上げ時の初期設定時の制御と運用状態の制御を説明するためのフローチャートである。
【０２９０】
フローチャートの各ブロックの説明を以下に示す。
（１）レジスタ１３７、１３７’の値を取り込む。
（２）第１の位相差規格とレジスタ１３７、１３７’の値を検証する。
【０２９１】
現用基準クロックと予備用基準クロックが所定の規格内の位相差の幅の場合（５）に進み、現用基準クロックが予備用基準クロックに対して位相差の幅が規格幅より大きく位相が進んでいる場合は（３）に進み、現用基準クロックが予備用基準クロックに対して位相差の幅が規格幅より大きく位相が遅れている場合は（４）に進む。
（３）制御回路１３３を動作させ可変遅延素子１３２を制御する。
（４）制御回路１３３’を動作させ可変遅延素子１３２’を制御する。
（５）現用基準クロックにて運用開始する。
（６）第２の位相差規格とレジスタ１３７、１３７’の値を検証する。規格外の場合は（７）に進み、規格内の場合は（８）に進む。
（７）規格外の場合は現在基準クロックとして使用していないスタンバイ側のクロックを制御するように、増設部内回線設定部３１、３１’内のＰＬＬ回路６６、６６’および、または、現用クロック部９５，予備用クロック部９５’内のＰＬＬを制御する。
（８）規格内の場合制御終了
上記の動作により、システムの立ち上げ時の動作とスタンバイの関係がない状態の場合に柔軟なクロック間の位相同期を行うことが出来る。
【０２９２】
上述した第１乃至第３の実施形態は、必要に応じて適宜組み合わせることができる。
【図面の簡単な説明】
【０２９３】
【図１】光端局と光端局に現用・予備用回線を収容した増設部を設けた構成を示す図
【図２】光端局の構成を示す図
【図３】増設部９０、９１の構成を示す図
【図４】第１の実施例の具体的な構成を示す図
【図５】増設部内現用タイミングクロック発生部の制御動作を説明する図
【図６】位相検出回路の構成を示す図
【図７】位相検出回路各部の信号の状態を示す図
【図８】位相制御回路の具体的構成を示す図
【図９】第２の実施例を示す図
【図１０】位相調整部と位相検出の構成を示す図
【図１１】位相調整部と位相制御部の構成を示す図
【図１２】位相調整部、位相検出回路及び位相制御回路の各部の信号を示す図
【図１３】第３の実施例を示す図
【図１４】第３の実施例の制御を示す図
【符号の説明】
【０２９４】
１、２、２’、３、３’ 光端局
４、４’５、５’ 現用回線
６、６’、７、７’ 予備用回線
８、８’、９、９’ 回線
１０、１０’、１１、１１’、１２、１２’、１３、１３’、１４、１４’、１５、１５’ 受信装置
２０、２０’、２１、２１’、２２、２２’、２３、２３’、２４、２４’、２５、２５’ 送信装置
３０ 現用回線設定部
３０’ 予備用回線設定部
３１、３１’ 増設部内回線設定部
４１、４２、４３ 回線分岐装置
５１、５２、５３ 回線切替装置
６０ 回線設定用スイッチ
６１、６１’ 切替スイッチ
６２、６２’ 位相比較器
６３、６３’ ループフィルター
６４、６４’ 電圧制御型発信器
６５、６５’、６６、６６’ ＰＬＬ回路
６７、６７’ 遅延素子
６８、６８’ 選択回路
７１、７１’、７２、７２’、７３、７３’、７４、７４’、７５、７５’、７６、７６’ インターフェース部
７７ 現用／予備設定回路
７８ 動作／非動作設定回路
８０、８０’、８１，８２、８２’、８３、 バスインターフェース部
８４、８４’、８５、８５’ 可変遅延素子
８６、８６’ 位相制御回路
８７、８７’ 位相比較器
８８、８８’ クロック選択回路
９０、９１ 増設部
９４ 切替部
９５ 現用クロック部
９５’ 予備用クロック部
９６ 現用タイミングクロック発生部
９６’ 予備用タイミングクロック発生部
９７ 増設部内現用タイミングクロック発生部
９７’ 増設部内予備用タイミングクロック発生部
９８ 回線設定部内現用クロック部
９８’ 回線設定部内予備用クロック部
１００ 本体部
１０１ａ，１０１ｂ １／２分周回路
１０２ａ，１０２ｂ 固定遅延回路
１０３ 排他的論理和回路
１０４ 積分回路
１０５ａ，１０５ｂ バイアス電圧比較器
１０６ 位相補正判定回路
１０７ 保護回路
１０８ アップダウンカウンタ
１０９ デコード回路
１１０ａ、１１０ｂ 出力バッファー回路
１２０ａ、１２０ｂ ＰＬＬ回路
１２１ａ、１２１ｂ 位相調整部
１２２ 位相検出回路
１２３ 位相制御回路
１２４ａ、１２４ｂ デコーダ回路
１２５ａ、１２５ｂ カウンタ回路
１２６ 制御信号切替回路
１２７ 保持回路
１２８ａ、１２８ｂ タイミング制御用パルス生成回路
１２９ａ、１２９ｂ 微分回路
１３０ 制御方向切替回路
１３１ 位相補正判定回路
１３２、１３２’ 可変遅延素子
１３３、１３３’ 制御回路
１３４、１３４’ 選択回路
１３５、１３５’ 位相比較回路
１３６、１３６’ 選択回路
１３７、１３７’ レジスタ
１３８、１３８’ デコーダ回路
１３９ 制御装置
【特許請求の範囲】
【請求項１】
第１のクロックを発生する第１クロック源と、第２のクロックを発生する第２クロック源とを有する第１装置と、
該第１クロックを該第２クロックに引き込むための第１クロック引き込み手段と、該第２クロックを該第１クロックに引き込むための第２クロック引き込み手段と、該第１クロック引き込み手段と該第２クロック引き込み手段のクロック出力の位相を比較する位相比較手段と、該位相比較手段の結果に基づき該第１クロック引き込み手段と該第２クロック引き込み手段の位相制御量を制御する位相制御手段を有する第２装置とを設けることを特徴とする伝送装置。
【請求項２】
該第１クロック引き込み手段は可変遅延する第１可変遅延素子で、該第２クロック引き込み手段は可変遅延する第２可変遅延素子で、該位相制御手段により位相遅延量が制御されることを特徴とする請求項１記載の伝送装置。
【請求項３】
該第１クロック引き込み手段は該第１のクロックをｎ逓倍に周波数を上げる第１ＰＬＬ回路と、該第１ＰＬＬ回路の出力をカウントする第１カウンタと、該第１カウンタの出力値をデコードして基のクロック周期に直す第１デコーダからなり、
該第２クロック引き込み手段は該第２のクロックをｎ逓倍に周波数を上げる第２ＰＬＬ回路と、該第２ＰＬＬ回路の出力をカウントする第２カウンタと、該第２カウンタの出力値をデコードして基のクロック周期に直す第２デコーダからなり、
該位相検出手段は該第１カウンタの値で作成したウインド信号と該第２カウンタ回路の出力を該第１ＰＬＬ回路出力で打ち抜いた信号との比較結果、または、該第２カウンタの値で作成したウインド信号と該第１カウンタ回路の出力を該第２ＰＬＬ回路出力で打ち抜いた信号との比較結果を出力し、
該位相制御手段は該位相検出手段の比較結果に基づき該第１カウンタまたは該第２カウンタのカウント値を制御することを特徴とする請求項１記載の伝送装置。
【請求項４】
該第１クロック引き込み手段と該第２クロック引き込み手段は、該位相比較手段とは異なるユニットに構成され、該位相比較手段の比較結果を該第１クロック引き込み手段と該第２クロック引き込み手段に転送して位相補正することを特徴とする請求項１記載の伝送装置。
【請求項５】
該伝送装置立ち上げ時は位相差幅に対応して該第１クロックまたは該第２クロックのどちらかの位相を制御し、
該伝送装置が運用時はシステムに使用されていないスタンバイ側のクロック引き込み手段を制御することを特長とする請求項１記載の伝送装置。
【請求項１】
第１のクロックを発生する第１クロック源と、第２のクロックを発生する第２クロック源とを有する第１装置と、
該第１クロックを該第２クロックに引き込むための第１クロック引き込み手段と、該第２クロックを該第１クロックに引き込むための第２クロック引き込み手段と、該第１クロック引き込み手段と該第２クロック引き込み手段のクロック出力の位相を比較する位相比較手段と、該位相比較手段の結果に基づき該第１クロック引き込み手段と該第２クロック引き込み手段の位相制御量を制御する位相制御手段を有する第２装置とを設けることを特徴とする伝送装置。
【請求項２】
該第１クロック引き込み手段は可変遅延する第１可変遅延素子で、該第２クロック引き込み手段は可変遅延する第２可変遅延素子で、該位相制御手段により位相遅延量が制御されることを特徴とする請求項１記載の伝送装置。
【請求項３】
該第１クロック引き込み手段は該第１のクロックをｎ逓倍に周波数を上げる第１ＰＬＬ回路と、該第１ＰＬＬ回路の出力をカウントする第１カウンタと、該第１カウンタの出力値をデコードして基のクロック周期に直す第１デコーダからなり、
該第２クロック引き込み手段は該第２のクロックをｎ逓倍に周波数を上げる第２ＰＬＬ回路と、該第２ＰＬＬ回路の出力をカウントする第２カウンタと、該第２カウンタの出力値をデコードして基のクロック周期に直す第２デコーダからなり、
該位相検出手段は該第１カウンタの値で作成したウインド信号と該第２カウンタ回路の出力を該第１ＰＬＬ回路出力で打ち抜いた信号との比較結果、または、該第２カウンタの値で作成したウインド信号と該第１カウンタ回路の出力を該第２ＰＬＬ回路出力で打ち抜いた信号との比較結果を出力し、
該位相制御手段は該位相検出手段の比較結果に基づき該第１カウンタまたは該第２カウンタのカウント値を制御することを特徴とする請求項１記載の伝送装置。
【請求項４】
該第１クロック引き込み手段と該第２クロック引き込み手段は、該位相比較手段とは異なるユニットに構成され、該位相比較手段の比較結果を該第１クロック引き込み手段と該第２クロック引き込み手段に転送して位相補正することを特徴とする請求項１記載の伝送装置。
【請求項５】
該伝送装置立ち上げ時は位相差幅に対応して該第１クロックまたは該第２クロックのどちらかの位相を制御し、
該伝送装置が運用時はシステムに使用されていないスタンバイ側のクロック引き込み手段を制御することを特長とする請求項１記載の伝送装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【公開番号】特開２００７−１０４１４３（Ｐ２００７−１０４１４３Ａ）
【公開日】平成１９年４月１９日（２００７．４．１９）
【国際特許分類】
【出願番号】特願２００５−２８９１２９（Ｐ２００５−２８９１２９）
【出願日】平成１７年９月３０日（２００５．９．３０）
【出願人】（０００００５２２３）富士通株式会社 (25,993)
【Ｆターム（参考）】
【公開日】平成１９年４月１９日（２００７．４．１９）
【国際特許分類】
【出願日】平成１７年９月３０日（２００５．９．３０）
【出願人】（０００００５２２３）富士通株式会社 (25,993)
【Ｆターム（参考）】
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