【課題】異なるプロトコルのシリアル通信に対応可能であって、より回路規模を抑制したシリアル同期検出回路及び同期検出方法を提供する。
【解決手段】本実施の形態にかかるシリアル同期検出回路１０は、それぞれ異なるビット長の同期コードを有する複数のプロトコルに対応可能なシリアル同期検出回路である。シリアル同期検出回路１は、同期コードを含むシリアル信号を所定ビット数単位のパラレル信号に変換するシリアルパラレル変換回路１０１と、変換されたパラレル信号と、複数のプロトロコルに含まれる任意のプロトコルの同期コードを前記所定ビット数に分割した同期期待値とを、所定ビット数単位で順に繰り返し比較して、同期コード全体を比較することにより、同期を検出する同期検出回路１１０〜１４０とを備えている。 （もっと読む）

【課題】パターン検出回路の回路規模を削減し、コストダウンすることができる受信装置を提供する。
【解決手段】Ｍビット長の特定パターンを含むシリアルデータをＮビット（Ｎ＜Ｍ）幅のパラレルデータに変換する変換回路と、パラレルデータの、連続するＮビットの範囲のそれぞれのビットを先頭とするＬビット（Ｎ≦Ｌ＜Ｍ）の部分と特定パターンの対応する部分とを比較する比較回路と、比較回路が、連続するＮビットの範囲の先頭からＫビット目（Ｋ＝０〜Ｎ−１）を先頭とするＬビットの部分と特定パターンの先頭からＬビットの部分との一致を検出し、さらに、Ｌ／Ｎの商をｑ、余りをｒとして、Ｎビットの範囲およびＫ、Ｎ、ｑ、ｒによって決まる特定の周期内に、特定のビットを先頭とするＪビット（Ｊ≦Ｍ−Ｌ）の部分と特定パターンのＬ＋１ビット目からＪビットの部分との一致を検出する検出回路とを備える。 （もっと読む）

【課題】特定パターンの連続検出を効率良く行い、かつ連続検出回数を正しく判断することができる受信装置を提供する。
【解決手段】受信装置は、Ｍビット長の特定パターンを含むシリアルデータをＮビット（Ｎ＜Ｍ）幅のパラレルデータに変換するシリアルパラレル変換回路と、所定のビット幅のパラレルデータを格納するレジスタ群と、所定のビット幅のパラレルデータのうちの連続するＭビットの複数の格納パターンのそれぞれと特定パターンとを比較する比較回路と、比較回路が、パラレルクロックの第１の周期内に、Ｎビットの範囲の先頭からＫビット目（Ｋ＝０〜Ｎ−１）を先頭とする格納パターンと特定パターンとの一致を検出し、さらに、Ｍ／Ｎの商をＱ、余りをＲとして、Ｎビットの範囲およびＫ、Ｎ、Ｑ、Ｒによって決まる特定の周期内に、特定のビットを先頭とする格納パターンと特定パターンとの一致を検出して、特定パターンを含むシリアルデータの受信を検出する検出回路とを備える。 （もっと読む）

【課題】サンプリングに使用するクロックとは非同期に送信データが供給されるトランシーバにおいて、送信データの信号レベルを正しくサンプリングできるようにする。
【解決手段】送信データＴＸＤのスタートビットの開始エッジのタイミング（開始タイミング）が検出されると、バスクロックＢＣＫに同期し、そのバスクロックＢＣＫの１周期当たり４個のサンプリング用エッジを有するサンプリングＳＣＫを用い、開始タイミングを起点として２個目のサンプリング用エッジのタイミングで送信データＴＸＤをサンプリングし、以後、４個目のサンプリング用エッジのタイミング毎に、送信データＴＸＤをサンプリング（ラッチ）する。そのサンプリングしたデータを、更に、バスクロックＢＣＫの立ち下がりエッジでサンプリングすることによって、バスクロックＢＣＫに同期した同期送信データｄＴＸＤを生成する。 （もっと読む）

【課題】 受信データから得られる基準タイミングに基づいた表示装置等の被制御装置の制御を遅延なくかつ低消費電力で可能にする通信装置、その被制御装置を制御するための制御信号生成方法、受信データから得られる基準タイミングに基づいたシャッターの開閉を遅延なくかつ低消費電力で可能にするシャッターメガネ、及び基準タイミングを表すデータの送受信を遅延なくかつ低消費電力で可能にする通信システムを提供する。
【解決手段】 間欠的に到来するデータ内に所定の基準タイミング信号パターンが存在するか否かを識別するタイミング信号識別手段と、タイミング信号識別手段によって所定の基準タイミング信号パターンの存在が識別された場合に被制御装置に対する制御信号を生成する制御信号生成手段と、通信装置の制御を司る制御手段と、を備える。 （もっと読む）

【課題】
安定的な動作を確保できる半導体回路装置、及び情報処理装置を提供することを課題とする。
【解決手段】
半導体装置は、入力信号に遅延を与える遅延部と、前記遅延部から出力される出力信号の位相を検出する位相検出部と、前記位相検出部から出力される位相情報に基づき、前記出力信号の位相の安定動作範囲を設定する設定部と、前記安定動作範囲から位相が外れた前記出力信号の検出回数をカウントするカウンタと、前記遅延部の動作条件又は外的要因に応じて、前記カウンタのカウント数のディスカウント数を表すディスカウント信号を生成するディスカウント制御部と、前記カウンタのカウント数と前記ディスカウント信号が表すディスカウント数とに基づき、前記出力信号の位相のエラーの有無を判定するエラー判定部とを含む。 （もっと読む）

【課題】連続信号対応の汎用的なＣＤＲ回路を備えた制御ＬＳＩに、応答特性を損なうことなくシリアルデータ信号を入力する。
【解決手段】光受信装置は、データ信号期間／無信号期間を問わず信号を出力し続けるＬＡ回路６と、ＬＡ回路６の出力信号からクロックを抽出しデータを再生するバーストＣＤＲ回路２とを備える。バーストＣＤＲ回路２は、ＬＡ回路６の出力信号とタイミングの合った再生クロックを出力する第１の電圧制御発振器と、第１の電圧制御発振器と同一の周波数で発振する第２の電圧制御発振器と、第２の電圧制御発振器の出力と参照クロックとを周波数比較して、第１、第２の電圧制御発振器を所望のデータレート周波数で発振させる周波数制御信号を出力する周波数比較器と、ＬＡ回路６の出力信号の識別再生を再生クロックに基づいて行う識別回路とを有する。 （もっと読む）

【課題】異なるクロックのデータ転送を行うときに、パルスストレッチ回路を用いることなく、不正な値が転送されないようにすることを目的とする。
【解決手段】クロックＣＬＫ−Ａで動作する入力側回路部２とクロックＣＬＫ−Ｂで動作する出力側回路部３とを有し、データＤａｔａ−Ａを出力データＤａｔａ−Ｂとして出力させる回路であって、入力側回路部２に設けられ、入力データＤａｔａ−Ａを入力して中間データＭｉｄとして出力する入力側フリップフロップ４と、出力側回路３に設けられ、中間データＭｉｄを入力して出力データＤａｔａ−Ｂとして出力させる出力側フリップフロップ５と、出力側フリップフロップ５が中間データＭｉｄを入力するときには、中間データＭｉｄを固定値として出力するように入力側フリップフロップ４を制御する制御部６と、を備えたことを特徴とする。 （もっと読む）

【課題】デジタル画像データとクロックとの位相を調整する場合に、投影画像による目視判断などを行わないで自動的に調整する。
【解決手段】データセレクタ１０４は、遅延回路１０１から並列に供給される互いに所定時間遅延時間の異なる複数の遅延クロックのうち、セレクト端子に供給されるｎビットカウンタ値に応じた１種類の遅延時間の遅延クロックを選択する。ラッチ回路１０５は、デジタルデータをデータセレクタ１０４から出力された遅延クロックの立ち上がり及び立ち下りでラッチする。４段シフトレジスタ１０６は、ラッチ回路１０５からのデジタルデータを、データセレクタ１０４から出力された遅延クロックをシフトクロックとして４段シフトする。コンパレータ１０７は、４段シフトレジスタ１０６の入力デジタルデータと出力デジタルデータとを比較し、比較結果が一致する場合は、ラッチが正しくできていると判断する。 （もっと読む）

【課題】ベースバンド処理部からネットワーク網の同期信号が出力されない場合においても、音声信号の伸長処理を実行可能にする。
【解決手段】情報処理装置（１）は第１シリアルインタフェース（１９）を含む。第１シリアルインタフェースは、ベースバンド処理部から取り込まれるデータが、予め設定されたデータ量に達する毎に、その状態を音声処理部（２０）に通知するための通知信号を形成する通知信号生成回路（１９５）を含む。音声処理部は、上記通知信号に基づいてネットワーク網同期信号を形成する同期信号生成回路（２０５）を含む。上記ネットワーク網同期信号に基づいて上記ＰＣＭ通信用のクロック信号を形成することにより、ベースバンド処理部からネットワーク網の同期信号が出力されない場合においても、音声信号の伸長処理を実行可能にする。 （もっと読む）

【課題】従来の半導体装置は、送信クロックの周波数が安定するまでに多くの時間を要する問題があった。
【解決手段】本発明の半導体装置は、送信クロックＣＬＫから生成される受信クロックＲＣＬＫと入力信号ＲＤと間の位相の進み又は遅れを示す位相差信号を生成し、受信クロックＲＣＬＫの位相を入力信号ＲＤの位相に追従させる制御を行う位相追従ループと、受信クロックＲＣＬＫの周波数を入力信号ＲＤの周波数に追従させる制御を行う周波数追従ループと、を有し、入力信号ＲＤからデータ信号Ｓｏｕｔ及びデータ信号に対応する同期クロックＳＣＬＫの抽出を行うクロックアンドデータリカバリ回路１３と、位相差信号に基づき生成される周波数差信号ＦＰに応じて周波数調整信号Ｆａｄｊにより示される値を増減させる周波数誤差調整器１４と、周波数調整信号Ｆａｄｊに基づき送信クロックＣＬＫの周波数を増減させる発振器１２と、を有する。 （もっと読む）

【課題】外部水平同期信号の入力状態が変化したときに、内部水平同期信号の位相を短時間で補正することのできる位相補正回路を提供する。
【解決手段】実施形態の位相補正回路は、入力状態変化検出部１が、外部水平同期信号ＨＳの入力状態の変化を検出し、カウント値設定部２が、入力状態変化検出部１により外部水平同期信号ＨＳの入力状態の変化が検出されたときに、同期カウンタ１０１に所望の値を設定する。 （もっと読む）

【課題】入力ＰＣＭ信号にノイズが含まれている場合でも、高精度で復調するＰＣＭ信号復調回路を提供する。
【解決手段】復調タイミング判定手段（タイミング制御部２４、ローカルクロック２５、ＰＬＬ２６、エンベロープ予測部２７）は、ゼロクロス検出信号ｚｂを入力すると共にピーク検出信号ｐｂを入力して入力ＰＣＭ信号ｉｂの１周期分の位相及び振幅を含むデータｐｔを生成し、エンベロープデータとして蓄積して基準位相標本情報及び基準周期情報を作成すると共に、基準位相標本情報及び基準周期情報に基づいて、入力ＰＣＭ信号ｉｂの後続の周期の位相及び振幅の予測情報ｅｆを作成し、予測情報ｅｆと後続の周期の位相及び振幅とを比較して誤差が所定の範囲内にあるとき、復調タイミング信号ｔｃを出力する。復調部２８により、復調タイミング信号ｔｃに同期して復調データｍｄが出力される。 （もっと読む）

【課題】デュアルレートＰＯＮシステムにおけるクロック・データリカバリ回路を１つのクロック・データリカバリ回路の構成で実現し、かつ、双方のビットレートのシステムにおける上位層との接続インターフェースを備えたマルチレート対応のクロック・データリカバリ回路を提供する。
【解決手段】入力データのタイミングに合うように位相を調整し、入力データとタイミングのあったクロック信号を出力するクロック出力回路と、クロック信号に基づいて入力データを識別し、入力データを再生した再生データを出力する識別回路と、クロック信号を分配し、第１のクロック信号と第２のクロック信号とを出力する第１の分配器と、第２のクロック信号を入力として、この第２のクロック信号をｎ（ｎは整数）分周したｎ分周クロック信号を出力する第１の分周器とを備える。 （もっと読む）

【課題】ＭＡＣからの制御信号なしでも瞬時に入力データとの同期を確立し、周波数安定度が高くジッタの少ない再生クロックを生成する。
【解決手段】ＣＤＲ回路は、入力データ４が遷移したときにパルスを出力するゲーティング回路１０と、ゲーティング回路１０の出力パルスのタイミングに合うように再生クロック７の位相を調整することにより、入力データ４とタイミングの合った再生クロック７を出力するＶＣＯ１１と、入力データ４のデータ識別を再生クロック７に基づいて行うフリップフロップ３と、ゲーティング回路１０とＶＣＯ１１との間に設けられた、所望のデータレート周波数の信号を通過させるバンドパスフィルタ４０とを備える。 （もっと読む）

【課題】複数レーンのシリアル通信を行う回路において、低レイテンシーの受信回路を提供すること
【解決手段】受信回路は、レーンごとに設けられた複数のバッファと、レーン間のスキューを検出し、該レーン間のスキューを無くすように前記バッファのリードアドレスを調節する第１の信号およびレーン間のスキューの調整を行うことを示すデスキュー信号を出力するマルチレーン制御回路と、前記デスキュー信号に応じて、前記第１の信号を前記バッファに出力する、レーンごとに設けられた複数のアドレス制御回路と、を備える。 （もっと読む）

【課題】直交アンダーサンプリング技術を用いた受信機に簡素な同期回路を提供する。
【解決手段】Ａ／Ｄ変換器（１）から出力されるベースバンドＩ／Ｑ信号のサンプル点につき、４／シフトＱＰＳＫ変調の同一シンボル期間中において＋Ｉ成分と−Ｉ成分または＋Ｑ成分と−Ｑ成分の和を時系列的に連続して算出し（２１）、時間的変化からシンボルタイミングを再生する（２２）。 （もっと読む）

【課題】信号受信から信号送信までのタイミング誤差を小さくする。
【解決手段】複数のデータ処理ノードが所定のトポロジで通信路に接続されたデータ処理システムにおいて、データ処理ノードのデータ処理装置は、受信信号に基づいて受信クロック信号を再生し、再生された受信クロック信号に同期して受信データ再生部（１２２）で受信信号から受信データを再生すると共に、再生された受信データに対する送信データを送信データ生成部（１２３）で生成し、送信部（１２５）で送信データから送信信号を生成して送信クロック信号に同期して通信路に送信する、通信機能を備える。データ処理ノードは更に、受信データ再生部による信号の受信から送信部による送信信号の送信までに許容される時間に対して処理時間が短いとき、その誤差時間を検出する検出部（１２４）を有する。送信部は検出部による誤差時間の経過を待って送信データの送信を開始する。 （もっと読む）

【課題】複数のクロックドメイン間での非同期データ転送を汎用的に行うことができるようにする。
【解決手段】データ転送元の第１クロックドメイン１０と、データ転送先の第２クロックドメイン２０と、前記第１クロックドメインの第１データDATAを前記第２クロックドメインの第２データＤ３に乗せ換えるデータ乗せ換え回路４０，２１，２２，２３と、を有する半導体装置であって、前記データ乗せ換え回路は、前記第１データDATAおよび前記第２データＤ３を直接比較して第１制御信号ＥＮを出力する第１論理回路２３を有するように構成する。 （もっと読む）

【課題】ネットワーク内の或る局においてクロックの周波数変動（周波数精度の劣化）が生じた場合において、当該局のみならず、その下位局など、階層的にクロックの周波数精度の劣化が生じる場合に、網全体を見渡し、より少ない局でのクロック従属元の切替を行う。
【解決手段】クロック供給システム１において、クロック供給装置２１は、入力クロックおよび出力クロックの周波数精度を計測し、周波数精度が劣化した場合に、警報として網同期クロック管理装置１００に送信する。網同期クロック管理装置１００は、クロック供給装置２１から警報を受信した場合に、当該警報発出局の上位局と、当該警報発出局の下位局群と、における警報出力の状況を検出し、所定の規則に従い、クロック従属元を切り替えるべき局を判定し、この局にクロック従属元の切替信号（制御信号）を出力する。 （もっと読む）