位相調整装置
【課題】デジタル画像データとクロックとの位相を調整する場合に、投影画像による目視判断などを行わないで自動的に調整する。
【解決手段】データセレクタ１０４は、遅延回路１０１から並列に供給される互いに所定時間遅延時間の異なる複数の遅延クロックのうち、セレクト端子に供給されるｎビットカウンタ値に応じた１種類の遅延時間の遅延クロックを選択する。ラッチ回路１０５は、デジタルデータをデータセレクタ１０４から出力された遅延クロックの立ち上がり及び立ち下りでラッチする。４段シフトレジスタ１０６は、ラッチ回路１０５からのデジタルデータを、データセレクタ１０４から出力された遅延クロックをシフトクロックとして４段シフトする。コンパレータ１０７は、４段シフトレジスタ１０６の入力デジタルデータと出力デジタルデータとを比較し、比較結果が一致する場合は、ラッチが正しくできていると判断する。
【解決手段】データセレクタ１０４は、遅延回路１０１から並列に供給される互いに所定時間遅延時間の異なる複数の遅延クロックのうち、セレクト端子に供給されるｎビットカウンタ値に応じた１種類の遅延時間の遅延クロックを選択する。ラッチ回路１０５は、デジタルデータをデータセレクタ１０４から出力された遅延クロックの立ち上がり及び立ち下りでラッチする。４段シフトレジスタ１０６は、ラッチ回路１０５からのデジタルデータを、データセレクタ１０４から出力された遅延クロックをシフトクロックとして４段シフトする。コンパレータ１０７は、４段シフトレジスタ１０６の入力デジタルデータと出力デジタルデータとを比較し、比較結果が一致する場合は、ラッチが正しくできていると判断する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は位相調整装置に係り、特に電源立ち上げから初期状態でデータとクロックを液晶表示装置に入力した時に、データとクロックの相対位相を自動的に調整する位相調整装置に関する。
【背景技術】
【０００２】
近年、プロジェクタ装置やプロジェクションテレビには画像を投影するための中心部品としてＬＣＯＳ(Liquid Crystal on Silicon)型液晶表示装置が多く用いられている。このＬＣＯＳ等の液晶表示装置の表示方式には、従来ＣＭＯＳ(Complementary Metal Oxide Semiconductor)等の半導体素子へアナログ映像信号を入力し、その信号を画素毎の液晶表示素子の画素電極にそのまま保持して、液晶の配向を変える方式や、デジタル信号によりパルス幅変調（ＰＷＭ；Pulse Width Modulation)した映像信号を液晶表示素子の画素電極に印加して液晶の配向を時間的に切り替えて駆動する方式などがあった。その中でアナログ信号を画素電極へ直接印加する方式は液晶の焼き付き等を起こし易いという問題がある。
【０００３】
その間題を解決するため、本出願人は先に、２本のデータ線（列信号線）を一組とする複数組のデータ線と、複数本のゲート線（行走査線）との各交差部にそれぞれ画素を配置し、それらの各画素において正極性映像信号と負極性映像信号とを２つの保持容量に別々にサンプリング保持した後、それらの保持電圧を交互に画素電極に印加して液晶表示素子を交流駆動する液晶表示装置を提案した（例えば、特許文献１参照）。
【０００４】
図６は、この液晶表示装置の一例の概略ブロック図を示す。同図に示すように、液晶表示装置２００は、データラッチ２０１、シフトレジスタ及びコンパレータ２０２、ビデオスイッチ等からなる水平駆動回路２０３、２次元マトリクス状に規則正しく配置された複数の画素２０４と、垂直駆動回路２０５及び２０６を有する。
【０００５】
データラッチ２０１は、ａビットの表示すべきデジタル画像データ（Ｄａｔａ）を、１Ｈ周期の水平クロック（ｈＣＫ）でラッチし、ｂビットのデジタル画像データとシフトクロックを生成してシフトレジスタ及びコンパレータ２０２に供給する。シフトレジスタ及びコンパレータ２０２内のシフトレジスタは、データラッチ２０１から入力されるデジタル画像データの１ライン分を展開し、かつ、一時保持してシフトレジスタ及びコンパレータ２０２内のコンパレータに並列に供給する。シフトレジスタ及びコンパレータ２０２内のコンパレータは、ｎ本（ｎは２以上の整数）のデータ線（列信号線）に対応して各列毎に全部でｎ個設けられている。また、シフトレジスタ及びコンパレータ２０２は、カウンタ・コンパレータクロック（以下、クロックをＣＫとも記す）カウントして得た、最小値から最大値まで水平走査期間内で一定期間毎に段階的に変化するコンパレータ用カウンタ出力（基準階調データ）をｎ個のコンパレータに共通に供給する一方、上記のシフトレジスタにより保持された画像データが１ラインの各画素単位で供給されて両者を比較し、両者が一致したとき一致パルスを水平駆動回路２０３に供給する。
【０００６】
水平駆動回路２０３は、データ線（列信号線）毎に接続されたビデオスイッチを有し、シフトレジスタ及びコンパレータ２０２内の各列毎のコンパレータから一致パルスが供給された時に、一致パルスを出力するコンパレータに対応して設けられた上記のビデオスイッチがオフとされる。各ビデオスイッチには、基準階調データと同期して階調を示すレベルが単調的に変化する周期的なランプ信号が共通に供給されており、オフされたビデオスイッチがオフ時点のランプ信号の値（すなわち、入力画像データをＤ／Ａ変換したアナログ値）をデータ線にサンプリングする構成である。
【０００７】
画素２０４は、ｎ組のデータ線（列信号線）がＤ1〜Ｄnと、ｍ本のゲート線（行走査線）Ｇ1〜Ｇmとの各交差部に設けられており、２本で一組のデータ線を介してビデオスイッチからサンプリング入力される信号電圧を保持容量に保持した後、液晶表示素子の画素電極に印加する構成である。液晶表示素子は対向して設けられた画素電極と共通電極との間に液晶層が挟持された公知の構成である。
【０００８】
この液晶表示装置２００は、画素電極に印加する電圧を２つの保持容量に１フレーム期間それぞれ保持しておくことができるので、液晶表示素子の交流駆動周波数は、垂直走査周波数によらず、画素回路での反転制御周期で自由に設定することができる。これにより、この液晶表示装置２００によれば、交流駆動周波数を垂直走査周波数よりも極めて高く設定でき、それにより従来に比べて焼き付きを防止でき、信頼性や安定性、シミなどの表示品位低下を防止でき、更にデジタルのＰＷＭ方式より階調を正しく表現できるなどの特長が得られる。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開２００９−２２３２８９号公報
【発明の概要】
【発明が解決しようとする課題】
【００１０】
この液晶表示装置２００では、図６に示すように、外部から供給されるデジタル画像データをデータラッチ２０１で一旦ラッチするためのクロックｈＣＫが必要になり、そのラッチタイミングによってデータラッチミスが発生する。特にデジタル画像データがフルハイビジョン（ＦＨＤ）などの画素数が多いデータの場合はデータレートが高いため、上記のクロックとデジタル画像データとの位相調整が必須となる。ただし並列に入力することである程度データレートの上昇を抑えることは可能である。
【００１１】
しかしながら、データレートが高い場合、上記の液晶表示装置２００は以下の課題がある。
【００１２】
第１の課題は、液晶表示装置２００はＣＭＯＳの半導体素子で構成されており、その端子数には限界があることである。第２の課題は、消費電力の点からもデータレートを上昇させることは困難であるが、フルハイビジョンの画像を４倍速で表示する場合、１０ビットのデジタル画像データ入力を直並列変換して２０ビットデータにした場合、クロックの立ち上がり及び立ち下りの両エッジでサンプリングするとしても、１５０ＭＨzという高周波数のクロックが必要となるということである。
【００１３】
第３の課題は、上記の２０ビットのデジタル画像データの周期は３ｎｓであり、クロックのサンプリングエッジとの位相は数ｎｓ以内に抑える必要があるということである。第４の課題は、従来このデジタル画像データとクロックとの位相は、外部駆動回路で位相同期ループ（ＰＬＬ:Phase Locked Loop）回路などを用いて、２００ｐｓの分解能で調整できるようにして、場合によってはチップ毎に調整する必要があるということである。しかし、このデジタル画像データとクロックの位相調整は、一番細かいデータなどを用いて調整者が表示された画を見ながら行っているが、データのサンプリングミスが発生しているか否かの確認は困難であり、生産時の工程としても煩雑となることがある。
【００１４】
本発明は以上の点に鑑みなされたもので、デジタル画像データとクロックとの位相を調整する場合に、投影画像による目視判断などを行わないで自動的に調整できる位相調整装置を提供することを目的とする。
【課題を解決するための手段】
【００１５】
上記の目的を達成するため、本発明の位相調整装置は、デジタル画像データをラッチ用クロックでラッチして表示装置に表示用デジタル画像データとして供給する第１のラッチ手段と、ラッチ用クロックと同じ周波数の第１のクロックを所定の時間単位で遅延して、互いに遅延時間が異なる複数の遅延クロックを、第１のクロックの周期より大なる所定の期間毎に順次切り替えてシリアルに出力する遅延クロック発生手段と、遅延クロック発生手段から切り替え出力される遅延時間の異なる遅延クロック毎に位相調整用のデジタルデータをラッチする第２のラッチ手段と、第２のラッチ手段によりラッチして得られたラッチ後の位相調整用のデジタルデータを、ラッチ時に用いた遅延クロックにより所定の期間シフトしてシフト後のデジタルデータを生成し、シフト前の位相調整用デジタルデータとシフト後のデジタルデータとを比較することを、複数の遅延クロックのすべてについて行う比較手段と、比較手段により２つのデジタルデータが一致する比較結果が得られたときの遅延クロックをラッチ用クロックとして第１のラッチ手段に供給する出力手段とを有することを特徴とする。
【００１６】
また、上記の目的を達成するため、本発明の位相調整装置は、上記出力手段が、比較手段により複数の遅延クロックのすべてについてシフト前の位相調整用デジタルデータとシフト後のデジタルデータとの比較をして得られた比較結果のうち、比較結果が一致を示す遅延クロックの遅延時間範囲の最小値の遅延時間と最大値の遅延時間とを保持する保持手段と、保持手段により保持された最小値の遅延時間と最大値の遅延時間との平均値を算出し、その平均値の遅延時間の遅延クロックをラッチ用クロックとして第１のラッチ手段に供給する平均化手段とを有することを特徴とする。
【発明の効果】
【００１７】
本発明によれば、目視判断を行わずにデジタル画像データをラッチするクロックの最適な位相を自動的に調整することができるため、調整工数が不要にできると共に、マージンの確保が容易となる。
【図面の簡単な説明】
【００１８】
【図１】本発明の位相調整装置の一実施の形態の回路系統図である。
【図２】図１中の最小値保持回路の一実施の形態の回路系統図である。
【図３】図１中の最大値保持回路の一実施の形態の回路系統図である。
【図４】図１の動作説明用タイミングチャートである。
【図５】図１中の遅延回路から出力される遅延クロックの遅延時間と、コンパレータの比較結果との関係の一例を模式的に示す図である。
【図６】本出願人が先に開示した液晶表示装置の一例の概略ブロック図である。
【発明を実施するための形態】
【００１９】
次に、本発明の実施の形態について図面と共に説明する。
【００２０】
図１は、本発明になる位相調整装置の一実施の形態の回路系統図を示す。同図に示すように、本実施の形態の位相調整装置１００は、外部から端子ＣＫを介してクロック（ＣＫ）が入力されて複数の遅延クロックを生成する遅延回路１０１と、カウンタ用ＣＫを計数するｎビットカウンタ１０２と、遅延設定値又はｎビットカウンタ１０２のカウンタ値の一方を選択する切り替えスイッチ１０３と、切り替えスイッチ１０３により選択された値に応じて遅延回路１０１からの遅延クロックを選択するデータセレクタ１０４と、外部から端子Ｄａｔａを介して入力される例えば１０ビットのデジタルデータをラッチするラッチ回路１０５と、４段シフトレジスタ１０６と、コンパレータ１０７と、ラッチ回路１０８と、最小値保持回路１０９と、最大値保持回路１１０と、遅延設定値を出力する平均化回路１１１とより構成されている。
【００２１】
遅延回路１０１は、複数のインバータが縦続接続されたインバータチェーンから構成されており、入力ＣＫを遅延して互いにインバータの遅延時間単位異なる複数の遅延ＣＫを並列にデータセレクタ１０４へ出力する。入力ＣＫの繰り返し周波数は、図６に示した液晶表示装置２００のデータラッチ２０１に供給されるラッチ用クロックｈＣＫと同一の繰り返し周波数である。切り替えスイッチ１０３は、初期状態時はカウンタ１０２からのｎビットのカウント値を選択してデータセレクタ１０４へ出力するが、平均化回路１１１からｎビットの遅延設定値が出力されると、その遅延設定値を選択してデータセレクタ１０４へ出力する。
【００２２】
データセレクタ１０４は、切り替えスイッチ１０３により選択されたｎビットの値をセレクト信号として受け、遅延回路１０１から供給される複数の遅延ＣＫのうち、ｎビットのセレクト信号の値に応じた遅延時間の遅延ＣＫを選択してシリアルに出力し、ラッチ回路１０５、４段シフトレジスタ１０６、最小値保持回路１０９、最大値保持回路１１０へ出力する。また、データセレクタ１０４は遅延設定後の遅延クロックを、図６に示した液晶表示装置２００のデータラッチ２０１にラッチ用クロックｈＣＫとして供給する。データラッチ２０１はデジタル画像データをラッチ用クロックｈＣＫでラッチして表示用デジタル画像データとして出力する本発明の第１のラッチ手段を構成している。
【００２３】
ラッチ回路１０５は、Ｄ型フリップフロップ（ＤＦＦ）により構成されており、そのデータ入力端子Ｄに供給される１０ビットのデジタルデータ（Ｄａｔａ）を、データセレクタ１０４からクロック端子に供給される遅延ＣＫの立ち上がり及び立ち下りの両エッジでラッチし、そのラッチしたデジタルデータをＱ出力端子から出力する。ラッチ回路１０５は本発明の第２のラッチ手段を構成している。
【００２４】
４段シフトレジスタ１０６は、ラッチ回路１０５によりラッチ後出力されるデジタルデータを、データセレクタ１０４から供給される遅延クロックの立ち上がり及び立ち下りの両エッジに同期してシフトする。コンパレータ１０７は、４段シフトレジスタ１０６によりデータセレクタ１０４からの遅延クロックの４周期分遅延されたデジタルデータと、ラッチ回路１０５によりラッチされたデジタルデータとを比較し、その比較結果をラッチ回路１０８へ出力する。４段シフトレジスタ１０６とコンパレータ１０７とは、本発明の比較手段を構成している。
【００２５】
ラッチ回路１０８は、ＤＦＦにより構成されており、そのクロック端子に供給されるコンパレータ１０７からの比較結果が一致を示す時に、カウンタ１０２から切り替えスイッチ１０３を通してデータ入力端子Ｄに供給されるカウンタ値をラッチして、ラッチしたｎビットのカウンタ値を最小値保持回路１０９及び最大値保持回路１１０に供給する。
【００２６】
平均化回路１１１は、データセレクタ１０４からすべての遅延クロックが順次に出力し終わった後の、最小値保持回路１０９により保持された最小値と最大値保持回路１１０により保持された最大値とを平均化し、その平均化したｎビットの値を遅延設定値として出力する。ラッチ回路１０８、最小値保持回路１０９、最大値保持回路１１０及び平均化回路１１１は、本発明の出力手段を構成している。切り替えスイッチ１０３は、遅延設定値が入力されると、それを選択するように切り替わる。
【００２７】
図２は、図１中の最小値保持回路１０９の一実施の形態の回路系統図を示す。同図に示すように、最小値保持回路１０９は、ＤＦＦ１０９１、引き算回路１０９２及びデータセレクタ（Ｄ／Ｓ）１０９３とから構成される。引き算回路１０９２は、ＤＦＦ１０９１でラッチして得られた前回出力したｎビットの値（Ａ）から今回入力されたｎビットの入力値（Ｂ）を引き算し、その引き算した値が正のとき（すなわち、入力値Ｂが前回の出力値Ａより小さいとき）にボロー(Borrow)端子から論理値“１”のボロー信号を出力し、それ以外のとき（すなわち、入力値Ｂが前回の出力値Ａ以上のとき）にボロー(Borrow)端子から論理値“０”のボロー信号を出力する。上記のｎビットの入力値（Ｂ）はデータセレクタ１０４から出力される遅延クロックの遅延時間である。
【００２８】
データセレクタ１０９３は、上記のボロー信号が論理値“１”の時、端子１に供給される入力値を選択して出力すると共にＤＦＦ１０９１に供給してラッチさせ、ボロー信号が論理値“０”の時、端子０に供給されるＤＦＦ１０９１からの前回の出力値を選択して出力すると共にＤＦＦ１０９１に供給してラッチさせる。従って、データセレクタ１０９３からは過去の出力値よりも小さな入力値、すなわち最小値が出力される。
【００２９】
図３は、図１中の最大値保持回路１１０の一実施の形態の回路系統図を示す。同図に示すように、最大値保持回路１１０は、ＤＦＦ１１０１、引き算回路１１０２及びデータセレクタ（Ｄ／Ｓ）１１０３とから構成される。引き算回路１１０２は、ＤＦＦ１１０１でラッチして得られた前回出力したｎビットの値（Ａ）から今回入力されたｎビットの入力値（Ｂ）を引き算し、その引き算した値が負のとき（すなわち、入力値Ｂが前回の出力値Ａより大きいとき）にキャリー(Carry)端子から論理値“１”のキャリー信号を出力し、それ以外のとき（すなわち、入力値Ｂが前回の出力値Ａ以下のとき）にキャリー(Carry)端子から論理値“０”のキャリー信号を出力する。上記の入力値（Ｂ）はデータセレクタ１０４から出力される遅延クロックの遅延時間である。
【００３０】
データセレクタ１１０３は、上記のキャリー信号が論理値“１”の時、端子１に供給される入力値を選択して出力すると共にＤＦＦ１１０１に供給してラッチさせ、キャリー信号が論理値“０”の時、端子０に供給されるＤＦＦ１１０１からの前回の出力値を選択して出力すると共にＤＦＦ１１０１に供給してラッチさせる。従って、データセレクタ１１０３からは過去の出力値よりも大きな入力値、すなわち最大値が出力される。
【００３１】
次に、図１の動作について、図４のタイミングチャートを併せ参照して説明する。電源投入後、図４（Ａ）に示すデジタルデータ（Ｄａｔａ）が外部からラッチ回路１０５のデータ入力端子Ｄに入力され、また、図４（Ｂ）に示す第１のクロック（ＣＫ）が遅延回路１０１に入力され、図４（Ｄ）に示す第２のクロックであるカウンタ用ＣＫがｎビットカウンタ１０２に入力される。上記の入力デジタルデータは、画素２０４へ入力されるデータと同じ信号を位相調整用に用意した基準データである。
【００３２】
遅延回路１０１は、外部から端子ＣＫを介して図４（Ｂ）に示す第１のＣＫが入力されて、インバータの遅延時間単位で遅延時間が異なる複数の遅延クロックを生成して、並列にデータセレクタ１０４に供給する。一方、ｎビットカウンタ１０２は、第２のクロックである図４（Ｄ）に示すカウンタ用ＣＫを計数して図４（Ｃ）に示すｎビットカウント値を生成する。上記の第１のＣＫと第２のＣＫとは同期しており、また第２のＣＫの周期は第１のＣＫの周期の２倍に設定されている。
【００３３】
切り替えスイッチ１０３は初期状態から後述の遅延設定値が決定されるまではｎビットカウンタ１０２からのｎビットカウント値を選択するように接続されているため、上記のカウント値は切り替えスイッチ１０３を通してデータセレクタ１０４のセレクト端子に供給される。データセレクタ１０４は、遅延回路１０１から並列に供給される複数の遅延クロックのうち、セレクト端子に供給される上記のｎビットカウンタ値に応じた１種類の遅延時間の遅延クロックを選択して、ラッチ回路１０５のクロック端子、４段シフトレジスタ１０６のクロック端子、最小値保持回路１０９のクロック端子、及び最大値保持回路１１０のクロック端子にそれぞれ供給する。
【００３４】
ラッチ回路１０５は、図４（Ａ）に示すデジタルデータをデータセレクタ１０４から出力された遅延クロックの立ち上がり及び立ち下りでラッチし、図４（Ｅ）に示すデジタルデータを出力する。４段シフトレジスタ１０６は、ラッチ回路１０５でラッチ後に出力されるデジタルデータを、データセレクタ１０４から出力された遅延クロックをシフトクロックとして４段シフトする。これにより、４段シフトレジスタ１０６の初段の出力は図４（Ｆ）に、２段目の出力は図４（Ｇ）に、３段目の出力は図４（Ｈ）に、４段目の出力は図４（Ｉ）にそれぞれ示すものとなる。
【００３５】
コンパレータ１０７は、４段シフトレジスタ１０６の４段目から出力される、遅延クロックの２周期分遅延されたデジタルデータと、４段シフトレジスタ１０６に供給されるデジタルデータとを比較する。ここで、４段シフトレジスタ１０６の４段目から出力される４段シフトされたデジタルデータは、図４（Ｅ）、（Ｉ）に示すようにｎビットカウンタ１０２によりデータセレクタ１０４に設定した遅延時間の遅延クロックが、次の遅延時間の遅延クロックに切り替わる前のデータである。従って、コンパレータ１０７は、一つの遅延クロックのラッチ結果であるシフト前とシフト後のデジタルデータを比較することになるので、比較結果が一致する場合は、ラッチが正しくできていると判断でき、比較結果が一致しない場合は、ラッチが正しくできていないと判断できる。従って、遅延回路１０１から出力される複数の遅延クロックのすべてについて上記の動作を繰り返し、それにより得られるコンパレータ１０７の比較結果をみることで、複数の遅延クロックのどの位相（遅延時間）から正しくデータを読めているかが分かることになる。図４（Ｊ）は、コンパレータ１０７から出力される比較結果を示し、比較結果が一致する場合はハイレベルが出力され、比較結果が不一致の場合はパルスが発生される。
【００３６】
ラッチ回路１０８は、コンパレータ１０７により比較結果が一致する時に出力される一致信号によりｎビットカウンタ１０２からのｎビットカウンタ値をラッチし、それを最小値保持回路１０９及び最大値保持回路１１０へそれぞれ出力する。
【００３７】
続いて、ｎビットカウンタ１０２からのｎビットカウンタ値が次の値に切り替わり、それに応じてデータセレクタ１０４が次の１種類の遅延時間の遅延クロックを選択して出力する。以下、上記と同様の動作が行われる。
【００３８】
このようにして、データセレクタ１０４からは遅延時間が所定時間単位（図３の例ではカウンタ用ＣＫの１周期単位）で切り替わる遅延クロックが順次にシリアルに出力され、その遅延クロックに対応してラッチ回路１０５によるデジタル画像データのラッチ動作と、４段シフトレジスタ１０６によるシフト動作とがその都度行われ、コンパレータ１０７においてその遅延クロックに対応したシフト前とシフト後のデータ同士の比較が行われ、比較結果が一致する時にラッチ回路１０８のラッチ動作が行われる。
【００３９】
最小値保持回路１０９と最大値保持回路１１０とは、ラッチ回路１０８によりラッチされて順次に入力されるｎビットカウンタ値のうちの最小値と最大値とをそれぞれ保持して平均化回路１１１へ出力する。ラッチ回路１０８によりラッチされて順次に入力されるｎビットカウンタ値のうちの最小値と最大値は、それぞれ比較結果が一致を示す遅延クロックの遅延時間範囲の最小値と最大値を示している。平均化回路１１１は、最小値保持回路１０９と最大値保持回路１１０とにより保持されたｎビットカウンタ値の最小値と最大値とを平均化して遅延設定値として出力する。
【００４０】
次に、位相設定の仕方の基本的な考え方について説明する。
【００４１】
図５は、遅延回路１０１から出力される遅延クロックの遅延時間と、コンパレータ１０７の比較結果との関係の一例を模式的に示す。図３の例は、データセレクタ１０４が最短の遅延時間”０”の遅延クロックから最長の遅延時間“１５”の遅延クロックまで、遅延時間“１”単位で変化する遅延クロックを出力するものとしたとき、遅延時間“３”の遅延クロックから遅延時間“１３”の遅延クロックまでにおいて、コンパレータ１０７から一致の比較結果が得られたことを○で示している。
【００４２】
この場合、最小値保持回路１０９はデータセレクタ１０４から遅延時間“３”の遅延クロックが出力される時の値“３”を保持し、最大値保持回路１１０はデータセレクタ１０４から遅延時間“１３”の遅延クロックが出力される時の値“１３”を保持する。従って、平均化回路１１１は、すべての遅延時間の遅延クロックがデータセレクタ１０４から出力された後で、上記の最小値保持回路１０９の保持値“３”と、最大値保持回路１１０の保持値“１３”との和を２で除算して得られる平均値“８”を遅延設定値として算出して自動調整を終了する。
【００４３】
これにより、以後、切り替えスイッチ１０３は、遅延設定値“８”をデータセレクタ１０４のセレクト端子に常時供給し、データセレクタ１０４から遅延時間“８”の遅延クロックをデータセレクタ１０４から固定的に出力させる。この遅延設定値“８”は、正しくラッチされると判断された遅延時間の最小値と最大値の平均値であるから、一番位相的に余裕のある位相調整がされた遅延クロックの遅延時間を示す。なお、データセレクタ１０４は遅延時間“８”の遅延クロックを、図６に示したデータラッチ２０１にラッチ用のクロックｈＣＫとして供給する。これ以降、液晶表示装置２００は通常の動作を行う。
【００４４】
このように、本実施の形態によれば、電源投入後、外部から基準となるデジタルデータを入力すると共に、遅延時間が設定された遅延クロックでデジタルデータをラッチし、ラッチして得られたそのデジタルデータと、それを同じ遅延クロックでシフトして得られたシフト後のデジタルデータとからなる計２つのデジタルデータをコンパレータ１０７で比較し、同じデータとなっているときに正しくラッチできていると判断する。そして、本実施の形態によれば、遅延クロックの遅延時間を所定時間単位で切り替えながら（すなわち、クロックの位相を所定位相単位で切り替えながら）繰り返すことで、正しくラッチできているラッチ用クロックの位相範囲を求めることで、目視判断を行わずにデジタル画像データをラッチするクロックの最適な位相を自動的に調整することができるため、調整工数が不要にできると共に、マージンの確保が容易となる。
【符号の説明】
【００４５】
１００ 位相調整装置
１０１ 遅延回路
１０２ ｎビットカウンタ
１０３ 切り替えスイッチ
１０４ データセレクタ
１０５、１０８ ラッチ回路
１０６ ４段シフトレジスタ
１０７ コンパレータ
１０９ 最小値保持回路
１１０ 最大値保持回路
１１１ 平均化回路
２００ 液晶表示装置
２０１ データラッチ
２０４ 画素
【技術分野】
【０００１】
本発明は位相調整装置に係り、特に電源立ち上げから初期状態でデータとクロックを液晶表示装置に入力した時に、データとクロックの相対位相を自動的に調整する位相調整装置に関する。
【背景技術】
【０００２】
近年、プロジェクタ装置やプロジェクションテレビには画像を投影するための中心部品としてＬＣＯＳ(Liquid Crystal on Silicon)型液晶表示装置が多く用いられている。このＬＣＯＳ等の液晶表示装置の表示方式には、従来ＣＭＯＳ(Complementary Metal Oxide Semiconductor)等の半導体素子へアナログ映像信号を入力し、その信号を画素毎の液晶表示素子の画素電極にそのまま保持して、液晶の配向を変える方式や、デジタル信号によりパルス幅変調（ＰＷＭ；Pulse Width Modulation)した映像信号を液晶表示素子の画素電極に印加して液晶の配向を時間的に切り替えて駆動する方式などがあった。その中でアナログ信号を画素電極へ直接印加する方式は液晶の焼き付き等を起こし易いという問題がある。
【０００３】
その間題を解決するため、本出願人は先に、２本のデータ線（列信号線）を一組とする複数組のデータ線と、複数本のゲート線（行走査線）との各交差部にそれぞれ画素を配置し、それらの各画素において正極性映像信号と負極性映像信号とを２つの保持容量に別々にサンプリング保持した後、それらの保持電圧を交互に画素電極に印加して液晶表示素子を交流駆動する液晶表示装置を提案した（例えば、特許文献１参照）。
【０００４】
図６は、この液晶表示装置の一例の概略ブロック図を示す。同図に示すように、液晶表示装置２００は、データラッチ２０１、シフトレジスタ及びコンパレータ２０２、ビデオスイッチ等からなる水平駆動回路２０３、２次元マトリクス状に規則正しく配置された複数の画素２０４と、垂直駆動回路２０５及び２０６を有する。
【０００５】
データラッチ２０１は、ａビットの表示すべきデジタル画像データ（Ｄａｔａ）を、１Ｈ周期の水平クロック（ｈＣＫ）でラッチし、ｂビットのデジタル画像データとシフトクロックを生成してシフトレジスタ及びコンパレータ２０２に供給する。シフトレジスタ及びコンパレータ２０２内のシフトレジスタは、データラッチ２０１から入力されるデジタル画像データの１ライン分を展開し、かつ、一時保持してシフトレジスタ及びコンパレータ２０２内のコンパレータに並列に供給する。シフトレジスタ及びコンパレータ２０２内のコンパレータは、ｎ本（ｎは２以上の整数）のデータ線（列信号線）に対応して各列毎に全部でｎ個設けられている。また、シフトレジスタ及びコンパレータ２０２は、カウンタ・コンパレータクロック（以下、クロックをＣＫとも記す）カウントして得た、最小値から最大値まで水平走査期間内で一定期間毎に段階的に変化するコンパレータ用カウンタ出力（基準階調データ）をｎ個のコンパレータに共通に供給する一方、上記のシフトレジスタにより保持された画像データが１ラインの各画素単位で供給されて両者を比較し、両者が一致したとき一致パルスを水平駆動回路２０３に供給する。
【０００６】
水平駆動回路２０３は、データ線（列信号線）毎に接続されたビデオスイッチを有し、シフトレジスタ及びコンパレータ２０２内の各列毎のコンパレータから一致パルスが供給された時に、一致パルスを出力するコンパレータに対応して設けられた上記のビデオスイッチがオフとされる。各ビデオスイッチには、基準階調データと同期して階調を示すレベルが単調的に変化する周期的なランプ信号が共通に供給されており、オフされたビデオスイッチがオフ時点のランプ信号の値（すなわち、入力画像データをＤ／Ａ変換したアナログ値）をデータ線にサンプリングする構成である。
【０００７】
画素２０４は、ｎ組のデータ線（列信号線）がＤ1〜Ｄnと、ｍ本のゲート線（行走査線）Ｇ1〜Ｇmとの各交差部に設けられており、２本で一組のデータ線を介してビデオスイッチからサンプリング入力される信号電圧を保持容量に保持した後、液晶表示素子の画素電極に印加する構成である。液晶表示素子は対向して設けられた画素電極と共通電極との間に液晶層が挟持された公知の構成である。
【０００８】
この液晶表示装置２００は、画素電極に印加する電圧を２つの保持容量に１フレーム期間それぞれ保持しておくことができるので、液晶表示素子の交流駆動周波数は、垂直走査周波数によらず、画素回路での反転制御周期で自由に設定することができる。これにより、この液晶表示装置２００によれば、交流駆動周波数を垂直走査周波数よりも極めて高く設定でき、それにより従来に比べて焼き付きを防止でき、信頼性や安定性、シミなどの表示品位低下を防止でき、更にデジタルのＰＷＭ方式より階調を正しく表現できるなどの特長が得られる。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開２００９−２２３２８９号公報
【発明の概要】
【発明が解決しようとする課題】
【００１０】
この液晶表示装置２００では、図６に示すように、外部から供給されるデジタル画像データをデータラッチ２０１で一旦ラッチするためのクロックｈＣＫが必要になり、そのラッチタイミングによってデータラッチミスが発生する。特にデジタル画像データがフルハイビジョン（ＦＨＤ）などの画素数が多いデータの場合はデータレートが高いため、上記のクロックとデジタル画像データとの位相調整が必須となる。ただし並列に入力することである程度データレートの上昇を抑えることは可能である。
【００１１】
しかしながら、データレートが高い場合、上記の液晶表示装置２００は以下の課題がある。
【００１２】
第１の課題は、液晶表示装置２００はＣＭＯＳの半導体素子で構成されており、その端子数には限界があることである。第２の課題は、消費電力の点からもデータレートを上昇させることは困難であるが、フルハイビジョンの画像を４倍速で表示する場合、１０ビットのデジタル画像データ入力を直並列変換して２０ビットデータにした場合、クロックの立ち上がり及び立ち下りの両エッジでサンプリングするとしても、１５０ＭＨzという高周波数のクロックが必要となるということである。
【００１３】
第３の課題は、上記の２０ビットのデジタル画像データの周期は３ｎｓであり、クロックのサンプリングエッジとの位相は数ｎｓ以内に抑える必要があるということである。第４の課題は、従来このデジタル画像データとクロックとの位相は、外部駆動回路で位相同期ループ（ＰＬＬ:Phase Locked Loop）回路などを用いて、２００ｐｓの分解能で調整できるようにして、場合によってはチップ毎に調整する必要があるということである。しかし、このデジタル画像データとクロックの位相調整は、一番細かいデータなどを用いて調整者が表示された画を見ながら行っているが、データのサンプリングミスが発生しているか否かの確認は困難であり、生産時の工程としても煩雑となることがある。
【００１４】
本発明は以上の点に鑑みなされたもので、デジタル画像データとクロックとの位相を調整する場合に、投影画像による目視判断などを行わないで自動的に調整できる位相調整装置を提供することを目的とする。
【課題を解決するための手段】
【００１５】
上記の目的を達成するため、本発明の位相調整装置は、デジタル画像データをラッチ用クロックでラッチして表示装置に表示用デジタル画像データとして供給する第１のラッチ手段と、ラッチ用クロックと同じ周波数の第１のクロックを所定の時間単位で遅延して、互いに遅延時間が異なる複数の遅延クロックを、第１のクロックの周期より大なる所定の期間毎に順次切り替えてシリアルに出力する遅延クロック発生手段と、遅延クロック発生手段から切り替え出力される遅延時間の異なる遅延クロック毎に位相調整用のデジタルデータをラッチする第２のラッチ手段と、第２のラッチ手段によりラッチして得られたラッチ後の位相調整用のデジタルデータを、ラッチ時に用いた遅延クロックにより所定の期間シフトしてシフト後のデジタルデータを生成し、シフト前の位相調整用デジタルデータとシフト後のデジタルデータとを比較することを、複数の遅延クロックのすべてについて行う比較手段と、比較手段により２つのデジタルデータが一致する比較結果が得られたときの遅延クロックをラッチ用クロックとして第１のラッチ手段に供給する出力手段とを有することを特徴とする。
【００１６】
また、上記の目的を達成するため、本発明の位相調整装置は、上記出力手段が、比較手段により複数の遅延クロックのすべてについてシフト前の位相調整用デジタルデータとシフト後のデジタルデータとの比較をして得られた比較結果のうち、比較結果が一致を示す遅延クロックの遅延時間範囲の最小値の遅延時間と最大値の遅延時間とを保持する保持手段と、保持手段により保持された最小値の遅延時間と最大値の遅延時間との平均値を算出し、その平均値の遅延時間の遅延クロックをラッチ用クロックとして第１のラッチ手段に供給する平均化手段とを有することを特徴とする。
【発明の効果】
【００１７】
本発明によれば、目視判断を行わずにデジタル画像データをラッチするクロックの最適な位相を自動的に調整することができるため、調整工数が不要にできると共に、マージンの確保が容易となる。
【図面の簡単な説明】
【００１８】
【図１】本発明の位相調整装置の一実施の形態の回路系統図である。
【図２】図１中の最小値保持回路の一実施の形態の回路系統図である。
【図３】図１中の最大値保持回路の一実施の形態の回路系統図である。
【図４】図１の動作説明用タイミングチャートである。
【図５】図１中の遅延回路から出力される遅延クロックの遅延時間と、コンパレータの比較結果との関係の一例を模式的に示す図である。
【図６】本出願人が先に開示した液晶表示装置の一例の概略ブロック図である。
【発明を実施するための形態】
【００１９】
次に、本発明の実施の形態について図面と共に説明する。
【００２０】
図１は、本発明になる位相調整装置の一実施の形態の回路系統図を示す。同図に示すように、本実施の形態の位相調整装置１００は、外部から端子ＣＫを介してクロック（ＣＫ）が入力されて複数の遅延クロックを生成する遅延回路１０１と、カウンタ用ＣＫを計数するｎビットカウンタ１０２と、遅延設定値又はｎビットカウンタ１０２のカウンタ値の一方を選択する切り替えスイッチ１０３と、切り替えスイッチ１０３により選択された値に応じて遅延回路１０１からの遅延クロックを選択するデータセレクタ１０４と、外部から端子Ｄａｔａを介して入力される例えば１０ビットのデジタルデータをラッチするラッチ回路１０５と、４段シフトレジスタ１０６と、コンパレータ１０７と、ラッチ回路１０８と、最小値保持回路１０９と、最大値保持回路１１０と、遅延設定値を出力する平均化回路１１１とより構成されている。
【００２１】
遅延回路１０１は、複数のインバータが縦続接続されたインバータチェーンから構成されており、入力ＣＫを遅延して互いにインバータの遅延時間単位異なる複数の遅延ＣＫを並列にデータセレクタ１０４へ出力する。入力ＣＫの繰り返し周波数は、図６に示した液晶表示装置２００のデータラッチ２０１に供給されるラッチ用クロックｈＣＫと同一の繰り返し周波数である。切り替えスイッチ１０３は、初期状態時はカウンタ１０２からのｎビットのカウント値を選択してデータセレクタ１０４へ出力するが、平均化回路１１１からｎビットの遅延設定値が出力されると、その遅延設定値を選択してデータセレクタ１０４へ出力する。
【００２２】
データセレクタ１０４は、切り替えスイッチ１０３により選択されたｎビットの値をセレクト信号として受け、遅延回路１０１から供給される複数の遅延ＣＫのうち、ｎビットのセレクト信号の値に応じた遅延時間の遅延ＣＫを選択してシリアルに出力し、ラッチ回路１０５、４段シフトレジスタ１０６、最小値保持回路１０９、最大値保持回路１１０へ出力する。また、データセレクタ１０４は遅延設定後の遅延クロックを、図６に示した液晶表示装置２００のデータラッチ２０１にラッチ用クロックｈＣＫとして供給する。データラッチ２０１はデジタル画像データをラッチ用クロックｈＣＫでラッチして表示用デジタル画像データとして出力する本発明の第１のラッチ手段を構成している。
【００２３】
ラッチ回路１０５は、Ｄ型フリップフロップ（ＤＦＦ）により構成されており、そのデータ入力端子Ｄに供給される１０ビットのデジタルデータ（Ｄａｔａ）を、データセレクタ１０４からクロック端子に供給される遅延ＣＫの立ち上がり及び立ち下りの両エッジでラッチし、そのラッチしたデジタルデータをＱ出力端子から出力する。ラッチ回路１０５は本発明の第２のラッチ手段を構成している。
【００２４】
４段シフトレジスタ１０６は、ラッチ回路１０５によりラッチ後出力されるデジタルデータを、データセレクタ１０４から供給される遅延クロックの立ち上がり及び立ち下りの両エッジに同期してシフトする。コンパレータ１０７は、４段シフトレジスタ１０６によりデータセレクタ１０４からの遅延クロックの４周期分遅延されたデジタルデータと、ラッチ回路１０５によりラッチされたデジタルデータとを比較し、その比較結果をラッチ回路１０８へ出力する。４段シフトレジスタ１０６とコンパレータ１０７とは、本発明の比較手段を構成している。
【００２５】
ラッチ回路１０８は、ＤＦＦにより構成されており、そのクロック端子に供給されるコンパレータ１０７からの比較結果が一致を示す時に、カウンタ１０２から切り替えスイッチ１０３を通してデータ入力端子Ｄに供給されるカウンタ値をラッチして、ラッチしたｎビットのカウンタ値を最小値保持回路１０９及び最大値保持回路１１０に供給する。
【００２６】
平均化回路１１１は、データセレクタ１０４からすべての遅延クロックが順次に出力し終わった後の、最小値保持回路１０９により保持された最小値と最大値保持回路１１０により保持された最大値とを平均化し、その平均化したｎビットの値を遅延設定値として出力する。ラッチ回路１０８、最小値保持回路１０９、最大値保持回路１１０及び平均化回路１１１は、本発明の出力手段を構成している。切り替えスイッチ１０３は、遅延設定値が入力されると、それを選択するように切り替わる。
【００２７】
図２は、図１中の最小値保持回路１０９の一実施の形態の回路系統図を示す。同図に示すように、最小値保持回路１０９は、ＤＦＦ１０９１、引き算回路１０９２及びデータセレクタ（Ｄ／Ｓ）１０９３とから構成される。引き算回路１０９２は、ＤＦＦ１０９１でラッチして得られた前回出力したｎビットの値（Ａ）から今回入力されたｎビットの入力値（Ｂ）を引き算し、その引き算した値が正のとき（すなわち、入力値Ｂが前回の出力値Ａより小さいとき）にボロー(Borrow)端子から論理値“１”のボロー信号を出力し、それ以外のとき（すなわち、入力値Ｂが前回の出力値Ａ以上のとき）にボロー(Borrow)端子から論理値“０”のボロー信号を出力する。上記のｎビットの入力値（Ｂ）はデータセレクタ１０４から出力される遅延クロックの遅延時間である。
【００２８】
データセレクタ１０９３は、上記のボロー信号が論理値“１”の時、端子１に供給される入力値を選択して出力すると共にＤＦＦ１０９１に供給してラッチさせ、ボロー信号が論理値“０”の時、端子０に供給されるＤＦＦ１０９１からの前回の出力値を選択して出力すると共にＤＦＦ１０９１に供給してラッチさせる。従って、データセレクタ１０９３からは過去の出力値よりも小さな入力値、すなわち最小値が出力される。
【００２９】
図３は、図１中の最大値保持回路１１０の一実施の形態の回路系統図を示す。同図に示すように、最大値保持回路１１０は、ＤＦＦ１１０１、引き算回路１１０２及びデータセレクタ（Ｄ／Ｓ）１１０３とから構成される。引き算回路１１０２は、ＤＦＦ１１０１でラッチして得られた前回出力したｎビットの値（Ａ）から今回入力されたｎビットの入力値（Ｂ）を引き算し、その引き算した値が負のとき（すなわち、入力値Ｂが前回の出力値Ａより大きいとき）にキャリー(Carry)端子から論理値“１”のキャリー信号を出力し、それ以外のとき（すなわち、入力値Ｂが前回の出力値Ａ以下のとき）にキャリー(Carry)端子から論理値“０”のキャリー信号を出力する。上記の入力値（Ｂ）はデータセレクタ１０４から出力される遅延クロックの遅延時間である。
【００３０】
データセレクタ１１０３は、上記のキャリー信号が論理値“１”の時、端子１に供給される入力値を選択して出力すると共にＤＦＦ１１０１に供給してラッチさせ、キャリー信号が論理値“０”の時、端子０に供給されるＤＦＦ１１０１からの前回の出力値を選択して出力すると共にＤＦＦ１１０１に供給してラッチさせる。従って、データセレクタ１１０３からは過去の出力値よりも大きな入力値、すなわち最大値が出力される。
【００３１】
次に、図１の動作について、図４のタイミングチャートを併せ参照して説明する。電源投入後、図４（Ａ）に示すデジタルデータ（Ｄａｔａ）が外部からラッチ回路１０５のデータ入力端子Ｄに入力され、また、図４（Ｂ）に示す第１のクロック（ＣＫ）が遅延回路１０１に入力され、図４（Ｄ）に示す第２のクロックであるカウンタ用ＣＫがｎビットカウンタ１０２に入力される。上記の入力デジタルデータは、画素２０４へ入力されるデータと同じ信号を位相調整用に用意した基準データである。
【００３２】
遅延回路１０１は、外部から端子ＣＫを介して図４（Ｂ）に示す第１のＣＫが入力されて、インバータの遅延時間単位で遅延時間が異なる複数の遅延クロックを生成して、並列にデータセレクタ１０４に供給する。一方、ｎビットカウンタ１０２は、第２のクロックである図４（Ｄ）に示すカウンタ用ＣＫを計数して図４（Ｃ）に示すｎビットカウント値を生成する。上記の第１のＣＫと第２のＣＫとは同期しており、また第２のＣＫの周期は第１のＣＫの周期の２倍に設定されている。
【００３３】
切り替えスイッチ１０３は初期状態から後述の遅延設定値が決定されるまではｎビットカウンタ１０２からのｎビットカウント値を選択するように接続されているため、上記のカウント値は切り替えスイッチ１０３を通してデータセレクタ１０４のセレクト端子に供給される。データセレクタ１０４は、遅延回路１０１から並列に供給される複数の遅延クロックのうち、セレクト端子に供給される上記のｎビットカウンタ値に応じた１種類の遅延時間の遅延クロックを選択して、ラッチ回路１０５のクロック端子、４段シフトレジスタ１０６のクロック端子、最小値保持回路１０９のクロック端子、及び最大値保持回路１１０のクロック端子にそれぞれ供給する。
【００３４】
ラッチ回路１０５は、図４（Ａ）に示すデジタルデータをデータセレクタ１０４から出力された遅延クロックの立ち上がり及び立ち下りでラッチし、図４（Ｅ）に示すデジタルデータを出力する。４段シフトレジスタ１０６は、ラッチ回路１０５でラッチ後に出力されるデジタルデータを、データセレクタ１０４から出力された遅延クロックをシフトクロックとして４段シフトする。これにより、４段シフトレジスタ１０６の初段の出力は図４（Ｆ）に、２段目の出力は図４（Ｇ）に、３段目の出力は図４（Ｈ）に、４段目の出力は図４（Ｉ）にそれぞれ示すものとなる。
【００３５】
コンパレータ１０７は、４段シフトレジスタ１０６の４段目から出力される、遅延クロックの２周期分遅延されたデジタルデータと、４段シフトレジスタ１０６に供給されるデジタルデータとを比較する。ここで、４段シフトレジスタ１０６の４段目から出力される４段シフトされたデジタルデータは、図４（Ｅ）、（Ｉ）に示すようにｎビットカウンタ１０２によりデータセレクタ１０４に設定した遅延時間の遅延クロックが、次の遅延時間の遅延クロックに切り替わる前のデータである。従って、コンパレータ１０７は、一つの遅延クロックのラッチ結果であるシフト前とシフト後のデジタルデータを比較することになるので、比較結果が一致する場合は、ラッチが正しくできていると判断でき、比較結果が一致しない場合は、ラッチが正しくできていないと判断できる。従って、遅延回路１０１から出力される複数の遅延クロックのすべてについて上記の動作を繰り返し、それにより得られるコンパレータ１０７の比較結果をみることで、複数の遅延クロックのどの位相（遅延時間）から正しくデータを読めているかが分かることになる。図４（Ｊ）は、コンパレータ１０７から出力される比較結果を示し、比較結果が一致する場合はハイレベルが出力され、比較結果が不一致の場合はパルスが発生される。
【００３６】
ラッチ回路１０８は、コンパレータ１０７により比較結果が一致する時に出力される一致信号によりｎビットカウンタ１０２からのｎビットカウンタ値をラッチし、それを最小値保持回路１０９及び最大値保持回路１１０へそれぞれ出力する。
【００３７】
続いて、ｎビットカウンタ１０２からのｎビットカウンタ値が次の値に切り替わり、それに応じてデータセレクタ１０４が次の１種類の遅延時間の遅延クロックを選択して出力する。以下、上記と同様の動作が行われる。
【００３８】
このようにして、データセレクタ１０４からは遅延時間が所定時間単位（図３の例ではカウンタ用ＣＫの１周期単位）で切り替わる遅延クロックが順次にシリアルに出力され、その遅延クロックに対応してラッチ回路１０５によるデジタル画像データのラッチ動作と、４段シフトレジスタ１０６によるシフト動作とがその都度行われ、コンパレータ１０７においてその遅延クロックに対応したシフト前とシフト後のデータ同士の比較が行われ、比較結果が一致する時にラッチ回路１０８のラッチ動作が行われる。
【００３９】
最小値保持回路１０９と最大値保持回路１１０とは、ラッチ回路１０８によりラッチされて順次に入力されるｎビットカウンタ値のうちの最小値と最大値とをそれぞれ保持して平均化回路１１１へ出力する。ラッチ回路１０８によりラッチされて順次に入力されるｎビットカウンタ値のうちの最小値と最大値は、それぞれ比較結果が一致を示す遅延クロックの遅延時間範囲の最小値と最大値を示している。平均化回路１１１は、最小値保持回路１０９と最大値保持回路１１０とにより保持されたｎビットカウンタ値の最小値と最大値とを平均化して遅延設定値として出力する。
【００４０】
次に、位相設定の仕方の基本的な考え方について説明する。
【００４１】
図５は、遅延回路１０１から出力される遅延クロックの遅延時間と、コンパレータ１０７の比較結果との関係の一例を模式的に示す。図３の例は、データセレクタ１０４が最短の遅延時間”０”の遅延クロックから最長の遅延時間“１５”の遅延クロックまで、遅延時間“１”単位で変化する遅延クロックを出力するものとしたとき、遅延時間“３”の遅延クロックから遅延時間“１３”の遅延クロックまでにおいて、コンパレータ１０７から一致の比較結果が得られたことを○で示している。
【００４２】
この場合、最小値保持回路１０９はデータセレクタ１０４から遅延時間“３”の遅延クロックが出力される時の値“３”を保持し、最大値保持回路１１０はデータセレクタ１０４から遅延時間“１３”の遅延クロックが出力される時の値“１３”を保持する。従って、平均化回路１１１は、すべての遅延時間の遅延クロックがデータセレクタ１０４から出力された後で、上記の最小値保持回路１０９の保持値“３”と、最大値保持回路１１０の保持値“１３”との和を２で除算して得られる平均値“８”を遅延設定値として算出して自動調整を終了する。
【００４３】
これにより、以後、切り替えスイッチ１０３は、遅延設定値“８”をデータセレクタ１０４のセレクト端子に常時供給し、データセレクタ１０４から遅延時間“８”の遅延クロックをデータセレクタ１０４から固定的に出力させる。この遅延設定値“８”は、正しくラッチされると判断された遅延時間の最小値と最大値の平均値であるから、一番位相的に余裕のある位相調整がされた遅延クロックの遅延時間を示す。なお、データセレクタ１０４は遅延時間“８”の遅延クロックを、図６に示したデータラッチ２０１にラッチ用のクロックｈＣＫとして供給する。これ以降、液晶表示装置２００は通常の動作を行う。
【００４４】
このように、本実施の形態によれば、電源投入後、外部から基準となるデジタルデータを入力すると共に、遅延時間が設定された遅延クロックでデジタルデータをラッチし、ラッチして得られたそのデジタルデータと、それを同じ遅延クロックでシフトして得られたシフト後のデジタルデータとからなる計２つのデジタルデータをコンパレータ１０７で比較し、同じデータとなっているときに正しくラッチできていると判断する。そして、本実施の形態によれば、遅延クロックの遅延時間を所定時間単位で切り替えながら（すなわち、クロックの位相を所定位相単位で切り替えながら）繰り返すことで、正しくラッチできているラッチ用クロックの位相範囲を求めることで、目視判断を行わずにデジタル画像データをラッチするクロックの最適な位相を自動的に調整することができるため、調整工数が不要にできると共に、マージンの確保が容易となる。
【符号の説明】
【００４５】
１００ 位相調整装置
１０１ 遅延回路
１０２ ｎビットカウンタ
１０３ 切り替えスイッチ
１０４ データセレクタ
１０５、１０８ ラッチ回路
１０６ ４段シフトレジスタ
１０７ コンパレータ
１０９ 最小値保持回路
１１０ 最大値保持回路
１１１ 平均化回路
２００ 液晶表示装置
２０１ データラッチ
２０４ 画素
【特許請求の範囲】
【請求項１】
デジタル画像データをラッチ用クロックでラッチして表示装置に表示用デジタル画像データとして供給する第１のラッチ手段と、
前記ラッチ用クロックと同じ周波数の第１のクロックを所定の時間単位で遅延して、互いに遅延時間が異なる複数の遅延クロックを、前記第１のクロックの周期より大なる所定の期間毎に順次切り替えてシリアルに出力する遅延クロック発生手段と、
前記遅延クロック発生手段から切り替え出力される遅延時間の異なる前記遅延クロック毎に位相調整用のデジタルデータをラッチする第２のラッチ手段と、
前記第２のラッチ手段によりラッチして得られたラッチ後の前記位相調整用のデジタルデータを、前記ラッチ時に用いた遅延クロックにより前記所定の期間シフトしてシフト後のデジタルデータを生成し、シフト前の前記位相調整用デジタルデータと前記シフト後のデジタルデータとを比較することを、前記複数の遅延クロックのすべてについて行う比較手段と、
前記比較手段により２つの前記デジタルデータが一致する比較結果が得られたときの遅延クロックを前記ラッチ用クロックとして前記第１のラッチ手段に供給する出力手段と
を有することを特徴とする位相調整装置。
【請求項２】
前記出力手段は、
前記比較手段により前記複数の遅延クロックのすべてについてシフト前の前記位相調整用デジタルデータと前記シフト後のデジタルデータとの比較をして得られた比較結果のうち、比較結果が一致を示す前記遅延クロックの遅延時間範囲の最小値の遅延時間と最大値の遅延時間とを保持する保持手段と、
前記保持手段により保持された前記最小値の遅延時間と前記最大値の遅延時間との平均値を算出し、その平均値の遅延時間の遅延クロックを前記ラッチ用クロックとして前記第１のラッチ手段に供給する平均化手段と
を有することを特徴とする請求項１記載の位相調整装置。
【請求項１】
デジタル画像データをラッチ用クロックでラッチして表示装置に表示用デジタル画像データとして供給する第１のラッチ手段と、
前記ラッチ用クロックと同じ周波数の第１のクロックを所定の時間単位で遅延して、互いに遅延時間が異なる複数の遅延クロックを、前記第１のクロックの周期より大なる所定の期間毎に順次切り替えてシリアルに出力する遅延クロック発生手段と、
前記遅延クロック発生手段から切り替え出力される遅延時間の異なる前記遅延クロック毎に位相調整用のデジタルデータをラッチする第２のラッチ手段と、
前記第２のラッチ手段によりラッチして得られたラッチ後の前記位相調整用のデジタルデータを、前記ラッチ時に用いた遅延クロックにより前記所定の期間シフトしてシフト後のデジタルデータを生成し、シフト前の前記位相調整用デジタルデータと前記シフト後のデジタルデータとを比較することを、前記複数の遅延クロックのすべてについて行う比較手段と、
前記比較手段により２つの前記デジタルデータが一致する比較結果が得られたときの遅延クロックを前記ラッチ用クロックとして前記第１のラッチ手段に供給する出力手段と
を有することを特徴とする位相調整装置。
【請求項２】
前記出力手段は、
前記比較手段により前記複数の遅延クロックのすべてについてシフト前の前記位相調整用デジタルデータと前記シフト後のデジタルデータとの比較をして得られた比較結果のうち、比較結果が一致を示す前記遅延クロックの遅延時間範囲の最小値の遅延時間と最大値の遅延時間とを保持する保持手段と、
前記保持手段により保持された前記最小値の遅延時間と前記最大値の遅延時間との平均値を算出し、その平均値の遅延時間の遅延クロックを前記ラッチ用クロックとして前記第１のラッチ手段に供給する平均化手段と
を有することを特徴とする請求項１記載の位相調整装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図２】
【図３】
【図４】
【図５】
【図６】
【公開番号】特開２０１２−１５１６２８（Ｐ２０１２−１５１６２８Ａ）
【公開日】平成２４年８月９日（２０１２．８．９）
【国際特許分類】
【出願番号】特願２０１１−８４２１（Ｐ２０１１−８４２１）
【出願日】平成２３年１月１９日（２０１１．１．１９）
【出願人】（３０８０３６４０２）株式会社ＪＶＣケンウッド (1,152)
【Ｆターム（参考）】
【公開日】平成２４年８月９日（２０１２．８．９）
【国際特許分類】
【出願日】平成２３年１月１９日（２０１１．１．１９）
【出願人】（３０８０３６４０２）株式会社ＪＶＣケンウッド (1,152)
【Ｆターム（参考）】
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