【課題】高速なクロックの供給下であっても、送信チャネル間のスキュー除去が可能な送信回路を提供することを目的とする。
【解決手段】送信回路１は、第１クロックをデータ変換部２に供給し、第１クロックの周波数より低い第２クロックをデスキュー部３に供給する。データ変換部２は、第１クロックにもとづいてパラレルデータをシリアルデータに変換する。デスキュー部３は、生成部４と調整部５を備える。生成部４は、タイミング検出用データを出力し、データ変換部２が出力するシリアル化されたタイミング検出用データを第２クロックにもとづいてサンプリングする。生成部４は、サンプリングしたデータの遷移状態からシリアルデータの出力タイミングが特定タイミングである場合に、当該タイミングを特定する調整値を生成する。調整部５は、入力したパラレルデータを調整値に応じてデータシフトしてデータ変換部２に出力する。 （もっと読む）

【課題】超低圧ＶDDデジタル回路においては、クロックスキューは厳密な時間収率の劣化を招く大きな原因であるが、コンピュータによる設計の高度な自動化（ＥＤＡ）手段の様々なプロセスが存在する中でのスキュー調和がとれたクロックツリーを実現する。
【解決手段】参照信号およびローカル信号を受信し、それらを比較して位相差を検出するための位相比較器、位相差の値に関連して制御信号のオン／オフを切り替えるための制御回路、およびローカル信号バッファーを有し、前記ローカル信号バッファーはｎＭＯＳトランジスタおよび／またはｐＭＯＳトランジスタを有しており、前記制御信号に応じてホットキャリアインジェクションストレスをｎＭＯＳトランジスタまたはｐＭＯＳトランジスタに掛けてｎＭＯＳトランジスタまたはｐＭＯＳトランジスタのしきい値電圧を増加させる。 （もっと読む）

【課題】デジタル画像データとクロックとの位相を調整する場合に、投影画像による目視判断などを行わないで自動的に調整する。
【解決手段】データセレクタ１０４は、遅延回路１０１から並列に供給される互いに所定時間遅延時間の異なる複数の遅延クロックのうち、セレクト端子に供給されるｎビットカウンタ値に応じた１種類の遅延時間の遅延クロックを選択する。ラッチ回路１０５は、デジタルデータをデータセレクタ１０４から出力された遅延クロックの立ち上がり及び立ち下りでラッチする。４段シフトレジスタ１０６は、ラッチ回路１０５からのデジタルデータを、データセレクタ１０４から出力された遅延クロックをシフトクロックとして４段シフトする。コンパレータ１０７は、４段シフトレジスタ１０６の入力デジタルデータと出力デジタルデータとを比較し、比較結果が一致する場合は、ラッチが正しくできていると判断する。 （もっと読む）

【課題】通信システムが備える複数のインタフェース装置間で同期をとる。
【解決手段】通信システムは、第１及び第２インタフェース装置と制御装置とを備える。制御装置は、仮想同期信号を第１及び第２インタフェース装置に送信する送信部を備える。第１インタフェース装置は、基準時刻を示すマスタ同期信号に基づいて、第１インタフェース装置の第１時刻を基準時刻に同期させる同期部と、第１時刻に同期する第１同期信号の位相と仮想同期信号の位相とを比較する第１比較部と、第１比較部による比較結果を、第２インタフェース装置に通知する第１通知部とを備える。第２インタフェース装置は、比較結果に基づいて、第２インタフェース装置の第２時刻を基準時刻に同期させる第２同期部を備える。 （もっと読む）

【課題】ＶＤＳモード及びＦＤＳモードにて、受信データのサンプリングを行うホストコントローラにおいて、ピン数・消費電力を減らす。
【解決手段】ホストコントローラは、ＶＤＳモード及びＦＤＳモードにて、受信データのサンプリングを行うホストコントローラであって、ＶＤＳ時の位相シフト量を保持するＶＤＳ位相レジスタと、ＦＤＳ時の位相シフト量を保持するＦＤＳ位相レジスタと、ＶＤＳとＦＤＳのどちらのモードでデータサンプリングを行うかを示すモード設定部と、前記モード設定部の設定値に応じて、前記ＶＤＳ位相設定レジスタ及びＦＤＳ位相設定レジスタの一方に設定されている位相シフト量を選択し、サンプリング位置として提供するサンプリング位置選択部と、前記サンプリング位置設定部から提供されるシフト量に応じて、入力クロック信号の位相をシフトしサンプリングクロックとして提供するクロック位相シフト部とを具備する。 （もっと読む）

【課題】 多相クロック信号を用いてデータを受信する受信回路において、多相クロック信号の位相歪みを抑制すること。
【解決手段】 本受信回路３０は、位相コードに基づき、多相クロック入力信号から任意の位相の多相クロック出力信号を生成する位相インターポレータ４０と、位相コードに変動を与える位相変動回路５２と、位相コードの変動に対する多相クロック出力信号の変動を検出する位相検出回路４６と、位相検出回路４６の検出結果に基づき、位相インターポレータ４０の位相歪みを推定する歪み推定回路５２と、歪み推定回路５２の推定結果に基づき、位相歪みを補正する補正回路５２と、を備える。 （もっと読む）

【課題】信頼性を向上したクロックデータ再生回路の実現。
【解決手段】標本化クロックSCLKに基づいて入力データを取り込む受信回路11と、受信回路の出力するシリアルデータをパラレルデータに変換するデマルチプレクサ13と、デマルチプレクサの出力するパラレルデータから位相情報を検出し、位相情報に基づいて基準クロックの位相を調整して前記標本化クロックを生成するクロック／データ再生部30と、デマルチプレクサの出力するパラレルデータの周波数解析を行うデータパターン解析部41と、パラレルデータの周波数解析結果に基づいて、クロック再生状態を検出するエイリアシング検出部42と、を備える。 （もっと読む）

【課題】外部水平同期信号の入力状態が変化したときに、内部水平同期信号の位相を短時間で補正することのできる位相補正回路を提供する。
【解決手段】実施形態の位相補正回路は、入力状態変化検出部１が、外部水平同期信号ＨＳの入力状態の変化を検出し、カウント値設定部２が、入力状態変化検出部１により外部水平同期信号ＨＳの入力状態の変化が検出されたときに、同期カウンタ１０１に所望の値を設定する。 （もっと読む）

【課題】入力データに対する瞬時応答特性を備えかつジッタが大きな入力データが入力された時にも安定的な動作が可能でかつ出力ジッタを低減可能な小型低消費電力のＣＤＲ回路を提供する。
【解決手段】ＣＤＲ回路は、入力データ４が遷移したときにパルスを出力するゲーティング回路１０と、ゲーティング回路１０の出力パルスのタイミングに合うように出力クロックの位相を調整するＶＣＯ１１と、ＶＣＯ１１の出力クロックのタイミングに合うように再生クロック７の位相を調整するＶＣＯ１３と、入力データ４のデータ識別を再生クロック７に基づいて行うフリップフロップ３と、ゲーティング回路１０の出力端子とＶＣＯ１１の入力端子との間に設けられたバッファ増幅器１６と、ＶＣＯ１１の出力端子とＶＣＯ１３の入力端子との間に設けられたバッファ増幅器１７とを備える。 （もっと読む）

【課題】瞬時に同期を確立し、比較的に長時間、同期状態を高精度で保持することができる同期発振器を安価に実現する。
【解決手段】少なくとも、セットもしくはリセット付きカウンタ２２と同期検出手段２４とから構成され、前記同期検出手段２４において、同期入力信号の立上り点、立下り点、もしくはゼロ交差点のタイミングを検出し、前記タイミングにおいて、前記カウンタ２２をセットしあるいはリセットすることで、同期入力信号と瞬時に同期を確立し、前記同期入力信号が休止しあるいは停止した場合、あるいは取去られた後にも、比較的に長時間、同期状態を高精度で保持することができる。 （もっと読む）

【課題】受信信号と局部発振信号とに位相差があっても復調できるようにする。
【解決手段】復調器１は、変調器２で送信された受信信号Ｄ３をアンテナ１１で受信し、この受信した受信信号Ｄ３をＶＣＯ１３に注入して、自走発振周波数を有する局部発振信号Ｄ６を発振する。この発振した局部発振信号Ｄ６を９０度移相器で９０度移相する（局部発振信号Ｄ７になる）。アンテナ１１で受信した受信信号Ｄ３の位相と９０度移相器で９０度移相した局部発振信号Ｄ７の位相とを位相比較器１５で比較して、局部発振信号Ｄ６の位相を調整するための位相調整信号Ｖｃｔを生成する。この生成した位相調整信号Ｖｃｔに基づいて、受信信号Ｄ３と局部発振信号Ｄ６とをＶＣＯ１３で同期させ、該同期させたものである局部発振信号Ｄ８をミキサ１７に入力する。注入同期後の局部発振信号Ｄ８と受信信号Ｄ３とをミキサ１７で演算して当該受信信号Ｄ３を復調する。 （もっと読む）

第１の基準クロックと、基準クロックの周波数に従属されるべき第２のクロックとの間でクロックを同期させる方法であって、これらの２つのクロックが共通クロックを共有する方法において、以下のステップ：
− 基準クロックおよび共通クロックを使用した、タイムスタンプの整数部の計算と、
− 基準クロックに対してローカルなシステムクロックの生成と、
− システムクロック信号と基準クロック信号との間の位相シフトの計算と、
− システムクロック信号と共通クロック信号との間の位相シフトの計算と、
− タイムスタンプの小数部の計算と、
− 第２のクロックへの小数のタイムスタンプの送信と、
− 共通クロックおよび受信されたタイムスタンプを使用した、第２のクロックを従属化することと
を含む方法。
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送信器と受信器との間でのデータ通信中に過渡事象によって引き起こされる、データとタイミング基準信号との間の位相誤差を動的に補正するシステムについて記載されている。本システムは、動作中に、過渡事象に対する１つ以上の位相オフセット値をオフセットテーブルに格納する。構成要素である位相オフセット値は、過渡事象によって引き起こされる位相誤差に関連付けられている。本システムは、その過渡事象の次の発生を検出すると、１つ以上の位相オフセット値に基づいて、データとタイミング基準信号との間の位相関係を調節する。 （もっと読む）

【課題】位相制御誤差を小さくできる高周波モジュールを提供すること。
【解決手段】高速デジタル信号と高速クロックとを入力信号とし、誤りのない信号を出力するように前記デジタル信号に対する前記クロックの位相が移相器により調整された高速ロジック回路を備えた高周波モジュールにおいて、前記デジタル信号とクロックの位相情報は、前記デジタル信号と前記移相器から前記高速ロジック回路に入力されるクロックとの位相差を検出する位相比較器と、この位相比較器の位相差信号に基づき同期検波出力を抽出する同期検波回路を含む位相同期ループを介して、前記移相器に位相制御信号として帰還されることを特徴とするもの。 （もっと読む）

【課題】データ受信回路における位相調整回路の動作検証を効果的に実施し得る構成を提供することを目的とする。：
【解決手段】受信された複数のデータ信号及びクロック信号との間の位相を自動的に調整する位相調整機能を有する位相調整手段と、各位相調整手段に入力される前記クロック信号へ所定の位相量を与える位相量付与手段と、位相量付与手段によって各位相調整手段に与えられる所定の位相量を所定の態様で変化させる付与位相量変化手段と、これに応じて前記各位相調整手段が実施する前記位相調整機能の動作結果を格納手段が記憶手段に格納する格納手段とを設けた。 （もっと読む）

【課題】 通常のデータ送受信を停止させることなく、遅延量を自動調整することができるデータ信号位相調整装置を提供する。
【解決手段】 クロック信号に基づいてシリアルデータを取り込むフリップフロップ回路３ａ〜３ｃと、シリアルデータ信号の位相を移相させ、フリップフロップ回路３ａへ出力する移相回路１ａと、シリアルデータ信号の位相を移相させ、フリップフロップ回路３ｂへ出力する移相回路１ｂと、シリアルデータ信号の位相を移相させ、フリップフロップ回路３ｃへ出力する移相回路１ｃと、フリップフロップ回路３ａ及び３ｂにより取り込まれたシリアルデータ中の冗長データに基づいて、タイミングエラーの有無を判定するエラー判定回路４と、エラー判定回路４による判定結果に基づいて移相回路１ａ及び１ｂを制御し、移相回路１ａ及び１ｂの各移相量に基づいて移相回路１ｃの移相量を調整する移相量調整回路５により構成される。 （もっと読む）

【課題】 サンプリング周波数の２倍の周波数における回転因子の集合に対応する、ＤＦＴ演算子と１／２ＤＦＴ演算子の組み合わせにもとづく周波数弁別器である。
【解決手段】 周波数弁別器は、ゼロ又は不連続点を持たないように選定される。そのため、この発明の弁別器は、拡張された動作範囲において、より安定的かつ良好に動作する。この発明の弁別器は、ＧＰＳ受信機に適用された場合、初めに大きな誤差が有っても、より確実にキャリヤ周波数にロックすることが可能であるとともに、誤ってロックする問題を防止するものである。 （もっと読む）

【課題】高速データ通信回路において、最大消費電流(消費電流のピーク)の低減を図り、ノイズ、不要電波輻射を抑ることが可能なデータ送受信回路を提供する。
【解決手段】受信部１０は、受信信号Ａ１から受信データ１３と受信クロック１４を再生するクロック再生回路１１と、受信データ１３と受信クロック１４を入力し受信データＢ１を出力する受信信号処理部１２からなり、送信部２０は、送信用基準クロック２１からＰＬＬ２２で生成した送信クロック２５を遅延設定値３６に基づき位相調整後の送信クロック２６を生成する遅延回路２３と、位相調整後の送信クロック２６と送信データＢ２から送信信号Ａ２を生成する送信信号処理回路２４からなり、位相調整部３０は、位相制御トリガ３５を発生する位相制御トリガ発生回路３２と、位相制御トリガ３５により送受信クロックの位相差３４から遅延設定値３６を生成する遅延制御回路３３とから構成される。 （もっと読む）

【課題】 レジスタ数，消費電力，回路面積を削減したスキュー調整回路を提供する。
【解決手段】 バッファ群はレーン数Ｍから１減じた値にレーン当りのバッファ段数Ｎを乗じ、その値に１を加えた個数だけのバッファＦＦ0〜ＦＦ12は、レーンデータを一時的に格納する。シンボル検出回路４はレーン上の特定のシンボルを検出してシンボル検出情報を生成する。位相差検出回路５はシンボル検出情報を元にレーン間の位相差を算出して位相差情報を生成する。シフト量算出回路６は位相差情報を元に各レーンのバッファ段数を算出してシフト情報を生成する。（Ｍ×Ｎ）個の入力データ選択回路ＭＰＸ1〜ＭＰＸ12はシフト情報に基づいて前後２つのバッファを縦続接続または当該レーンデータを選択してレーン対応にシフトレジスタを構成する。レーン対応の出力データ選択回路ＭＰＸＯ0〜ＭＰＸ3はシフト情報に基づいてシフトレジスタの最終段のバッファ出力を選択する。 （もっと読む）

【課題】 コンピュータマザーボードを待ち時間なしで動作させることができ、コンピュータマザーボードのデータ処理効率を向上させる。
【解決手段】 第１、第２クロックレートを含むクロックレートを持つコンピュータマザーボードで使用される。第１および第２クロックレートは実質的に同期しており、一定の比率がある。コンピュータチップセットは、位相信号の集合を発生できる位相信号生成回路と、第１、第２クロックレートのうち入力信号が参照していない側を参照する出力信号を発生する信号変換論理回路をもつ。マルチプレクサは、第３クロック信号として利用されるべく、第１、第２クロックレートの一方を選択して出力する。 （もっと読む）