信号デスキュー方法および装置
【課題】超低圧ＶDDデジタル回路においては、クロックスキューは厳密な時間収率の劣化を招く大きな原因であるが、コンピュータによる設計の高度な自動化（ＥＤＡ）手段の様々なプロセスが存在する中でのスキュー調和がとれたクロックツリーを実現する。
【解決手段】参照信号およびローカル信号を受信し、それらを比較して位相差を検出するための位相比較器、位相差の値に関連して制御信号のオン／オフを切り替えるための制御回路、およびローカル信号バッファーを有し、前記ローカル信号バッファーはｎＭＯＳトランジスタおよび／またはｐＭＯＳトランジスタを有しており、前記制御信号に応じてホットキャリアインジェクションストレスをｎＭＯＳトランジスタまたはｐＭＯＳトランジスタに掛けてｎＭＯＳトランジスタまたはｐＭＯＳトランジスタのしきい値電圧を増加させる。
【解決手段】参照信号およびローカル信号を受信し、それらを比較して位相差を検出するための位相比較器、位相差の値に関連して制御信号のオン／オフを切り替えるための制御回路、およびローカル信号バッファーを有し、前記ローカル信号バッファーはｎＭＯＳトランジスタおよび／またはｐＭＯＳトランジスタを有しており、前記制御信号に応じてホットキャリアインジェクションストレスをｎＭＯＳトランジスタまたはｐＭＯＳトランジスタに掛けてｎＭＯＳトランジスタまたはｐＭＯＳトランジスタのしきい値電圧を増加させる。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は信号デスキュー装置および信号デスキュー方法に関する。より詳細に、本発明はサブスレッショルドデジタル回路またはニアスレッショルドデジタル回路のオンチップスキューモニタリングおよび自動ストレス印加スキームを備えたホットキャリアインジェクション（ＨＣＩ）ストレス印加を用いた信号デスキュー装置および信号デスキュー方法に関する。
【背景技術】
【０００２】
プロセッサやメモリー装置などの集積回路は、一般に、デジタルデータ信号とクロック信号を用いて、相互に通信できるようになっている。クロック信号とデータ信号は、通常、相互に同期して位相を揃えてクロック信号によってデータをラッチすることができる。
【０００３】
高機能デジタルシステムではデータ通信速度が速くなっており、また、そのような高機能デジタルシステムの電子部品を繋ぐ銅線や光ケーブルやプリント回路基板配線などの信号線の長さが長くなっているので、並列インターコネクションのためにそれぞれの信号線の受信末端におけるデータ到達時間のスキューが重要になっている。信号線それぞれのスキューはケーブル、接続器またはプリント回路基板配線におけるそれぞれの特性や長さの相違から生じる。さらにスキューは高速データ転送になるほど悪化する。
【０００４】
従来のデスキュー技術として、特許文献１は、可変遅延モジュールと制御モジュールとを有するクロックデスキュー回路を開示している。可変遅延モジュールにはデジタル入力クロック信号を受け取るための入力端子と、アナログ制御信号を受け取るための制御端子と、制御信号の値によって連続的に変化される時間間隔で典型的な信号エッジ（すなわち、立上りエッジまたは立下りエッジ）が遅れるように入力端子からバッファーに入力クロック信号を伝えるための遅延回路とが備わっている。制御モジュールには、遅れたクロック信号を遅延モジュールのバッファーから受け取るためのフィードバック線と、入力クロック信号を伝送するためのもう一つの線と、制御信号生成回路とが備わっている。 この制御信号生成回路は、バッファーからの遅れたクロックエッジが入力クロックエッジに比べて１クロック周期未満で遅れたときまたは進んだときに、遅延時間間隔を増加させる大きさを持った制御信号を遅延モジュールの制御端子に送る。
【０００５】
また、特許文献２は、ある値のストリングと補完値のストリングとの間の転移点を含むデジタルデータストリームを受け取る過程、大体の転移点を検出して転移点を概算する過程、 内部データシーケンスを概算転移点に時間的に整合させ線形フィードバックシフト記録器を起動させる過程、トレーニングシーケンスを受け取って入力振幅オフセットをスイープする過程、および トレーニングシーケンスからのデータと線形フィードバックシフト記録器からのデータとを比較する過程を有する方法を開示している。
【０００６】
ところで、超低圧ＶDDデジタル回路においては、クロックスキューは厳密な時間収率の劣化を招く大きな原因である。コンピュータによる設計の高度な自動化（ＥＤＡ）手段は平衡ＲＬＣ回路網を持つクロックツリーを合成することができるが、様々なプロセスが存在する中でスキュー調和がとれたクロックツリーを実現することは困難である。
【０００７】
スキューを緩和するために、非特許文献１はローカルクロックバッファーにクロックバーニアデバイス（ＣＶＤｓ）を挿入したインテル社製イタニウムファミリー・プロセッサー（図１）を開示している。クロック位相を比較した後、ＣＶＤｓが進んだクロックを遅らせて最も遅れているクロックに合わせる。しかしながら、この手法は、i) 遅延がVthに対して指数的に変動するのでゲートサイジングによる遅れ調整は無力であること、ii) クロックスキューの３σ／μは通常のＶDDにおけるものに比べて１０倍に悪化するので、そのような広いレンジのスキューに対応するにはクロックバッファー内のＣＶＤｓを実現困難な個数にしなければならないこと（図２）、iii) ＣＶＤｓでは設定ビットを書き込むためにファームウェア（たとえば 電気的に設定可能なフューズ）が必要であるため 面積オーバーヘッドを悪化させることから、超低圧ＶDD領域に移行することができない。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】米国特許５８９８２４２
【特許文献２】米国特許７３６２８３７
【非特許文献】
【０００９】
【非特許文献１】P. Mahoney, E. Fetzer, B. Doyle, S. Naffziger, "Clock Distribution on a Dual-Core, Multi-Threaded Itanium-Family Processor," ISSCC Dig. of Tech. Papers, pp. 292-293, Feb. 2005.
【非特許文献２】T. Ong, M. Levi, P. Ko, C. Hu, "Recovery of Threshold Voltage After Hot-Carrier Stressing," IEEE Transactions on Electron Devices, vol. 35, no. 7, pp. 978-984, Jul. 1988.
【非特許文献３】J. Hicks, D. Bergstrom, M. Hattendorf, J. Jopling, J. Maiz, S. Pae, C. Prasad, J. Wiedemer, "45nm Transistor Reliability," Intel Technology Journal, vol. 12, issue 2, pp. 131-144, Jun. 2008.
【発明の概要】
【発明が解決しようとする課題】
【００１０】
本発明の目的は、サブスレッショルドデジタル回路またはニアスレッショルドデジタル回路のためのオンチップスキューモニタリングおよび自動ストレス印加スキームを持ったホットキャリアインジェクション（ＨＣＩ）ストレス印加を利用することによる信号デスキュー装置および信号デスキュー方法を提供することである。
【課題を解決するための手段】
【００１１】
本発明者は上記目的を達成するためにホットキャリアインジェクションの検討を進めた結果、参照信号とローカル信号を受け取り、参照信号とローカル信号を比較して位相差を検出し、次いで位相差の値に従ってホットキャリアインジェクションストレスをローカル信号バッファーに加えると、ローカル信号が遅延されて信号の位相を一致させることができることを見出した。本発明はこれらの知見に基づいてさらに検討を重ねた結果完成するに至った。
【００１２】
すなわち、本発明は以下の態様を含む。
〔１〕 参照信号およびローカル信号を受信し、それらを比較して位相差を検出するための位相比較器、 位相差の値に関連して制御信号のオン／オフを切り替えるための制御回路、およびローカル信号バッファーを有し、
前記ローカル信号バッファーはｎＭＯＳトランジスタおよび／またはｐＭＯＳトランジスタを有し、前記制御信号に従ってホットキャリアインジェクションストレスをｎＭＯＳトランジスタまたはｐＭＯＳトランジスタに加えてｎＭＯＳトランジスタまたはｐＭＯＳトランジスタのしきい値電圧を増加させることを特徴とする信号デスキュー装置。
【００１３】
〔２〕 ドレイン電圧がソース電圧とほぼ同じになり且つゲート電圧がドレイン電圧よりも高くなるようにｎＭＯＳトランジスタのドレイン、ゲートおよび／またはソースに電圧を印加することによってホットキャリアインジェクションストレスを加える〔１〕に記載の信号デスキュー装置。
【００１４】
〔３〕 ドレイン電圧がソース電圧とほぼ同じになり且つゲート電圧がドレイン電圧よりも低くなるようにｐＭＯＳトランジスタのドレイン、ゲートおよび／またはソースに電圧を印加することによってホットキャリアインジェクションストレスを加える〔１〕に記載の信号デスキュー装置。
【００１５】
〔４〕 一回あたり０．１〜１００秒間のホットキャリアインジェクションストレスを繰り返し加える〔１〕〜〔３〕のいずれかひとつに記載の信号デスキュー装置。
【００１６】
〔５〕 印加電圧が交流電圧である〔２〕〜〔４〕のいずれかひとつに記載の信号デスキュー装置。
【００１７】
〔６〕 参照信号とローカル信号のそれぞれがクロック信号である、〔１〕〜〔５〕のいずれかひとつに記載の信号デスキュー装置。
【００１８】
〔７〕 〔１〕〜〔６〕のいずれかひとつに記載の信号デスキュー装置を複数有し且つ該信号デスキュー装置に接続されたスキャンチェインをさらに有する回路であって、該スキャンチェインはすべての設定ビットを初期化する機能、候補となる信号デスキュー装置を見つけ出すために設定ビットをスキャンアウトする機能、および候補となった信号デスキュー装置に制御信号を出力するために設定ビットをスキャンインする機能を有し、そしてホットキャリアインジェクションストレスを制御信号に従って信号デスキュー装置のそれぞれに加えることを特徴とする低スキュー信号回路。
【００１９】
〔８〕 スキャンチェインは設定ビットをスキャンインする前に設定ビットの一部をマスクする機能をさらに有し、それによって総ストレス印加電流が信号デスキュー装置の最大許容電流を超えないようにする〔７〕に記載の低スキュー信号回路。
【００２０】
〔９〕 信号デスキュー装置がＨ字状ツリーとなって繋がっている〔７〕または〔８〕に記載の低スキュー信号回路。
【００２１】
〔１０〕 ｎＭＯＳトランジスタおよび／またはｐＭＯＳトランジスタを有する第一インバータ、第二インバータ、およびスイッチを有する信号バッファーであって、
入力信号が第一インバータに入力され、第一インバータからの出力信号が第二インバータに入力され、前記スイッチが、ドレイン電圧がソース電圧とほぼ同じになり且つゲート電圧がドレイン電圧より高くなるようにまたはドレイン電圧がソース電圧とほぼ同じになり且つゲート電圧がドレイン電圧より低くなるように、ｎＭＯＳトランジスタまたはｐＭＯＳトランジスタのドレイン、ソースおよび／またはゲートに印加される電圧を制御することを特徴とする信号バッファー。
【００２２】
〔１１〕 参照信号とローカル信号を受け取る過程、参照信号とローカル信号とを比較して位相差を検出する過程、ローカル信号バッファーにホットキャリアインジェクションストレスを加えて位相差の値に従ってローカル信号を遅らせる過程を有する、信号デスキュー方法。
【００２３】
〔１２〕 〔１〕〜〔６〕に記載のいずれかひとつの信号デスキュー装置のすべての設定ビットを初期化する過程、信号デスキュー装置のうちから候補となる信号デスキュー装置を探すために設定ビットをスキャンアウトする過程、候補となる信号デスキュー装置に制御信号を出力するために設定ビットをスキャンインする過程、および制御信号に従って候補となった信号デスキュー装置にホットキャリアインジェクションストレスを加える過程を有する信号デスキュー方法。
【００２４】
〔１３〕 設定ビットをスキャンインする前に設定ビットの一部をマスクする過程をさらに有する〔１２〕に記載の信号デスキュー方法。
【発明の効果】
【００２５】
本発明によれば、ホットキャリアインジェクション（ＨＣＩ）ストレスを利用した信号デスキュー装置および信号デスキュー方法が提供される。本発明によれば、サブスレッショルドまたはニアスレッショルドデジタル回路などのためのオンチップスキューモニタリングおよび自動ストレス印加スキームを持つ低スキュー信号回路が提供される。さらに本発明に係る信号デスキュー装置および信号デスキュー方法を用いることによって、超低圧VDDデジタル回路における時間収率損を減らすし、また低スキュー回路を容易に設計することができる。
【図面の簡単な説明】
【００２６】
【図１】クロックバーリエデバイス（ＣＶＤｓ）を有する従来のクロックバッファーを示す回路図である。
【図２】VDDに対するクロックバッファー中のＣＶＤｓの必要数が急激に増加することを示す図である。
【図３】本発明によって提供される、ＨＣＩで調整されるクロックバッファー（ＨＴＣＢ）の概念を示す回路図である。
【図４】図３中のトランジスタＭ1におけるVthシフトを示す図である。
【図５】ＨＣＩストレスを加えた後にCKLOCALにおける遅延の増加を示す図である。
【図６】領域毎にオンチップスキューモニタリングおよび自動ストレス印加スキームを有するＨ字状クロックツリーの一態様を示す図である。
【図７】オンチップスキューモニタリング用の位相比較器とＨＴＣＢの実行を示す回路図である。
【図８】自動化されたストレス印加過程のフローチャートを示す図である。
【図９】（ａ）ストレス電流に対するストレス電圧VDD、（ｂ）１０個のチップのストレス時間、および（ｃ）ＨＣＩ調整の前後における０．４Ｖ VDDで正規化されたスキューを示す図である。
【図１０】（ａ）ＨＣＩ調整前の、（ｂ）ＨＣＩ調整後の、（ｃ）CKREFの上昇時間がほとんど影響を受けないことを示すために（ｂ）のCKREF上に（ａ）のCKREFを重ね合わたときの、および（ｄ）ＨＣＩ調整によって遅延されたCKLOCALを、０．５Ｖ VDDにおいて測定されたクロック波形で示す図である。
【図１１】４０ｎｍＣＭＯＳにクロックツリーのダイ顕微鏡写真の一例を示す図である。
【図１２】ｎＭＯＳトランジスタ上において一般的に生じるＨＣＩ効果を示す図である。
【発明を実施するための形態】
【００２７】
本発明の詳細を以下に説明する。
【００２８】
図１２に、ｎＭＯＳトランジスタにおいて一般的に生じるＨＣＩ効果を示す。ホットキャリアインジェクション（ＨＣＩ）は、ソリッドステート電子素子または半導体電子素子において電子または正孔のいずれかが、ポテンシャル障壁を乗り越えるのに必要十分な動的エネルギーを得て、界面準位を壊す現象である。酸化物の中にそのような可動性キャリアが在ると多数の物理的ストレス作用を引き起こす。該作用は長期に亘って素子の特性を大幅に変化させる。ストレスの蓄積によって、しきい値電圧などの回路パラメータにずれを最終的に引き起こす。
【００２９】
ＨＣＩストレス印加を実施するためには、(i) 大電流をＭＯＳトランジスタのチャネルを通して流して電子を活性化し、その電子をホットキャリアにするか、または(ii) 高圧VDSを印加してチャネルキャリアを加速するためにドレインの高電子領域を形成し、それによって電離衝突と電子なだれの増大が生じて、電子−正孔対を生じさせる。当該対をゲート−酸化物に注入することができる。具体的に、ホットキャリアインジェクションストレスを実行するために、電圧をｎＭＯＳトランジスタのドレイン、ゲートおよび／またはソースに印加してドレイン電圧がソース電圧とほぼ同じになり且つゲート電圧がドレイン電圧より高くなるようにするか、または電圧をｐＭＯＳトランジスタのドレイン、ゲートおよび／またはソースに印加してドレイン電圧がソース電圧とほぼ同じになり且つゲート電圧がドレイン電圧よりも低くなるようにする。
【００３０】
ＨＣＩストレスを加えると、最終的に、しきい値電圧Vthが増加する結果となる。図４に示すとおり、ストレスを除去するとVthはある程度に回復する。有意な量のキャリアを素子の総寿命が捕らえるので、このVthの増加は記憶される（非特許文献２参照）。ＨＣＩストレスは繰り返し加えてもよい。該繰り返される２つのストレス印加の間の待機時間は数分間であってもよい。注入されたキャリアが捕捉されなくてもよい。復帰効果は次のストレス印加の際に考慮することができる。Vthの増加は図５に示すようにＭＯＳトランジスタの応答時間を長引かせる。印加毎のストレス印加時間が短くなるほど、加えられる遅延の解消効果が高く、過剰なストレス印加を防ぐ。ホットキャリアインジェクションストレスの印加時間は、一印加につき、好ましくは０．１〜１００秒間、より好ましくは１〜１０秒間である。温度を上げるとＨＣＩ効果を増大させることができるけれどあまり推奨しない。ＡＣストレスの印加はＤＣストレスの印加に比べて効果的である。通常、ＨＣＩはｐＭＯＳトランジスタよりもｎＭＯＳトランジスタにおいて強い効果をもたらす。
【００３１】
（信号バッファー）
本発明に係る信号バッファーは、ｎＭＯＳトランジスタおよび／またはｐＭＯＳトランジスタを有する第一インバータ、第二インバータ、およびスイッチを有する。本発明に係る信号バッファーのコンセプトを図３に示す。
【００３２】
本発明の信号バッファーにおいては、スイッチが、第一インバータの中にあるｎＭＯＳトランジスタまたはｐＭＯＳトランジスタのドレイン、ソースおよび／またはゲートに掛かる電圧を制御する。ｎＭＯＳトランジスタでは、ドレイン電圧がソース電圧とほぼ同じになり且つゲート電圧がドレイン電圧より高くなるときに、ホットキャリアインジェクションストレスがｎＭＯＳトランジスタに加わる。ｐＭＯＳトランジスタでは、ドレイン電圧がソース電圧とほぼ同じになり且つゲート電圧がドレイン電圧より低くなるときに、ホットキャリアインジェクションストレスがｐＭＯＳトランジスタに加わる。入力信号が第一インバータに入力される。入力信号は、ＨＣＩストレスが加えられたＭＯＳトランジスタを有する第一インバータにおいて遅れる。第二インバータにおいて、第一インバータからの出力信号を再びはっきりさせてスルーレートを高めることができる。
【００３３】
結果的に、図５に示すように、ＨＣＩストレスが加えられた信号バッファー（以下、ＨＴＣＢ）の遅れも増えるので、サブスレッショルド／ニアスレッショルド領域で特に優れている。図５に示すＨＴＣＢにおいては、回路の中にあるタイミング素子が立上りクロックエッジによって引き起こされ、クロック負荷変化に依拠しないので、第一インバータ内のＭ1だけがストレスを掛けられる必要がある。
【００３４】
（信号デスキュー装置）
本発明に係る信号デスキュー装置は、位相比較器、制御回路、およびローカル信号バッファーを有するものである。本発明に係る信号デスキュー装置の一形態を図７に示す。位相比較器は、参照信号およびローカル信号を受信し、それらを比較して位相差を検出するためのものである。位相比較器は、スタンダードセルから構成されるものであってもよく、それゆえに統合できるものであってもよい。制御回路は、位相差の値に関連してCONFIG BITなどの制御信号のオン／オフを切り替えるためのものである。ローカル信号バッファーはｎＭＯＳトランジスタおよび／またはｐＭＯＳトランジスタを有するもので、前に述べた本発明に係る信号バッファーであってもよい。制御信号によって信号バッファーのスイッチを操作する。位相差の値が所定のしきい値を超えた場合は、制御信号がオンに切り替わり、ＭＯＳトランジスタにＨＣＩストレスが加わる。参照信号とローカル信号のそれぞれは、通常、クロック信号である。
【００３５】
（低スキュー信号回路）
本発明に係る低スキュー信号回路は複数の信号デスキュー装置と、該信号デスキュー装置に接続されたスキャンチェインを有するものである。信号デスキュー装置は前述の本発明に係る装置である。
【００３６】
スキャンチェインはすべての設定ビットを初期化する機能、前記信号デスキュー装置の中から候補となる信号デスキュー装置を見つけ出すために設定ビットをスキャンアウトする機能、および候補となった信号デスキュー装置に制御信号を出力するために設定ビットをスキャンインする機能を有する。制御信号に従って候補となった信号デスキュー装置にホットキャリアインジェクションストレスを加える。好ましいスキャンチェインは設定ビットをスキャンインする前に設定ビットの一部をマスクする機能をさらに有する。マスクキングによってホットキャリアインジェクションストレスが候補装置に加わるのを部分的に止めて、総ストレス電流が信号デスキュー装置の最大許容電流を超えないようにすることができる。スキャニング操作毎にマスキング領域を変更してもよい。ＨＣＩストレスを印加された信号デスキュー装置のそれぞれはそれぞれのローカル信号を遅らせてグローバルクロック信号または参照クロック信号のような最も遅延した信号に揃える。本発明の低スキュー信号回路では、信号デスキュー装置がＨ字状ツリーとなって繋がっていることが好ましい。
【００３７】
たとえば、平衡負荷を用いたグリッドベースのＨ字状クロックツリーは図６に示すような広がりをしている。領域０、１および２で組み立てられている。各領域において、遅延素子がローカル参照クロック（CKREF）を出力する。CKREFは設計時にいずれのローカルクロック（CKLOCAL）よりも相対的に遅れるように予め定められた、人為的な最遅延クロックである。そうでなければ、参照としての最遅延ローカルクロックを探す作業を行わなければならない。CKREFの位相情報はその領域に送られ、ＨＴＣＢがストレスを印加されてCKREFにCKLOCALを合わせ込む。デスキューはチップ上の同じ領域にあるCKLOCALにだけ適用され、本発明の有効性が証明されたことがわかる。ここに提案したデスキュー調整スキームは他のクロックツリーレベルにも展開することができる。
【００３８】
図８は自動化されたストレス印加過程のフローチャートを示す図である。初期において、位相比較器内のすべてのCONFIGビットがスキャンチェインによって「１」に初期化される。評価時において、図７に示すＤ−フリップフロップＩ1およびＩ2をクロスサンプリングしてCKREFとCKLOCALの位相を比較する。位相差を検出した場合はCONFIGビットを「０」にリセットする。Ｉ1およびＩ2のセットアップ時間によって準安定状態を回避するための保護周波数帯を規定し、遅延の解消度合を保護周波数帯に制限する。低活性CONFIGビットは、接続されたＨＴＣＢにストレスを印加すべきかどうかを表示する。ストレス印加時において、GLOBAL SIGNAL STRESSは「０」にアサートされる。通常電圧１．１Ｖ VDDより大きく高くなるほどにVDDが上昇する。「０」CONFIGビットはグランドレベルで維持される。「１」CONFIGビットはＩ3中のラッチの結果VDDレベルに応じて従う。したがって、レベルシフターは必要ない。０ＶとVDDの間で振幅するＡＣ信号はSEMI-GLOBAL CLKに適用される。CONFIGが「０」の場合、Ｍ1およびＭ2は同時にオンに切り替えられ、大電流が図７に示すＨＴＣＢの中にあるｎＭＯＳトランジスタＭ4に流入し、ＨＣＩストレス印加状態になる。
【００３９】
ストレス印加の間ずっと大きな電流が流れる（図９（ａ）参照）。ストレス印加電流は一つのＨＴＣＢにつき１ｍＡを超えるかもしれない。１００以上のＨＴＣＢを有する大型回路では、総ストレス印加電流はパワーグリッドによって許容される最大電流を超えるかもしれない。この問題を解決するために、III-V過程で位相比較器のCONFIGビットをスキャンアウトし、「０」ビットの部分を「１」としてマスクし、CONFIGビットを再度スキャンインする。そのようなことで連続してチップにストレスを印可する。I、IIIおよびV過程が通常電圧１．１Ｖ VDDで行われて正確なスキャン機能が保証される。II過程が目標とされる超低圧VDDで行われる。ホールドタイムのデバックのように、設計調整において選択的ストレス印加のためにスタンドアロンでVおよびVI過程を使用することもできる。
【実施例】
【００４０】
本発明の実施例を示して本発明をより具体的に説明する。これらは本発明を説明するためだけの例であって、本発明はこれらによって限定されない。
【００４１】
図１１に示すように、グリッドベースの平衡負荷を有するＨ型クロックツリーを４０ｎｍ 高ｋＣＭＯＳプロセスの１．１×０．８ｍｍ2ダイの上に配線した。
【００４２】
適切なストレス印加電圧VDDは個別のプロセス技術に従う。本実施例では、２．５Ｖ VDDを採用し、デバイスは３．０Ｖ VDD超でも耐え得る。毎回のストレス印加時間は５秒とした。面積オーバーヘッドを最小化するために、ＨＴＣＢに別のパワーネットを適用しないので、バイアス温度不安定性［ＢＴＩ］（非特許文献３）が起きて、同じパワーグリッドを共同で使用する他の論理ゲートを劣化するかもしれない。他のゲートにおけるＢＴＩを軽減するために、この実験では２５℃室温にてＡＣストレス印加をＨＴＣＢに適用した。０．４Ｖ VDDにおける測定結果を図９に示した。平均して、ＨＣＩ調整によって８倍以上スキューが低減された（図９（ｃ））。ダイあたり１３５秒のストレス印加時間を要した（図９（ｂ））。なお、高ｋプロセスを使用した。高ｋ誘電体以外のプロセスでは、ストレス印加時間はより短くすることができる。
【００４３】
図９（ｃ）に示すように、調整から２週間経過時においても、大きな立ち直りは観測されなかった。図９（ｃ）中の線を外挿することによって、多くの民生用電子デバイスの耐用年数をカバーするのに十分な期間、すなわち数年間はずっと注入されたキャリアが捕らわれているであろう。
【００４４】
図１０（ａ）および（ｂ）に、０．５Ｖ VDDにて調整する前および調整した後のクロック立ち上がりエッジとスキューの測定結果を示す。クロック信号はプローブパッドを介して入力されるので、立ち上がり時間とスキューの絶対値は大きくなる。図１０（ｃ）および（ｄ）に、図１０（ａ）と図１０（ｂ）とを重ねたものを示す。図１０（ｃ）に示すとおり、ＨＣＩストレス印加後、CKREFの立ち上がり時間と波形はほとんど影響を受けない。一方、図１０（ｄ）に示すとおり、CKLOCALは遅れる。これによって、ＨＴＣＢに選択的にストレス印加したときの効果が確認された。将来的には、提案したＨＣＩストレス印加方法は、ウェハー・バーインテストの形で組み込むことがたぶんできる。
【産業上の利用可能性】
【００４５】
本発明の信号バッファー、デスキュー信号装置、および低デスキュー信号回路は、集積回路に、好ましくは高速で相互に通信を行うプロセッサやメモリー素子などの超低圧ＶDDデジタル回路に有用である。
【技術分野】
【０００１】
本発明は信号デスキュー装置および信号デスキュー方法に関する。より詳細に、本発明はサブスレッショルドデジタル回路またはニアスレッショルドデジタル回路のオンチップスキューモニタリングおよび自動ストレス印加スキームを備えたホットキャリアインジェクション（ＨＣＩ）ストレス印加を用いた信号デスキュー装置および信号デスキュー方法に関する。
【背景技術】
【０００２】
プロセッサやメモリー装置などの集積回路は、一般に、デジタルデータ信号とクロック信号を用いて、相互に通信できるようになっている。クロック信号とデータ信号は、通常、相互に同期して位相を揃えてクロック信号によってデータをラッチすることができる。
【０００３】
高機能デジタルシステムではデータ通信速度が速くなっており、また、そのような高機能デジタルシステムの電子部品を繋ぐ銅線や光ケーブルやプリント回路基板配線などの信号線の長さが長くなっているので、並列インターコネクションのためにそれぞれの信号線の受信末端におけるデータ到達時間のスキューが重要になっている。信号線それぞれのスキューはケーブル、接続器またはプリント回路基板配線におけるそれぞれの特性や長さの相違から生じる。さらにスキューは高速データ転送になるほど悪化する。
【０００４】
従来のデスキュー技術として、特許文献１は、可変遅延モジュールと制御モジュールとを有するクロックデスキュー回路を開示している。可変遅延モジュールにはデジタル入力クロック信号を受け取るための入力端子と、アナログ制御信号を受け取るための制御端子と、制御信号の値によって連続的に変化される時間間隔で典型的な信号エッジ（すなわち、立上りエッジまたは立下りエッジ）が遅れるように入力端子からバッファーに入力クロック信号を伝えるための遅延回路とが備わっている。制御モジュールには、遅れたクロック信号を遅延モジュールのバッファーから受け取るためのフィードバック線と、入力クロック信号を伝送するためのもう一つの線と、制御信号生成回路とが備わっている。 この制御信号生成回路は、バッファーからの遅れたクロックエッジが入力クロックエッジに比べて１クロック周期未満で遅れたときまたは進んだときに、遅延時間間隔を増加させる大きさを持った制御信号を遅延モジュールの制御端子に送る。
【０００５】
また、特許文献２は、ある値のストリングと補完値のストリングとの間の転移点を含むデジタルデータストリームを受け取る過程、大体の転移点を検出して転移点を概算する過程、 内部データシーケンスを概算転移点に時間的に整合させ線形フィードバックシフト記録器を起動させる過程、トレーニングシーケンスを受け取って入力振幅オフセットをスイープする過程、および トレーニングシーケンスからのデータと線形フィードバックシフト記録器からのデータとを比較する過程を有する方法を開示している。
【０００６】
ところで、超低圧ＶDDデジタル回路においては、クロックスキューは厳密な時間収率の劣化を招く大きな原因である。コンピュータによる設計の高度な自動化（ＥＤＡ）手段は平衡ＲＬＣ回路網を持つクロックツリーを合成することができるが、様々なプロセスが存在する中でスキュー調和がとれたクロックツリーを実現することは困難である。
【０００７】
スキューを緩和するために、非特許文献１はローカルクロックバッファーにクロックバーニアデバイス（ＣＶＤｓ）を挿入したインテル社製イタニウムファミリー・プロセッサー（図１）を開示している。クロック位相を比較した後、ＣＶＤｓが進んだクロックを遅らせて最も遅れているクロックに合わせる。しかしながら、この手法は、i) 遅延がVthに対して指数的に変動するのでゲートサイジングによる遅れ調整は無力であること、ii) クロックスキューの３σ／μは通常のＶDDにおけるものに比べて１０倍に悪化するので、そのような広いレンジのスキューに対応するにはクロックバッファー内のＣＶＤｓを実現困難な個数にしなければならないこと（図２）、iii) ＣＶＤｓでは設定ビットを書き込むためにファームウェア（たとえば 電気的に設定可能なフューズ）が必要であるため 面積オーバーヘッドを悪化させることから、超低圧ＶDD領域に移行することができない。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】米国特許５８９８２４２
【特許文献２】米国特許７３６２８３７
【非特許文献】
【０００９】
【非特許文献１】P. Mahoney, E. Fetzer, B. Doyle, S. Naffziger, "Clock Distribution on a Dual-Core, Multi-Threaded Itanium-Family Processor," ISSCC Dig. of Tech. Papers, pp. 292-293, Feb. 2005.
【非特許文献２】T. Ong, M. Levi, P. Ko, C. Hu, "Recovery of Threshold Voltage After Hot-Carrier Stressing," IEEE Transactions on Electron Devices, vol. 35, no. 7, pp. 978-984, Jul. 1988.
【非特許文献３】J. Hicks, D. Bergstrom, M. Hattendorf, J. Jopling, J. Maiz, S. Pae, C. Prasad, J. Wiedemer, "45nm Transistor Reliability," Intel Technology Journal, vol. 12, issue 2, pp. 131-144, Jun. 2008.
【発明の概要】
【発明が解決しようとする課題】
【００１０】
本発明の目的は、サブスレッショルドデジタル回路またはニアスレッショルドデジタル回路のためのオンチップスキューモニタリングおよび自動ストレス印加スキームを持ったホットキャリアインジェクション（ＨＣＩ）ストレス印加を利用することによる信号デスキュー装置および信号デスキュー方法を提供することである。
【課題を解決するための手段】
【００１１】
本発明者は上記目的を達成するためにホットキャリアインジェクションの検討を進めた結果、参照信号とローカル信号を受け取り、参照信号とローカル信号を比較して位相差を検出し、次いで位相差の値に従ってホットキャリアインジェクションストレスをローカル信号バッファーに加えると、ローカル信号が遅延されて信号の位相を一致させることができることを見出した。本発明はこれらの知見に基づいてさらに検討を重ねた結果完成するに至った。
【００１２】
すなわち、本発明は以下の態様を含む。
〔１〕 参照信号およびローカル信号を受信し、それらを比較して位相差を検出するための位相比較器、 位相差の値に関連して制御信号のオン／オフを切り替えるための制御回路、およびローカル信号バッファーを有し、
前記ローカル信号バッファーはｎＭＯＳトランジスタおよび／またはｐＭＯＳトランジスタを有し、前記制御信号に従ってホットキャリアインジェクションストレスをｎＭＯＳトランジスタまたはｐＭＯＳトランジスタに加えてｎＭＯＳトランジスタまたはｐＭＯＳトランジスタのしきい値電圧を増加させることを特徴とする信号デスキュー装置。
【００１３】
〔２〕 ドレイン電圧がソース電圧とほぼ同じになり且つゲート電圧がドレイン電圧よりも高くなるようにｎＭＯＳトランジスタのドレイン、ゲートおよび／またはソースに電圧を印加することによってホットキャリアインジェクションストレスを加える〔１〕に記載の信号デスキュー装置。
【００１４】
〔３〕 ドレイン電圧がソース電圧とほぼ同じになり且つゲート電圧がドレイン電圧よりも低くなるようにｐＭＯＳトランジスタのドレイン、ゲートおよび／またはソースに電圧を印加することによってホットキャリアインジェクションストレスを加える〔１〕に記載の信号デスキュー装置。
【００１５】
〔４〕 一回あたり０．１〜１００秒間のホットキャリアインジェクションストレスを繰り返し加える〔１〕〜〔３〕のいずれかひとつに記載の信号デスキュー装置。
【００１６】
〔５〕 印加電圧が交流電圧である〔２〕〜〔４〕のいずれかひとつに記載の信号デスキュー装置。
【００１７】
〔６〕 参照信号とローカル信号のそれぞれがクロック信号である、〔１〕〜〔５〕のいずれかひとつに記載の信号デスキュー装置。
【００１８】
〔７〕 〔１〕〜〔６〕のいずれかひとつに記載の信号デスキュー装置を複数有し且つ該信号デスキュー装置に接続されたスキャンチェインをさらに有する回路であって、該スキャンチェインはすべての設定ビットを初期化する機能、候補となる信号デスキュー装置を見つけ出すために設定ビットをスキャンアウトする機能、および候補となった信号デスキュー装置に制御信号を出力するために設定ビットをスキャンインする機能を有し、そしてホットキャリアインジェクションストレスを制御信号に従って信号デスキュー装置のそれぞれに加えることを特徴とする低スキュー信号回路。
【００１９】
〔８〕 スキャンチェインは設定ビットをスキャンインする前に設定ビットの一部をマスクする機能をさらに有し、それによって総ストレス印加電流が信号デスキュー装置の最大許容電流を超えないようにする〔７〕に記載の低スキュー信号回路。
【００２０】
〔９〕 信号デスキュー装置がＨ字状ツリーとなって繋がっている〔７〕または〔８〕に記載の低スキュー信号回路。
【００２１】
〔１０〕 ｎＭＯＳトランジスタおよび／またはｐＭＯＳトランジスタを有する第一インバータ、第二インバータ、およびスイッチを有する信号バッファーであって、
入力信号が第一インバータに入力され、第一インバータからの出力信号が第二インバータに入力され、前記スイッチが、ドレイン電圧がソース電圧とほぼ同じになり且つゲート電圧がドレイン電圧より高くなるようにまたはドレイン電圧がソース電圧とほぼ同じになり且つゲート電圧がドレイン電圧より低くなるように、ｎＭＯＳトランジスタまたはｐＭＯＳトランジスタのドレイン、ソースおよび／またはゲートに印加される電圧を制御することを特徴とする信号バッファー。
【００２２】
〔１１〕 参照信号とローカル信号を受け取る過程、参照信号とローカル信号とを比較して位相差を検出する過程、ローカル信号バッファーにホットキャリアインジェクションストレスを加えて位相差の値に従ってローカル信号を遅らせる過程を有する、信号デスキュー方法。
【００２３】
〔１２〕 〔１〕〜〔６〕に記載のいずれかひとつの信号デスキュー装置のすべての設定ビットを初期化する過程、信号デスキュー装置のうちから候補となる信号デスキュー装置を探すために設定ビットをスキャンアウトする過程、候補となる信号デスキュー装置に制御信号を出力するために設定ビットをスキャンインする過程、および制御信号に従って候補となった信号デスキュー装置にホットキャリアインジェクションストレスを加える過程を有する信号デスキュー方法。
【００２４】
〔１３〕 設定ビットをスキャンインする前に設定ビットの一部をマスクする過程をさらに有する〔１２〕に記載の信号デスキュー方法。
【発明の効果】
【００２５】
本発明によれば、ホットキャリアインジェクション（ＨＣＩ）ストレスを利用した信号デスキュー装置および信号デスキュー方法が提供される。本発明によれば、サブスレッショルドまたはニアスレッショルドデジタル回路などのためのオンチップスキューモニタリングおよび自動ストレス印加スキームを持つ低スキュー信号回路が提供される。さらに本発明に係る信号デスキュー装置および信号デスキュー方法を用いることによって、超低圧VDDデジタル回路における時間収率損を減らすし、また低スキュー回路を容易に設計することができる。
【図面の簡単な説明】
【００２６】
【図１】クロックバーリエデバイス（ＣＶＤｓ）を有する従来のクロックバッファーを示す回路図である。
【図２】VDDに対するクロックバッファー中のＣＶＤｓの必要数が急激に増加することを示す図である。
【図３】本発明によって提供される、ＨＣＩで調整されるクロックバッファー（ＨＴＣＢ）の概念を示す回路図である。
【図４】図３中のトランジスタＭ1におけるVthシフトを示す図である。
【図５】ＨＣＩストレスを加えた後にCKLOCALにおける遅延の増加を示す図である。
【図６】領域毎にオンチップスキューモニタリングおよび自動ストレス印加スキームを有するＨ字状クロックツリーの一態様を示す図である。
【図７】オンチップスキューモニタリング用の位相比較器とＨＴＣＢの実行を示す回路図である。
【図８】自動化されたストレス印加過程のフローチャートを示す図である。
【図９】（ａ）ストレス電流に対するストレス電圧VDD、（ｂ）１０個のチップのストレス時間、および（ｃ）ＨＣＩ調整の前後における０．４Ｖ VDDで正規化されたスキューを示す図である。
【図１０】（ａ）ＨＣＩ調整前の、（ｂ）ＨＣＩ調整後の、（ｃ）CKREFの上昇時間がほとんど影響を受けないことを示すために（ｂ）のCKREF上に（ａ）のCKREFを重ね合わたときの、および（ｄ）ＨＣＩ調整によって遅延されたCKLOCALを、０．５Ｖ VDDにおいて測定されたクロック波形で示す図である。
【図１１】４０ｎｍＣＭＯＳにクロックツリーのダイ顕微鏡写真の一例を示す図である。
【図１２】ｎＭＯＳトランジスタ上において一般的に生じるＨＣＩ効果を示す図である。
【発明を実施するための形態】
【００２７】
本発明の詳細を以下に説明する。
【００２８】
図１２に、ｎＭＯＳトランジスタにおいて一般的に生じるＨＣＩ効果を示す。ホットキャリアインジェクション（ＨＣＩ）は、ソリッドステート電子素子または半導体電子素子において電子または正孔のいずれかが、ポテンシャル障壁を乗り越えるのに必要十分な動的エネルギーを得て、界面準位を壊す現象である。酸化物の中にそのような可動性キャリアが在ると多数の物理的ストレス作用を引き起こす。該作用は長期に亘って素子の特性を大幅に変化させる。ストレスの蓄積によって、しきい値電圧などの回路パラメータにずれを最終的に引き起こす。
【００２９】
ＨＣＩストレス印加を実施するためには、(i) 大電流をＭＯＳトランジスタのチャネルを通して流して電子を活性化し、その電子をホットキャリアにするか、または(ii) 高圧VDSを印加してチャネルキャリアを加速するためにドレインの高電子領域を形成し、それによって電離衝突と電子なだれの増大が生じて、電子−正孔対を生じさせる。当該対をゲート−酸化物に注入することができる。具体的に、ホットキャリアインジェクションストレスを実行するために、電圧をｎＭＯＳトランジスタのドレイン、ゲートおよび／またはソースに印加してドレイン電圧がソース電圧とほぼ同じになり且つゲート電圧がドレイン電圧より高くなるようにするか、または電圧をｐＭＯＳトランジスタのドレイン、ゲートおよび／またはソースに印加してドレイン電圧がソース電圧とほぼ同じになり且つゲート電圧がドレイン電圧よりも低くなるようにする。
【００３０】
ＨＣＩストレスを加えると、最終的に、しきい値電圧Vthが増加する結果となる。図４に示すとおり、ストレスを除去するとVthはある程度に回復する。有意な量のキャリアを素子の総寿命が捕らえるので、このVthの増加は記憶される（非特許文献２参照）。ＨＣＩストレスは繰り返し加えてもよい。該繰り返される２つのストレス印加の間の待機時間は数分間であってもよい。注入されたキャリアが捕捉されなくてもよい。復帰効果は次のストレス印加の際に考慮することができる。Vthの増加は図５に示すようにＭＯＳトランジスタの応答時間を長引かせる。印加毎のストレス印加時間が短くなるほど、加えられる遅延の解消効果が高く、過剰なストレス印加を防ぐ。ホットキャリアインジェクションストレスの印加時間は、一印加につき、好ましくは０．１〜１００秒間、より好ましくは１〜１０秒間である。温度を上げるとＨＣＩ効果を増大させることができるけれどあまり推奨しない。ＡＣストレスの印加はＤＣストレスの印加に比べて効果的である。通常、ＨＣＩはｐＭＯＳトランジスタよりもｎＭＯＳトランジスタにおいて強い効果をもたらす。
【００３１】
（信号バッファー）
本発明に係る信号バッファーは、ｎＭＯＳトランジスタおよび／またはｐＭＯＳトランジスタを有する第一インバータ、第二インバータ、およびスイッチを有する。本発明に係る信号バッファーのコンセプトを図３に示す。
【００３２】
本発明の信号バッファーにおいては、スイッチが、第一インバータの中にあるｎＭＯＳトランジスタまたはｐＭＯＳトランジスタのドレイン、ソースおよび／またはゲートに掛かる電圧を制御する。ｎＭＯＳトランジスタでは、ドレイン電圧がソース電圧とほぼ同じになり且つゲート電圧がドレイン電圧より高くなるときに、ホットキャリアインジェクションストレスがｎＭＯＳトランジスタに加わる。ｐＭＯＳトランジスタでは、ドレイン電圧がソース電圧とほぼ同じになり且つゲート電圧がドレイン電圧より低くなるときに、ホットキャリアインジェクションストレスがｐＭＯＳトランジスタに加わる。入力信号が第一インバータに入力される。入力信号は、ＨＣＩストレスが加えられたＭＯＳトランジスタを有する第一インバータにおいて遅れる。第二インバータにおいて、第一インバータからの出力信号を再びはっきりさせてスルーレートを高めることができる。
【００３３】
結果的に、図５に示すように、ＨＣＩストレスが加えられた信号バッファー（以下、ＨＴＣＢ）の遅れも増えるので、サブスレッショルド／ニアスレッショルド領域で特に優れている。図５に示すＨＴＣＢにおいては、回路の中にあるタイミング素子が立上りクロックエッジによって引き起こされ、クロック負荷変化に依拠しないので、第一インバータ内のＭ1だけがストレスを掛けられる必要がある。
【００３４】
（信号デスキュー装置）
本発明に係る信号デスキュー装置は、位相比較器、制御回路、およびローカル信号バッファーを有するものである。本発明に係る信号デスキュー装置の一形態を図７に示す。位相比較器は、参照信号およびローカル信号を受信し、それらを比較して位相差を検出するためのものである。位相比較器は、スタンダードセルから構成されるものであってもよく、それゆえに統合できるものであってもよい。制御回路は、位相差の値に関連してCONFIG BITなどの制御信号のオン／オフを切り替えるためのものである。ローカル信号バッファーはｎＭＯＳトランジスタおよび／またはｐＭＯＳトランジスタを有するもので、前に述べた本発明に係る信号バッファーであってもよい。制御信号によって信号バッファーのスイッチを操作する。位相差の値が所定のしきい値を超えた場合は、制御信号がオンに切り替わり、ＭＯＳトランジスタにＨＣＩストレスが加わる。参照信号とローカル信号のそれぞれは、通常、クロック信号である。
【００３５】
（低スキュー信号回路）
本発明に係る低スキュー信号回路は複数の信号デスキュー装置と、該信号デスキュー装置に接続されたスキャンチェインを有するものである。信号デスキュー装置は前述の本発明に係る装置である。
【００３６】
スキャンチェインはすべての設定ビットを初期化する機能、前記信号デスキュー装置の中から候補となる信号デスキュー装置を見つけ出すために設定ビットをスキャンアウトする機能、および候補となった信号デスキュー装置に制御信号を出力するために設定ビットをスキャンインする機能を有する。制御信号に従って候補となった信号デスキュー装置にホットキャリアインジェクションストレスを加える。好ましいスキャンチェインは設定ビットをスキャンインする前に設定ビットの一部をマスクする機能をさらに有する。マスクキングによってホットキャリアインジェクションストレスが候補装置に加わるのを部分的に止めて、総ストレス電流が信号デスキュー装置の最大許容電流を超えないようにすることができる。スキャニング操作毎にマスキング領域を変更してもよい。ＨＣＩストレスを印加された信号デスキュー装置のそれぞれはそれぞれのローカル信号を遅らせてグローバルクロック信号または参照クロック信号のような最も遅延した信号に揃える。本発明の低スキュー信号回路では、信号デスキュー装置がＨ字状ツリーとなって繋がっていることが好ましい。
【００３７】
たとえば、平衡負荷を用いたグリッドベースのＨ字状クロックツリーは図６に示すような広がりをしている。領域０、１および２で組み立てられている。各領域において、遅延素子がローカル参照クロック（CKREF）を出力する。CKREFは設計時にいずれのローカルクロック（CKLOCAL）よりも相対的に遅れるように予め定められた、人為的な最遅延クロックである。そうでなければ、参照としての最遅延ローカルクロックを探す作業を行わなければならない。CKREFの位相情報はその領域に送られ、ＨＴＣＢがストレスを印加されてCKREFにCKLOCALを合わせ込む。デスキューはチップ上の同じ領域にあるCKLOCALにだけ適用され、本発明の有効性が証明されたことがわかる。ここに提案したデスキュー調整スキームは他のクロックツリーレベルにも展開することができる。
【００３８】
図８は自動化されたストレス印加過程のフローチャートを示す図である。初期において、位相比較器内のすべてのCONFIGビットがスキャンチェインによって「１」に初期化される。評価時において、図７に示すＤ−フリップフロップＩ1およびＩ2をクロスサンプリングしてCKREFとCKLOCALの位相を比較する。位相差を検出した場合はCONFIGビットを「０」にリセットする。Ｉ1およびＩ2のセットアップ時間によって準安定状態を回避するための保護周波数帯を規定し、遅延の解消度合を保護周波数帯に制限する。低活性CONFIGビットは、接続されたＨＴＣＢにストレスを印加すべきかどうかを表示する。ストレス印加時において、GLOBAL SIGNAL STRESSは「０」にアサートされる。通常電圧１．１Ｖ VDDより大きく高くなるほどにVDDが上昇する。「０」CONFIGビットはグランドレベルで維持される。「１」CONFIGビットはＩ3中のラッチの結果VDDレベルに応じて従う。したがって、レベルシフターは必要ない。０ＶとVDDの間で振幅するＡＣ信号はSEMI-GLOBAL CLKに適用される。CONFIGが「０」の場合、Ｍ1およびＭ2は同時にオンに切り替えられ、大電流が図７に示すＨＴＣＢの中にあるｎＭＯＳトランジスタＭ4に流入し、ＨＣＩストレス印加状態になる。
【００３９】
ストレス印加の間ずっと大きな電流が流れる（図９（ａ）参照）。ストレス印加電流は一つのＨＴＣＢにつき１ｍＡを超えるかもしれない。１００以上のＨＴＣＢを有する大型回路では、総ストレス印加電流はパワーグリッドによって許容される最大電流を超えるかもしれない。この問題を解決するために、III-V過程で位相比較器のCONFIGビットをスキャンアウトし、「０」ビットの部分を「１」としてマスクし、CONFIGビットを再度スキャンインする。そのようなことで連続してチップにストレスを印可する。I、IIIおよびV過程が通常電圧１．１Ｖ VDDで行われて正確なスキャン機能が保証される。II過程が目標とされる超低圧VDDで行われる。ホールドタイムのデバックのように、設計調整において選択的ストレス印加のためにスタンドアロンでVおよびVI過程を使用することもできる。
【実施例】
【００４０】
本発明の実施例を示して本発明をより具体的に説明する。これらは本発明を説明するためだけの例であって、本発明はこれらによって限定されない。
【００４１】
図１１に示すように、グリッドベースの平衡負荷を有するＨ型クロックツリーを４０ｎｍ 高ｋＣＭＯＳプロセスの１．１×０．８ｍｍ2ダイの上に配線した。
【００４２】
適切なストレス印加電圧VDDは個別のプロセス技術に従う。本実施例では、２．５Ｖ VDDを採用し、デバイスは３．０Ｖ VDD超でも耐え得る。毎回のストレス印加時間は５秒とした。面積オーバーヘッドを最小化するために、ＨＴＣＢに別のパワーネットを適用しないので、バイアス温度不安定性［ＢＴＩ］（非特許文献３）が起きて、同じパワーグリッドを共同で使用する他の論理ゲートを劣化するかもしれない。他のゲートにおけるＢＴＩを軽減するために、この実験では２５℃室温にてＡＣストレス印加をＨＴＣＢに適用した。０．４Ｖ VDDにおける測定結果を図９に示した。平均して、ＨＣＩ調整によって８倍以上スキューが低減された（図９（ｃ））。ダイあたり１３５秒のストレス印加時間を要した（図９（ｂ））。なお、高ｋプロセスを使用した。高ｋ誘電体以外のプロセスでは、ストレス印加時間はより短くすることができる。
【００４３】
図９（ｃ）に示すように、調整から２週間経過時においても、大きな立ち直りは観測されなかった。図９（ｃ）中の線を外挿することによって、多くの民生用電子デバイスの耐用年数をカバーするのに十分な期間、すなわち数年間はずっと注入されたキャリアが捕らわれているであろう。
【００４４】
図１０（ａ）および（ｂ）に、０．５Ｖ VDDにて調整する前および調整した後のクロック立ち上がりエッジとスキューの測定結果を示す。クロック信号はプローブパッドを介して入力されるので、立ち上がり時間とスキューの絶対値は大きくなる。図１０（ｃ）および（ｄ）に、図１０（ａ）と図１０（ｂ）とを重ねたものを示す。図１０（ｃ）に示すとおり、ＨＣＩストレス印加後、CKREFの立ち上がり時間と波形はほとんど影響を受けない。一方、図１０（ｄ）に示すとおり、CKLOCALは遅れる。これによって、ＨＴＣＢに選択的にストレス印加したときの効果が確認された。将来的には、提案したＨＣＩストレス印加方法は、ウェハー・バーインテストの形で組み込むことがたぶんできる。
【産業上の利用可能性】
【００４５】
本発明の信号バッファー、デスキュー信号装置、および低デスキュー信号回路は、集積回路に、好ましくは高速で相互に通信を行うプロセッサやメモリー素子などの超低圧ＶDDデジタル回路に有用である。
【特許請求の範囲】
【請求項１】
参照信号およびローカル信号を受信し、それらを比較して位相差を検出するための位相比較器、 位相差の値に関連して制御信号のオン／オフを切り替えるための制御回路、およびローカル信号バッファーを有し、
前記ローカル信号バッファーはｎＭＯＳトランジスタおよび／またはｐＭＯＳトランジスタを有し、前記制御信号に従ってホットキャリアインジェクションストレスをｎＭＯＳトランジスタまたはｐＭＯＳトランジスタに加えてｎＭＯＳトランジスタまたはｐＭＯＳトランジスタのしきい値電圧を増加させることを特徴とする信号デスキュー装置。
【請求項２】
ドレイン電圧がソース電圧とほぼ同じになり且つゲート電圧がドレイン電圧よりも高くなるようにｎＭＯＳトランジスタのドレイン、ゲートおよび／またはソースに電圧を印加することによってホットキャリアインジェクションストレスを加える請求項１に記載の信号デスキュー装置。
【請求項３】
ドレイン電圧がソース電圧とほぼ同じになり且つゲート電圧がドレイン電圧よりも低くなるようにｐＭＯＳトランジスタのドレイン、ゲートおよび／またはソースに電圧を印加することによってホットキャリアインジェクションストレスを加える請求項１に記載の信号デスキュー装置。
【請求項４】
一回あたり０．１〜１００秒間のホットキャリアインジェクションストレスを繰り返し加える請求項１〜３のいずれかひとつに記載の信号デスキュー装置。
【請求項５】
印加電圧が交流電圧である請求項２〜４のいずれかひとつに記載の信号デスキュー装置。
【請求項６】
参照信号とローカル信号のそれぞれがクロック信号である、請求項１〜５のいずれかひとつに記載の信号デスキュー装置。
【請求項７】
請求項１〜６のいずれかひとつに記載の信号デスキュー装置を複数有し且つ該信号デスキュー装置に接続されたスキャンチェインをさらに有する回路であって、該スキャンチェインはすべての設定ビットを初期化する機能、候補となる信号デスキュー装置を見つけ出すために設定ビットをスキャンアウトする機能、および候補となった信号デスキュー装置に制御信号を出力するために設定ビットをスキャンインする機能を有し、そしてホットキャリアインジェクションストレスを制御信号に従って信号デスキュー装置のそれぞれに加えることを特徴とする低スキュー信号回路。
【請求項８】
スキャンチェインは設定ビットをスキャンインする前に設定ビットの一部をマスクする機能をさらに有し、それによって総ストレス印加電流が信号デスキュー装置の最大許容電流を超えないようにする請求項７に記載の低スキュー信号回路。
【請求項９】
信号デスキュー装置がＨ字状ツリーとなって繋がっている請求項７または８に記載の低スキュー信号回路。
【請求項１０】
ｎＭＯＳトランジスタおよび／またはｐＭＯＳトランジスタを有する第一インバータ、第二インバータ、およびスイッチを有する信号バッファーであって、
入力信号が第一インバータに入力され、第一インバータからの出力信号が第二インバータに入力され、前記スイッチが、ドレイン電圧がソース電圧とほぼ同じになり且つゲート電圧がドレイン電圧より高くなるようにまたはドレイン電圧がソース電圧とほぼ同じになり且つゲート電圧がドレイン電圧より低くなるように、ｎＭＯＳトランジスタまたはｐＭＯＳトランジスタのドレイン、ソースおよび／またはゲートに印加される電圧を制御することを特徴とする信号バッファー。
【請求項１１】
参照信号とローカル信号を受け取る過程、参照信号とローカル信号とを比較して位相差を検出する過程、ローカル信号バッファーにホットキャリアインジェクションストレスを加えて位相差の値に従ってローカル信号を遅らせる過程を有する、信号デスキュー方法。
【請求項１２】
請求項１〜６に記載のいずれかひとつの信号デスキュー装置のすべての設定ビットを初期化する過程、信号デスキュー装置のうちから候補となる信号デスキュー装置を探すために設定ビットをスキャンアウトする過程、候補となる信号デスキュー装置に制御信号を出力するために設定ビットをスキャンインする過程、および制御信号に従って候補となった信号デスキュー装置にホットキャリアインジェクションストレスを加える過程を有する信号デスキュー方法。
【請求項１３】
設定ビットをスキャンインする前に設定ビットの一部をマスクする過程をさらに有する請求項１２に記載の信号デスキュー方法。
【請求項１】
参照信号およびローカル信号を受信し、それらを比較して位相差を検出するための位相比較器、 位相差の値に関連して制御信号のオン／オフを切り替えるための制御回路、およびローカル信号バッファーを有し、
前記ローカル信号バッファーはｎＭＯＳトランジスタおよび／またはｐＭＯＳトランジスタを有し、前記制御信号に従ってホットキャリアインジェクションストレスをｎＭＯＳトランジスタまたはｐＭＯＳトランジスタに加えてｎＭＯＳトランジスタまたはｐＭＯＳトランジスタのしきい値電圧を増加させることを特徴とする信号デスキュー装置。
【請求項２】
ドレイン電圧がソース電圧とほぼ同じになり且つゲート電圧がドレイン電圧よりも高くなるようにｎＭＯＳトランジスタのドレイン、ゲートおよび／またはソースに電圧を印加することによってホットキャリアインジェクションストレスを加える請求項１に記載の信号デスキュー装置。
【請求項３】
ドレイン電圧がソース電圧とほぼ同じになり且つゲート電圧がドレイン電圧よりも低くなるようにｐＭＯＳトランジスタのドレイン、ゲートおよび／またはソースに電圧を印加することによってホットキャリアインジェクションストレスを加える請求項１に記載の信号デスキュー装置。
【請求項４】
一回あたり０．１〜１００秒間のホットキャリアインジェクションストレスを繰り返し加える請求項１〜３のいずれかひとつに記載の信号デスキュー装置。
【請求項５】
印加電圧が交流電圧である請求項２〜４のいずれかひとつに記載の信号デスキュー装置。
【請求項６】
参照信号とローカル信号のそれぞれがクロック信号である、請求項１〜５のいずれかひとつに記載の信号デスキュー装置。
【請求項７】
請求項１〜６のいずれかひとつに記載の信号デスキュー装置を複数有し且つ該信号デスキュー装置に接続されたスキャンチェインをさらに有する回路であって、該スキャンチェインはすべての設定ビットを初期化する機能、候補となる信号デスキュー装置を見つけ出すために設定ビットをスキャンアウトする機能、および候補となった信号デスキュー装置に制御信号を出力するために設定ビットをスキャンインする機能を有し、そしてホットキャリアインジェクションストレスを制御信号に従って信号デスキュー装置のそれぞれに加えることを特徴とする低スキュー信号回路。
【請求項８】
スキャンチェインは設定ビットをスキャンインする前に設定ビットの一部をマスクする機能をさらに有し、それによって総ストレス印加電流が信号デスキュー装置の最大許容電流を超えないようにする請求項７に記載の低スキュー信号回路。
【請求項９】
信号デスキュー装置がＨ字状ツリーとなって繋がっている請求項７または８に記載の低スキュー信号回路。
【請求項１０】
ｎＭＯＳトランジスタおよび／またはｐＭＯＳトランジスタを有する第一インバータ、第二インバータ、およびスイッチを有する信号バッファーであって、
入力信号が第一インバータに入力され、第一インバータからの出力信号が第二インバータに入力され、前記スイッチが、ドレイン電圧がソース電圧とほぼ同じになり且つゲート電圧がドレイン電圧より高くなるようにまたはドレイン電圧がソース電圧とほぼ同じになり且つゲート電圧がドレイン電圧より低くなるように、ｎＭＯＳトランジスタまたはｐＭＯＳトランジスタのドレイン、ソースおよび／またはゲートに印加される電圧を制御することを特徴とする信号バッファー。
【請求項１１】
参照信号とローカル信号を受け取る過程、参照信号とローカル信号とを比較して位相差を検出する過程、ローカル信号バッファーにホットキャリアインジェクションストレスを加えて位相差の値に従ってローカル信号を遅らせる過程を有する、信号デスキュー方法。
【請求項１２】
請求項１〜６に記載のいずれかひとつの信号デスキュー装置のすべての設定ビットを初期化する過程、信号デスキュー装置のうちから候補となる信号デスキュー装置を探すために設定ビットをスキャンアウトする過程、候補となる信号デスキュー装置に制御信号を出力するために設定ビットをスキャンインする過程、および制御信号に従って候補となった信号デスキュー装置にホットキャリアインジェクションストレスを加える過程を有する信号デスキュー方法。
【請求項１３】
設定ビットをスキャンインする前に設定ビットの一部をマスクする過程をさらに有する請求項１２に記載の信号デスキュー方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【公開番号】特開２０１２−１６５２９４（Ｐ２０１２−１６５２９４Ａ）
【公開日】平成２４年８月３０日（２０１２．８．３０）
【国際特許分類】
【外国語出願】
【出願番号】特願２０１１−２５６０４（Ｐ２０１１−２５６０４）
【出願日】平成２３年２月９日（２０１１．２．９）
【国等の委託研究の成果に係る記載事項】（出願人による申告）平成２２年度、独立行政法人新エネルギー・産業技術総合開発機構「極低電力・システム技術開発」事業、産業技術力強化法第１９条の適用を受ける特許出願
【出願人】（３９６０２３９９３）株式会社半導体理工学研究センター (150)
【Ｆターム（参考）】
【公開日】平成２４年８月３０日（２０１２．８．３０）
【国際特許分類】
【出願番号】特願２０１１−２５６０４（Ｐ２０１１−２５６０４）
【出願日】平成２３年２月９日（２０１１．２．９）
【国等の委託研究の成果に係る記載事項】（出願人による申告）平成２２年度、独立行政法人新エネルギー・産業技術総合開発機構「極低電力・システム技術開発」事業、産業技術力強化法第１９条の適用を受ける特許出願
【出願人】（３９６０２３９９３）株式会社半導体理工学研究センター (150)
【Ｆターム（参考）】
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