【課題】出力信号の応答特性および消費電流を一定にする。
【解決手段】入力信号の論理に応じた電圧の出力信号を出力するドライバ回路であって、定電圧のバイアス電圧を発生する定電圧発生部と、内部に流れる定電流の電流値に応じて出力信号の振幅が定まり、バイアス電圧の電圧値に応じて出力信号の電位が定まり、入力信号の論理に応じた電圧の出力信号を出力する電流モードロジック回路と、定電圧発生部におけるバイアス電圧の出力端から、設定された電流値の定電流を流し出す調整用定電流源と、電流モードロジック回路内に流れる定電流の電流値に応じて、調整用定電流源に流す定電流の電流値を予め設定する電流設定部とを備えるドライバ回路を提供する。 （もっと読む）

【課題】出力回路のインピーダンス調整の精度を向上する半導体装置を提供する。
【解決手段】各々が調整可能なインピーダンスを備える複数の単位バッファ回路を含む出力回路（１０１）と、複数の単位バッファ回路のうちの１または複数個の単位バッファ回路を選択的に活性化する制御回路（１５０）と、複数の単位バッファ回路のそれぞれのインピーダンスを調整するインピーダンス調整部（１３０）であって、複数の単位バッファ回路のうちの１つと実質的に同一の調整可能なインピーダンスを有するレプリカ回路（１３１ｅ）と、当該レプリカ回路と並列に接続され、制御回路によって選択的に活性化された１又は複数個の単位バッファ回路の個数に応じて自身を流れる電流量を変化させる負荷電流生成回路（１３１ｆ）とを含む、インピーダンス調整部と、を備えることを特徴とする。 （もっと読む）

【課題】 差動増幅回路の出力信号の特性を改善する。
【解決手段】入力データ信号が‘Ｌｏｗ’レベルになると、トランジスタ１６に流れる電流Ｉ１の電流が減少し、抵抗１４と抵抗１４ａとの接続部（ノードＤ）の電位が高くなる。この電位は、トランジスタ１８にゲートに入力（負帰還）され、該ゲート電位が高くなることによって、テイル電流量Ｉ＿ＴＡＩＬが増加する方向に調整される。入力データ信号が‘Ｈｉｇｈ’レベルになると、電流Ｉ１の電流が多く流れ、ノードＤの電位が下がる。これによって、トランジスタ１８のゲート電位（負帰還）が下がり、テイル電流量Ｉ＿ＴＡＩＬを絞る方向に調整される、これによって入力波形の立上りと立下りとで、それぞれ出力波形との遅延時間の差が小さくなる。 （もっと読む）

【課題】出力電圧の立ち上がりの遅延時間と立ち下がりの遅延時間との差異を低減することが可能なレベルシフト回路を提供する。
【解決手段】出力電圧の立ち上がりの遅延時間と出力電圧の立ち下がりの遅延時間とが互いに異なるレベルシフト部Ｆ１、Ｆ２が複数段接続されている。そして、前段のレベルシフト部Ｆ１の出力電圧の立ち下がりの遅延時間を後段のレベルシフト部Ｆ２の出力電圧の立ち上がりの遅延時間で補償し、前段のレベルシフト部Ｆ１の出力電圧の立ち上がりの遅延時間を後段のレベルシフト部Ｆ２の出力電圧の立ち下がりの遅延時間で補償する。 （もっと読む）

【課題】出力回路のインピーダンス調整の精度を向上する半導体装置を提供する。
【解決手段】各々が調整可能なインピーダンスを備える複数の単位バッファを含む出力回路（出力バッファ１０１）と、複数の単位バッファ回路のうちの１または複数個の単位バッファ回路を選択的に活性化する制御回路（出力制御回路１５０）と、複数の単位バッファのそれぞれのインピーダンスを調整するインピーダンス調整部であって、当該インピーダンス調整部は、制御回路によって選択的に活性化された１又は複数個の単位バッファ回路の個数が変化することに応じて複数の単位バッファのそれぞれのインピーダンスを調整する、インピーダンス調整部（インピーダンス調整部３０）と、を備える。 （もっと読む）

【課題】出力バッファのインピーダンスを制御する複数の制御ビットを転送するデータバスの配線面積を削減できる半導体装置、及び出力バッファのインピーダンスを調整する方法を提供する。
【解決手段】インピーダンス制御情報を生成するＺＱ回路（ＺＱ回路４０）と、前記インピーダンス制御情報を受けて自身のインピーダンスが制御される出力バッファ（出力回路８０）と、を備え、前記インピーダンス制御情報を構成する複数の制御ビット情報は前記ＺＱ回路からシリアルに転送される。 （もっと読む）

【課題】クロック信号の出力バッファにおいて、クロック信号の周波数に応じたスルーレートの調整を行うことによりＥＭＩノイズを抑制することが可能なスルーレートコントロール装置、およびスルーレートコントロール方法を提供すること。
【解決手段】変換ゲインＧｉに応じて、入力されるＶＣＯ入力電圧Ｖｉをクロック信号ＣＫｏに変換する電圧制御発振器１５ａを有するＰＬＬ回路２４ａと、ＶＣＯ入力電圧Ｖｉおよび変換ゲインＧｉの各々に対して正の相関関係を有する制御電流Ｉｂを出力する電圧電流変換器１９ａと、制御電流Ｉｂに応じてドライブ電流を設定するバッファ制御回路２１ａと、ドライブ電流で、クロック信号ＣＫｏを出力する出力回路２２ａとを備える。よって、クロック信号ＣＫｏの周波数ｆに比例して出力回路２２ａのドライブ能力が大きくなる関係を有し、周波数ｆに応じて好適なスルーレートが決定することができる。 （もっと読む）

【課題】レベルシフト回路のデータレートの変化時に発生するスキューを抑制する。
【解決手段】一つの実施形態によれば、レベルシフト回路には第１及び第２のレベルシフタが設けられる。第１のレベルシフタは、第１乃至４のトランジスタが設けられ、レベルシフトされた第１の出力信号を出力する。第２のレベルシフタは、第５乃至８のトランジスタが設けられ、レベルシフトされた第１の出力信号とは逆位相の第２の出力信号を出力する。第１の入力信号が入力される第１のトランジスタと差動対をなす第２のトランジスタに、第１の入力信号とは逆位相のハイレベルの第２の入力信号が入力されると第３及び４のトランジスタも同時にオンする。第２の入力信号が入力される第５のトランジスタと差動対をなす第６のトランジスタに、ハイレベルの第１の入力信号が入力されると第７及び８のトランジスタも同時にオンする。 （もっと読む）

【課題】 誘導性負荷を駆動する出力バッファ回路の電力損失を低減する。
【解決手段】 誘導性負荷２から出力バッファ回路１００に電流が流入している場合、スルーレート制御部１４０は、出力バッファ回路１００の出力信号ＶＯＵＴの立ち上がり過程において低いスルーレートから高いスルーレートへ変化させる制御を行うとともに、出力信号ＶＯＵＴの立ち下がり過程において高いスルーレートから低いスルーレートに変化させる制御を行う。また、出力バッファ回路１００から誘導性負荷２に電流が流出している場合に、スルーレート制御部１４０は、出力信号ＶＯＵＴの立ち上がり過程において高いスルーレートから低いスルーレートに変化させる制御を行うとともに、出力信号ＶＯＵＴの立ち下がり過程において低いスルーレートから高いスルーレートに変化させる制御を行う。 （もっと読む）

【課題】出力信号のスルーレートをより適切に制御することが可能な差動信号出力装置を提供する。
【解決手段】差動信号出力装置は、差動信号およびコモンモード信号を重畳して出力するための第１の送信端子および第２の送信端子を備える。差動信号出力装置は、データ信号に応じて前記差動信号を生成し前記第１の送信端子および前記第２の送信端子に出力する差動信号生成回路を備える。差動信号出力装置は、クロック信号に応じて前記コモンモード信号を生成し前記第１の送信端子および前記第２の送信端子に出力し、且つ、制御信号に応じて前記コモンモード信号のスルーレートを制御するコモンモード信号生成回路を備える。 （もっと読む）

【課題】立ち上がり時間と立ち下がり時間の差を解消しつつ、動作に伴う貫通電流の発生が防止されたレベルシフト回路を提供する。
【解決手段】互いに同じ回路構成を有するレベルシフト回路ＬＶ１，ＬＶ２と、レベルシフト回路ＬＶ１，ＬＶ２に相補の入力信号をそれぞれ供給する入力回路と、レベルシフト回路ＬＶ１，ＬＶ２から出力される相補の出力信号を同相に変換した後に短絡する出力回路とを備える。本発明によれば、同じ回路構成を有する２つのレベルシフト回路ＬＶ１，ＬＶ２を用いるとともに、これらレベルシフト回路ＬＶ１，ＬＶ２から出力される相補の出力信号を同相に変換した後に短絡していることから、レベルシフト回路ＬＶ１，ＬＶ２の動作速度差による貫通電流の発生がほとんど生じない。 （もっと読む）

【課題】バイアス調整回路やプリドライバ回路が不要で、しかも出力波形の波形歪みを低減することが可能なドライバアンプ回路および通信システムを提供する。
【解決手段】スイッチングトランジスタＭ１１〜Ｍ１４を駆動するゲート電圧を均一にするため、スイッチングトランジスタＭ１１〜Ｍ１４を電源およびＧＮＤ側に配置し、さらに、スイッチングトランジスタＭ１１〜Ｍ１４の駆動振幅を安定させるために、各スイッチングトランジスタＭ１１のドレインと出力ノードＮＤ１１、ＮＤ１２間にそれぞれ第１から第４の抵抗素子Ｒ１１〜Ｒ１４を接続している。 （もっと読む）

【課題】ＤＣオフセットを低減し、正確な出力アナログ電圧値を得る信号駆動回路を提供する。
【解決手段】信号駆動回路は、デジタルデータに基づいて第一アナログ電圧を発生するデジタル／アナログコンバータ（ＤＡＣ）と、第一アナログ電圧に基づいてアナログバッファによって第二アナログ電圧をロードに選択的に出力、またはアナログバッファを通過することなしに第一アナログ電圧をロードに選択的に出力する出力回路とを含む。 （もっと読む）

【課題】位相差が減少された差動信号を生成するようにした差動信号生成回路を提供する。
【解決手段】入力信号を順次反転させて複数の遅延信号を生成するように構成されたインバータアレイと、複数の遅延信号のうち、第１の遅延信号と第２の遅延信号とを予め設定された混合比で混合して第１の差動信号を生成するように構成された位相混合器とを備え、複数の遅延信号のうち、第１の遅延信号と第２の遅延信号との中間に該当する遅延時間を持つ第３の遅延信号を第２の差動信号として生成するように構成されることを特徴とする。 （もっと読む）

【課題】安定したレベル変換を行う。
【解決手段】回路ブロック２１，２２は、それぞれ、ノードＮ１４、Ｎ１５に現れる電位０Ｖと電位ＨＶとにより２つの論理値０，１が表される高電圧の論理信号を、電位ＶＧと電位（ＶＧ＋ＬＬ）とにより２つの論理値０，１が表される低電圧の論理信号に変換し、出力端子Ｐoutから、この論理信号を出力する。回路ブロック２２の各トランジスタは、回路ブロック２１のそれらを逆極性の素子で置き換えた形となっており、電位ＶＧを変化させたときに回路ブロック２１，２２のいずれかの動作が困難になった場合でも、もう一方が正常に動作する。このため、安定したレベル変換を行うことができる。 （もっと読む）

【課題】レベル変換における動作範囲を広くする。
【解決手段】第１の電位（ＶＤＤ１）の波高値を有する入力パルス信号（ＶＩＮ）を入力するＣＭＯＳインバータ回路（Ｐ１、Ｎ１）と、第１の電位よりも高電位となる第２の電位（ＶＤＤ２）の電源で動作し、一端（ＮＤ１）をＣＭＯＳインバータ回路の出力端に接続し、他端から第２の電位の波高値を有し入力パルス信号と同相の出力パルス信号（ＶＯＵＴ）を出力するラッチ回路（ＩＮＶ１、Ｐ３）と、第１の電位以上かつ第２の電位未満の電源供給をＣＭＯＳインバータ回路に対して行う電源供給回路（Ｐ２、ＩＮＶ２）と、を備え、電源供給回路は、入力パルス信号が少なくとも接地レベルとなる場合に電源供給を制限するように機能する。 （もっと読む）

【課題】不均一なデューティサイクルを有する入力信号のデューティサイクル補正を行う方法を提供する。
【解決手段】不均一なデューティサイクルを有する入力信号をコンデンサ・デジェネレイティング差動対回路に入力し、前記回路内の１つ以上のコンデンサの両端に、前記入力信号のデューティサイクルの正の部分と負の部分との継続時間の差を表わす直流電圧を形成し、差動対回路のスイッチング動作を通じてデューティサイクルを有する出力信号を形成し、それによって出力信号のデューティサイクルの正の部分と負の部分の継続時間が、入力信号とスイッチングレベルとの交差点により規定される。必要に応じて、出力信号のデューティサイクルが少なくとも実質的に均一になるまで、信号（およびスイッチングレベル）が調整される。 （もっと読む）

【課題】ヒステリシス電圧や応答速度の電源電圧依存性を緩和し、幅広い範囲の電源電圧条件下で動作するヒステリシス特性を有する入力回路を提供すること。
【解決手段】低電源電圧条件下でヒステリシス電圧が小さくなる回路（ＰＭＯＳトランジスタ１０１〜１０３及び、インバータ５０１）と、低電源電圧条件下でヒステリシス電圧が大きくなる回路（ＰＭＯＳトランジスタ１０１、１０４及び、インバータ５０１）とを設けた。 （もっと読む）

【課題】異なる電源電圧で使用されることが考えられる半導体装置において、好適な出力回路を有する半導体装置を提供する。
【解決手段】少なくとも出力端子の機能を有する信号端子と、電源端子と、電源端子から電源電圧が供給され内部出力信号を受けて信号端子を駆動する第一及び第二の出力バッファ回路を備えた出力回路と、電源電圧を判定し出力回路の動作を制御する電源電圧判定回路と、を備え、電源電圧判定回路が、第１の電位にあると判定したときには、第１の出力バッファ回路を活性化させると共に、第２の出力バッファ回路を非活性化させ、第２の電位にあると判定したときには、前記第１、第２の出力バッファ回路を共に活性化させる。 （もっと読む）

【課題】駆動時間を十分に確保し、高精度な電圧を出力する。
【解決手段】基準電圧生成回路１１は、電圧生成回路１２と電圧生成回路からの出力をインピーダンス変換するアンプ部１４を含み、アンプ部に含まれる増幅回路ＧＡＭ１〜ＧＡＭｎは、入力ノードＮＩ、第１のノードＮ１間に設けられる第１のスイッチ素子ＳＷ１と、第１のノードＮ１、サミングノードＮＥＧ間に設けられる第１のキャパシタＣ１と、第１のノードＮ１、アナログ基準電源ＡＧＮＤ間に設けられる第２のスイッチ素子ＳＷ２と、第２のノードＮ２、サミングノードＮＥＧ間に設けられる第２のキャパシタＣ２と、第２のノードＮ２、出力ノードＮＱ間に設けられる第３のスイッチ素子ＳＷ３と、第２のノードＮ２、アナログ基準電源ＡＧＮＤ間に設けられる第４のスイッチ素子ＳＷ４と、出力ノードＮＱ、サミングノードＮＥＧ間に設けられる第５のスイッチ素子ＳＷ５とを含む。 （もっと読む）