レベルシフト回路
【課題】レベルシフト回路のデータレートの変化時に発生するスキューを抑制する。
【解決手段】一つの実施形態によれば、レベルシフト回路には第１及び第２のレベルシフタが設けられる。第１のレベルシフタは、第１乃至４のトランジスタが設けられ、レベルシフトされた第１の出力信号を出力する。第２のレベルシフタは、第５乃至８のトランジスタが設けられ、レベルシフトされた第１の出力信号とは逆位相の第２の出力信号を出力する。第１の入力信号が入力される第１のトランジスタと差動対をなす第２のトランジスタに、第１の入力信号とは逆位相のハイレベルの第２の入力信号が入力されると第３及び４のトランジスタも同時にオンする。第２の入力信号が入力される第５のトランジスタと差動対をなす第６のトランジスタに、ハイレベルの第１の入力信号が入力されると第７及び８のトランジスタも同時にオンする。
【解決手段】一つの実施形態によれば、レベルシフト回路には第１及び第２のレベルシフタが設けられる。第１のレベルシフタは、第１乃至４のトランジスタが設けられ、レベルシフトされた第１の出力信号を出力する。第２のレベルシフタは、第５乃至８のトランジスタが設けられ、レベルシフトされた第１の出力信号とは逆位相の第２の出力信号を出力する。第１の入力信号が入力される第１のトランジスタと差動対をなす第２のトランジスタに、第１の入力信号とは逆位相のハイレベルの第２の入力信号が入力されると第３及び４のトランジスタも同時にオンする。第２の入力信号が入力される第５のトランジスタと差動対をなす第６のトランジスタに、ハイレベルの第１の入力信号が入力されると第７及び８のトランジスタも同時にオンする。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、レベルシフト回路に関する。
【背景技術】
【０００２】
ＣＭＯＳ（Complementary Metal Oxide Semiconductor）などから構成され、論理回路や順序回路を備える半導体集積回路（ＬＳＩ）には、異なる高電位側電源間で、信号レベルをレベルシフトするレベルシフト回路が設けられる。レベルシフト回路には、低電圧で差動入力信号が入力される、例えばＬＶＤＳ（Low Voltage Differential Signaling）に準拠した差動レベルシフト回路がある。
【０００３】
近年、差動レベルシフト回路はデータレートが高速化されている。高速化された差動レベルシフト回路では、データレートが変化するとスキュー（Ｓｋｅｗ）が増大するという問題点がある。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】米国特許第６２８８５８０号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明は、データレートの変化時に発生するスキューを抑制することができるレベルシフト回路を提供することにある。
【課題を解決するための手段】
【０００６】
一つの実施形態によれば、レベルシフト回路は、第１の電圧レベルを有する第１の入力信号と第１の電圧レベルを有して第１の電圧レベルとは逆位相の第２の入力信号が入力され、第２の電圧レベルを有してレベルシフトされた第１の出力信号を出力する第１のレベルシフタと、第１及び第２の入力信号が入力され、第２の電圧レベルを有して第１の出力信号とは逆位相のレベルシフトされた第２の出力信号を出力する第２のレベルシフタとを有する。第１のレベルシフタは、第１乃至４のトランジスタが設けられる。第１のトランジスタは、ゲートに第１の入力信号が入力される。第２のトランジスタは、第１のトランジスタとは差動対をなし、ゲートに第２の入力信号が入力され、ドレイン側から第１の出力信号を出力する。第３のトランジスタは、ゲートに第２の入力信号が入力され、ドレインが第１のトランジスタのドレインに接続され、ソースが第１のトランジスタのソースに接続される。第４のトランジスタは、ゲートに第２の入力信号が入力され、ドレインが第２のトランジスタのドレインに接続され、ソースが第２のトランジスタのソースに接続される。第２のレベルシフタは、第５乃至８のトランジスタが設けられる。第５のトランジスタは、ゲートに第２の入力信号が入力される。第６のトランジスタは、第５のトランジスタとは差動対をなし、ゲートに第１の入力信号が入力され、ドレイン側から第２の出力信号を出力する。第７のトランジスタは、ゲートに第１の入力信号が入力され、ドレインが第５のトランジスタのドレインに接続され、ソースが第５のトランジスタのソースに接続される。第８のトランジスタは、ゲートに第１の入力信号が入力され、ドレインが第６のトランジスタのドレインに接続され、ソースが第６のトランジスタのソースに接続される。
【図面の簡単な説明】
【０００７】
【図１】第一の実施形態に係るＬＶＤＳドライバの構成を示すブロック図である。
【図２】第一の実施形態に係るレベルシフト回路部の構成を示す回路図である。
【図３】第一の実施形態に係る比較例のＬＶＤＳドライバに使用されるレベルシフト回路を示す回路図である。
【図４】第一の実施形態に係るデータレートとスキューの関係を説明する図である。
【図５】第一の実施形態に係るレベルシフト回路で発生するスキューを説明する図である。
【図６】第一の実施形態に係るレベルシフト回路の平均消費電流を説明する図である。
【図７】変形例のレベルシフト回路を示す回路図である。
【発明を実施するための形態】
【０００８】
以下本発明の実施形態について図面を参照しながら説明する。
【０００９】
（第一の実施形態）
まず、本発明の第一の実施形態に係るレベルシフト回路について、図面を参照して説明する。図１はＬＶＤＳドライバの構成を示すブロック図である。図２はレベルシフト回路部の構成を示す回路図、図２（ａ）は第１のレベルシフタを示す回路図、図２（ｂ）は第２のレベルシフタを示す回路図である。図３は比較例のＬＶＤＳドライバに使用されるレベルシフト回路を示す回路図である。本実施形態では、データレートの変化時に発生するスキュー（Ｓｋｅｗ）を抑制するために、レベルシフト回路に差動段と相対向する中間段部を構成する２つのトランジスタを設けている。
【００１０】
図１に示すように、ＬＶＤＳドライバ９０には、差動信号発生部１、レベルシフト回路２、バッファ３、バッファ４、及び主ドライバ５が設けられる。ＬＶＤＳドライバ９０は、例えばＬＣＤ（liquid crystal display）などに適用される。ＬＶＤＳ（low voltage differential signaling）は、高速インターフェースの一種であり、信号振幅の小さな差動伝送方式である。
【００１１】
差動信号発生部１には、第１の高電位側電源ＶＤＤ１が供給される。レベルシフト回路２、バッファ３、バッファ４、及び主ドライバ５には、第１の高電位側電源ＶＤＤ１とは電圧値が異なる第２の高電位側電源ＶＤＤ２が供給される。ここでは、例えば第１の高電位側電源ＶＤＤ１電圧は１．１Ｖに、第２の高電位側電源ＶＤＤ２電圧は３．３Ｖにそれぞれ設定される。
【００１２】
差動信号発生部１には、インバータ１乃至４、及びタイミング調整部ＴＧ１が設けられる。差動信号発生部１は、例えばシステムＬＳＩチップのコアから出力されるＰＲＢＳ（pseudo random bit sequence 擬似ランダムビット列）データである入力信号Ｓｖｉｎが入力され、第１の差動信号と第１の差動信号とは逆位相の第２の差動信号を生成する。入力信号Ｓｖｉｎは、例えば数十Ｍｂｐｓ以上の高速データ信号である。
【００１３】
インバータＩＮＶ１は、入力信号Ｓｖｉｎが入力され、入力信号Ｓｖｉｎを反転した信号をノードＮ１から出力する。インバータＩＮＶ２は、ノードＮ１の信号が入力され、ノードＮ１の信号を反転した信号をノードＮ２から出力する。インバータＩＮＶ３は、ノードＮ２の信号が入力され、ノードＮ２の信号を反転した信号をノードＮ３から出力する。
【００１４】
タイミング調整部ＴＧ１は、インバータＩＮＶ１とインバータＩＮＶ４の間に設けられる。タイミング調整部ＴＧ１はタイミングを調整し、例えばノードＮ１の信号を所定時間遅延させてノードＮ２の信号とは逆位相の信号をノードＮ４から出力する。タイミング調整部ＴＧ１には、遅延回路としてのインバータやバッファ、或いは遅延素子などが使用される。インバータＩＮＶ４は、ノードＮ４の信号が入力され、ノードＮ４の信号を反転した信号をノードＮ５から出力する。ノードＮ５の信号は、ノードＮ３の信号とは逆位相の信号である。
【００１５】
レベルシフト回路２は、差動信号発生部１とバッファ３及び４の間に設けられる。レベルシフト回路２には、第１のレベルシフタＬＳ１と第２のレベルシフタＬＳ２が設けられる。第１のレベルシフタＬＳ１は、ノードＮ３の信号である入力信号Ｓｉｎｐが入力ポートＩＮＡに入力され、ノードＮ５の信号である入力信号Ｓｉｎｎが入力ポートＩＮＢに入力され、出力側のノードＮ６からレベルシフトされた信号Ｓｏｕｔ１を出力する。第２のレベルシフタＬＳ２は、ノードＮ５の信号である入力信号Ｓｉｎｎが入力ポートＩＮＡに入力され、ノードＮ３の信号である入力信号Ｓｉｎｐが入力ポートＩＮＢに入力され、出力側のノードＮ８からレベルシフトされ、信号Ｓｏｕｔ１とは逆位相の信号Ｓｏｕｔ２を出力する。
【００１６】
図２（ａ）に示すように、第１のレベルシフタＬＳ１には、Ｐｃｈ ＭＯＳトランジスタＰＭＴ１、Ｐｃｈ ＭＯＳトランジスタＰＭＴ２、Ｎｃｈ ＭＯＳトランジスタＮＭＴ１、Ｎｃｈ ＭＯＳトランジスタＮＭＴ２、及び中間段部１１が設けられる。
【００１７】
Ｐｃｈ ＭＯＳトランジスタＰＭＴ１は、ソースが第２の高電位側電源ＶＤＤ２に接続され、ゲートがドレイン及びノードＮ１１に接続される。Ｐｃｈ ＭＯＳトランジスタＰＭＴ２は、ソースが第２の高電位側電源ＶＤＤ２に接続され、ゲートがＰｃｈ ＭＯＳトランジスタＰＭＴ１のゲートに接続され、ドレインがノードＮ６に接続される。Ｐｃｈ ＭＯＳトランジスタＰＭＴ１及びＰＭＴ２はカレントミラー回路を構成する。
【００１８】
Ｎｃｈ ＭＯＳトランジスタＮＭＴ１は、ドレインがノードＮ１１に接続され、ゲートに入力信号Ｓｉｎｐが入力され、ソースが低電位側電源（接地電位）ＶＳＳに接続される。Ｎｃｈ ＭＯＳトランジスタＮＭＴ２は、ドレインがノードＮ６に接続され、ゲートに入力信号Ｓｉｎｎが入力され、ソースが低電位側電源（接地電位）ＶＳＳに接続される。Ｎｃｈ ＭＯＳトランジスタＮＭＴ１とＮｃｈ ＭＯＳトランジスタＮＭＴ２は差動対を構成する。
【００１９】
中間段部１１には、Ｎｃｈ ＭＯＳトランジスタＮＭＴ３とＮｃｈ ＭＯＳトランジスタＮＭＴ４が設けられる。
【００２０】
Ｎｃｈ ＭＯＳトランジスタＮＭＴ３は、ドレインがノードＮ１１及びＮｃｈ ＭＯＳトランジスタＮＭＴ１のドレインに接続され、ゲートに入力信号Ｓｉｎｎが入力され、ソースが低電位側電源（接地電位）ＶＳＳに接続される。Ｎｃｈ ＭＯＳトランジスタＮＭＴ４は、ドレインがノードＮ６及びＮｃｈ ＭＯＳトランジスタＮＭＴ２のドレインに接続され、ゲートに入力信号Ｓｉｎｎが入力され、ソースが低電位側電源（接地電位）ＶＳＳに接続される。
【００２１】
中間段部１１を構成するＮｃｈ ＭＯＳトランジスタＮＭＴ３及びＮＭＴ４は、入力信号Ｓｉｎｎがハイレベルのとき、Ｎｃｈ ＭＯＳトランジスタＮＭＴ２とともにオンしてノードＮ１１及びＮ６を低電位側電源（接地電位）ＶＳＳに設定する役目をする。中間段部１１は、入力信号Ｓｖｉｎのデータレートが変化したとき、レベルシフト回路２から出力される出力信号Ｓｏｕｔ１のスキュー（Ｓｋｅｗ）を抑制する動作をする。Ｎｃｈ ＭＯＳトランジスタＮＭＴ２のドレイン側（ノードＮ６）から、レベルシフトされ、スキュー（Ｓｋｅｗ）が抑制された出力信号Ｓｏｕｔ１が出力される。
【００２２】
図２（ｂ）に示すように、第２のレベルシフタＬＳ２には、Ｐｃｈ ＭＯＳトランジスタＰＭＴ３、Ｐｃｈ ＭＯＳトランジスタＰＭＴ４、Ｎｃｈ ＭＯＳトランジスタＮＭＴ５、Ｎｃｈ ＭＯＳトランジスタＮＭＴ６、及び中間段部１２が設けられる。第２のレベルシフタＬＳ２は、第１のレベルシフタＬＳ１とは入力信号が逆に入力されるが、回路構成は第１のレベルシフタＬＳ１と同様である。
【００２３】
Ｐｃｈ ＭＯＳトランジスタＰＭＴ３は、ソースが第２の高電位側電源ＶＤＤ２に接続され、ゲートがドレイン及びノードＮ１３に接続される。Ｐｃｈ ＭＯＳトランジスタＰＭＴ４は、ソースが第２の高電位側電源ＶＤＤ２に接続され、ゲートがＰｃｈ ＭＯＳトランジスタＰＭＴ３のゲートに接続され、ドレインがノードＮ８に接続される。Ｐｃｈ ＭＯＳトランジスタＰＭＴ３及びＰＭＴ４はカレントミラー回路を構成する。
【００２４】
Ｎｃｈ ＭＯＳトランジスタＮＭＴ５は、ドレインがノードＮ１３に接続され、ゲートに入力信号Ｓｉｎｎが入力され、ソースが低電位側電源（接地電位）ＶＳＳに接続される。Ｎｃｈ ＭＯＳトランジスタＮＭＴ６は、ドレインがノードＮ８に接続され、ゲートに入力信号Ｓｉｎｐが入力され、ソースが低電位側電源（接地電位）ＶＳＳに接続される。Ｎｃｈ ＭＯＳトランジスタＮＭＴ５とＮｃｈ ＭＯＳトランジスタＮＭＴ６は差動対を構成する。
【００２５】
中間段部１２には、Ｎｃｈ ＭＯＳトランジスタＮＭＴ７とＮｃｈ ＭＯＳトランジスタＮＭＴ８が設けられる。
【００２６】
Ｎｃｈ ＭＯＳトランジスタＮＭＴ７は、ドレインがノードＮ１３及びＮｃｈ ＭＯＳトランジスタＮＭＴ５のドレインに接続され、ゲートに入力信号Ｓｉｎｐが入力され、ソースが低電位側電源（接地電位）ＶＳＳに接続される。Ｎｃｈ ＭＯＳトランジスタＮＭＴ８は、ドレインがノードＮ８及びＮｃｈ ＭＯＳトランジスタＮＭＴ６のドレインに接続され、ゲートに入力信号Ｓｉｎｐが入力され、ソースが低電位側電源（接地電位）ＶＳＳに接続される。
【００２７】
中間段部１２を構成するＮｃｈ ＭＯＳトランジスタＮＭＴ７及びＮＭＴ８は、入力信号Ｓｉｎｐがハイレベルのとき、Ｎｃｈ ＭＯＳトランジスタＮＭＴ６とともにオンしてノードＮ１３及びＮ８を低電位側電源（接地電位）ＶＳＳに設定する役目をする。中間段部１２は、入力信号Ｓｖｉｎのデータレートが変化したとき、レベルシフト回路２から出力される出力信号Ｓｏｕｔ２のスキュー（Ｓｋｅｗ）を抑制する動作をする。Ｎｃｈ ＭＯＳトランジスタＮＭＴ６のドレイン側（ノードＮ８）から、レベルシフトされ、スキュー（Ｓｋｅｗ）が抑制された出力信号Ｓｏｕｔ２が出力される。
【００２８】
カレントミラー回路を構成するＰｃｈ ＭＯＳトランジスタＰＭＴ１乃至４と、差動対を構成するＮｃｈ ＭＯＳトランジスタＮＭＴ１、２、５、６と、中間段を構成するＮｃｈ ＭＯＳトランジスタＮＭＴ３、４、７、８との関係は、レベルシフト回路２の平均消費電流とデータレートの変化時に発生するスキュー（Ｓｋｅｗ）の関係を考慮して設計する必要がある。
【００２９】
データレートの変化時に発生するスキュー（Ｓｋｅｗ）を小さくするには、中間段のトランジスタを差動対のトランジスタよりもゲート長（Ｌｇ）を小さくする、或いはゲート幅（Ｗｇ）を大きくする。一方、レベルシフト回路２の平均消費電流の増加を抑制するには、中間段のトランジスタを差動対のトランジスタよりもゲート長（Ｌｇ）を大きくする、或いはゲート幅（Ｗｇ）を小さくする。
【００３０】
ここでは、カレントミラー回路を構成するトランジスタ（Ｐｃｈ ＭＯＳトランジスタＰＭＴ１乃至４）のゲート長をＬｇ１、差動対を構成するトランジスタ（Ｎｃｈ ＭＯＳトランジスタＮＭＴ１、２、５、６）のゲート長をＬｇ２、中間段を構成するトランジスタ（Ｎｃｈ ＭＯＳトランジスタＮＭＴ３、４、７、８）のゲート長をＬｇ３、カレントミラー回路を構成するトランジスタのゲート幅をＷｇ１、差動対を構成するトランジスタのゲート長Ｗｇ２、中間段中間段を構成するトランジスタ（Ｎｃｈ ＭＯＳトランジスタＮＭＴ３、４、７、８）のゲート幅をＷｇ３とすると、
Lg1≧Lg2＞Lg3・・・・・・・・・・・・・・・・・・・式（１）
Wg1≧Wg2＞Wg3・・・・・・・・・・・・・・・・・・式（２）
(Wg1/Lg1)≧(Wg2/Lg2)＞(Wg3/Lg3) ・・・・・・・・・式（３）
に設定している。
【００３１】
即ち、式（１）のように中間段を構成するトランジスタのゲート長（Ｌｇ）をカレントミラー回路を構成するトランジスタ及び差動対を構成するトランジスタのゲート長（Ｌｇ）よりも小さくすることにより、カレントミラー回路を構成するトランジスタ及び差動対を構成するトランジスタよりもスイッチング速度を向上することができる。したがって、データレートの変化時に発生するスキュー（Ｓｋｅｗ）を大幅に抑制することができる。
【００３２】
例えば、カレントミラー回路を構成するトランジスタ及び差動対を構成するトランジスタのゲート長（Ｌｇ）を９０ｎｍに、中間段を構成するトランジスタのゲート長（Ｌｇ）を６５ｎｍに、それぞれ設定している。
【００３３】
また、レベルシフト回路２の平均消費電流の増加を抑制するために、式（３）のように中間段を構成するトランジスタのゲート幅（Ｗｇ）／ゲート長（Ｌｇ）をカレントミラー回路を構成するトランジスタ及び差動対を構成するトランジスタのゲート幅（Ｗｇ）／ゲート長（Ｌｇ）よりも小さくすることにより、中間段で発生する平均消費電流を大幅に抑制することができる。
【００３４】
第１のバッファ３は、第１のレベルシフタＬＳ１と主ドライバ５の間に設けられる。第１のバッファ３は、出力信号Ｓｏｕｔ１が入力され、出力信号Ｓｏｕｔ１をドライブした信号をノードＮ７側から出力する。第２のバッファ４は、第２のレベルシフタＬＳ２と主ドライバ５の間に設けられる。第２のバッファ４は、出力信号Ｓｏｕｔ２が入力され、出力信号Ｓｏｕｔ２をドライブした信号をノードＮ９側から出力する。
【００３５】
主ドライバ５は、ノードＮ７の信号が入力ポートＩＮＡに入力され、ノードＮ９の信号が入力ポートＩＮＢに入力される。主ドライバ５は、レベルシフトされ、ドライブされた出力信号Ｓｖｏｕｔｐを出力し、レベルシフトされ、ドライブされ、出力信号Ｓｖｏｕｔｐとは逆位相の出力信号Ｓｖｏｕｔｎを出力する。
【００３６】
比較例のＬＶＤＳドライバでは、レベルシフト回路の構成を本実施例とは別構成にしている。
【００３７】
図３（ａ）、（ｂ）に示すように、比較例のレベルシフト回路は、第１のレベルシフタＬＳ１１と第２のレベルシフタＬＳ１２が設けられる。図３（ａ）に示すように、第１のレベルシフタＬＳ１１は本実施形態の第１のレベルシフタＬＳ１から中間段部１１を削除したものである。図３（ｂ）に示すように、第２のレベルシフタＬＳ１２は本実施形態の第２のレベルシフタＬＳ２から中間段部１２を削除したものである。
【００３８】
次に、レベルシフト回路の動作について図４を参照して説明する。図４はデータレートとスキューの関係を説明する図である。
【００３９】
入力側（ＰＲＢＳ）の入力信号Ｓｉｎｐ、Ｓｉｎｎが１．１Ｖｐ−ｐで、レベルシフトされた出力信号Ｓｏｕｔ１、Ｓｏｕｔ２が３．３Ｖｐ−ｐで、データレート（ＤＲ）がα（Ｍｂｐｓ）で、データレート（ＤＲ）がｎ倍（ｎ＞０、例えば・・・・１／４、１／３、１／２、・・・、２、３、４・・・・）に変化したとき、スキュー（Ｓｋｅｗ）が発生する。
【００４０】
図４に示すように、スキュー（Ｓｋｅｗ）は、
Skew(P−N=0)=PD RISE−PD FALL・・・・・・・・・・式（４）
Skew(P−N=0)≒β×(1／DR)・・・・・・・・・・・・・・式（５）
で表せる。ここで、ＰＤ ＲＩＳＥとは入力信号Ｓｉｎｐに対する出力信号Ｓｏｕｔ１の立ち上がりでの遅延時間（秒）である。ＰＤ ＦＡＬＬとは入力信号Ｓｉｎｐに対する出力信号Ｓｏｕｔ１の立ち下がりでの遅延時間（秒）である。
【００４１】
βはスキュー（Ｓｋｅｗ）の係数であり、レベルシフト回路の構成に依存するパラメータである。スキュー（Ｓｋｅｗ）はβの値が大きいほど大きくなり、βの値を小さくすることにより抑制することができる。ここでは、入力信号Ｓｉｎｐについて説明しているが、入力信号Ｓｉｎｎについても同様であり、入力信号Ｓｉｎｎについては説明を省略する。
【００４２】
本実施形態のレベルシフト回路２では、スキュー（Ｓｋｅｗ）を抑制するために中間段部１１、１２を設けているので、本実施形態のレベルシフト回路２のスキュー（Ｓｋｅｗ）の係数をβ１、比較例のレベルシフト回路のスキュー（Ｓｋｅｗ）の係数をβ２とすると、
β1＜＜β２・・・・・・・・・・・・・・・・・・・・・・式（６）
で表される。
【００４３】
次に、レベルシフト回路のスキューと平均消費電流について図６及び図７を参照して説明する。ここでは、データレートは、１０００Mbpsから２００Mbpsに変化した場合であり、ｎの値は５である。
【００４４】
図５はレベルシフト回路で発生するスキューを説明する図である。図５に示すように、本実施形態のスキュー（０．２６ｐｓ）は、カレントミラー回路及び差動対を構成するトランジスタの形状を同一にしている比較例１のスキュー（５．６ｐｓ）に対して（１／２１）であり、中間段部１１及び１２を設けているので比較例１よりも非常に小さな値となる。
【００４５】
また、本実施形態のスキュー（０．２６ｐｓ）は、本実施形態に対してカレントミラー回路を構成するトランジスタの（Ｗｇ／Ｌｇ）を２倍、差動対を構成するトランジスタの（Ｗｇ／Ｌｇ）を１０倍にした比較例２のスキュー（１．５ｐｓ）に対して（１／５．５）である。つまり、単にカレントミラー回路と差動対を構成するトランジスタを大きくするだけではスキューを大幅に抑制することができない。本実施形態では中間段部１１、１２を構成する比較的形状の小さなトランジスタを追加するだけでスキューを大幅に抑制している。
【００４６】
図６はレベルシフト回路の平均消費電流を説明する図である。図６に示すように、本実施形態の平均消費電流（０．５４ｍＡ）は、カレントミラー回路及び差動対を構成するトランジスタの形状を同一にしている比較例１の平均消費電流（０．４１ｍＡ）に対して、中間段部１１、１２で平均消費電流が流れるが増加分が少なく１．２５倍しか増加していない。
【００４７】
また、本実施形態の平均消費電流（０．５４ｍＡ）は、本実施形態に対してカレントミラー回路を構成するトランジスタの（Ｗｇ／Ｌｇ）を２倍、差動対を構成するトランジスタの（Ｗｇ／Ｌｇ）を１０倍にした比較例２の平均消費電流（３．７４ｍＡ）に対して（１／６．９）である。つまり、中間段部１１、１２を構成する比較的形状の小さなトランジスタを追加するだけでスキューを大幅に抑制しながら、平均消費電流の増加を抑制することができる。
【００４８】
上述したように、本実施形態のレベルシフト回路では、第１のレベルシフタＬＳ１と第２のレベルシフタＬＳ２が設けられる。第１のレベルシフタＬＳ１には、Ｐｃｈ ＭＯＳトランジスタＰＭＴ１、Ｐｃｈ ＭＯＳトランジスタＰＭＴ２、Ｎｃｈ ＭＯＳトランジスタＮＭＴ１、Ｎｃｈ ＭＯＳトランジスタＮＭＴ２、及び中間段部１１が設けられる。中間段部１１には、Ｎｃｈ ＭＯＳトランジスタＮＭＴ３、ＮＭＴ４が設けられる。第２のレベルシフタＬＳ２には、Ｐｃｈ ＭＯＳトランジスタＰＭＴ３、Ｐｃｈ ＭＯＳトランジスタＰＭＴ４、Ｎｃｈ ＭＯＳトランジスタＮＭＴ５、Ｎｃｈ ＭＯＳトランジスタＮＭＴ６、及び中間段部１２が設けられる。中間段部１２には、Ｎｃｈ ＭＯＳトランジスタＮＭＴ７、ＮＭＴ８が設けられる。第１のレベルシフタＬＳ１は、入力ポートＩＮＡに入力信号Ｓｉｎｐが入力され、入力ポートＩＮＢに入力信号Ｓｉｎｐの逆位相の入力信号Ｓｉｎｎが入力され、レベルシフトされた出力信号Ｓｏｕｔ１を出力する。Ｎｃｈ ＭＯＳトランジスタＮＭＴ３、ＮＭＴ４は、入力信号Ｓｉｎｎがハイレベルのとき、Ｎｃｈ ＭＯＳトランジスタＮＭＴ２とともにオンする。第２のレベルシフタＬＳ２は、入力ポートＩＮＡに入力信号Ｓｉｎｎが入力され、入力ポートＩＮＢに入力信号Ｓｉｎｐが入力され、レベルシフトされた出力信号Ｓｏｕｔ１の逆位相の出力信号Ｓｏｕｔ２を出力する。Ｎｃｈ ＭＯＳトランジスタＮＭＴ７、ＮＭＴ８は、入力信号Ｓｉｎｐがハイレベルのとき、Ｎｃｈ ＭＯＳトランジスタＮＭＴ６とともにオンする。
【００４９】
このため、データレートが変化したときに中間段部１１及び１２が動作してスキュー（Ｓｋｅｗ）を大幅に抑制することができる。また、中間段部１１及び１２を構成するトランジスタの（Ｗｇ／Ｌｇ）をカレントミラー回路や差動対を構成するトランジスタの（Ｗｇ／Ｌｇ）よりも小さくしているのでレベルシフト回路２の平均消費電流の増加を抑制することができる。
【００５０】
なお、本実施の形態ではレベルシフタＬＳ１の差動対をＮｃｈ ＭＯＳトランジスタＮＭＴ１及びＮＭＴ２から構成し、レベルシフタＬＳ１のカレントミラー回路をＰｃｈ ＭＯＳトランジスタＰＭＴ１及びＰＭＴ２から構成し、レベルシフタＬＳ２の差動対をＮｃｈ ＭＯＳトランジスタＮＭＴ５及びＮＭＴ６から構成し、レベルシフタＬＳ２のカレントミラー回路をＰｃｈ ＭＯＳトランジスタＰＭＴ３及びＰＭＴ４から構成しているが必ずしもこれに限定されるものではない。例えば、図７に示すように、レベルシフト回路ＬＳ２１（比較例）にＰｃｈ ＭＯＳトランジスタＰＭＴ１１及びＰＭＴ１２から構成される差動対、Ｐｃｈ ＭＯＳトランジスタＰＭＴ１３及びＰＭＴ１４から構成される中間段部２１、Ｎｃｈ ＭＯＳトランジスタＮＭＴ１１及びＮＭＴ１２から構成されるカレントミラー回路を設けてもよい。
【００５１】
また、差動対をなすＮｃｈ ＭＯＳトランジスタＮＭＴ１及びＮＭＴ２と低電位側電源（接地電位）ＶＳＳの間に電流源を設けてもよい。
【００５２】
また、レベルシフト回路をＮｃｈ ＭＯＳトランジスタ及びＰｃｈ ＭＯＳトランジスタから構成（ＣＭＯＳ構成）しているが必ずしもこれに限定されるものではない。ＢｉＣＭＯＳやバイポーラトランジスタなどから構成してもよい。また、カレントミラー回路の代わりに抵抗を用いてもよい。
【００５３】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００５４】
１ 差動信号発生部
２ レベルシフト回路
３、４ バッファ
５ 主ドライバ
１１、１２、２１ 中間段部
９０ ＬＶＤＳドライバ
ＩＮＡ、ＩＮＢ 入力ポート
ＩＮＶ１〜４ インバータ
ＬＳ１、ＬＳ２、ＬＳ１１、ＬＳ１２、ＬＳ２１ レベルシフタ
Ｎ１〜９、Ｎ１１、Ｎ１３、Ｎ２１、Ｎ２２ ノード
ＮＭＴ１〜８、ＮＭＴ１１、ＮＭＴ１２ Ｎｃｈ ＭＯＳトランジスタ
ＰＭＴ１〜４、ＰＭＴ１１〜１４ Ｐｃｈ ＭＯＳトランジスタ
Ｓｉｎｎ、Ｓｉｎｐ、Ｓｖｉｎ 入力信号
Ｓｏｕｔ１、Ｓｏｕｔ２、Ｓｖｏｕｔｐ、Ｓｖｏｕｔｎ 出力信号
ＴＧ１ タイミング調整部
ＶＤＤ 高電位側電源
ＶＳＳ 低電位側電源（接地電位）
【技術分野】
【０００１】
本発明の実施形態は、レベルシフト回路に関する。
【背景技術】
【０００２】
ＣＭＯＳ（Complementary Metal Oxide Semiconductor）などから構成され、論理回路や順序回路を備える半導体集積回路（ＬＳＩ）には、異なる高電位側電源間で、信号レベルをレベルシフトするレベルシフト回路が設けられる。レベルシフト回路には、低電圧で差動入力信号が入力される、例えばＬＶＤＳ（Low Voltage Differential Signaling）に準拠した差動レベルシフト回路がある。
【０００３】
近年、差動レベルシフト回路はデータレートが高速化されている。高速化された差動レベルシフト回路では、データレートが変化するとスキュー（Ｓｋｅｗ）が増大するという問題点がある。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】米国特許第６２８８５８０号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明は、データレートの変化時に発生するスキューを抑制することができるレベルシフト回路を提供することにある。
【課題を解決するための手段】
【０００６】
一つの実施形態によれば、レベルシフト回路は、第１の電圧レベルを有する第１の入力信号と第１の電圧レベルを有して第１の電圧レベルとは逆位相の第２の入力信号が入力され、第２の電圧レベルを有してレベルシフトされた第１の出力信号を出力する第１のレベルシフタと、第１及び第２の入力信号が入力され、第２の電圧レベルを有して第１の出力信号とは逆位相のレベルシフトされた第２の出力信号を出力する第２のレベルシフタとを有する。第１のレベルシフタは、第１乃至４のトランジスタが設けられる。第１のトランジスタは、ゲートに第１の入力信号が入力される。第２のトランジスタは、第１のトランジスタとは差動対をなし、ゲートに第２の入力信号が入力され、ドレイン側から第１の出力信号を出力する。第３のトランジスタは、ゲートに第２の入力信号が入力され、ドレインが第１のトランジスタのドレインに接続され、ソースが第１のトランジスタのソースに接続される。第４のトランジスタは、ゲートに第２の入力信号が入力され、ドレインが第２のトランジスタのドレインに接続され、ソースが第２のトランジスタのソースに接続される。第２のレベルシフタは、第５乃至８のトランジスタが設けられる。第５のトランジスタは、ゲートに第２の入力信号が入力される。第６のトランジスタは、第５のトランジスタとは差動対をなし、ゲートに第１の入力信号が入力され、ドレイン側から第２の出力信号を出力する。第７のトランジスタは、ゲートに第１の入力信号が入力され、ドレインが第５のトランジスタのドレインに接続され、ソースが第５のトランジスタのソースに接続される。第８のトランジスタは、ゲートに第１の入力信号が入力され、ドレインが第６のトランジスタのドレインに接続され、ソースが第６のトランジスタのソースに接続される。
【図面の簡単な説明】
【０００７】
【図１】第一の実施形態に係るＬＶＤＳドライバの構成を示すブロック図である。
【図２】第一の実施形態に係るレベルシフト回路部の構成を示す回路図である。
【図３】第一の実施形態に係る比較例のＬＶＤＳドライバに使用されるレベルシフト回路を示す回路図である。
【図４】第一の実施形態に係るデータレートとスキューの関係を説明する図である。
【図５】第一の実施形態に係るレベルシフト回路で発生するスキューを説明する図である。
【図６】第一の実施形態に係るレベルシフト回路の平均消費電流を説明する図である。
【図７】変形例のレベルシフト回路を示す回路図である。
【発明を実施するための形態】
【０００８】
以下本発明の実施形態について図面を参照しながら説明する。
【０００９】
（第一の実施形態）
まず、本発明の第一の実施形態に係るレベルシフト回路について、図面を参照して説明する。図１はＬＶＤＳドライバの構成を示すブロック図である。図２はレベルシフト回路部の構成を示す回路図、図２（ａ）は第１のレベルシフタを示す回路図、図２（ｂ）は第２のレベルシフタを示す回路図である。図３は比較例のＬＶＤＳドライバに使用されるレベルシフト回路を示す回路図である。本実施形態では、データレートの変化時に発生するスキュー（Ｓｋｅｗ）を抑制するために、レベルシフト回路に差動段と相対向する中間段部を構成する２つのトランジスタを設けている。
【００１０】
図１に示すように、ＬＶＤＳドライバ９０には、差動信号発生部１、レベルシフト回路２、バッファ３、バッファ４、及び主ドライバ５が設けられる。ＬＶＤＳドライバ９０は、例えばＬＣＤ（liquid crystal display）などに適用される。ＬＶＤＳ（low voltage differential signaling）は、高速インターフェースの一種であり、信号振幅の小さな差動伝送方式である。
【００１１】
差動信号発生部１には、第１の高電位側電源ＶＤＤ１が供給される。レベルシフト回路２、バッファ３、バッファ４、及び主ドライバ５には、第１の高電位側電源ＶＤＤ１とは電圧値が異なる第２の高電位側電源ＶＤＤ２が供給される。ここでは、例えば第１の高電位側電源ＶＤＤ１電圧は１．１Ｖに、第２の高電位側電源ＶＤＤ２電圧は３．３Ｖにそれぞれ設定される。
【００１２】
差動信号発生部１には、インバータ１乃至４、及びタイミング調整部ＴＧ１が設けられる。差動信号発生部１は、例えばシステムＬＳＩチップのコアから出力されるＰＲＢＳ（pseudo random bit sequence 擬似ランダムビット列）データである入力信号Ｓｖｉｎが入力され、第１の差動信号と第１の差動信号とは逆位相の第２の差動信号を生成する。入力信号Ｓｖｉｎは、例えば数十Ｍｂｐｓ以上の高速データ信号である。
【００１３】
インバータＩＮＶ１は、入力信号Ｓｖｉｎが入力され、入力信号Ｓｖｉｎを反転した信号をノードＮ１から出力する。インバータＩＮＶ２は、ノードＮ１の信号が入力され、ノードＮ１の信号を反転した信号をノードＮ２から出力する。インバータＩＮＶ３は、ノードＮ２の信号が入力され、ノードＮ２の信号を反転した信号をノードＮ３から出力する。
【００１４】
タイミング調整部ＴＧ１は、インバータＩＮＶ１とインバータＩＮＶ４の間に設けられる。タイミング調整部ＴＧ１はタイミングを調整し、例えばノードＮ１の信号を所定時間遅延させてノードＮ２の信号とは逆位相の信号をノードＮ４から出力する。タイミング調整部ＴＧ１には、遅延回路としてのインバータやバッファ、或いは遅延素子などが使用される。インバータＩＮＶ４は、ノードＮ４の信号が入力され、ノードＮ４の信号を反転した信号をノードＮ５から出力する。ノードＮ５の信号は、ノードＮ３の信号とは逆位相の信号である。
【００１５】
レベルシフト回路２は、差動信号発生部１とバッファ３及び４の間に設けられる。レベルシフト回路２には、第１のレベルシフタＬＳ１と第２のレベルシフタＬＳ２が設けられる。第１のレベルシフタＬＳ１は、ノードＮ３の信号である入力信号Ｓｉｎｐが入力ポートＩＮＡに入力され、ノードＮ５の信号である入力信号Ｓｉｎｎが入力ポートＩＮＢに入力され、出力側のノードＮ６からレベルシフトされた信号Ｓｏｕｔ１を出力する。第２のレベルシフタＬＳ２は、ノードＮ５の信号である入力信号Ｓｉｎｎが入力ポートＩＮＡに入力され、ノードＮ３の信号である入力信号Ｓｉｎｐが入力ポートＩＮＢに入力され、出力側のノードＮ８からレベルシフトされ、信号Ｓｏｕｔ１とは逆位相の信号Ｓｏｕｔ２を出力する。
【００１６】
図２（ａ）に示すように、第１のレベルシフタＬＳ１には、Ｐｃｈ ＭＯＳトランジスタＰＭＴ１、Ｐｃｈ ＭＯＳトランジスタＰＭＴ２、Ｎｃｈ ＭＯＳトランジスタＮＭＴ１、Ｎｃｈ ＭＯＳトランジスタＮＭＴ２、及び中間段部１１が設けられる。
【００１７】
Ｐｃｈ ＭＯＳトランジスタＰＭＴ１は、ソースが第２の高電位側電源ＶＤＤ２に接続され、ゲートがドレイン及びノードＮ１１に接続される。Ｐｃｈ ＭＯＳトランジスタＰＭＴ２は、ソースが第２の高電位側電源ＶＤＤ２に接続され、ゲートがＰｃｈ ＭＯＳトランジスタＰＭＴ１のゲートに接続され、ドレインがノードＮ６に接続される。Ｐｃｈ ＭＯＳトランジスタＰＭＴ１及びＰＭＴ２はカレントミラー回路を構成する。
【００１８】
Ｎｃｈ ＭＯＳトランジスタＮＭＴ１は、ドレインがノードＮ１１に接続され、ゲートに入力信号Ｓｉｎｐが入力され、ソースが低電位側電源（接地電位）ＶＳＳに接続される。Ｎｃｈ ＭＯＳトランジスタＮＭＴ２は、ドレインがノードＮ６に接続され、ゲートに入力信号Ｓｉｎｎが入力され、ソースが低電位側電源（接地電位）ＶＳＳに接続される。Ｎｃｈ ＭＯＳトランジスタＮＭＴ１とＮｃｈ ＭＯＳトランジスタＮＭＴ２は差動対を構成する。
【００１９】
中間段部１１には、Ｎｃｈ ＭＯＳトランジスタＮＭＴ３とＮｃｈ ＭＯＳトランジスタＮＭＴ４が設けられる。
【００２０】
Ｎｃｈ ＭＯＳトランジスタＮＭＴ３は、ドレインがノードＮ１１及びＮｃｈ ＭＯＳトランジスタＮＭＴ１のドレインに接続され、ゲートに入力信号Ｓｉｎｎが入力され、ソースが低電位側電源（接地電位）ＶＳＳに接続される。Ｎｃｈ ＭＯＳトランジスタＮＭＴ４は、ドレインがノードＮ６及びＮｃｈ ＭＯＳトランジスタＮＭＴ２のドレインに接続され、ゲートに入力信号Ｓｉｎｎが入力され、ソースが低電位側電源（接地電位）ＶＳＳに接続される。
【００２１】
中間段部１１を構成するＮｃｈ ＭＯＳトランジスタＮＭＴ３及びＮＭＴ４は、入力信号Ｓｉｎｎがハイレベルのとき、Ｎｃｈ ＭＯＳトランジスタＮＭＴ２とともにオンしてノードＮ１１及びＮ６を低電位側電源（接地電位）ＶＳＳに設定する役目をする。中間段部１１は、入力信号Ｓｖｉｎのデータレートが変化したとき、レベルシフト回路２から出力される出力信号Ｓｏｕｔ１のスキュー（Ｓｋｅｗ）を抑制する動作をする。Ｎｃｈ ＭＯＳトランジスタＮＭＴ２のドレイン側（ノードＮ６）から、レベルシフトされ、スキュー（Ｓｋｅｗ）が抑制された出力信号Ｓｏｕｔ１が出力される。
【００２２】
図２（ｂ）に示すように、第２のレベルシフタＬＳ２には、Ｐｃｈ ＭＯＳトランジスタＰＭＴ３、Ｐｃｈ ＭＯＳトランジスタＰＭＴ４、Ｎｃｈ ＭＯＳトランジスタＮＭＴ５、Ｎｃｈ ＭＯＳトランジスタＮＭＴ６、及び中間段部１２が設けられる。第２のレベルシフタＬＳ２は、第１のレベルシフタＬＳ１とは入力信号が逆に入力されるが、回路構成は第１のレベルシフタＬＳ１と同様である。
【００２３】
Ｐｃｈ ＭＯＳトランジスタＰＭＴ３は、ソースが第２の高電位側電源ＶＤＤ２に接続され、ゲートがドレイン及びノードＮ１３に接続される。Ｐｃｈ ＭＯＳトランジスタＰＭＴ４は、ソースが第２の高電位側電源ＶＤＤ２に接続され、ゲートがＰｃｈ ＭＯＳトランジスタＰＭＴ３のゲートに接続され、ドレインがノードＮ８に接続される。Ｐｃｈ ＭＯＳトランジスタＰＭＴ３及びＰＭＴ４はカレントミラー回路を構成する。
【００２４】
Ｎｃｈ ＭＯＳトランジスタＮＭＴ５は、ドレインがノードＮ１３に接続され、ゲートに入力信号Ｓｉｎｎが入力され、ソースが低電位側電源（接地電位）ＶＳＳに接続される。Ｎｃｈ ＭＯＳトランジスタＮＭＴ６は、ドレインがノードＮ８に接続され、ゲートに入力信号Ｓｉｎｐが入力され、ソースが低電位側電源（接地電位）ＶＳＳに接続される。Ｎｃｈ ＭＯＳトランジスタＮＭＴ５とＮｃｈ ＭＯＳトランジスタＮＭＴ６は差動対を構成する。
【００２５】
中間段部１２には、Ｎｃｈ ＭＯＳトランジスタＮＭＴ７とＮｃｈ ＭＯＳトランジスタＮＭＴ８が設けられる。
【００２６】
Ｎｃｈ ＭＯＳトランジスタＮＭＴ７は、ドレインがノードＮ１３及びＮｃｈ ＭＯＳトランジスタＮＭＴ５のドレインに接続され、ゲートに入力信号Ｓｉｎｐが入力され、ソースが低電位側電源（接地電位）ＶＳＳに接続される。Ｎｃｈ ＭＯＳトランジスタＮＭＴ８は、ドレインがノードＮ８及びＮｃｈ ＭＯＳトランジスタＮＭＴ６のドレインに接続され、ゲートに入力信号Ｓｉｎｐが入力され、ソースが低電位側電源（接地電位）ＶＳＳに接続される。
【００２７】
中間段部１２を構成するＮｃｈ ＭＯＳトランジスタＮＭＴ７及びＮＭＴ８は、入力信号Ｓｉｎｐがハイレベルのとき、Ｎｃｈ ＭＯＳトランジスタＮＭＴ６とともにオンしてノードＮ１３及びＮ８を低電位側電源（接地電位）ＶＳＳに設定する役目をする。中間段部１２は、入力信号Ｓｖｉｎのデータレートが変化したとき、レベルシフト回路２から出力される出力信号Ｓｏｕｔ２のスキュー（Ｓｋｅｗ）を抑制する動作をする。Ｎｃｈ ＭＯＳトランジスタＮＭＴ６のドレイン側（ノードＮ８）から、レベルシフトされ、スキュー（Ｓｋｅｗ）が抑制された出力信号Ｓｏｕｔ２が出力される。
【００２８】
カレントミラー回路を構成するＰｃｈ ＭＯＳトランジスタＰＭＴ１乃至４と、差動対を構成するＮｃｈ ＭＯＳトランジスタＮＭＴ１、２、５、６と、中間段を構成するＮｃｈ ＭＯＳトランジスタＮＭＴ３、４、７、８との関係は、レベルシフト回路２の平均消費電流とデータレートの変化時に発生するスキュー（Ｓｋｅｗ）の関係を考慮して設計する必要がある。
【００２９】
データレートの変化時に発生するスキュー（Ｓｋｅｗ）を小さくするには、中間段のトランジスタを差動対のトランジスタよりもゲート長（Ｌｇ）を小さくする、或いはゲート幅（Ｗｇ）を大きくする。一方、レベルシフト回路２の平均消費電流の増加を抑制するには、中間段のトランジスタを差動対のトランジスタよりもゲート長（Ｌｇ）を大きくする、或いはゲート幅（Ｗｇ）を小さくする。
【００３０】
ここでは、カレントミラー回路を構成するトランジスタ（Ｐｃｈ ＭＯＳトランジスタＰＭＴ１乃至４）のゲート長をＬｇ１、差動対を構成するトランジスタ（Ｎｃｈ ＭＯＳトランジスタＮＭＴ１、２、５、６）のゲート長をＬｇ２、中間段を構成するトランジスタ（Ｎｃｈ ＭＯＳトランジスタＮＭＴ３、４、７、８）のゲート長をＬｇ３、カレントミラー回路を構成するトランジスタのゲート幅をＷｇ１、差動対を構成するトランジスタのゲート長Ｗｇ２、中間段中間段を構成するトランジスタ（Ｎｃｈ ＭＯＳトランジスタＮＭＴ３、４、７、８）のゲート幅をＷｇ３とすると、
Lg1≧Lg2＞Lg3・・・・・・・・・・・・・・・・・・・式（１）
Wg1≧Wg2＞Wg3・・・・・・・・・・・・・・・・・・式（２）
(Wg1/Lg1)≧(Wg2/Lg2)＞(Wg3/Lg3) ・・・・・・・・・式（３）
に設定している。
【００３１】
即ち、式（１）のように中間段を構成するトランジスタのゲート長（Ｌｇ）をカレントミラー回路を構成するトランジスタ及び差動対を構成するトランジスタのゲート長（Ｌｇ）よりも小さくすることにより、カレントミラー回路を構成するトランジスタ及び差動対を構成するトランジスタよりもスイッチング速度を向上することができる。したがって、データレートの変化時に発生するスキュー（Ｓｋｅｗ）を大幅に抑制することができる。
【００３２】
例えば、カレントミラー回路を構成するトランジスタ及び差動対を構成するトランジスタのゲート長（Ｌｇ）を９０ｎｍに、中間段を構成するトランジスタのゲート長（Ｌｇ）を６５ｎｍに、それぞれ設定している。
【００３３】
また、レベルシフト回路２の平均消費電流の増加を抑制するために、式（３）のように中間段を構成するトランジスタのゲート幅（Ｗｇ）／ゲート長（Ｌｇ）をカレントミラー回路を構成するトランジスタ及び差動対を構成するトランジスタのゲート幅（Ｗｇ）／ゲート長（Ｌｇ）よりも小さくすることにより、中間段で発生する平均消費電流を大幅に抑制することができる。
【００３４】
第１のバッファ３は、第１のレベルシフタＬＳ１と主ドライバ５の間に設けられる。第１のバッファ３は、出力信号Ｓｏｕｔ１が入力され、出力信号Ｓｏｕｔ１をドライブした信号をノードＮ７側から出力する。第２のバッファ４は、第２のレベルシフタＬＳ２と主ドライバ５の間に設けられる。第２のバッファ４は、出力信号Ｓｏｕｔ２が入力され、出力信号Ｓｏｕｔ２をドライブした信号をノードＮ９側から出力する。
【００３５】
主ドライバ５は、ノードＮ７の信号が入力ポートＩＮＡに入力され、ノードＮ９の信号が入力ポートＩＮＢに入力される。主ドライバ５は、レベルシフトされ、ドライブされた出力信号Ｓｖｏｕｔｐを出力し、レベルシフトされ、ドライブされ、出力信号Ｓｖｏｕｔｐとは逆位相の出力信号Ｓｖｏｕｔｎを出力する。
【００３６】
比較例のＬＶＤＳドライバでは、レベルシフト回路の構成を本実施例とは別構成にしている。
【００３７】
図３（ａ）、（ｂ）に示すように、比較例のレベルシフト回路は、第１のレベルシフタＬＳ１１と第２のレベルシフタＬＳ１２が設けられる。図３（ａ）に示すように、第１のレベルシフタＬＳ１１は本実施形態の第１のレベルシフタＬＳ１から中間段部１１を削除したものである。図３（ｂ）に示すように、第２のレベルシフタＬＳ１２は本実施形態の第２のレベルシフタＬＳ２から中間段部１２を削除したものである。
【００３８】
次に、レベルシフト回路の動作について図４を参照して説明する。図４はデータレートとスキューの関係を説明する図である。
【００３９】
入力側（ＰＲＢＳ）の入力信号Ｓｉｎｐ、Ｓｉｎｎが１．１Ｖｐ−ｐで、レベルシフトされた出力信号Ｓｏｕｔ１、Ｓｏｕｔ２が３．３Ｖｐ−ｐで、データレート（ＤＲ）がα（Ｍｂｐｓ）で、データレート（ＤＲ）がｎ倍（ｎ＞０、例えば・・・・１／４、１／３、１／２、・・・、２、３、４・・・・）に変化したとき、スキュー（Ｓｋｅｗ）が発生する。
【００４０】
図４に示すように、スキュー（Ｓｋｅｗ）は、
Skew(P−N=0)=PD RISE−PD FALL・・・・・・・・・・式（４）
Skew(P−N=0)≒β×(1／DR)・・・・・・・・・・・・・・式（５）
で表せる。ここで、ＰＤ ＲＩＳＥとは入力信号Ｓｉｎｐに対する出力信号Ｓｏｕｔ１の立ち上がりでの遅延時間（秒）である。ＰＤ ＦＡＬＬとは入力信号Ｓｉｎｐに対する出力信号Ｓｏｕｔ１の立ち下がりでの遅延時間（秒）である。
【００４１】
βはスキュー（Ｓｋｅｗ）の係数であり、レベルシフト回路の構成に依存するパラメータである。スキュー（Ｓｋｅｗ）はβの値が大きいほど大きくなり、βの値を小さくすることにより抑制することができる。ここでは、入力信号Ｓｉｎｐについて説明しているが、入力信号Ｓｉｎｎについても同様であり、入力信号Ｓｉｎｎについては説明を省略する。
【００４２】
本実施形態のレベルシフト回路２では、スキュー（Ｓｋｅｗ）を抑制するために中間段部１１、１２を設けているので、本実施形態のレベルシフト回路２のスキュー（Ｓｋｅｗ）の係数をβ１、比較例のレベルシフト回路のスキュー（Ｓｋｅｗ）の係数をβ２とすると、
β1＜＜β２・・・・・・・・・・・・・・・・・・・・・・式（６）
で表される。
【００４３】
次に、レベルシフト回路のスキューと平均消費電流について図６及び図７を参照して説明する。ここでは、データレートは、１０００Mbpsから２００Mbpsに変化した場合であり、ｎの値は５である。
【００４４】
図５はレベルシフト回路で発生するスキューを説明する図である。図５に示すように、本実施形態のスキュー（０．２６ｐｓ）は、カレントミラー回路及び差動対を構成するトランジスタの形状を同一にしている比較例１のスキュー（５．６ｐｓ）に対して（１／２１）であり、中間段部１１及び１２を設けているので比較例１よりも非常に小さな値となる。
【００４５】
また、本実施形態のスキュー（０．２６ｐｓ）は、本実施形態に対してカレントミラー回路を構成するトランジスタの（Ｗｇ／Ｌｇ）を２倍、差動対を構成するトランジスタの（Ｗｇ／Ｌｇ）を１０倍にした比較例２のスキュー（１．５ｐｓ）に対して（１／５．５）である。つまり、単にカレントミラー回路と差動対を構成するトランジスタを大きくするだけではスキューを大幅に抑制することができない。本実施形態では中間段部１１、１２を構成する比較的形状の小さなトランジスタを追加するだけでスキューを大幅に抑制している。
【００４６】
図６はレベルシフト回路の平均消費電流を説明する図である。図６に示すように、本実施形態の平均消費電流（０．５４ｍＡ）は、カレントミラー回路及び差動対を構成するトランジスタの形状を同一にしている比較例１の平均消費電流（０．４１ｍＡ）に対して、中間段部１１、１２で平均消費電流が流れるが増加分が少なく１．２５倍しか増加していない。
【００４７】
また、本実施形態の平均消費電流（０．５４ｍＡ）は、本実施形態に対してカレントミラー回路を構成するトランジスタの（Ｗｇ／Ｌｇ）を２倍、差動対を構成するトランジスタの（Ｗｇ／Ｌｇ）を１０倍にした比較例２の平均消費電流（３．７４ｍＡ）に対して（１／６．９）である。つまり、中間段部１１、１２を構成する比較的形状の小さなトランジスタを追加するだけでスキューを大幅に抑制しながら、平均消費電流の増加を抑制することができる。
【００４８】
上述したように、本実施形態のレベルシフト回路では、第１のレベルシフタＬＳ１と第２のレベルシフタＬＳ２が設けられる。第１のレベルシフタＬＳ１には、Ｐｃｈ ＭＯＳトランジスタＰＭＴ１、Ｐｃｈ ＭＯＳトランジスタＰＭＴ２、Ｎｃｈ ＭＯＳトランジスタＮＭＴ１、Ｎｃｈ ＭＯＳトランジスタＮＭＴ２、及び中間段部１１が設けられる。中間段部１１には、Ｎｃｈ ＭＯＳトランジスタＮＭＴ３、ＮＭＴ４が設けられる。第２のレベルシフタＬＳ２には、Ｐｃｈ ＭＯＳトランジスタＰＭＴ３、Ｐｃｈ ＭＯＳトランジスタＰＭＴ４、Ｎｃｈ ＭＯＳトランジスタＮＭＴ５、Ｎｃｈ ＭＯＳトランジスタＮＭＴ６、及び中間段部１２が設けられる。中間段部１２には、Ｎｃｈ ＭＯＳトランジスタＮＭＴ７、ＮＭＴ８が設けられる。第１のレベルシフタＬＳ１は、入力ポートＩＮＡに入力信号Ｓｉｎｐが入力され、入力ポートＩＮＢに入力信号Ｓｉｎｐの逆位相の入力信号Ｓｉｎｎが入力され、レベルシフトされた出力信号Ｓｏｕｔ１を出力する。Ｎｃｈ ＭＯＳトランジスタＮＭＴ３、ＮＭＴ４は、入力信号Ｓｉｎｎがハイレベルのとき、Ｎｃｈ ＭＯＳトランジスタＮＭＴ２とともにオンする。第２のレベルシフタＬＳ２は、入力ポートＩＮＡに入力信号Ｓｉｎｎが入力され、入力ポートＩＮＢに入力信号Ｓｉｎｐが入力され、レベルシフトされた出力信号Ｓｏｕｔ１の逆位相の出力信号Ｓｏｕｔ２を出力する。Ｎｃｈ ＭＯＳトランジスタＮＭＴ７、ＮＭＴ８は、入力信号Ｓｉｎｐがハイレベルのとき、Ｎｃｈ ＭＯＳトランジスタＮＭＴ６とともにオンする。
【００４９】
このため、データレートが変化したときに中間段部１１及び１２が動作してスキュー（Ｓｋｅｗ）を大幅に抑制することができる。また、中間段部１１及び１２を構成するトランジスタの（Ｗｇ／Ｌｇ）をカレントミラー回路や差動対を構成するトランジスタの（Ｗｇ／Ｌｇ）よりも小さくしているのでレベルシフト回路２の平均消費電流の増加を抑制することができる。
【００５０】
なお、本実施の形態ではレベルシフタＬＳ１の差動対をＮｃｈ ＭＯＳトランジスタＮＭＴ１及びＮＭＴ２から構成し、レベルシフタＬＳ１のカレントミラー回路をＰｃｈ ＭＯＳトランジスタＰＭＴ１及びＰＭＴ２から構成し、レベルシフタＬＳ２の差動対をＮｃｈ ＭＯＳトランジスタＮＭＴ５及びＮＭＴ６から構成し、レベルシフタＬＳ２のカレントミラー回路をＰｃｈ ＭＯＳトランジスタＰＭＴ３及びＰＭＴ４から構成しているが必ずしもこれに限定されるものではない。例えば、図７に示すように、レベルシフト回路ＬＳ２１（比較例）にＰｃｈ ＭＯＳトランジスタＰＭＴ１１及びＰＭＴ１２から構成される差動対、Ｐｃｈ ＭＯＳトランジスタＰＭＴ１３及びＰＭＴ１４から構成される中間段部２１、Ｎｃｈ ＭＯＳトランジスタＮＭＴ１１及びＮＭＴ１２から構成されるカレントミラー回路を設けてもよい。
【００５１】
また、差動対をなすＮｃｈ ＭＯＳトランジスタＮＭＴ１及びＮＭＴ２と低電位側電源（接地電位）ＶＳＳの間に電流源を設けてもよい。
【００５２】
また、レベルシフト回路をＮｃｈ ＭＯＳトランジスタ及びＰｃｈ ＭＯＳトランジスタから構成（ＣＭＯＳ構成）しているが必ずしもこれに限定されるものではない。ＢｉＣＭＯＳやバイポーラトランジスタなどから構成してもよい。また、カレントミラー回路の代わりに抵抗を用いてもよい。
【００５３】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００５４】
１ 差動信号発生部
２ レベルシフト回路
３、４ バッファ
５ 主ドライバ
１１、１２、２１ 中間段部
９０ ＬＶＤＳドライバ
ＩＮＡ、ＩＮＢ 入力ポート
ＩＮＶ１〜４ インバータ
ＬＳ１、ＬＳ２、ＬＳ１１、ＬＳ１２、ＬＳ２１ レベルシフタ
Ｎ１〜９、Ｎ１１、Ｎ１３、Ｎ２１、Ｎ２２ ノード
ＮＭＴ１〜８、ＮＭＴ１１、ＮＭＴ１２ Ｎｃｈ ＭＯＳトランジスタ
ＰＭＴ１〜４、ＰＭＴ１１〜１４ Ｐｃｈ ＭＯＳトランジスタ
Ｓｉｎｎ、Ｓｉｎｐ、Ｓｖｉｎ 入力信号
Ｓｏｕｔ１、Ｓｏｕｔ２、Ｓｖｏｕｔｐ、Ｓｖｏｕｔｎ 出力信号
ＴＧ１ タイミング調整部
ＶＤＤ 高電位側電源
ＶＳＳ 低電位側電源（接地電位）
【特許請求の範囲】
【請求項１】
第１の電圧レベルを有する第１の入力信号と前記第１の電圧レベルを有して前記第１の電圧レベルとは逆位相の第２の入力信号が入力され、第２の電圧レベルを有してレベルシフトされた第１の出力信号を出力する第１のレベルシフタと、前記第１及び第２の入力信号が入力され、前記第２の電圧レベルを有して前記第１の出力信号とは逆位相のレベルシフトされた第２の出力信号を出力する第２のレベルシフタとを有するレベルシフト回路であって、
前記第１のレベルシフタは、
ゲートに前記第１の入力信号が入力される第１のトランジスタと、
前記第１のトランジスタとは差動対をなし、ゲートに前記第２の入力信号が入力され、ドレイン側から前記第１の出力信号を出力する第２のトランジスタと、
ゲートに前記第２の入力信号が入力され、ドレインが前記第１のトランジスタのドレインに接続され、ソースが前記第１のトランジスタのソースに接続される第３のトランジスタと、
ゲートに前記第２の入力信号が入力され、ドレインが前記第２のトランジスタのドレインに接続され、ソースが前記第２のトランジスタのソースに接続される第４のトランジスタと
を具備し、
前記第２のレベルシフタは、
ゲートに前記第２の入力信号が入力される第５のトランジスタと、
前記第５のトランジスタとは差動対をなし、ゲートに前記第１の入力信号が入力され、ドレイン側から前記第２の出力信号を出力する第６のトランジスタと、
ゲートに前記第１の入力信号が入力され、ドレインが前記第５のトランジスタのドレインに接続され、ソースが前記第５のトランジスタのソースに接続される第７のトランジスタと、
ゲートに前記第１の入力信号が入力され、ドレインが前記第６のトランジスタのドレインに接続され、ソースが前記第６のトランジスタのソースに接続される第８のトランジスタと
を具備することを特徴とするレベルシフト回路。
【請求項２】
前記第３及び第４のトランジスタの（ゲート幅／ゲート長）は前記第１及び第２のトランジスタの（ゲート幅／ゲート長）よりも小さく、前記第７及び第８のトランジスタの（ゲート幅／ゲート長）は、前記第５及び第６のトランジスタの（ゲート幅／ゲート長）よりも小さいことを特徴とする請求項１に記載のレベルシフト回路。
【請求項３】
前記第１乃至８のトランジスタはＮｃｈ ＭＯＳトランジスタであることを特徴とする請求項２に記載のレベルシフト回路。
【請求項４】
高電位側電源と前記第１及び第３のトランジスタの間に設けられ、ゲートがドレインに接続される第１のＰｃｈ ＭＯＳトランジスタと、
前記高電位側電源と前記第２及び第４のトランジスタの間に設けられ、ゲートが第１のＰｃｈ ＭＯＳトランジスタのゲートに接続され、前記第１のＰｃｈ ＭＯＳトランジスタとカレントミラー回路を構成する第２のＰｃｈ ＭＯＳトランジスタと、
前記高電位側電源と前記第５及び第７のトランジスタの間に設けられ、ゲートがドレインに接続される第３のＰｃｈ ＭＯＳトランジスタと、
前記高電位側電源と前記第６及び第８のトランジスタの間に設けられ、ゲートが第３のＰｃｈ ＭＯＳトランジスタのゲートに接続され、前記第３のＰｃｈ ＭＯＳトランジスタとカレントミラー回路を構成する第４のＰｃｈ ＭＯＳトランジスタと、
を更に具備することを特徴とする請求項３に記載のレベルシフト回路。
【請求項５】
前記第１乃至８のトランジスタはＰｃｈ ＭＯＳトランジスタであることを特徴とする請求項２に記載のレベルシフト回路。
【請求項１】
第１の電圧レベルを有する第１の入力信号と前記第１の電圧レベルを有して前記第１の電圧レベルとは逆位相の第２の入力信号が入力され、第２の電圧レベルを有してレベルシフトされた第１の出力信号を出力する第１のレベルシフタと、前記第１及び第２の入力信号が入力され、前記第２の電圧レベルを有して前記第１の出力信号とは逆位相のレベルシフトされた第２の出力信号を出力する第２のレベルシフタとを有するレベルシフト回路であって、
前記第１のレベルシフタは、
ゲートに前記第１の入力信号が入力される第１のトランジスタと、
前記第１のトランジスタとは差動対をなし、ゲートに前記第２の入力信号が入力され、ドレイン側から前記第１の出力信号を出力する第２のトランジスタと、
ゲートに前記第２の入力信号が入力され、ドレインが前記第１のトランジスタのドレインに接続され、ソースが前記第１のトランジスタのソースに接続される第３のトランジスタと、
ゲートに前記第２の入力信号が入力され、ドレインが前記第２のトランジスタのドレインに接続され、ソースが前記第２のトランジスタのソースに接続される第４のトランジスタと
を具備し、
前記第２のレベルシフタは、
ゲートに前記第２の入力信号が入力される第５のトランジスタと、
前記第５のトランジスタとは差動対をなし、ゲートに前記第１の入力信号が入力され、ドレイン側から前記第２の出力信号を出力する第６のトランジスタと、
ゲートに前記第１の入力信号が入力され、ドレインが前記第５のトランジスタのドレインに接続され、ソースが前記第５のトランジスタのソースに接続される第７のトランジスタと、
ゲートに前記第１の入力信号が入力され、ドレインが前記第６のトランジスタのドレインに接続され、ソースが前記第６のトランジスタのソースに接続される第８のトランジスタと
を具備することを特徴とするレベルシフト回路。
【請求項２】
前記第３及び第４のトランジスタの（ゲート幅／ゲート長）は前記第１及び第２のトランジスタの（ゲート幅／ゲート長）よりも小さく、前記第７及び第８のトランジスタの（ゲート幅／ゲート長）は、前記第５及び第６のトランジスタの（ゲート幅／ゲート長）よりも小さいことを特徴とする請求項１に記載のレベルシフト回路。
【請求項３】
前記第１乃至８のトランジスタはＮｃｈ ＭＯＳトランジスタであることを特徴とする請求項２に記載のレベルシフト回路。
【請求項４】
高電位側電源と前記第１及び第３のトランジスタの間に設けられ、ゲートがドレインに接続される第１のＰｃｈ ＭＯＳトランジスタと、
前記高電位側電源と前記第２及び第４のトランジスタの間に設けられ、ゲートが第１のＰｃｈ ＭＯＳトランジスタのゲートに接続され、前記第１のＰｃｈ ＭＯＳトランジスタとカレントミラー回路を構成する第２のＰｃｈ ＭＯＳトランジスタと、
前記高電位側電源と前記第５及び第７のトランジスタの間に設けられ、ゲートがドレインに接続される第３のＰｃｈ ＭＯＳトランジスタと、
前記高電位側電源と前記第６及び第８のトランジスタの間に設けられ、ゲートが第３のＰｃｈ ＭＯＳトランジスタのゲートに接続され、前記第３のＰｃｈ ＭＯＳトランジスタとカレントミラー回路を構成する第４のＰｃｈ ＭＯＳトランジスタと、
を更に具備することを特徴とする請求項３に記載のレベルシフト回路。
【請求項５】
前記第１乃至８のトランジスタはＰｃｈ ＭＯＳトランジスタであることを特徴とする請求項２に記載のレベルシフト回路。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【公開番号】特開２０１２−１９５９１１（Ｐ２０１２−１９５９１１Ａ）
【公開日】平成２４年１０月１１日（２０１２．１０．１１）
【国際特許分類】
【出願番号】特願２０１１−６０３４０（Ｐ２０１１−６０３４０）
【出願日】平成２３年３月１８日（２０１１．３．１８）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
【公開日】平成２４年１０月１１日（２０１２．１０．１１）
【国際特許分類】
【出願日】平成２３年３月１８日（２０１１．３．１８）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
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