【課題】レベルシフト回路のデータレートの変化時に発生するスキューを抑制する。
【解決手段】一つの実施形態によれば、レベルシフト回路には第１及び第２のレベルシフタが設けられる。第１のレベルシフタは、第１乃至４のトランジスタが設けられ、レベルシフトされた第１の出力信号を出力する。第２のレベルシフタは、第５乃至８のトランジスタが設けられ、レベルシフトされた第１の出力信号とは逆位相の第２の出力信号を出力する。第１の入力信号が入力される第１のトランジスタと差動対をなす第２のトランジスタに、第１の入力信号とは逆位相のハイレベルの第２の入力信号が入力されると第３及び４のトランジスタも同時にオンする。第２の入力信号が入力される第５のトランジスタと差動対をなす第６のトランジスタに、ハイレベルの第１の入力信号が入力されると第７及び８のトランジスタも同時にオンする。 （もっと読む）

【課題】小型化、低電圧・低電力化ならびに高速化が可能なセンスアンプを提供する。
【解決手段】増幅作用をする交差結合された第１のＭＯＳトランジスタと第２のＭＯＳトランジスタのそれぞれのソースに直列に第３のＭＯＳトランジスタと第４のＭＯＳトランジスタを接続し、第３及び第４のＭＯＳトランジスタの電流供給能力を第３及び第４のＭＯＳトランジスタの制御電極に与える制御電圧で制御する。データ保持期間において、制御電圧により第３及び第４のＭＯＳトランジスタに、データ保持に必要な最小限のサブスレッショルド電流を流し、ビット線電位を保持する。 （もっと読む）

【課題】開示する発明の一態様は、安定して動作することが可能なパルス信号出力回路及びそれを含むシフトレジスタを提供することを課題の一とする。
【解決手段】開示する発明の一態様のパルス信号出力回路は、第１乃至第１０のトランジスタを有し、第１のトランジスタおよび第３のトランジスタのチャネル長Ｌに対するチャネル幅Ｗの比Ｗ／Ｌは、第６のトランジスタのＷ／Ｌよりも大きく、第５のトランジスタのＷ／Ｌは、第６のトランジスタのＷ／Ｌよりも大きく、第５のトランジスタのＷ／Ｌは、第７のトランジスタのＷ／Ｌと等しく、第３のトランジスタのＷ／Ｌは、第４のトランジスタのＷ／Ｌよりも大きくする。これによって、安定して動作することが可能なパルス信号出力回路及びそれを含むシフトレジスタを提供することができる。 （もっと読む）

【課題】スタンバイ時のサブスレッショルドリーク電流およびゲートリーク電流を低減させ、スタンバイモードからの復帰時の貫通電流の発生を防ぐことのできる半導体装置を提供する。
【解決手段】クロックゲート信号Ｇにより出力レベルが固定されるＮＡＮＤゲート１およびインバータ２〜６と高電位電源線ＶＤＤとの間に接続された高閾値のＰＭＯＳトランジスタＰＨ１〜ＰＨ６、および低電位電源線ＶＳＳとの間に接続された高閾値のＮＭＯＳトランジスタＮＨ１〜ＮＨ６のスイッチングを、スタンバイ制御信号ＳＢ１、ＳＢ２およびそれぞれの反転信号ＳＢ１Ｎ、ＳＢ２Ｎで制御する。 （もっと読む）

【課題】動作速度を高速化できる ＳｉＣ ＭＩＳＦＥＴで構成された論理ゲート回路デバイスを得る。
【解決手段】ｎチャネルエンハンスメント型ＳｉＣ ＭＩＳＦＥＴ(２２)と、ｎチャネルデプリーション型ＳｉＣ ＭＩＳＦＥＴ(２２、２２ｂ)とでインバータ、ＮＡＮＤ/ＮＯＲ論理ゲート回路を構成する。 （もっと読む）

【課題】トランジスタの特性ばらつきによる遅延回路の遅延時間の変動を抑制することが可能で、更に、製造工程における加工ばらつきに強く、レイアウト拡張性に優れた半導体集積回路を小面積に提供する。
【解決手段】第１の電源ＶＤＤと第２の電源（接地電源）との間に直列に接続されたＰ型ＭＯＳトランジスタＭＰ１１と２以上のＮ型ＭＯＳトランジスタＭＮ１１、ＭＮ１２とが備えられる。入力端子ＩＮは前記Ｐ型ＭＯＳトランジスタＭＰ１１のゲート端子と前記Ｎ型ＭＯＳトランジスタＭＮ１１、ＭＮ１２のゲート端子とに接続される。更に、Ｐ型ＭＯＳトランジスタＭＰ１１とＮ型ＭＯＳトランジスタＭＮ１１の接点である出力端子ＯＵＴに接続した１以上の容量素子Ｃ１を有し、Ｐ型ＭＯＳトランジスタＭＰ１１の駆動能力を、２以上に直列接続したＮ型ＭＯＳトランジスタＭＮ１１、ＭＮ１２の総駆動能力よりも大きく構成する。 （もっと読む）

【課題】出力バッファのインピーダンス調整を行う半導体装置を提供する。
【解決手段】制御回路１は、外部からの読み出しまたは書き込みコマンドに応じてＤＱイネーブル信号を発生する。コマンドラッチ回路２Ａは、外部からのコマンド信号（ＺＱコマンド）に応じて、ＺＱＥｎａｂｌｅ信号を発生する。ＺＱ調整回路３は、ＺＱＥｎａｂｌｅ信号が入力されると、内部に設けられたレプリカ回路のインピーダンス調整を始める。ＺＱ調整回路３は、ＤＱイネーブル信号が入力される期間中は、インピーダンス調整結果であるドライバコードのＤＱ回路４への出力を禁止する。 （もっと読む）

【課題】イネーブル信号の伝播時間に変動があっても後段回路に貫通電流を発生させることないＳＭＴセルを有する半導体装置を提供する。
【解決手段】データ保持回路１は、データ保持部１１が入力データＤを保持し、クロックバッファ部１２がデータ保持部１１へクロック信号を供給し、低閾値のトランジスタで構成された出力部１３と電源線ＶＤＤとの間に接続された高閾値のＰＭＯＳトランジスタＰ１および出力部１３と接地線との間に接続された高閾値のＮＭＯＳトランジスタＮ１を遮断制御部１４が制御し、イネーブル信号Ｅがイネーブルを示すときは、ＰＭＯＳトランジスタＰ１およびＮＭＯＳトランジスタＮ１をともにオンさせ、イネーブル信号Ｅがディセーブルを示すときは、データ保持部１１に保持されたデータの値に応じて、ＰＭＯＳトランジスタＰ１あるいはＮＭＯＳトランジスタＮ１のいずれかのみをオフさせる。 （もっと読む）

【課題】リーク電流の大きさに基づいた集積回路の電源遮断の制御をする電源遮断制御回路および電源遮断制御方法を提供する。
【解決手段】集積回路の基本回路をモデル化したモデル回路を含むモデル回路部と、前記モデル回路で生じたリーク電流によって充電される出力電圧と予め設定された基準電圧とを比較する電圧比較回路部と、前記比較結果から前記出力電圧が前記基準電圧に達するまでの到達時間を計測し、該計測結果から前記リーク電流の大きさを判定する判定回路部と、前記判定されたリーク電流の大きさに基づいて、前記集積回路の電源遮断を制御する電源遮断制御回路部と、を備える、電源遮断制御回路。 （もっと読む）

【課題】集積回路を構成するＭＩＳＦＥＴの処理速度の向上とリーク電流の低減を両立させ、かつ、半導体装置の小型化を達成することができる技術を提供する。
【解決手段】単体のＭＩＳＦＥＴから構成される回路素子に代えて、しきい値電圧の異なる複数のＭＩＳＦＥＴからなる同一ノードトランジスタから回路素子を構成する。例えば、図２に示すように、ｎチャネル型ＭＩＳＦＥＴ１ａとｎチャネル型ＭＩＳＦＥＴ１ｂを並列接続しかつ、それぞれのゲート電極Ｇを電気的に接続する。このとき、例えば、ｎチャネル型ＭＩＳＦＥＴ１ａを高ＶｔｈＭＩＳＦＥＴから構成し、ｎチャネル型ＭＩＳＦＥＴ１ｂを低ＶｔｈＭＩＳＦＥＴから構成する。 （もっと読む）

【課題】レベル変換の振幅差が大きい場合にも高速に信号レベルを変換する回路を提供することを目的とする。
【解決手段】第１信号を受けて、それよりも大きな振幅の第２信号を出力する差動型レベル変換回路を含む半導体装置であって、前記差動型レベル変換回路は、前記第１信号を受けるための第１MISFET対(MN1-2)と、前記第１MISFET対に対する耐圧緩和のための第２MISFET対(MN3-4)と、出力すべき前記第２信号をラッチするためのものであって、交差結合されたゲートを持つ第３MISFET対(MP1-2)とを有し、前記第２及び第３MISFET対のゲート絶縁膜の膜厚を前記第１MISFET対よりも厚くし、前記第２及び第１MISFET対のしきい値電圧を前記第３MISFET対よりも小さくする。レベル変換の振幅差が４倍以上にも大きいような場合でも、高速なレベル変換が行える。 （もっと読む）

【課題】ＭＴＣＭＯＳ回路やＳＣＣＭＯＳ回路等のパワーゲーティングされた回路におけるモード移行時のパワー消費の低減や、ウェークアップ時間や、パワーゲーティング構成により生じるノイズを低減する。
【解決手段】第１の回路ブロックと第１のスリープトランジスタとの間の第１の仮想グラウンドノードと、第２の回路ブロックと第２のスリープトランジスタとの間の第２の仮想グラウンドノードと、第１の仮想グラウンドノードを第２の仮想グラウンドノードに接続し、第１の回路ブロックによるアクティブモードからスリープモードへの移行、及び第２の回路ブロックによるスリープモードからアクティブモードへの移行、またはその逆の間に第１の回路ブロックと第２の回路ブロックとの間のチャージリサイクリングを可能とするトランスミッションゲート（ＴＧ）またはパストランジスタとを有する回路である。 （もっと読む）

【課題】本発明は、単純な構成のシュミットトリガ回路を提供することを目的とする。
【解決手段】シュミットトリガ回路は、第１の入力及び第２の入力が双方ともに第１の入力レベルの時に出力が第１の出力レベルであり、第１の入力及び第２の入力が双方ともに第２の入力レベルの時に出力が第２の出力レベルであり、第１の入力及び第２の入力の一方が第１の入力レベルで他方が第２の入力レベルである時に出力が第１の出力レベルである２入力１出力の論理回路と、共通の入力信号を第１の入力及び第２の入力に入力する際に第１の入力への入力タイミングと第２の入力への入力タイミングとを異ならせる遅延素子とを含み、論理回路の第１の入力に対する第１の閾値電圧と第２の入力に対する第２の閾値電圧とが互いに異なるように構成されていることを特徴とする。 （もっと読む）

【課題】待機時の漏れ電流の抑制と動作時の低消費電流化をともに実現することができる、半導体記憶装置の出力回路を提供する。
【解決手段】ＰＭＯＳトランジスタＱ１１とＮＭＯＳトランジスタＱ２１とが直列に接続されて構成され、メモリセルからの読み出しデータＯＵＴＨＢを論理反転して、出力用ＰＭＯＳトランジスタＱ５１のゲート信号を出力するインバータＩＮＶ（１）を設ける。そして、待機時には、ＰＭＯＳトランジスタＱ８１をＯＮし、インバータＩＮＶ（１）の回路電源として電源ＶＤＤ（１．８Ｖ）を選択し、出力用ＰＭＯＳトランジスタＱ５１のゲートレベルをＶＤＤレベルに設定する。動作時には、ＮＭＯＳトランジスタＱ７１をＯＮし、電源ＶＤＤＱ（１．２Ｖ）を選択し、ＰＭＯＳトランジスタＱ５１のゲートレベルをＶＤＤＱレベルに設定する。 （もっと読む）

【課題】 低振幅の入力信号に対しても正常に信号レベル変換が可能であり、動作信頼性が高く、かつ構成が簡素な信号レベル変換回路を提供する。
【解決手段】 互いに同じ極性チャネルのトランジスタであって、低振幅の入力信号ＩＮを高振幅の出力信号に変換するための第１及び第２の入力トランジスタ１，２と、第１及び第２の入力トランジスタと同じ極性チャネルのトランジスタであって、電流を供給する第１の電流源１５に接続され、入力信号に第１のオフセット電圧を加えて第１の入力トランジスタのゲートに印加する第１のオフセットトランジスタ１７と、第１及び第２の入力トランジスタと同じ極性チャネルのトランジスタであって、電流を供給する第２の電流源１６に接続され、入力信号に重畳する第１のバイアス電圧ＶＲＥＦ’に第２のオフセット電圧を加えて第２の入力トランジスタのゲートに印加する第２のオフセットトランジスタ１８とを備える信号レベル変換回路である。 （もっと読む）

【課題】ＭＴＣＭＯＳの適用回路の高速起動と非適用回路への影響排除を両立する。
【解決手段】動作停止時にオフし起動時にオンするトランジスタ（パワーゲートトランジスタＰＧＴｒ）を含み、このトランジスタを介してＶｓｓ線の一部である第１電源線４１に内部回路が接続されている第１回路ブロックＣＢ１１と、Ｖｓｓ線の他の一部である第２電源線４２に内部回路が直接接続されている第２回路ブロックＣＢ２と、第１,第２電源線４１と４２間に接続されている電源線スイッチ部ＳＷｒｃｃ１と、制御回路（制御回路ブロック２内の一部）とを有する。制御回路は、パワーゲートトランジスタＰＧＴｒオンより遅れた開始タイミングで、または、当該オンより長い時間かけて徐々に、第１,第２電源線４１と４２を接続するように電源線スイッチ部ＳＷｒｃｃ１を制御する。 （もっと読む）

【課題】 出力回路のキャリブレーション動作に必要な回路規模及びキャリブレーション動作にかかる時間を低減する。
【解決手段】 データピンＤＱに接続された第１及び第２の出力バッファ１１０，１２０と、キャリブレーション用ピンＺＱに接続されたキャリブレーション回路１３０を備える。第１及び第２の出力バッファ１１０，１２０は、それぞれ複数の単位バッファ１１１〜１１３及び１２１〜１２３によって構成されており、各単位バッファは、互いに同一の回路構成を有している。これにより、キャリブレーション回路１３０を用いたキャリブレーション動作によって、第１及び第２の出力バッファ１１０，１２０のインピーダンスを共通に設定することが可能となることから、キャリブレーション動作に必要な回路規模及びキャリブレーション動作にかかる時間を低減することができる。 （もっと読む）

【課題】安定したスイッチング特性を有するスイッチング回路を提供する。
【解決手段】コレクタが定電流源１１を介して電源Ｖｃｃに接続され、エミッタが基準電位ＧＮＤに接続されたトランジスタ１２と、コレクタの電位に基づき、トランジスタ１２のゲートに信号を出力してオンとオフを切換え、オフからオンに切り換えるときには、入力電圧Ｖｉｎがトランジスタ１２の閾値電圧Ｖｔｈより高い第１の電圧Ｖ１のときにトランジスタ１２を切換え、オンからオフに切り換えるときには、入力電圧Ｖｉｎがトランジスタ１２の閾値電圧Ｖｔｈより低い第２の電圧Ｖ２のときにトランジスタ１２を切換えるドライブ手段とを具備する。 （もっと読む）

【課題】回路動作速度を犠牲にすることなく、待機時の消費電力を小さくすることが可能な半導体集積回路装置を提供する。
【解決手段】同一Si基板上に少なくともソース・ゲート間又はドレイン・ゲート間に流れるトンネル電流の大きさが異なる複数種類のMOSトランジスタを設け、当該複数種類のMOSトランジスタの内、トンネル電流が大きい少なくとも１つのMOSトランジスタで構成された主回路と、トンネル電流が小さい少なくとも１つのMOSトランジスタで構成され、主回路と２つの電源の少なくとも一方の間に挿入した制御回路を有し、制御回路に供給する制御信号で主回路を構成するソース・ゲート間又はドレイン・ゲート間に電流が流れることの許容／不許容を制御し、待機時間中に主回路のINとOUTの論理レベルが異なる際のIN−OUT間リーク電流を防止するスイッチを主回路のIN又はOUTに設ける。 （もっと読む）

【課題】インバータのレイアウト面積の増加を防止しながら、電源電圧などの電源変動があっても安定して動作させる。
【解決手段】ＣＭＯＳ構成からなるインバータ１は、ＰチャネルＭＯＳのトランジスタ２，３、およびＮチャネルＭＯＳのトランジスタ４からなり、これら電源電圧ＶＣＣと基準電位ＶＳＳとの間に直列接続されている。これにより、ＰチャネルＭＯＳトランジスタのＯＮ抵抗が大きくなり、電源電圧ＶＣＣに依存しないほぼ一定のロジックレベルのインバータを実現することができる。 （もっと読む）