【課題】レベルシフト回路のデータレートの変化時に発生するスキューを抑制する。
【解決手段】一つの実施形態によれば、レベルシフト回路には第１及び第２のレベルシフタが設けられる。第１のレベルシフタは、第１乃至４のトランジスタが設けられ、レベルシフトされた第１の出力信号を出力する。第２のレベルシフタは、第５乃至８のトランジスタが設けられ、レベルシフトされた第１の出力信号とは逆位相の第２の出力信号を出力する。第１の入力信号が入力される第１のトランジスタと差動対をなす第２のトランジスタに、第１の入力信号とは逆位相のハイレベルの第２の入力信号が入力されると第３及び４のトランジスタも同時にオンする。第２の入力信号が入力される第５のトランジスタと差動対をなす第６のトランジスタに、ハイレベルの第１の入力信号が入力されると第７及び８のトランジスタも同時にオンする。 （もっと読む）

【課題】従来の半導体装置では、クロックツリーにおける消費電流を削減しながら、同期回路間の同期動作を行うことが難しかった。
【解決手段】本発明にかかる半導体装置は、動作クロック信号ＣＬＫに応じて第１のクロック信号を出力し、第１の応答時間で第１のクロック信号のエッジを変化させる第１のクロックバッファ（ＶＣＢ１１〜ＶＣＢ１４のうちの一つ）と、動作クロック信号ＣＬＫに応じて第２のクロック信号を出力し、第２の応答時間で第２のクロック信号のエッジを変化させる第２のクロックバッファ（ＶＣＢ１１〜ＶＣＢ１４のうちの他の一つ）と、第１のクロック信号に同期して動作し、第１の電圧レベルを閾値電圧とする第１の論理回路と、第２のクロック信号に同期して動作し、第２の電圧レベルを閾値電圧とする第２の論理回路と、を有し、第１、第２の論理回路は、動作クロック信号に応じて一のタイミングで動作する。 （もっと読む）

【課題】出力特性の自動調整が可能で、かつ低電力で動作できる高速デジタル出力ドライバを有する半導体装置を提供する。
【解決手段】出力用ドライバ３は、参照電流Ｉｒｅｆ２の大きさに応じて、出力特性の調整が可能なスケーラブル低電圧信号方式のドライバである。出力用ドライバレプリカ４は、出力用ドライバを複製したものであり、自身の出力と基準電圧との差に基づいて、参照電流Ｉｒｅｆ２の大きさを調整して出力用ドライバ３へ出力する。 （もっと読む）

【課題】開示する発明の一態様は、安定して動作することが可能なパルス信号出力回路及びそれを含むシフトレジスタを提供することを課題の一とする。
【解決手段】開示する発明の一態様のパルス信号出力回路は、第１乃至第１０のトランジスタを有し、第１のトランジスタおよび第３のトランジスタのチャネル長Ｌに対するチャネル幅Ｗの比Ｗ／Ｌは、第６のトランジスタのＷ／Ｌよりも大きく、第５のトランジスタのＷ／Ｌは、第６のトランジスタのＷ／Ｌよりも大きく、第５のトランジスタのＷ／Ｌは、第７のトランジスタのＷ／Ｌと等しく、第３のトランジスタのＷ／Ｌは、第４のトランジスタのＷ／Ｌよりも大きくする。これによって、安定して動作することが可能なパルス信号出力回路及びそれを含むシフトレジスタを提供することができる。 （もっと読む）

【課題】動作上の欠点を除去し、また、用いるトランジスタ数が少ない静的動作のレベルコンバータ回路を備えたＭＯＳトランジスタ回路を提供する。
【解決手段】高電源電圧回路側の第一のＣＭＯＳインバータの遷移領域ＴＲＨが、低電源電圧回路側の第二のＣＭＯＳインバータの出力論理信号の変化範囲に含まれるように前記第一のＣＭＯＳインバータと前記第二のＣＭＯＳインバータの動作を設定し、第一のＣＭＯＳインバータをレベル変換回路とし、第一のＣＭＯＳインバータを第二のＣＭＯＳインバータの出力で駆動するように構成する。 （もっと読む）

【課題】電流消耗を減らすオン・ダイ・ターミネーション（ＯＤＴ）構造を有する半導体装置及びそのターミネーション方法を提供する。
【解決手段】基準電圧と外部抵抗とが連結されたキャリブレーション端子の電圧に応答してキャリブレーションコードを発生させるキャリブレーション回路と、キャリブレーションコードとＯＤＴ制御信号とに応答して、データ入出力パッドのターミネーション抵抗値を制御するＯＤＴ装置と、を備え、データ入出力パッドのターミネーション抵抗値は、キャリブレーション端子の抵抗値より大きい半導体装置である。 （もっと読む）

【課題】２つの入力信号が共にローレベルとなっても、レベルシフト回路の出力信号を特定のレベルに固定して、次段の回路の誤動作を防止する。
【解決手段】このレベルシフト回路は、第１の電源電位が供給されて動作する回路から入力される互いに逆相の第１の信号及び第２の信号に基づいて、第１の電源電位よりも高い第２の電源電位に対応する振幅を有する第３の信号を出力する電圧変換部と、第１のＰチャネルトランジスタ及び第１のＮチャネルトランジスタによって構成され、第３の信号を反転して出力端子から出力信号を出力するインバータと、第１のＮチャネルトランジスタのソースと接地電位との間に接続され、第１及び第２の信号によってそれぞれ制御される第２及び第３のＮチャネルトランジスタと、第２の電源電位とインバータの出力端子との間に接続され、微小電流を流すインピーダンス素子とを具備する。 （もっと読む）

【課題】動作速度が低下する問題があった。
【解決手段】本発明は、外部負荷回路にＬＶＤＳ信号を出力する駆動回路であって、前記外部負荷回路が接続される第１、第２のノードと、前記第１のノードを共通ノードとし、直列接続された第１及び第２のスイッチング素子を有する第１の直列回路と、前記第２のノードを共通ノードとし、直列接続された第３及び第４のスイッチング素子を有する第２の直列回路と、前記第１、第２の直列回路に所定の電流を出力する第１の電流源と、を有し、前記第１及び第２のスイッチング素子、もしくは、前記第１の電流源の少なくともどれかが備える第１導電型のトランジスタのバックゲートが順バイアスとなっている駆動回路である。 （もっと読む）

【課題】貫通電流を抑えつつ大振幅のレベル変換を実現可能なインバータ型のレベルシフト回路を提供する。
【解決手段】インバータ型のレベルシフト回路１０において、初段のＣＭＯＳインバータ回路１１のｎチャネルトランジスタ１１２のサイズを、ｐチャネルトランジスタ１１１のサイズのａ倍（例えば、１００倍）以上の極端なサイズ差に設定する。このサイズ比により、貫通電流を抑えつつ、例えば０−３Ｖ振幅から０−１２Ｖ振幅にレベル変換する場合のような大振幅のレベル変換を実現する。 （もっと読む）

【課題】オフリーク電流の温度特性が互いに異なる複数の回路ブロックに対して電源制御を行うことにより、消費電力を低減する。
【解決手段】オフリーク電流が第１の温度特性を有するトランジスタによって構成された第１のＸデコーダ１２と、オフリーク電流が第２の温度特性を有するトランジスタによって構成されたプリデコーダ１３及び周辺回路１４と、スタンバイ時において温度が第１のしきい値を超えている場合、Ｘデコーダ１２を非活性化させる電源制御回路１６と、スタンバイ時において温度が第２のしきい値を超えている場合、プリデコーダ１３及び周辺回路１４を非活性化させる電源制御回路１７とを備える。本発明によれば、複数の回路ブロックに対する電源制御の有無を、互いに異なる温度を基準として判断していることから、各回路ブロックに対して最適な電源制御を行うことが可能となる。 （もっと読む）

【課題】トランジスタの特性ばらつきによる遅延回路の遅延時間の変動を抑制することが可能で、更に、製造工程における加工ばらつきに強く、レイアウト拡張性に優れた半導体集積回路を小面積に提供する。
【解決手段】第１の電源ＶＤＤと第２の電源（接地電源）との間に直列に接続されたＰ型ＭＯＳトランジスタＭＰ１１と２以上のＮ型ＭＯＳトランジスタＭＮ１１、ＭＮ１２とが備えられる。入力端子ＩＮは前記Ｐ型ＭＯＳトランジスタＭＰ１１のゲート端子と前記Ｎ型ＭＯＳトランジスタＭＮ１１、ＭＮ１２のゲート端子とに接続される。更に、Ｐ型ＭＯＳトランジスタＭＰ１１とＮ型ＭＯＳトランジスタＭＮ１１の接点である出力端子ＯＵＴに接続した１以上の容量素子Ｃ１を有し、Ｐ型ＭＯＳトランジスタＭＰ１１の駆動能力を、２以上に直列接続したＮ型ＭＯＳトランジスタＭＮ１１、ＭＮ１２の総駆動能力よりも大きく構成する。 （もっと読む）

【課題】出力バッファのインピーダンス調整を行う半導体装置を提供する。
【解決手段】制御回路１は、外部からの読み出しまたは書き込みコマンドに応じてＤＱイネーブル信号を発生する。コマンドラッチ回路２Ａは、外部からのコマンド信号（ＺＱコマンド）に応じて、ＺＱＥｎａｂｌｅ信号を発生する。ＺＱ調整回路３は、ＺＱＥｎａｂｌｅ信号が入力されると、内部に設けられたレプリカ回路のインピーダンス調整を始める。ＺＱ調整回路３は、ＤＱイネーブル信号が入力される期間中は、インピーダンス調整結果であるドライバコードのＤＱ回路４への出力を禁止する。 （もっと読む）

【課題】チップ面積と遅延時間の増大を抑えつつ、漏れ電流を削減するＭＯＳＦＥＴによる半導体集積回路
【解決手段】
回路内のＭＯＳＦＥＴのチャネル長を調整し、チップ面積と遅延時間の増加を抑えつつ漏れ電流を削減することを特徴とする。回路内にある直列に接続された２つ以上の同一導電型のＭＯＳＦＥＴのうち、大きなドレイン・ソース間電圧の絶対値｜ＶＤＳ｜が加わるＭＯＳＦＥＴのチャネル長を他のＭＯＳＦＥＴのチャネル長よりも大きくすることによって、漏れ電流を削減する。 （もっと読む）

【課題】集積回路を構成するＭＩＳＦＥＴの処理速度の向上とリーク電流の低減を両立させ、かつ、半導体装置の小型化を達成することができる技術を提供する。
【解決手段】単体のＭＩＳＦＥＴから構成される回路素子に代えて、しきい値電圧の異なる複数のＭＩＳＦＥＴからなる同一ノードトランジスタから回路素子を構成する。例えば、図２に示すように、ｎチャネル型ＭＩＳＦＥＴ１ａとｎチャネル型ＭＩＳＦＥＴ１ｂを並列接続しかつ、それぞれのゲート電極Ｇを電気的に接続する。このとき、例えば、ｎチャネル型ＭＩＳＦＥＴ１ａを高ＶｔｈＭＩＳＦＥＴから構成し、ｎチャネル型ＭＩＳＦＥＴ１ｂを低ＶｔｈＭＩＳＦＥＴから構成する。 （もっと読む）

【課題】レベルシフト回路において、回路面積の増加やプロセスコストの増大を招くことなく、入力信号の電源電圧を低電圧化した場合にも、レベルシフト動作を確実に実行可能にする。
【解決手段】入力信号およびその反転信号を一対の相補信号としてゲートに受ける一対のＮ型トランジスタについて、単位ゲート幅サイズを小さくすることが可能なレイアウトを採用する。このレイアウト構成は、ドレイン４およびソース５を構成する、分割された複数の長方形の拡散領域１Ａ，１Ｂと、各拡散領域１Ａ，１Ｂの短辺の方向をゲート幅方向として、ゲート長方向に並べて配置された、複数のゲート３とを備え、各ゲート３同士、各ドレイン４同士、および各ソース５同士が電気的に接続されている。 （もっと読む）

【課題】 低振幅の入力信号に対しても正常に信号レベル変換が可能であり、動作信頼性が高く、かつ構成が簡素な信号レベル変換回路を提供する。
【解決手段】 互いに同じ極性チャネルのトランジスタであって、低振幅の入力信号ＩＮを高振幅の出力信号に変換するための第１及び第２の入力トランジスタ１，２と、第１及び第２の入力トランジスタと同じ極性チャネルのトランジスタであって、電流を供給する第１の電流源１５に接続され、入力信号に第１のオフセット電圧を加えて第１の入力トランジスタのゲートに印加する第１のオフセットトランジスタ１７と、第１及び第２の入力トランジスタと同じ極性チャネルのトランジスタであって、電流を供給する第２の電流源１６に接続され、入力信号に重畳する第１のバイアス電圧ＶＲＥＦ’に第２のオフセット電圧を加えて第２の入力トランジスタのゲートに印加する第２のオフセットトランジスタ１８とを備える信号レベル変換回路である。 （もっと読む）

【課題】有機トランジスタのサイズを適切にするとともにトランジスタの伝達特性においてゲインを充分なものにする、という措置を取らなくても、大きなゲインを獲得することのできるインバータ回路を提供する。
【解決手段】本発明に係るインバータ回路は、第１の有機トランジスタおよび第２の有機トランジスタが１つのインバータ段として機能するように構成されるものであり、第５の有機トランジスタおよび第６の有機トランジスタの各々が第３の有機トランジスタおよび第４の有機トランジスタによって制御され、かつ、第１のゲートおよび第２のゲートの各々に給電するものであり、前記第３の有機トランジスタ〜前記第６の有機トランジスタが、前記第１のゲートの入力電圧の上昇時に前記第２のゲートの電圧が降下し、前記第２のゲートの入力電圧の上昇時に前記第１のゲートの電圧が降下するよう、バイアス制御段として機能するように構成されるものである。 （もっと読む）

【課題】回路動作速度を犠牲にすることなく、待機時の消費電力を小さくすることが可能な半導体集積回路装置を提供する。
【解決手段】同一Si基板上に少なくともソース・ゲート間又はドレイン・ゲート間に流れるトンネル電流の大きさが異なる複数種類のMOSトランジスタを設け、当該複数種類のMOSトランジスタの内、トンネル電流が大きい少なくとも１つのMOSトランジスタで構成された主回路と、トンネル電流が小さい少なくとも１つのMOSトランジスタで構成され、主回路と２つの電源の少なくとも一方の間に挿入した制御回路を有し、制御回路に供給する制御信号で主回路を構成するソース・ゲート間又はドレイン・ゲート間に電流が流れることの許容／不許容を制御し、待機時間中に主回路のINとOUTの論理レベルが異なる際のIN−OUT間リーク電流を防止するスイッチを主回路のIN又はOUTに設ける。 （もっと読む）

【課題】システムオンチップ（ＳＯＣ）の全体の漏れ電流を減らすことができるディープストップ（ＤＰ）モードを具現するＳＯＣ及びその電力制御方法を提供する。
【解決手段】ハードマクロ（ＨＭ）ブロック、ＤＰモード時にＤＰイネーブル（ＥＮ）信号とＤＰモード進入を通知するＤＰモード状態信号を活性化する電力制御部、マルチ閾値（ＭＴ）ＣＭＯＳロジック回路、ノーマルモード時ＭＴＣＭＯＳロジック回路から出力するデータをＨＭブロックに送信するＤＰ制御ロジック回路、ＤＰモード状態信号の活性化に応答し、電源制御信号とデータ制御信号を活性化するＭＴＣＭＯＳ制御ロジック回路を有し、ＤＰ制御ロジック回路は、ＤＰＥＮ信号、ＤＰモード状態信号、及びデータ制御信号の活性化に応答し、ＭＴＣＭＯＳロジック回路から出力するデータをラッチし、ＤＰＥＮ信号と電源制御信号との活性化に応答し、ＨＭブロックへの電源供給を遮断するよう構成される。 （もっと読む）

【課題】インバータ回路のデューティサイクル歪みを改善する。
【解決手段】多段インバータ１００回路は、少なくとも第１、第２、第３ステージ１１０、１２０、１３０を含む。インバータ１００回路の段数をＬ、最後の段と第１ステージのサイズ比をＮとするとき、第ｍステージのサイズと、ｍ段目の一つ前段の第ｍ−１ステージのサイズの比Ｒ_{ｍ，ｍ−１}を、Ｎ^{（１／（Ｌ−１））}より小さくする。 （もっと読む）