半導体装置
【課題】従来の半導体装置では、クロックツリーにおける消費電流を削減しながら、同期回路間の同期動作を行うことが難しかった。
【解決手段】本発明にかかる半導体装置は、動作クロック信号ＣＬＫに応じて第１のクロック信号を出力し、第１の応答時間で第１のクロック信号のエッジを変化させる第１のクロックバッファ（ＶＣＢ１１〜ＶＣＢ１４のうちの一つ）と、動作クロック信号ＣＬＫに応じて第２のクロック信号を出力し、第２の応答時間で第２のクロック信号のエッジを変化させる第２のクロックバッファ（ＶＣＢ１１〜ＶＣＢ１４のうちの他の一つ）と、第１のクロック信号に同期して動作し、第１の電圧レベルを閾値電圧とする第１の論理回路と、第２のクロック信号に同期して動作し、第２の電圧レベルを閾値電圧とする第２の論理回路と、を有し、第１、第２の論理回路は、動作クロック信号に応じて一のタイミングで動作する。
【解決手段】本発明にかかる半導体装置は、動作クロック信号ＣＬＫに応じて第１のクロック信号を出力し、第１の応答時間で第１のクロック信号のエッジを変化させる第１のクロックバッファ（ＶＣＢ１１〜ＶＣＢ１４のうちの一つ）と、動作クロック信号ＣＬＫに応じて第２のクロック信号を出力し、第２の応答時間で第２のクロック信号のエッジを変化させる第２のクロックバッファ（ＶＣＢ１１〜ＶＣＢ１４のうちの他の一つ）と、第１のクロック信号に同期して動作し、第１の電圧レベルを閾値電圧とする第１の論理回路と、第２のクロック信号に同期して動作し、第２の電圧レベルを閾値電圧とする第２の論理回路と、を有し、第１、第２の論理回路は、動作クロック信号に応じて一のタイミングで動作する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置に関し、特に装置内の複数の論理回路にクロック信号を分配するクロック分配網を有する半導体装置に関する。
【背景技術】
【０００２】
近年の半導体装置では、クロック信号に同期して信号を伝達する同期回路（例えば、フリップフロップ）が多く用いられている。このような半導体装置では、複数のフリップフロップにクロック信号が同時に入力されるように回路を構成する必要がある。しかしながら、クロック信号を複数のフリップフロップに分配する配線網には、寄生抵抗及び寄生容量が形成される。そのため、この寄生抵抗及び寄生容量に起因して、クロック信号がフリップフロップに到達するまでの時間に配線距離に応じた差が生じる。
【０００３】
そこで、半導体装置の設計ではクロックツリー合成（Clock Tree Synthesis）処理により、クロックツリーを形成する。このクロックツリーには、クロック信号の伝達経路上に複数のＣＴＳバッファが形成される。また、ＣＴＳバッファは、クロック信号を遅延させて次段に形成されるＣＴＳバッファ又は回路に伝達する。つまり、ＣＴＳバッファは、フリップフロップ毎のクロックスキューを調節する。そして、クロックツリーを介してクロック信号を複数のフリップフロップに分配することで、複数のフリップフロップにクロック信号が同時に到達する。このようなＣＴＳ技術が特許文献１〜７に記載されている。
【０００４】
しかし、クロックツリーを用いてクロック信号を複数のフリップフロップに分配した場合、同時に多数のフリップフロップ及びＣＴＳバッファが動作する。そのため、論理回路で扱われる信号の論理レベルの切り替わりに応じて一度に多くの貫通電流が発生する。そして、この貫通電流が電源配線及び接地配線を流れた場合、当該電流がパッケージのインダクタンス及び寄生容量を介して流れ、電源ノイズが生じる。また、電源ノイズが回路の電気的特性に影響を及ぼす。そして、影響が大きくなると回路動作に不具合を生じることがある。
【０００５】
そこで、このような回路素子の同時動作に起因して生じる貫通電流を抑制して電源ノイズを低減する技術が特許文献８に開示されている。特許文献８では、１チップでＡＳＩＣ（Application Specific Integrated Circuit）を構成する際に、ＡＳＩＣ内の回路を複数のブロックに分割する。そして、クロック信号の伝搬遅延時間をブロック毎に異なる値に設定する。これにより、特許文献８では、同時動作する回路素子の数を低減して、貫通電流のピーク値を低減する。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００７−２３４２２６号公報
【特許文献２】特開２００４−２４１６９９号公報
【特許文献３】特開２００４−０１３９７９号公報
【特許文献４】特開２００１−１７５６９９号公報
【特許文献５】特開２００１−０２２８１６号公報
【特許文献６】特開２０００−３５３７４５号公報
【特許文献７】特開２０００−２９４７３７号公報
【特許文献８】特開２００６−１６５０９９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかしながら、特許文献８に記載の技術では、ブロック毎に回路の動作タイミングが異なるため、ブロック間で動作の整合整を保つことができない問題がある。
【課題を解決するための手段】
【０００８】
本発明にかかる半導体装置の一態様は、動作クロック信号に応じて第１のクロック信号を出力し、第１の応答時間で前記第１のクロック信号のエッジを変化させる第１のクロックバッファと、前記動作クロック信号に応じて第２のクロック信号を出力し、前記第１の応答時間とは異なる第２の応答時間で前記第２のクロック信号のエッジを変化させる第２のクロックバッファと、前記第１のクロック信号に同期して動作し、第１の電圧レベルを前記第１のクロック信号の閾値電圧とする第１の論理回路と、前記第２のクロック信号に同期して動作し、前記第１の電圧レベルとは異なる第２の電圧レベルを前記第２のクロック信号の閾値電圧とする第２の論理回路と、を有し、前記第１、第２の論理回路は、前記動作クロック信号に応じて一のタイミングで動作する。
【０００９】
本発明にかかる半導体装置の別の態様は、動作クロック信号を伝達し、出力部を構成するＰチャネルトランジスタとＮチャネルトランジスタの駆動能力の比が異なる複数の可変クロックバッファと、前記複数の可変クロックバッファのそれぞれに対応して設けられ、対応する前記可変バッファを介して前記動作クロック信号が入力されるフリップフロップと、を有し、前記フリップフロップの前記動作クロック信号の入力部は、対応する前記可変クロックバッファの駆動能力の比に応じてＰチャネルトランジスタとＮチャネルトランジスタとの駆動能力の比が決定される。
【００１０】
本発明にかかる半導体装置の別の態様は、第１の応答時間を有する第１のＣＴＳバッファと、前記第１のＣＴＳバッファに結合され、前記第１のＣＴＳバッファの出力信号のエッジに応答して一のタイミングで動作するように閾値電圧が設定された第１のフリップフロップと、前記第１の応答時間とは異なる第２の応答時間を有する第２のＣＴＳバッファと、前記第２のＣＴＳバッファに結合され、前記第２のＣＴＳバッファの出力信号のエッジに応答して前記一のタイミングで動作するように閾値電圧が設定された第２のフリップフロップと、を有する。
【００１１】
本発明にかかる半導体装置では、論理回路（又はフリップフロップ）に動作クロック信号を伝達するクロックバッファが、クロックバッファ毎に異なるタイミングで動作クロック信号のエッジを変化させる。これにより、クロックバッファ毎に消費電流のピークが生じるタイミングがずれて、消費電流のピーク値を抑制することができる。さらに、本発明にかかる半導体装置では、論理回路（又はフリップフロップ）における動作クロック信号に対する閾値が論理回路毎に異なる。そして、本発明にかかる半導体装置では、異なるタイミングでエッジが変化する動作クロック信号を受信して、一のタイミングで論理回路が動作する。
【発明の効果】
【００１２】
本発明にかかる半導体装置は、消費電流のピーク値を抑制しながら論理回路を一のタイミングで動作させることができる。
【図面の簡単な説明】
【００１３】
【図１】実施の形態１にかかる半導体装置のクロック分配網のブロック図である。
【図２】実施の形態１にかかる可変クロックバッファのブロック図である。
【図３】実施の形態１にかかる可変クロックバッファの駆動能力の違いを示す表である。
【図４】実施の形態１にかかるフリップフロップの動作クロック信号の入力部の回路図である。
【図５】実施の形態１にかかるフリップフロップの入力部の駆動能力の違いを示す表である。
【図６】実施の形態１にかかる可変クロックバッファとフリップフロップの動作を示すタイミングチャートである。
【図７】実施の形態１にかかる半導体装置の可変クロックバッファの消費電流を示すタイミングチャートである。
【発明を実施するための形態】
【００１４】
実施の形態１
以下、図面を参照して本発明の実施の形態について説明する。本発明は、半導体装置内に設けられるクロック分配網を構成するクロックバッファと、当該クロック分配網から動作クロック信号の供給を受ける論理回路（例えば、フリップフロップ）と、に特徴の一つを有する。そこで、以下では、半導体装置内のクロック分配網、クロックバッファ、及び、クロック分配網から動作クロック信号の供給を受ける論理回路部について特に詳細に説明を行う。つまり、本発明にかかる半導体装置は、以下で説明する動作クロック信号に基づき動作するフリップフロップ等と、以下では説明しない他の回路と、を含む。
【００１５】
まず、図１に本発明にかかる半導体装置内に設けられるクロック分配網と当該クロック分配網から動作クロック信号を受ける論理回路部のブロック図を示す。図１に示すように、クロック分配網は、ＣＴＳ部と、可変ＣＴＳ部を有する。
【００１６】
ＣＴＳ部は複数のクロックバッファを有する。そして、ＣＴＳ部では、このクロックバッファを介してツリー状のクロック分配網を構成する。図１に示す例では、クロックバッファＣＢ１１、ＣＢ２１、ＣＢ２２、ＣＢ３１、ＣＢ３２を示した。そして、図１に示す例では、クロックバッファＣＢ１１により動作クロック信号をクロックバッファＣＢ２１とクロックバッファＣＢ２２に分配する。また、クロックバッファＣＢ２１は、入力された動作クロック信号をクロックバッファＣＢ３１、ＣＢ３２に分配する。そして、クロックバッファＣＢ３１は、可変ＣＴＳ部に動作クロック信号を分配する。なお、クロックバッファＣＢ２２、ＣＢ３２は、図示しないクロックバッファ又は論理回路に動作クロック信号を分配する。
【００１７】
可変ＣＴＳ部は、複数の可変クロックバッファを有する。図１に示す例では、クロックバッファＣＢ３１に対応して設けられる一群の可変クロックバッファのみを示した。図１に示す例では、一群の可変クロックバッファとして可変クロックバッファＶＣＢ１１〜ＶＣＢ１４を示した。なお、一群の可変クロックバッファは、一の動作クロック信号に基づき、エッジの変化タイミングが異なる一群の動作クロック信号を出力する。
【００１８】
論理回路部は、複数の論理回路を有する。この複数の論理回路のうち、クロック信号に同期して動作する論理回路を特に同期回路と称す。この同期回路は、例えば、フリップフロップである。そこで、図１に示す例では、複数のフリップフロップを論理回路部として示した。また、実施の形態１にかかる半導体装置では、複数のフリップフロップを、対応する可変クロックバッファＶＣＢ１１〜ＶＣＢ１４に対応するフリップフロップ群ＦＦ１１〜ＦＦ１４を有する。
【００１９】
フリップフロップ群ＦＦ１１は、可変クロックバッファＶＣＢ１１を介して動作クロック信号の供給を受ける。フリップフロップ群ＦＦ１２は、可変クロックバッファＶＣＢ１２を介して動作クロック信号の供給を受ける。フリップフロップ群ＦＦ１３は、可変クロックバッファＶＣＢ１３を介して動作クロック信号の供給を受ける。フリップフロップ群ＦＦ１４は、可変クロックバッファＶＣＢ１４を介して動作クロック信号の供給を受ける。
【００２０】
ここで、実施の形態１にかかる半導体装置では、可変クロックバッファＶＣＢ１１〜ＶＣＢ１４のうちの一つを第１の可変クロックバッファ、他の一つを第２の可変クロックバッファとした場合に、第１の可変クロックバッファは第１のクロック信号を出力し、第２の可変クロックバッファは第２のクロック信号を出力する。また、第１の可変クロックバッファは、第１の応答時間で第１のクロック信号のエッジを変化させ、第２の可変クロックバッファは、第２の応答時間で第２のクロック信号のエッジを変化させる。
【００２１】
さらに、実施の形態１にかかる半導体装置では、フリップフロップ群ＦＦ１１〜ＦＦ１４のうち第１の可変クロックバッファから第１のクロック信号の供給を受けるフリップフロップ群に属するフリップフロップを第１のフリップフロップとし、第１の可変クロックバッファから第１のクロック信号の供給を受けるフリップフロップ群に属するフリップフロップを第１のフリップフロップとする。このとき、実施の形態１にかかる半導体装置では、この第１のフリップフロップは第１のクロック信号に対する閾値を第１の電圧レベルとし、第２のフリップフロップは第２のクロック信号に対する閾値を第２の電圧レベルとする。そして、第１のフリップフロップと第２のフリップフロップは、一のタイミングで動作する。
【００２２】
以下では、可変クロックバッファ及びフリップフロップの詳細な構成について説明する。まず、可変クロックバッファの回路図を図２に示す。可変クロックバッファＶＣＢ１１〜ＶＣＢ１４は、流出電流による駆動能力と流入電流による駆動能力との比が異なるが、基本的な回路構成は同じである。図２に示すように、可変クロックバッファは、前段バッファ１０と出力部１１とを有する。前段バッファ１０は、例えば、インバータ回路であって、高入力インピーダンス・低出力インピーダンスの回路である。また、前段バッファ１０は、１段のインバータにより構成しても良く、多段のインバータにより構成しても良い。なお、多段のインバータにより構成する場合は、後段になるほど駆動能力の高いインバータを配置することが好ましい。また、前段バッファ１０は、入力閾値電圧として電源電圧の約半分の電圧レベルを有するものとする。さらに、前段バッファ１０は、流出電流による駆動能力と流入電流による駆動能力との比が１：１であるものとする。
【００２３】
出力部１１は、高電位側電源端子（例えば、電源端子ＶＤＤ）と低電位側電源端子（例えば、接地端子ＶＳＳ）との間に直列に接続された第１導電型トランジスタ（例えば、ＰチャネルトランジスタＭＰ１）と第２導電型トランジスタ（例えば、ＮチャネルトランジスタＭＮ１）とを有する。そして、ＰチャネルトランジスタＭＰ１とＮチャネルトランジスタＭＮ１は、インバータを構成する。そして、出力部１１は、前段バッファ１０が出力する信号を入力信号とし、当該入力信号の反転信号を出力する。以下の説明では、前段バッファ１０に入力されるクロック信号にＣＩＮ０の符号を付し、前段バッファ１０が出力する（又は出力部１１に入力される）クロック信号にＣＩＮ１の符号を付し、出力部１１が出力するクロック信号にＣＯＵＴの符号を付す。
【００２４】
また、出力部１１は、可変クロックバッファＶＣＢ１１〜ＶＣＢ１４のそれぞれに設けられるが、可変クロックバッファ毎に流入電流による駆動能力と流出電流による駆動能力とが異なる。ＰチャネルトランジスタＭＰ１のトランジスタサイズＫと、ＮチャネルトランジスタＭＮ１のトランジスタサイズＬを可変クロックバッファ毎に変えることで駆動能力の違いを設定する。そこで、可変クロックバッファＶＣＢ１１〜ＶＣＢ１４のトランジスタサイズの設定値を示す表を図３に示す。なお、図３に示す値は、各可変クロックバッファの出力部１１を構成するＰチャネルトランジスタＭＰ１のトランジスタサイズＫとＮチャネルトランジスタＭＮ１のトランジスタサイズＬを示している。このとき、トランジスタサイズＫ（又はＬ）の値が１のトランジスタは、基準となる駆動能力を発揮するトランジスタである。そして、図３に示すトランジスタサイズＫ（又はＬ）の値は、各トランジスタが基準駆動能力の何倍の駆動能力を有するかを示す。
【００２５】
図３に示すように、可変クロックバッファＶＣＢ１１は、Ｐチャネルトランジスタの駆動能力が１、Ｎチャネルトランジスタの駆動能力が４である。可変クロックバッファＶＣＢ１２は、Ｐチャネルトランジスタの駆動能力が２、Ｎチャネルトランジスタの駆動能力が３である。可変クロックバッファＶＣＢ１３は、Ｐチャネルトランジスタの駆動能力が３、Ｎチャネルトランジスタの駆動能力が２である。可変クロックバッファＶＣＢ１４は、Ｐチャネルトランジスタの駆動能力が４、Ｎチャネルトランジスタの駆動能力が１である。
【００２６】
なお、基準駆動能力を発揮するトランジスタを設計し、駆動能力の倍数に応じて、トランジスタを並列して並べることでトランジスタの駆動能力を設定することができる。また、基準駆動能力を発揮するトランジスタを設計し、トランジスタのゲート幅を駆動能力の倍数に応じた倍数とすることでもトランジスタの駆動能力を設定することができる。
【００２７】
図３に示す例では、出力するクロック信号の立ち上がりエッジの応答時間は、可変クロックバッファＶＣＢ１１が最も長く、可変クロックバッファＶＣＢ１４が最も短い。また、出力するクロック信号の立ち下がりエッジの応答時間は、可変クロックバッファＶＣＢ１１が最も短く、可変クロックバッファＶＣＢ１４が最も長い。つまり、可変クロックバッファは、ＰチャネルトランジスタＭＰ１の駆動能力がＮチャネルトランジスタＭＮ１の駆動能力よりも大きいほど出力するクロック信号の立ち上がりエッジの応答時間が短くなる。また、可変クロックバッファは、ＮチャネルトランジスタＭＮ１の駆動能力がＰチャネルトランジスタＭＰ１の駆動能力よりも大きいほど出力するクロック信号の立ち下がりエッジの応答時間が短くなる。
【００２８】
続いて、フリップフロップの詳細について説明する。実施の形態１にかかる半導体装置のフリップフロップは、当該フリップフロップに動作クロック信号を供給する可変クロックバッファの駆動能力に応じてクロック信号に対する閾値電圧に違いを設けている。また、実施の形態１において説明するフリップフロップは、動作クロック信号に対する閾値電圧以外については一般的なフリップフロップと同じである。そこで、以下の説明では、フリップの動作クロック入力部についてのみ説明する。
【００２９】
図４にフリップフロップの動作クロック信号ＣＬＫの入力部１２の回路図を示す。入力部１２は、高電位側電源端子（例えば、電源端子ＶＤＤ）と低電位側電源端子（例えば、接地端子ＶＳＳ）との間に直列に接続された第１導電型トランジスタ（例えば、ＰチャネルトランジスタＭＰ２）と第２導電型トランジスタ（例えば、ＮチャネルトランジスタＭＮ２）とを有する。そして、ＰチャネルトランジスタＭＰ２とＮチャネルトランジスタＭＮ２は、インバータを構成する。そして入力部１２は、入力される動作クロック信号ＣＬＫの反転信号ＣＲＴＣを出力する。この反転信号ＣＲＴＣは、図示しない、ラッチ回路に入力され、当該ラッチ回路に保持されている値の更新状態を制御する。
【００３０】
また、入力部１２は、フリップフロップ群ＦＦ１１〜ＦＦ１４に属するフリップフロップのそれぞれに設けられるが、フリップフロップ群毎に入力部１２の動作クロック信号ＣＬＫに対する閾値電圧が異なる。ＰチャネルトランジスタＭＰ２のトランジスタサイズＭと、ＮチャネルトランジスタＭＮ２のトランジスタサイズＮをフリップフロップ群毎に変えることで閾値電圧の違いを設定する。そこで、フリップフロップ群ＦＦ１１〜ＦＦ１４の入力部１２のトランジスタサイズの設定値を示す表を図５に示す。なお、図５に示す値は、フリップフロップ群ＦＦ１１〜ＦＦ１４の出力部１１を構成するＰチャネルトランジスタＭＰ２のトランジスタサイズＭとＮチャネルトランジスタＭＮ２のトランジスタサイズＮを示している。このとき、トランジスタサイズＭ（又はＮ）の値が１のトランジスタは、基準となる駆動能力を発揮するトランジスタである。そして、図５に示すトランジスタサイズＭ（又はＮ）の値は、各トランジスタが基準駆動能力の何倍の駆動能力を有するかを示す。
【００３１】
図５に示すように、フリップフロップ群ＦＦ１１に属するフリップフロップの入力部１２は、Ｐチャネルトランジスタの駆動能力が１、Ｎチャネルトランジスタの駆動能力が４である。フリップフロップ群ＦＦ１１に属するフリップフロップの入力部１２は、Ｐチャネルトランジスタの駆動能力が２、Ｎチャネルトランジスタの駆動能力が３である。フリップフロップ群ＦＦ１１に属するフリップフロップの入力部１２は、Ｐチャネルトランジスタの駆動能力が３、Ｎチャネルトランジスタの駆動能力が２である。フリップフロップ群ＦＦ１１に属するフリップフロップの入力部１２は、Ｐチャネルトランジスタの駆動能力が４、Ｎチャネルトランジスタの駆動能力が１である。
【００３２】
なお、基準駆動能力を発揮するトランジスタを設計し、駆動能力の倍数に応じて、トランジスタを並列して並べることでトランジスタの駆動能力を設定することができる。また、基準駆動能力を発揮するトランジスタを設計し、トランジスタのゲート幅を駆動能力の倍数に応じた倍数とすることでもトランジスタの駆動能力を設定することができる。
【００３３】
ここで、入力部１２を構成するトランジスタのトランジスタサイズと入力部１２の閾値電圧との関係について説明する。入力部１２は、ＰチャネルトランジスタＭＰ２とＮチャネルトランジスタＭＮ２によりインバータを構成する。そこで、インバータの閾値電圧とインバータを構成するトランジスタのトランジスタサイズとの関係を（１）式に示す。
【数１】
（１）式において、Ｖｔｈはフリップフロップの動作クロック信号ＣＬＫの入力部１２の閾値電圧であり、Ｖｔｎは入力部１２を構成するＮチャネルトランジスタＭＮ２の閾値電圧であり、Ｖｔｐは入力部１２を構成するＰチャネルトランジスタＭＰ２の閾値電圧であり、ＶＤＤは入力部１２に与えられる電源電圧である。また、βＮは（２）式、βＰは（３）式により表される値である。
【数２】
【数３】
なお、（２）式のμｎはＮチャネルトランジスタＭＮ２のキャリアの移動度であり、ＣｏｘはＮチャネルトランジスタＭＮ２のゲート容量であり、ＷｎはＮチャネルトランジスタＭＮ２のゲート幅であり、ＬｎはＮチャネルトランジスタＭＮ２のゲート長である。また、（３）式のμｐはＰチャネルトランジスタＭＰ２のキャリアの移動度であり、ＣｏｘはＰチャネルトランジスタＭＰ２のゲート容量であり、ＷｐはＰチャネルトランジスタＭＰ２のゲート幅であり、ＬｐはＰチャネルトランジスタＭＰ２のゲート長である。
【００３４】
上記（１）〜（３）式より、ＰチャネルトランジスタＭＰ２及びＮチャネルトランジスタＭＮ２のゲート長を固定して、ゲート幅（又は並列トランジスタ数）を調節することでインバータの閾値電圧が変化することがわかる。より具体的には、ＰチャネルトランジスタＭＰ２のゲート幅をＮチャネルトランジスタＭＮ２のゲート幅に比べて大きくすると、閾値電圧は電源電圧ＶＤＤ側にずれる。一方、ＮチャネルトランジスタＭＮ２のゲート幅をＰチャネルトランジスタＭＰ２のゲート幅に比べて大きくすると、閾値電圧は接地電圧ＶＳＳ側にずれる。
【００３５】
図１に示すように、実施の形態１にかかる半導体装置では、フリップフロップの入力部１２のＰチャネルトランジスタＭＰ１の駆動能力とＮチャネルトランジスタＭＮ１の駆動能力との比をフリップフロップに動作クロックを供給する可変クロックバッファの出力部１１の駆動能力の比に応じて決定する。つまり、流出側の駆動能力が高い可変クロックバッファには、流出側の駆動能力が高い入力部１２を有するフリップフロップを対応させて設ける。また、流入側の駆動能力が高い可変クロックバッファには、流入側の駆動能力が高い入力部１２を有するフリップフロップを対応させて設ける。
【００３６】
より具体的には、ＰチャネルトランジスタＭＰ１のトランジスタサイズＫが１、ＮチャネルトランジスタＭＮ１のトランジスタサイズＬが４の可変クロックバッファＶＣＢ１１には、ＰチャネルトランジスタＭＰ２のトランジスタサイズＭが１、ＮチャネルトランジスタＭＮ２のトランジスタサイズＮが４の入力部１２を有するフリップフロップ群ＦＦ１１に属するフリップフロップが設けられる。
【００３７】
実施の形態１にかかる半導体装置では、このような対応関係に基づき可変クロックバッファＶＣＢ１１〜ＶＣＢ１４とフリップフロップ群ＦＦ１１〜ＦＦ１４を設ける。これにより、閾値電圧が高い（電源電圧ＶＤＤに近い）フリップフロップには、立ち上がりエッジの応答時間が短い動作クロック信号ＣＬＫが入力され、閾値電圧が低い（接地電圧ＶＳＳに近い）フリップフロップには、立ち上がりエッジの応答時間が長い動作クロック信号ＣＬＫが入力される。
【００３８】
ここで、実施の形態１にかかる半導体装置における可変クロックバッファＶＣＢ１１〜ＶＣＢ１４とフリップフロップ群ＦＦ１１〜ＦＦ１４との動作を示すタイミングチャートを図６に示す。図６に示すように、可変クロックバッファに入力される動作クロック信号ＣＩＮ０は、ほとんど遅延なく動作クロック信号ＣＩＮ１として出力される。ここで、動作クロック信号ＣＩＮ０、ＣＩＮ１は、十分な駆動能力を有するバッファにより出力されるため、立ち上がりエッジと立ち下がりエッジは傾きが急峻になる。
【００３９】
そして、動作クロック信号ＣＩＮ１の立ち下がりエッジに応じて、可変クロックバッファは、動作クロック信号ＣＯＵＴを立ち上げる。この動作クロック信号ＣＯＵＴの立ち上がりエッジは、可変クロックバッファＶＣＢ１１〜ＶＣＢ１４の電流流出駆動能力により異なる傾きとなる。より具体的には、電流流出駆動能力が高い可変クロックバッファＶＣＢ１４が出力する動作クロック信号ＣＯＵＴの傾きが最も立ち上がりエッジの応答時間が短くなる。一方。可変クロックバッファＶＣＢ１１は、電流流出駆動能力が最も低いため、可変クロックバッファＶＣＢ１１が出力する動作クロック信号ＣＯＵＴの応答時間は最も長くなる。
【００４０】
そして、可変クロックバッファＶＣＢ１４が出力する応答時間が短い（立ち上がりエッジの傾きが急峻な）動作クロック信号ＣＯＵＴは、高い閾値電圧を有するフリップフロップ群ＦＦ１４に属するフリップフロップに入力される。また、可変クロックバッファＶＣＢ１１が出力する応答時間が長い（立ち上がりエッジの傾きが緩やかな）動作クロック信号ＣＯＵＴは、低い閾値電圧を有するフリップフロップ群ＦＦ１１に属するフリップフロップに入力される。そして、動作クロック信号ＣＯＵＴのエッジの応答時間とフリップフロップの閾値電圧が上記のような関係を有することで、フリップフロップ群ＦＦ１１〜ＦＦ１４に属するフリップフロップに入力される動作クロック信号ＣＯＵＴの電圧レベルは、いずれも、タイミングＴ１フリップフロップ群ＦＦ１１〜ＦＦ１４の閾値電圧Ｖｔｈを超える。つまり、フリップフロップ群ＦＦ１１〜ＦＦ１４に属するフリップフロップは、一のタイミング（図６に示すタイミングＴ１）で動作する。そして、すべてのフリップフロップ群に属するフリップフロップも一のタイミングで動作することで、属するフリップフロップ群に関わらず、フリップフロップ間での同期動作が可能になる。
【００４１】
続いて、可変クロックバッファＶＣＢ１１〜ＶＣＢ１４の消費電流について説明する。図７に可変クロックバッファＶＣＢ１１〜ＶＣＢ１４の消費電流の変動を示すタイミングチャートを示す。図７に示すように、可変クロックバッファＶＣＢ１１〜ＶＣＢ１４は、出力する動作クロック信号ＣＯＵＴの電圧レベルが傾きをもって遷移している期間において消費電流が増大する。そして、この消費電流は、動作クロック信号ＣＯＵＴの電圧レベルが電源電圧ＶＤＤの半分の電圧レベル（ＶＤＤ／２）付近となるタイミングで最も多くなる。そのため、可変クロックバッファＶＣＢ１１〜ＶＣＢ１４の消費電流Ｉｖｃｂ１１〜Ｉｖｃｂ１４のピークが生じるタイミングはずれる。そして、この消費電流Ｉｖｃｂ１１〜Ｉｖｃｂ１４の合計値であるＩｔｏｔａｌは、可変クロックバッファを用いない場合よりもピーク値が小さくなる。
【００４２】
上記説明より、実施の形態１にかかる半導体装置では、可変クロックバッファと、当該可変クロックバッファの駆動能力に応じた閾値電圧を有するフリップフロップと、を有する。これにより、実施の形態１にかかる半導体装置では、可変クロックバッファの動作に起因する消費電流のピーク値を抑制することができる。さらに、実施の形態１にかかる半導体装置では、入力される動作クロック信号の応答時間に応じてフリップフロップの閾値電圧を設定する。これにより、動作クロック信号の応答時間をずらしながら、入力される動作クロック信号の応答時間によらず複数のフリップフロップを一のタイミングで動作させることができる。また、入力される動作クロック信号によらず複数のフリップフロップを一のタイミングで動作させることで、入力される動作クロック信号によらずフリップフロップ間の同期動作を実現することができる。
【００４３】
さらに、実施の形態１にかかる半導体装置における可変クロックバッファは、出力部１１を構成する２つのトランジスタの駆動能力の比を変えることで消費電流のピークが発生するタイミングをずらすものである。つまり、実施の形態１にかかる半導体装置では、消費電流のピーク発生タイミングをずらすために別途回路を追加する必要がなく、回路面積の増大を防止することができる。
【００４４】
さらに、実施の形態１にかかる半導体装置では、可変クロックバッファの出力部１１の駆動能力の比と、フリップフロップの入力部１２の駆動能力の比と、を対応する比とすることでフリップフロップ間の動作タイミングを一致させる。つまり、動作クロック信号のずれに応じて、フリップフロップの動作タイミングをずらすために、別途回路を追加する必要がなく、回路面積の増大を防止することができる。
【００４５】
なお、本発明は上記実施の形態に限られたものではなく、趣旨を逸脱しない範囲で適宜変更することが可能である。
【符号の説明】
【００４６】
１０ 前段バッファ
１１ 出力部
１２ 入力部
ＣＢ１１ クロックバッファ
ＣＢ２１、ＣＢ２２ クロックバッファ
ＣＢ３１、ＣＢ３２ クロックバッファ
ＦＦ１１〜ＦＦ１４ フリップフロップ群
ＭＮ１、ＭＮ２ Ｎチャネルトランジスタ
ＭＰ１、ＭＰ２ Ｐチャネルトランジスタ
ＶＣＢ１１〜ＶＣＢ１４ 可変クロックバッファ
【技術分野】
【０００１】
本発明は半導体装置に関し、特に装置内の複数の論理回路にクロック信号を分配するクロック分配網を有する半導体装置に関する。
【背景技術】
【０００２】
近年の半導体装置では、クロック信号に同期して信号を伝達する同期回路（例えば、フリップフロップ）が多く用いられている。このような半導体装置では、複数のフリップフロップにクロック信号が同時に入力されるように回路を構成する必要がある。しかしながら、クロック信号を複数のフリップフロップに分配する配線網には、寄生抵抗及び寄生容量が形成される。そのため、この寄生抵抗及び寄生容量に起因して、クロック信号がフリップフロップに到達するまでの時間に配線距離に応じた差が生じる。
【０００３】
そこで、半導体装置の設計ではクロックツリー合成（Clock Tree Synthesis）処理により、クロックツリーを形成する。このクロックツリーには、クロック信号の伝達経路上に複数のＣＴＳバッファが形成される。また、ＣＴＳバッファは、クロック信号を遅延させて次段に形成されるＣＴＳバッファ又は回路に伝達する。つまり、ＣＴＳバッファは、フリップフロップ毎のクロックスキューを調節する。そして、クロックツリーを介してクロック信号を複数のフリップフロップに分配することで、複数のフリップフロップにクロック信号が同時に到達する。このようなＣＴＳ技術が特許文献１〜７に記載されている。
【０００４】
しかし、クロックツリーを用いてクロック信号を複数のフリップフロップに分配した場合、同時に多数のフリップフロップ及びＣＴＳバッファが動作する。そのため、論理回路で扱われる信号の論理レベルの切り替わりに応じて一度に多くの貫通電流が発生する。そして、この貫通電流が電源配線及び接地配線を流れた場合、当該電流がパッケージのインダクタンス及び寄生容量を介して流れ、電源ノイズが生じる。また、電源ノイズが回路の電気的特性に影響を及ぼす。そして、影響が大きくなると回路動作に不具合を生じることがある。
【０００５】
そこで、このような回路素子の同時動作に起因して生じる貫通電流を抑制して電源ノイズを低減する技術が特許文献８に開示されている。特許文献８では、１チップでＡＳＩＣ（Application Specific Integrated Circuit）を構成する際に、ＡＳＩＣ内の回路を複数のブロックに分割する。そして、クロック信号の伝搬遅延時間をブロック毎に異なる値に設定する。これにより、特許文献８では、同時動作する回路素子の数を低減して、貫通電流のピーク値を低減する。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００７−２３４２２６号公報
【特許文献２】特開２００４−２４１６９９号公報
【特許文献３】特開２００４−０１３９７９号公報
【特許文献４】特開２００１−１７５６９９号公報
【特許文献５】特開２００１−０２２８１６号公報
【特許文献６】特開２０００−３５３７４５号公報
【特許文献７】特開２０００−２９４７３７号公報
【特許文献８】特開２００６−１６５０９９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかしながら、特許文献８に記載の技術では、ブロック毎に回路の動作タイミングが異なるため、ブロック間で動作の整合整を保つことができない問題がある。
【課題を解決するための手段】
【０００８】
本発明にかかる半導体装置の一態様は、動作クロック信号に応じて第１のクロック信号を出力し、第１の応答時間で前記第１のクロック信号のエッジを変化させる第１のクロックバッファと、前記動作クロック信号に応じて第２のクロック信号を出力し、前記第１の応答時間とは異なる第２の応答時間で前記第２のクロック信号のエッジを変化させる第２のクロックバッファと、前記第１のクロック信号に同期して動作し、第１の電圧レベルを前記第１のクロック信号の閾値電圧とする第１の論理回路と、前記第２のクロック信号に同期して動作し、前記第１の電圧レベルとは異なる第２の電圧レベルを前記第２のクロック信号の閾値電圧とする第２の論理回路と、を有し、前記第１、第２の論理回路は、前記動作クロック信号に応じて一のタイミングで動作する。
【０００９】
本発明にかかる半導体装置の別の態様は、動作クロック信号を伝達し、出力部を構成するＰチャネルトランジスタとＮチャネルトランジスタの駆動能力の比が異なる複数の可変クロックバッファと、前記複数の可変クロックバッファのそれぞれに対応して設けられ、対応する前記可変バッファを介して前記動作クロック信号が入力されるフリップフロップと、を有し、前記フリップフロップの前記動作クロック信号の入力部は、対応する前記可変クロックバッファの駆動能力の比に応じてＰチャネルトランジスタとＮチャネルトランジスタとの駆動能力の比が決定される。
【００１０】
本発明にかかる半導体装置の別の態様は、第１の応答時間を有する第１のＣＴＳバッファと、前記第１のＣＴＳバッファに結合され、前記第１のＣＴＳバッファの出力信号のエッジに応答して一のタイミングで動作するように閾値電圧が設定された第１のフリップフロップと、前記第１の応答時間とは異なる第２の応答時間を有する第２のＣＴＳバッファと、前記第２のＣＴＳバッファに結合され、前記第２のＣＴＳバッファの出力信号のエッジに応答して前記一のタイミングで動作するように閾値電圧が設定された第２のフリップフロップと、を有する。
【００１１】
本発明にかかる半導体装置では、論理回路（又はフリップフロップ）に動作クロック信号を伝達するクロックバッファが、クロックバッファ毎に異なるタイミングで動作クロック信号のエッジを変化させる。これにより、クロックバッファ毎に消費電流のピークが生じるタイミングがずれて、消費電流のピーク値を抑制することができる。さらに、本発明にかかる半導体装置では、論理回路（又はフリップフロップ）における動作クロック信号に対する閾値が論理回路毎に異なる。そして、本発明にかかる半導体装置では、異なるタイミングでエッジが変化する動作クロック信号を受信して、一のタイミングで論理回路が動作する。
【発明の効果】
【００１２】
本発明にかかる半導体装置は、消費電流のピーク値を抑制しながら論理回路を一のタイミングで動作させることができる。
【図面の簡単な説明】
【００１３】
【図１】実施の形態１にかかる半導体装置のクロック分配網のブロック図である。
【図２】実施の形態１にかかる可変クロックバッファのブロック図である。
【図３】実施の形態１にかかる可変クロックバッファの駆動能力の違いを示す表である。
【図４】実施の形態１にかかるフリップフロップの動作クロック信号の入力部の回路図である。
【図５】実施の形態１にかかるフリップフロップの入力部の駆動能力の違いを示す表である。
【図６】実施の形態１にかかる可変クロックバッファとフリップフロップの動作を示すタイミングチャートである。
【図７】実施の形態１にかかる半導体装置の可変クロックバッファの消費電流を示すタイミングチャートである。
【発明を実施するための形態】
【００１４】
実施の形態１
以下、図面を参照して本発明の実施の形態について説明する。本発明は、半導体装置内に設けられるクロック分配網を構成するクロックバッファと、当該クロック分配網から動作クロック信号の供給を受ける論理回路（例えば、フリップフロップ）と、に特徴の一つを有する。そこで、以下では、半導体装置内のクロック分配網、クロックバッファ、及び、クロック分配網から動作クロック信号の供給を受ける論理回路部について特に詳細に説明を行う。つまり、本発明にかかる半導体装置は、以下で説明する動作クロック信号に基づき動作するフリップフロップ等と、以下では説明しない他の回路と、を含む。
【００１５】
まず、図１に本発明にかかる半導体装置内に設けられるクロック分配網と当該クロック分配網から動作クロック信号を受ける論理回路部のブロック図を示す。図１に示すように、クロック分配網は、ＣＴＳ部と、可変ＣＴＳ部を有する。
【００１６】
ＣＴＳ部は複数のクロックバッファを有する。そして、ＣＴＳ部では、このクロックバッファを介してツリー状のクロック分配網を構成する。図１に示す例では、クロックバッファＣＢ１１、ＣＢ２１、ＣＢ２２、ＣＢ３１、ＣＢ３２を示した。そして、図１に示す例では、クロックバッファＣＢ１１により動作クロック信号をクロックバッファＣＢ２１とクロックバッファＣＢ２２に分配する。また、クロックバッファＣＢ２１は、入力された動作クロック信号をクロックバッファＣＢ３１、ＣＢ３２に分配する。そして、クロックバッファＣＢ３１は、可変ＣＴＳ部に動作クロック信号を分配する。なお、クロックバッファＣＢ２２、ＣＢ３２は、図示しないクロックバッファ又は論理回路に動作クロック信号を分配する。
【００１７】
可変ＣＴＳ部は、複数の可変クロックバッファを有する。図１に示す例では、クロックバッファＣＢ３１に対応して設けられる一群の可変クロックバッファのみを示した。図１に示す例では、一群の可変クロックバッファとして可変クロックバッファＶＣＢ１１〜ＶＣＢ１４を示した。なお、一群の可変クロックバッファは、一の動作クロック信号に基づき、エッジの変化タイミングが異なる一群の動作クロック信号を出力する。
【００１８】
論理回路部は、複数の論理回路を有する。この複数の論理回路のうち、クロック信号に同期して動作する論理回路を特に同期回路と称す。この同期回路は、例えば、フリップフロップである。そこで、図１に示す例では、複数のフリップフロップを論理回路部として示した。また、実施の形態１にかかる半導体装置では、複数のフリップフロップを、対応する可変クロックバッファＶＣＢ１１〜ＶＣＢ１４に対応するフリップフロップ群ＦＦ１１〜ＦＦ１４を有する。
【００１９】
フリップフロップ群ＦＦ１１は、可変クロックバッファＶＣＢ１１を介して動作クロック信号の供給を受ける。フリップフロップ群ＦＦ１２は、可変クロックバッファＶＣＢ１２を介して動作クロック信号の供給を受ける。フリップフロップ群ＦＦ１３は、可変クロックバッファＶＣＢ１３を介して動作クロック信号の供給を受ける。フリップフロップ群ＦＦ１４は、可変クロックバッファＶＣＢ１４を介して動作クロック信号の供給を受ける。
【００２０】
ここで、実施の形態１にかかる半導体装置では、可変クロックバッファＶＣＢ１１〜ＶＣＢ１４のうちの一つを第１の可変クロックバッファ、他の一つを第２の可変クロックバッファとした場合に、第１の可変クロックバッファは第１のクロック信号を出力し、第２の可変クロックバッファは第２のクロック信号を出力する。また、第１の可変クロックバッファは、第１の応答時間で第１のクロック信号のエッジを変化させ、第２の可変クロックバッファは、第２の応答時間で第２のクロック信号のエッジを変化させる。
【００２１】
さらに、実施の形態１にかかる半導体装置では、フリップフロップ群ＦＦ１１〜ＦＦ１４のうち第１の可変クロックバッファから第１のクロック信号の供給を受けるフリップフロップ群に属するフリップフロップを第１のフリップフロップとし、第１の可変クロックバッファから第１のクロック信号の供給を受けるフリップフロップ群に属するフリップフロップを第１のフリップフロップとする。このとき、実施の形態１にかかる半導体装置では、この第１のフリップフロップは第１のクロック信号に対する閾値を第１の電圧レベルとし、第２のフリップフロップは第２のクロック信号に対する閾値を第２の電圧レベルとする。そして、第１のフリップフロップと第２のフリップフロップは、一のタイミングで動作する。
【００２２】
以下では、可変クロックバッファ及びフリップフロップの詳細な構成について説明する。まず、可変クロックバッファの回路図を図２に示す。可変クロックバッファＶＣＢ１１〜ＶＣＢ１４は、流出電流による駆動能力と流入電流による駆動能力との比が異なるが、基本的な回路構成は同じである。図２に示すように、可変クロックバッファは、前段バッファ１０と出力部１１とを有する。前段バッファ１０は、例えば、インバータ回路であって、高入力インピーダンス・低出力インピーダンスの回路である。また、前段バッファ１０は、１段のインバータにより構成しても良く、多段のインバータにより構成しても良い。なお、多段のインバータにより構成する場合は、後段になるほど駆動能力の高いインバータを配置することが好ましい。また、前段バッファ１０は、入力閾値電圧として電源電圧の約半分の電圧レベルを有するものとする。さらに、前段バッファ１０は、流出電流による駆動能力と流入電流による駆動能力との比が１：１であるものとする。
【００２３】
出力部１１は、高電位側電源端子（例えば、電源端子ＶＤＤ）と低電位側電源端子（例えば、接地端子ＶＳＳ）との間に直列に接続された第１導電型トランジスタ（例えば、ＰチャネルトランジスタＭＰ１）と第２導電型トランジスタ（例えば、ＮチャネルトランジスタＭＮ１）とを有する。そして、ＰチャネルトランジスタＭＰ１とＮチャネルトランジスタＭＮ１は、インバータを構成する。そして、出力部１１は、前段バッファ１０が出力する信号を入力信号とし、当該入力信号の反転信号を出力する。以下の説明では、前段バッファ１０に入力されるクロック信号にＣＩＮ０の符号を付し、前段バッファ１０が出力する（又は出力部１１に入力される）クロック信号にＣＩＮ１の符号を付し、出力部１１が出力するクロック信号にＣＯＵＴの符号を付す。
【００２４】
また、出力部１１は、可変クロックバッファＶＣＢ１１〜ＶＣＢ１４のそれぞれに設けられるが、可変クロックバッファ毎に流入電流による駆動能力と流出電流による駆動能力とが異なる。ＰチャネルトランジスタＭＰ１のトランジスタサイズＫと、ＮチャネルトランジスタＭＮ１のトランジスタサイズＬを可変クロックバッファ毎に変えることで駆動能力の違いを設定する。そこで、可変クロックバッファＶＣＢ１１〜ＶＣＢ１４のトランジスタサイズの設定値を示す表を図３に示す。なお、図３に示す値は、各可変クロックバッファの出力部１１を構成するＰチャネルトランジスタＭＰ１のトランジスタサイズＫとＮチャネルトランジスタＭＮ１のトランジスタサイズＬを示している。このとき、トランジスタサイズＫ（又はＬ）の値が１のトランジスタは、基準となる駆動能力を発揮するトランジスタである。そして、図３に示すトランジスタサイズＫ（又はＬ）の値は、各トランジスタが基準駆動能力の何倍の駆動能力を有するかを示す。
【００２５】
図３に示すように、可変クロックバッファＶＣＢ１１は、Ｐチャネルトランジスタの駆動能力が１、Ｎチャネルトランジスタの駆動能力が４である。可変クロックバッファＶＣＢ１２は、Ｐチャネルトランジスタの駆動能力が２、Ｎチャネルトランジスタの駆動能力が３である。可変クロックバッファＶＣＢ１３は、Ｐチャネルトランジスタの駆動能力が３、Ｎチャネルトランジスタの駆動能力が２である。可変クロックバッファＶＣＢ１４は、Ｐチャネルトランジスタの駆動能力が４、Ｎチャネルトランジスタの駆動能力が１である。
【００２６】
なお、基準駆動能力を発揮するトランジスタを設計し、駆動能力の倍数に応じて、トランジスタを並列して並べることでトランジスタの駆動能力を設定することができる。また、基準駆動能力を発揮するトランジスタを設計し、トランジスタのゲート幅を駆動能力の倍数に応じた倍数とすることでもトランジスタの駆動能力を設定することができる。
【００２７】
図３に示す例では、出力するクロック信号の立ち上がりエッジの応答時間は、可変クロックバッファＶＣＢ１１が最も長く、可変クロックバッファＶＣＢ１４が最も短い。また、出力するクロック信号の立ち下がりエッジの応答時間は、可変クロックバッファＶＣＢ１１が最も短く、可変クロックバッファＶＣＢ１４が最も長い。つまり、可変クロックバッファは、ＰチャネルトランジスタＭＰ１の駆動能力がＮチャネルトランジスタＭＮ１の駆動能力よりも大きいほど出力するクロック信号の立ち上がりエッジの応答時間が短くなる。また、可変クロックバッファは、ＮチャネルトランジスタＭＮ１の駆動能力がＰチャネルトランジスタＭＰ１の駆動能力よりも大きいほど出力するクロック信号の立ち下がりエッジの応答時間が短くなる。
【００２８】
続いて、フリップフロップの詳細について説明する。実施の形態１にかかる半導体装置のフリップフロップは、当該フリップフロップに動作クロック信号を供給する可変クロックバッファの駆動能力に応じてクロック信号に対する閾値電圧に違いを設けている。また、実施の形態１において説明するフリップフロップは、動作クロック信号に対する閾値電圧以外については一般的なフリップフロップと同じである。そこで、以下の説明では、フリップの動作クロック入力部についてのみ説明する。
【００２９】
図４にフリップフロップの動作クロック信号ＣＬＫの入力部１２の回路図を示す。入力部１２は、高電位側電源端子（例えば、電源端子ＶＤＤ）と低電位側電源端子（例えば、接地端子ＶＳＳ）との間に直列に接続された第１導電型トランジスタ（例えば、ＰチャネルトランジスタＭＰ２）と第２導電型トランジスタ（例えば、ＮチャネルトランジスタＭＮ２）とを有する。そして、ＰチャネルトランジスタＭＰ２とＮチャネルトランジスタＭＮ２は、インバータを構成する。そして入力部１２は、入力される動作クロック信号ＣＬＫの反転信号ＣＲＴＣを出力する。この反転信号ＣＲＴＣは、図示しない、ラッチ回路に入力され、当該ラッチ回路に保持されている値の更新状態を制御する。
【００３０】
また、入力部１２は、フリップフロップ群ＦＦ１１〜ＦＦ１４に属するフリップフロップのそれぞれに設けられるが、フリップフロップ群毎に入力部１２の動作クロック信号ＣＬＫに対する閾値電圧が異なる。ＰチャネルトランジスタＭＰ２のトランジスタサイズＭと、ＮチャネルトランジスタＭＮ２のトランジスタサイズＮをフリップフロップ群毎に変えることで閾値電圧の違いを設定する。そこで、フリップフロップ群ＦＦ１１〜ＦＦ１４の入力部１２のトランジスタサイズの設定値を示す表を図５に示す。なお、図５に示す値は、フリップフロップ群ＦＦ１１〜ＦＦ１４の出力部１１を構成するＰチャネルトランジスタＭＰ２のトランジスタサイズＭとＮチャネルトランジスタＭＮ２のトランジスタサイズＮを示している。このとき、トランジスタサイズＭ（又はＮ）の値が１のトランジスタは、基準となる駆動能力を発揮するトランジスタである。そして、図５に示すトランジスタサイズＭ（又はＮ）の値は、各トランジスタが基準駆動能力の何倍の駆動能力を有するかを示す。
【００３１】
図５に示すように、フリップフロップ群ＦＦ１１に属するフリップフロップの入力部１２は、Ｐチャネルトランジスタの駆動能力が１、Ｎチャネルトランジスタの駆動能力が４である。フリップフロップ群ＦＦ１１に属するフリップフロップの入力部１２は、Ｐチャネルトランジスタの駆動能力が２、Ｎチャネルトランジスタの駆動能力が３である。フリップフロップ群ＦＦ１１に属するフリップフロップの入力部１２は、Ｐチャネルトランジスタの駆動能力が３、Ｎチャネルトランジスタの駆動能力が２である。フリップフロップ群ＦＦ１１に属するフリップフロップの入力部１２は、Ｐチャネルトランジスタの駆動能力が４、Ｎチャネルトランジスタの駆動能力が１である。
【００３２】
なお、基準駆動能力を発揮するトランジスタを設計し、駆動能力の倍数に応じて、トランジスタを並列して並べることでトランジスタの駆動能力を設定することができる。また、基準駆動能力を発揮するトランジスタを設計し、トランジスタのゲート幅を駆動能力の倍数に応じた倍数とすることでもトランジスタの駆動能力を設定することができる。
【００３３】
ここで、入力部１２を構成するトランジスタのトランジスタサイズと入力部１２の閾値電圧との関係について説明する。入力部１２は、ＰチャネルトランジスタＭＰ２とＮチャネルトランジスタＭＮ２によりインバータを構成する。そこで、インバータの閾値電圧とインバータを構成するトランジスタのトランジスタサイズとの関係を（１）式に示す。
【数１】
（１）式において、Ｖｔｈはフリップフロップの動作クロック信号ＣＬＫの入力部１２の閾値電圧であり、Ｖｔｎは入力部１２を構成するＮチャネルトランジスタＭＮ２の閾値電圧であり、Ｖｔｐは入力部１２を構成するＰチャネルトランジスタＭＰ２の閾値電圧であり、ＶＤＤは入力部１２に与えられる電源電圧である。また、βＮは（２）式、βＰは（３）式により表される値である。
【数２】
【数３】
なお、（２）式のμｎはＮチャネルトランジスタＭＮ２のキャリアの移動度であり、ＣｏｘはＮチャネルトランジスタＭＮ２のゲート容量であり、ＷｎはＮチャネルトランジスタＭＮ２のゲート幅であり、ＬｎはＮチャネルトランジスタＭＮ２のゲート長である。また、（３）式のμｐはＰチャネルトランジスタＭＰ２のキャリアの移動度であり、ＣｏｘはＰチャネルトランジスタＭＰ２のゲート容量であり、ＷｐはＰチャネルトランジスタＭＰ２のゲート幅であり、ＬｐはＰチャネルトランジスタＭＰ２のゲート長である。
【００３４】
上記（１）〜（３）式より、ＰチャネルトランジスタＭＰ２及びＮチャネルトランジスタＭＮ２のゲート長を固定して、ゲート幅（又は並列トランジスタ数）を調節することでインバータの閾値電圧が変化することがわかる。より具体的には、ＰチャネルトランジスタＭＰ２のゲート幅をＮチャネルトランジスタＭＮ２のゲート幅に比べて大きくすると、閾値電圧は電源電圧ＶＤＤ側にずれる。一方、ＮチャネルトランジスタＭＮ２のゲート幅をＰチャネルトランジスタＭＰ２のゲート幅に比べて大きくすると、閾値電圧は接地電圧ＶＳＳ側にずれる。
【００３５】
図１に示すように、実施の形態１にかかる半導体装置では、フリップフロップの入力部１２のＰチャネルトランジスタＭＰ１の駆動能力とＮチャネルトランジスタＭＮ１の駆動能力との比をフリップフロップに動作クロックを供給する可変クロックバッファの出力部１１の駆動能力の比に応じて決定する。つまり、流出側の駆動能力が高い可変クロックバッファには、流出側の駆動能力が高い入力部１２を有するフリップフロップを対応させて設ける。また、流入側の駆動能力が高い可変クロックバッファには、流入側の駆動能力が高い入力部１２を有するフリップフロップを対応させて設ける。
【００３６】
より具体的には、ＰチャネルトランジスタＭＰ１のトランジスタサイズＫが１、ＮチャネルトランジスタＭＮ１のトランジスタサイズＬが４の可変クロックバッファＶＣＢ１１には、ＰチャネルトランジスタＭＰ２のトランジスタサイズＭが１、ＮチャネルトランジスタＭＮ２のトランジスタサイズＮが４の入力部１２を有するフリップフロップ群ＦＦ１１に属するフリップフロップが設けられる。
【００３７】
実施の形態１にかかる半導体装置では、このような対応関係に基づき可変クロックバッファＶＣＢ１１〜ＶＣＢ１４とフリップフロップ群ＦＦ１１〜ＦＦ１４を設ける。これにより、閾値電圧が高い（電源電圧ＶＤＤに近い）フリップフロップには、立ち上がりエッジの応答時間が短い動作クロック信号ＣＬＫが入力され、閾値電圧が低い（接地電圧ＶＳＳに近い）フリップフロップには、立ち上がりエッジの応答時間が長い動作クロック信号ＣＬＫが入力される。
【００３８】
ここで、実施の形態１にかかる半導体装置における可変クロックバッファＶＣＢ１１〜ＶＣＢ１４とフリップフロップ群ＦＦ１１〜ＦＦ１４との動作を示すタイミングチャートを図６に示す。図６に示すように、可変クロックバッファに入力される動作クロック信号ＣＩＮ０は、ほとんど遅延なく動作クロック信号ＣＩＮ１として出力される。ここで、動作クロック信号ＣＩＮ０、ＣＩＮ１は、十分な駆動能力を有するバッファにより出力されるため、立ち上がりエッジと立ち下がりエッジは傾きが急峻になる。
【００３９】
そして、動作クロック信号ＣＩＮ１の立ち下がりエッジに応じて、可変クロックバッファは、動作クロック信号ＣＯＵＴを立ち上げる。この動作クロック信号ＣＯＵＴの立ち上がりエッジは、可変クロックバッファＶＣＢ１１〜ＶＣＢ１４の電流流出駆動能力により異なる傾きとなる。より具体的には、電流流出駆動能力が高い可変クロックバッファＶＣＢ１４が出力する動作クロック信号ＣＯＵＴの傾きが最も立ち上がりエッジの応答時間が短くなる。一方。可変クロックバッファＶＣＢ１１は、電流流出駆動能力が最も低いため、可変クロックバッファＶＣＢ１１が出力する動作クロック信号ＣＯＵＴの応答時間は最も長くなる。
【００４０】
そして、可変クロックバッファＶＣＢ１４が出力する応答時間が短い（立ち上がりエッジの傾きが急峻な）動作クロック信号ＣＯＵＴは、高い閾値電圧を有するフリップフロップ群ＦＦ１４に属するフリップフロップに入力される。また、可変クロックバッファＶＣＢ１１が出力する応答時間が長い（立ち上がりエッジの傾きが緩やかな）動作クロック信号ＣＯＵＴは、低い閾値電圧を有するフリップフロップ群ＦＦ１１に属するフリップフロップに入力される。そして、動作クロック信号ＣＯＵＴのエッジの応答時間とフリップフロップの閾値電圧が上記のような関係を有することで、フリップフロップ群ＦＦ１１〜ＦＦ１４に属するフリップフロップに入力される動作クロック信号ＣＯＵＴの電圧レベルは、いずれも、タイミングＴ１フリップフロップ群ＦＦ１１〜ＦＦ１４の閾値電圧Ｖｔｈを超える。つまり、フリップフロップ群ＦＦ１１〜ＦＦ１４に属するフリップフロップは、一のタイミング（図６に示すタイミングＴ１）で動作する。そして、すべてのフリップフロップ群に属するフリップフロップも一のタイミングで動作することで、属するフリップフロップ群に関わらず、フリップフロップ間での同期動作が可能になる。
【００４１】
続いて、可変クロックバッファＶＣＢ１１〜ＶＣＢ１４の消費電流について説明する。図７に可変クロックバッファＶＣＢ１１〜ＶＣＢ１４の消費電流の変動を示すタイミングチャートを示す。図７に示すように、可変クロックバッファＶＣＢ１１〜ＶＣＢ１４は、出力する動作クロック信号ＣＯＵＴの電圧レベルが傾きをもって遷移している期間において消費電流が増大する。そして、この消費電流は、動作クロック信号ＣＯＵＴの電圧レベルが電源電圧ＶＤＤの半分の電圧レベル（ＶＤＤ／２）付近となるタイミングで最も多くなる。そのため、可変クロックバッファＶＣＢ１１〜ＶＣＢ１４の消費電流Ｉｖｃｂ１１〜Ｉｖｃｂ１４のピークが生じるタイミングはずれる。そして、この消費電流Ｉｖｃｂ１１〜Ｉｖｃｂ１４の合計値であるＩｔｏｔａｌは、可変クロックバッファを用いない場合よりもピーク値が小さくなる。
【００４２】
上記説明より、実施の形態１にかかる半導体装置では、可変クロックバッファと、当該可変クロックバッファの駆動能力に応じた閾値電圧を有するフリップフロップと、を有する。これにより、実施の形態１にかかる半導体装置では、可変クロックバッファの動作に起因する消費電流のピーク値を抑制することができる。さらに、実施の形態１にかかる半導体装置では、入力される動作クロック信号の応答時間に応じてフリップフロップの閾値電圧を設定する。これにより、動作クロック信号の応答時間をずらしながら、入力される動作クロック信号の応答時間によらず複数のフリップフロップを一のタイミングで動作させることができる。また、入力される動作クロック信号によらず複数のフリップフロップを一のタイミングで動作させることで、入力される動作クロック信号によらずフリップフロップ間の同期動作を実現することができる。
【００４３】
さらに、実施の形態１にかかる半導体装置における可変クロックバッファは、出力部１１を構成する２つのトランジスタの駆動能力の比を変えることで消費電流のピークが発生するタイミングをずらすものである。つまり、実施の形態１にかかる半導体装置では、消費電流のピーク発生タイミングをずらすために別途回路を追加する必要がなく、回路面積の増大を防止することができる。
【００４４】
さらに、実施の形態１にかかる半導体装置では、可変クロックバッファの出力部１１の駆動能力の比と、フリップフロップの入力部１２の駆動能力の比と、を対応する比とすることでフリップフロップ間の動作タイミングを一致させる。つまり、動作クロック信号のずれに応じて、フリップフロップの動作タイミングをずらすために、別途回路を追加する必要がなく、回路面積の増大を防止することができる。
【００４５】
なお、本発明は上記実施の形態に限られたものではなく、趣旨を逸脱しない範囲で適宜変更することが可能である。
【符号の説明】
【００４６】
１０ 前段バッファ
１１ 出力部
１２ 入力部
ＣＢ１１ クロックバッファ
ＣＢ２１、ＣＢ２２ クロックバッファ
ＣＢ３１、ＣＢ３２ クロックバッファ
ＦＦ１１〜ＦＦ１４ フリップフロップ群
ＭＮ１、ＭＮ２ Ｎチャネルトランジスタ
ＭＰ１、ＭＰ２ Ｐチャネルトランジスタ
ＶＣＢ１１〜ＶＣＢ１４ 可変クロックバッファ
【特許請求の範囲】
【請求項１】
動作クロック信号に応じて第１のクロック信号を出力し、第１の応答時間で前記第１のクロック信号のエッジを変化させる第１のクロックバッファと、
前記動作クロック信号に応じて第２のクロック信号を出力し、前記第１の応答時間とは異なる第２の応答時間で前記第２のクロック信号のエッジを変化させる第２のクロックバッファと、
前記第１のクロック信号に同期して動作し、第１の電圧レベルを前記第１のクロック信号の閾値電圧とする第１の論理回路と、
前記第２のクロック信号に同期して動作し、前記第１の電圧レベルとは異なる第２の電圧レベルを前記第２のクロック信号の閾値電圧とする第２の論理回路と、を有し、
前記第１、第２の論理回路は、前記動作クロック信号に応じて一のタイミングで動作する半導体装置。
【請求項２】
前記第１のクロックバッファの出力部及び前記第１の論理回路のクロック信号の入力部は、それぞれ高電位側電源端子と低電位側電源端子との間に直列に接続された第１導電型トランジスタと第２導電型トランジスタとを有し、前記第１の導電型トランジスタの駆動能力と前記第２の導電型トランジスタの駆動能力との比が同じ値に設定され、
前記第２のクロックバッファの出力部及び前記第２の論理回路のクロック信号の入力部は、それぞれ高電位側電源端子と低電位側電源端子との間に直列に接続された第１導電型トランジスタと第２導電型トランジスタとを有し、前記第１の導電型トランジスタの駆動能力と前記第２の導電型トランジスタの駆動能力との比が同じ値に設定され、
前記第１のクロックバッファと前記第２のクロックバッファとは、前記第１の導電型トランジスタの駆動能力と前記第２の導電型トランジスタの駆動能力との比が互いに異なる値に設定される請求項１に記載の半導体装置。
【請求項３】
前記第１の導電型トランジスタの駆動能力と前記第２の導電型トランジスタの駆動能力との比は、前記第１の導電型トランジスタのゲート幅と前記第２の導電型トランジスタのゲート幅との比により設定される請求項２に記載の半導体装置。
【請求項４】
前記第１の導電型トランジスタの駆動能力と前記第２の導電型トランジスタの駆動能力との比は、トランジスタの所定のゲート幅を１単位とした場合に、前記第１の導電型トランジスタを構成するトランジスタの単位数と前記第２の導電型トランジスタを構成するトランジスタの単位数との比により設定される請求項２に記載の半導体装置。
【請求項５】
前記第１の論理回路の閾値電圧は、前記第１の論理回路の入力部を構成する前記第１の導電型トランジスタの駆動能力と前記第２の導電型トランジスタの駆動能力との比に応じて設定され、
前記第２の論理回路の閾値電圧は、前記第２の論理回路の入力部を構成する前記第１の導電型トランジスタの駆動能力と前記第２の導電型トランジスタの駆動能力との比に応じて設定される請求項１乃至４のいずれか１項に記載の半導体装置。
【請求項６】
前記第１、第２のクロックバッファは、前記動作クロック信号を複数の論理回路に分配するクロック分配網の末端に配置される請求項１乃至５のいずれか１項に記載の半導体装置。
【請求項７】
前記第１、第２のクロックバッファは、出力部の前段に少なくとも一つのインバータ回路を有し、前記インバータ回路は、前記出力部よりも駆動能力が高い請求項１乃至６のいずれか１項に記載の半導体装置。
【請求項８】
動作クロック信号を伝達し、出力部を構成するＰチャネルトランジスタとＮチャネルトランジスタの駆動能力の比が異なる複数の可変クロックバッファと、
前記複数の可変クロックバッファのそれぞれに対応して設けられ、対応する前記可変バッファを介して前記動作クロック信号が入力されるフリップフロップと、を有し、
前記フリップフロップの前記動作クロック信号の入力部は、対応する前記可変クロックバッファの駆動能力の比に応じてＰチャネルトランジスタとＮチャネルトランジスタとの駆動能力の比が決定される半導体装置。
【請求項９】
前記Ｐチャネルトランジスタの駆動能力と前記Ｎチャネルトランジスタの駆動能力との比は、前記Ｐチャネルトランジスタのゲート幅と前記Ｎチャネルトランジスタのゲート幅との比により設定される請求項８に記載の半導体装置。
【請求項１０】
前記Ｐチャネルトランジスタの駆動能力と前記Ｎチャネルトランジスタの駆動能力との比は、トランジスタの所定のゲート幅を１単位とした場合に、前記Ｐチャネルトランジスタを構成するトランジスタの単位数と前記Ｎチャネルトランジスタを構成するトランジスタの単位数との比により設定される請求項８に記載の半導体装置。
【請求項１１】
前記複数の可変クロックバッファは、前記動作クロック信号を複数のフリップフロップに分配するクロック分配網の末端に配置される請求項８乃至１０のいずれか１項に記載の半導体装置。
【請求項１２】
前記複数の可変クロックバッファは、出力部の前段に少なくとも一つのインバータ回路を有し、前記インバータ回路は、前記出力部よりも駆動能力が高い請求項８乃至１１のいずれか１項に記載の半導体装置。
【請求項１３】
前記フリップフロップは、一のタイミングで複数個が動作する請求項８乃至１２のいずれか１項に記載の半導体装置。
【請求項１４】
第１の応答時間を有する第１のＣＴＳバッファと、
前記第１のＣＴＳバッファに結合され、前記第１のＣＴＳバッファの出力信号のエッジに応答して一のタイミングで動作するように閾値電圧が設定された第１のフリップフロップと、
前記第１の応答時間とは異なる第２の応答時間を有する第２のＣＴＳバッファと、
前記第２のＣＴＳバッファに結合され、前記第２のＣＴＳバッファの出力信号のエッジに応答して前記一のタイミングで動作するように閾値電圧が設定された第２のフリップフロップと、
を有する半導体装置。
【請求項１】
動作クロック信号に応じて第１のクロック信号を出力し、第１の応答時間で前記第１のクロック信号のエッジを変化させる第１のクロックバッファと、
前記動作クロック信号に応じて第２のクロック信号を出力し、前記第１の応答時間とは異なる第２の応答時間で前記第２のクロック信号のエッジを変化させる第２のクロックバッファと、
前記第１のクロック信号に同期して動作し、第１の電圧レベルを前記第１のクロック信号の閾値電圧とする第１の論理回路と、
前記第２のクロック信号に同期して動作し、前記第１の電圧レベルとは異なる第２の電圧レベルを前記第２のクロック信号の閾値電圧とする第２の論理回路と、を有し、
前記第１、第２の論理回路は、前記動作クロック信号に応じて一のタイミングで動作する半導体装置。
【請求項２】
前記第１のクロックバッファの出力部及び前記第１の論理回路のクロック信号の入力部は、それぞれ高電位側電源端子と低電位側電源端子との間に直列に接続された第１導電型トランジスタと第２導電型トランジスタとを有し、前記第１の導電型トランジスタの駆動能力と前記第２の導電型トランジスタの駆動能力との比が同じ値に設定され、
前記第２のクロックバッファの出力部及び前記第２の論理回路のクロック信号の入力部は、それぞれ高電位側電源端子と低電位側電源端子との間に直列に接続された第１導電型トランジスタと第２導電型トランジスタとを有し、前記第１の導電型トランジスタの駆動能力と前記第２の導電型トランジスタの駆動能力との比が同じ値に設定され、
前記第１のクロックバッファと前記第２のクロックバッファとは、前記第１の導電型トランジスタの駆動能力と前記第２の導電型トランジスタの駆動能力との比が互いに異なる値に設定される請求項１に記載の半導体装置。
【請求項３】
前記第１の導電型トランジスタの駆動能力と前記第２の導電型トランジスタの駆動能力との比は、前記第１の導電型トランジスタのゲート幅と前記第２の導電型トランジスタのゲート幅との比により設定される請求項２に記載の半導体装置。
【請求項４】
前記第１の導電型トランジスタの駆動能力と前記第２の導電型トランジスタの駆動能力との比は、トランジスタの所定のゲート幅を１単位とした場合に、前記第１の導電型トランジスタを構成するトランジスタの単位数と前記第２の導電型トランジスタを構成するトランジスタの単位数との比により設定される請求項２に記載の半導体装置。
【請求項５】
前記第１の論理回路の閾値電圧は、前記第１の論理回路の入力部を構成する前記第１の導電型トランジスタの駆動能力と前記第２の導電型トランジスタの駆動能力との比に応じて設定され、
前記第２の論理回路の閾値電圧は、前記第２の論理回路の入力部を構成する前記第１の導電型トランジスタの駆動能力と前記第２の導電型トランジスタの駆動能力との比に応じて設定される請求項１乃至４のいずれか１項に記載の半導体装置。
【請求項６】
前記第１、第２のクロックバッファは、前記動作クロック信号を複数の論理回路に分配するクロック分配網の末端に配置される請求項１乃至５のいずれか１項に記載の半導体装置。
【請求項７】
前記第１、第２のクロックバッファは、出力部の前段に少なくとも一つのインバータ回路を有し、前記インバータ回路は、前記出力部よりも駆動能力が高い請求項１乃至６のいずれか１項に記載の半導体装置。
【請求項８】
動作クロック信号を伝達し、出力部を構成するＰチャネルトランジスタとＮチャネルトランジスタの駆動能力の比が異なる複数の可変クロックバッファと、
前記複数の可変クロックバッファのそれぞれに対応して設けられ、対応する前記可変バッファを介して前記動作クロック信号が入力されるフリップフロップと、を有し、
前記フリップフロップの前記動作クロック信号の入力部は、対応する前記可変クロックバッファの駆動能力の比に応じてＰチャネルトランジスタとＮチャネルトランジスタとの駆動能力の比が決定される半導体装置。
【請求項９】
前記Ｐチャネルトランジスタの駆動能力と前記Ｎチャネルトランジスタの駆動能力との比は、前記Ｐチャネルトランジスタのゲート幅と前記Ｎチャネルトランジスタのゲート幅との比により設定される請求項８に記載の半導体装置。
【請求項１０】
前記Ｐチャネルトランジスタの駆動能力と前記Ｎチャネルトランジスタの駆動能力との比は、トランジスタの所定のゲート幅を１単位とした場合に、前記Ｐチャネルトランジスタを構成するトランジスタの単位数と前記Ｎチャネルトランジスタを構成するトランジスタの単位数との比により設定される請求項８に記載の半導体装置。
【請求項１１】
前記複数の可変クロックバッファは、前記動作クロック信号を複数のフリップフロップに分配するクロック分配網の末端に配置される請求項８乃至１０のいずれか１項に記載の半導体装置。
【請求項１２】
前記複数の可変クロックバッファは、出力部の前段に少なくとも一つのインバータ回路を有し、前記インバータ回路は、前記出力部よりも駆動能力が高い請求項８乃至１１のいずれか１項に記載の半導体装置。
【請求項１３】
前記フリップフロップは、一のタイミングで複数個が動作する請求項８乃至１２のいずれか１項に記載の半導体装置。
【請求項１４】
第１の応答時間を有する第１のＣＴＳバッファと、
前記第１のＣＴＳバッファに結合され、前記第１のＣＴＳバッファの出力信号のエッジに応答して一のタイミングで動作するように閾値電圧が設定された第１のフリップフロップと、
前記第１の応答時間とは異なる第２の応答時間を有する第２のＣＴＳバッファと、
前記第２のＣＴＳバッファに結合され、前記第２のＣＴＳバッファの出力信号のエッジに応答して前記一のタイミングで動作するように閾値電圧が設定された第２のフリップフロップと、
を有する半導体装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【公開番号】特開２０１２−１７５１７３（Ｐ２０１２−１７５１７３Ａ）
【公開日】平成２４年９月１０日（２０１２．９．１０）
【国際特許分類】
【出願番号】特願２０１１−３２３４３（Ｐ２０１１−３２３４３）
【出願日】平成２３年２月１７日（２０１１．２．１７）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
【公開日】平成２４年９月１０日（２０１２．９．１０）
【国際特許分類】
【出願日】平成２３年２月１７日（２０１１．２．１７）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
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