【課題】 出力信号にスパイクノイズが乗ることや、応答速度が遅くなることを防止するレベルシフター回路を提供する。
【解決手段】 第１の高電位と第１の低電位とを電源電位とする第１の電位系の入力信号Ａを受け取り、第１の電位系の信号である第１の信号ＸＡを出力する第１の回路１０と、第２の高電位と第２の低電位とを電源電位とする第２の電位系の、入力信号に応じた出力信号Ｙを生成する第２の回路２０と、入力信号を受け取り、第１の電位系の信号であって入力信号と論理的に等価な第２の信号Ｂを生成するバッファー回路と、を含み、第２の回路は、第２の信号を受け取り、第３の信号ＸＤを出力する初段インバーターと、第１の信号に基づいて、初段インバーターと第２の高電位を供給する電源又は第２の低電位を供給する電源との接続、切断を切り換える初段スイッチと、を含み、第３の信号に基づいて出力信号を生成する。 （もっと読む）

【課題】半導体集積回路における消費電力を低減すること。また、半導体集積回路における動作の遅延を低減すること。
【解決手段】記憶回路が有する複数の順序回路のそれぞれにおいて、酸化物半導体によってチャネル形成領域が構成されるトランジスタと、該トランジスタがオフ状態となることによって一方の電極が電気的に接続されたノードが浮遊状態となる容量素子とを設ける。なお、酸化物半導体によってトランジスタのチャネル形成領域が構成されることで、オフ電流（リーク電流）が極めて低いトランジスタを実現することができる。そのため、記憶回路に対して電源電圧が供給されない期間において当該トランジスタをオフ状態とすることで、当該期間における容量素子の一方の電極が電気的に接続されたノードの電位を一定又はほぼ一定に保持することが可能である。その結果、上述した課題を解決することが可能である。 （もっと読む）

【課題】低コストで低電圧高速動作が可能なＩ／Ｏ回路を備えた半導体集積回路装置を提供する。
【解決手段】Ｉ／Ｏ回路において、Ｉ／Ｏ電圧ｖｃｃ（例えば３．３Ｖ）をｖｃｃ＿１８（例えば１．８Ｖ）へ低電圧化した場合に、速度劣化を引き起こす部分が、レベル変換部と、メインの大型バッファを駆動するためのプリバッファ部分であることに着目し、レベルアップコンバータＬＵＣとプリバッファＰＢＦの回路に高電圧（電圧ｖｃｃ）を印加することにより、低コストで低電圧高速動作が可能なＩ／Ｏ回路を実現する。 （もっと読む）

【課題】回路規模が大きくても、高い検証精度で、回路動作が正常であるかどうかを検証することができるようにする。
【解決手段】回路分割部３０によって、検証対象の非同期回路を分割した複数のブロック回路に分割する。第１形式検証部３２によって、ブロック回路データに対して、回路動作の形式検証を行う。モデル生成部３４によって、回路動作が正常であることが検証された複数のブロック回路データの各々について、入力端に接続されている２段分のフリップフロップと、出力端に接続されている１段分のフリップフロップと、残りの回路部分を表わす不明回路部とを用いて記述された検証用モデルを生成する。第２形式検証部３６によって、検証用モデルを組み合わせた、検証対象の非同期回路を表わす非同期検証用モデルに対して、回路動作の形式検証を行う。 （もっと読む）

【課題】トランジスタの特性ばらつきによる遅延回路の遅延時間の変動を抑制することが可能で、更に、製造工程における加工ばらつきに強く、レイアウト拡張性に優れた半導体集積回路を小面積に提供する。
【解決手段】第１の電源ＶＤＤと第２の電源（接地電源）との間に直列に接続されたＰ型ＭＯＳトランジスタＭＰ１１と２以上のＮ型ＭＯＳトランジスタＭＮ１１、ＭＮ１２とが備えられる。入力端子ＩＮは前記Ｐ型ＭＯＳトランジスタＭＰ１１のゲート端子と前記Ｎ型ＭＯＳトランジスタＭＮ１１、ＭＮ１２のゲート端子とに接続される。更に、Ｐ型ＭＯＳトランジスタＭＰ１１とＮ型ＭＯＳトランジスタＭＮ１１の接点である出力端子ＯＵＴに接続した１以上の容量素子Ｃ１を有し、Ｐ型ＭＯＳトランジスタＭＰ１１の駆動能力を、２以上に直列接続したＮ型ＭＯＳトランジスタＭＮ１１、ＭＮ１２の総駆動能力よりも大きく構成する。 （もっと読む）

【課題】動作モード切換用パッドの配置自由度を向上させる。
【解決手段】パッドに新規に設けたプルアップ回路、及びプルダウン回路のスイッチを排他的に（交互に）切り換えられるようにして、プルアップ回路接続時のパッド電位と、プルダウン回路接続時のパッド電位とのＥＯＲ演算を行う。それぞれの電位は時系列で測定されるため、先に測定された電位は一時的な記憶回路に格納しておき、次に測定された電位とＥＯＲ演算を行う。以上の演算処理により、パッケージピンとパッドが接続されている端子は「０」、ＯＰＥＮの端子は「１」の情報を得ることができるため、これらの情報を基に動作モードを切り換える。 （もっと読む）

【課題】設計時の配置、又はプロセスばらつきによってパイプライン処理を行う各ステージ毎に処理速度が異なる。そこで、本発明の目的は、各段の処理機構が独立して動作でき、それらが同じ一定の時間内で処理が終了できるプロセッサの設計および製造を行うできる装置を提供することである。
【解決手段】複数段のステージ分割されたパイプライン処理を行う演算器において、各段が独立に動作することが求められている各段及びステージ毎に、独立に各段及びステージを構成しているＭＯＳトランジスタのしきい値電圧を製造後において変化させる。 （もっと読む）

【課題】チップへの回路セルの実装率を保ちつつ、微細化の進んだ半導体素子および配線の均等性を保つことのできる技術を提供する。
【解決手段】ＮＡＮＤ回路セルを形成するｎチャネル型ＭＩＳＦＥＴＱｎ２およびｎチャネル型ＭＩＳＦＥＴＱｎ３のそれぞれのゲート電極４を同一ノードとし、同じ入力信号に従って同時にオン・オフ動作を行う構成とする。ｎチャネル型ＭＩＳＦＥＴＱｎ２およびｎチャネル型ＭＩＳＦＥＴＱｎ３は隣接して配置し、電気的には直列に接続された構造とする。また、ＮＡＮＤ回路セルを形成ｐチャネル型ＭＩＳＦＥＴＱｐ３およびｐチャネル型ＭＩＳＦＥＴＱｐ４のそれぞれのゲート電極４を同一ノードとし、同じ入力信号に従って同時にオン・オフ動作を行う構成とする。ｐチャネル型ＭＩＳＦＥＴＱｐ３およびｐチャネル型ＭＩＳＦＥＴＱｐ４は隣接して配置し、電気的には直列に接続された構造とする。 （もっと読む）

【課題】論理回路部におけるリーク電流の低減を可能とする半導体装置を提供する。
【解決手段】半導体装置は、 第１の高電位（Vper1）を供給する第１の電源線（３１）と、第２の高電位（Vper2）を供給する第２の電源線（３２）と、第１の低電位（Vss1）を供給する第１の接地線（４１）と、第２の低電位（Vss2）を供給する第２の接地線（４２）と、第１の高電位を生成し、第１の電源線に供給する第１の内部電源発生回路（VDC1）と、第２の高電位を生成し、第２の電源線（３２）に供給する第２の内部電源発生回路（VDC2）と、第１の電源線及び第１の接地線に接続された第１の論理回路（１１）と、第２の電源線及び第２の接地線に接続された第２の論理回路（１３）とを備える。所定数の第１の論理回路と第２の論理回路が交互に直列に接続される。 （もっと読む）

【課題】電気信号の検出を高感度にする。
【解決手段】基板１１ｃをそなえるとともに、基板１１ｃに、出力端に接続される終端抵抗とインピーダンスが実質的に整合し、入力端からの信号を伝搬する信号伝搬路１１ａと、信号伝搬路１１ａの途中箇所において信号伝搬路１１ａに非接触に形成された線路１１ｂ−１，１１ｂ−２と、をそなえる。 （もっと読む）

【課題】電源遮断後もデータを保持可能な不揮発性記憶ゲートを組み込み、待機状態に入ると同時に電源を遮断できる不揮発性記憶ゲートを組込み型論理回路を提供する。
【解決手段】論理ゲート１６を有する論理演算部１４と、不揮発性記憶部１８，不揮発性記憶部に隣接して配置され，不揮発性記憶部へのデータ書込みおよび不揮発性記憶部からのデータ読出しのための制御信号を受信するデータインタフェース制御部２２，データインタフェース制御部に隣接して配置され，データ入力信号Ｄおよびクロック信号ＣＬＫを受信し，データ出力信号Ｑを出力する揮発性記憶部２４を有する不揮発性記憶ゲート１２とを備える。 （もっと読む）

【課題】電源遮断からの復帰時間が短く、かつ回路規模が抑制されたパワードメインを設計する。
【解決手段】回路挿入位置抽出部１３は、パワードメインの出力側境界からＮ段目のＦＦと（Ｎ−１）段目のＦＦとの間の信号経路において、出力の分岐点をノードとして定義し、この定義に基づくノードモデルにおいて、Ｎ段目の各ＦＦから（Ｎ−１）段目の各ＦＦまでのすべての信号経路上のノードの数が同じになるようにノードを追加して、ノードモデルを更新する。そして、更新したノードモデルにおいて、Ｎ段目または（Ｎ−１）段目の各ＦＦから見て同じノード段数となる位置に配置されたノードをカウントし、ノードの数が最も少ないノード段数に対応するノードの出力側を、電源遮断時にその直前の入力信号値を保持する機能を備えたデータラッチ回路を挿入する位置として抽出する。 （もっと読む）

【課題】プロセス工程及び開発期間を減らし、サイズを小さくすることができる静電気放電保護回路を有する半導体装置を提供することを課題とする。
【解決手段】入出力パッド（１０１）と、電源電圧が供給される電源電圧ノード（ＶＤＥ）と、基準電位が供給される基準電位ノード（ＧＮＤ）と、アノードが前記入出力パッドに接続され、カソードが第１のノードに接続される第１のダイオード（１３１）と、前記入出力パッド及び前記電源電圧ノードに接続され、前記入出力パッドに前記電源電圧より低い電圧が入力されると、前記第１のノードが前記電源電圧になるように制御する電位制御回路（１０３）と、前記入出力パッドに静電気が入力されると静電気オン信号を出力するトリガ回路（１０９）と、前記静電気オン信号が出力されると、前記第１のノード及び前記基準電位ノード間に静電気放電電流を流す静電気放電サージパス回路（１０８）とを有する。 （もっと読む）

【課題】 簡単な制御で、該当するリピータのバッファリングを禁止し、リピータの内部構成も簡素化すること。
【解決手段】 複数の回路ブロックに共通に使用される信号伝送路Ｌ４と、転送対象の信号をバッファリングするバッファ回路（ＣＢＦ１等）を有するリピータ（Ｒｅｐ（１）等）を有し、リピータは転送禁止回路（ＣＮＴ１等）を含み、転送対象の信号は、バッファ回路（ＣＢＦ１等）および回路ブロック（ブロック（１）等）の双方に並行的に入力され、イネーブル信号に基づいて複数の回路ブロックのうちの少なくとも一つが選択的にイネーブルにされる場合、イネーブルにされる少なくとも一つの回路ブロックに対応した少なくとも一つのリピータに含まれる転送禁止回路（ＣＮＴ１等）は、イネーブル信号に基づいて、少なくとも一つのリピータに含まれるバッファ回路のバッファリングを禁止する。 （もっと読む）

【課題】起動直後に電源スイッチトランジスタをオフ状態にとどめることにより無駄な電力消費を防止する。
【解決手段】回路部（回路ブロックＢ（ＢＬＫ＿Ｂ）等）と、電源スイッチトランジスタＳＷ１,ＳＷ２と、制御部（オフスタート・スイッチ制御部２）とを有する。オフスタート・スイッチ制御部２は、外部から入力されるオフスタートモードの設定信号（ＯＳＭ＿ＳＥＴ）が起動時に活性（“１”）のときは、電源スイッチトランジスタＳＷ１,ＳＷ２の導通禁止状態（クリア信号（ＣＬ）：“０”）で起動動作を開始する。 （もっと読む）

【課題】他の外部装置に転送する非クロック信号の確定遅延の増加を抑えることができる半導体集積回路装置を提供する。
【解決手段】遅延補正回路８０は、所定の内部回路から内部バスを介して与えられる外部に出力すべきクロック信号ＳＤＣＫおよびデータ信号ＤＯ０〜ＤＯ３を入力し、遅延補正制御回路８１に制御されて信号入出力部３におけるＳＳＯノイズによるデータ信号ＤＯ０〜ＤＯ３の確定遅延の増加を抑えるようにクロック信号ＳＤＣＫの遅延補正を行い、この遅延補正を行ったクロック信号ＳＤＣＫと、所定時間遅延させたデータ信号ＤＯ０〜ＤＯ３とを出力する。 （もっと読む）

【課題】レイアウト構成にかかわらず漏れ電流を防止することができる。
【解決手段】半導体装置１は、階層構造のモジュールを備えている。具体的には、基板２上に載置された第１のモジュール３と、第１のモジュール３と階層関係にある第２のモジュール４と、第１のモジュール３に駆動電圧ＶＤＤ１を供給する第１のパワーゲーティングセル５と、第１のパワーゲーティングセル５を介さずに第２のモジュール４に駆動電圧ＶＤＤ２を供給する第２のパワーゲーティングセル６と、第１のパワーゲーティングセル５の制御信号＃１の切断（ＯＦＦ）に基づいて、第２のパワーゲーティングセル６の制御信号を切断する電源切断検出回路７とを有している。第１のパワーゲーティングセル５および第２のパワーゲーティングセル６とには、それぞれ電源電圧ＶＤＤが供給されている。 （もっと読む）

【課題】ゲートアレイを用いて実現する場合に、消費電力およびＥＭＩの低減化を図るとともに、配線リソースを確保して配線の容易化を図ること。
【解決手段】マスタラッチ１は、クロックドインバータ１１と、ラッチ回路１２とからなる。スレーブラッチ１は、伝送ゲート２１と、ラッチ回路２２とを含んでいる。このようなフリップフロップ１、２を構成する各要素は、ゲートアレイを構成する基本セルを用いて構成した。そのゲートアレイの基本セルは、Ｎ型の３連のＭＯＳトランジスタと、これに対応するＰ型の３連のＭＯＳトランジスタとからなる。Ｎ型の３連のＭＯＳトランジスタは、２連の通常サイズの主トランジスタと、通常サイズよりも小さなサイズの１つの補助トランジスタとからなる。Ｎ型の３連のＭＯＳトランジスタも同様に構成する。 （もっと読む）

【課題】論理回路を構成するコアセルを備えた半導体装置の電源ノイズを低減する。
【解決手段】半導体基板の主面に設けられた論理回路を構成するコアセルＣＬの上方に、コアセルＣＬに対する電源Ｖｄｄ用の電源幹線ＰＭ１と電気的に接続された支線ＢＬ１、および、コアセルＣＬに対する電源Ｖｓｓ用の電源幹線ＰＭ２と電気的に接続された支線ＢＬ２を設ける。支線ＢＬ１と支線ＢＬ２とが対向して、電源Ｖｄｄと電源Ｖｓｓとの間に容量Ｃ１を構成する。 （もっと読む）

【課題】回路動作速度を犠牲にすることなく、待機時の消費電力を小さくすることが可能な半導体集積回路装置を提供する。
【解決手段】同一Si基板上に少なくともソース・ゲート間又はドレイン・ゲート間に流れるトンネル電流の大きさが異なる複数種類のMOSトランジスタを設け、当該複数種類のMOSトランジスタの内、トンネル電流が大きい少なくとも１つのMOSトランジスタで構成された主回路と、トンネル電流が小さい少なくとも１つのMOSトランジスタで構成され、主回路と２つの電源の少なくとも一方の間に挿入した制御回路を有し、制御回路に供給する制御信号で主回路を構成するソース・ゲート間又はドレイン・ゲート間に電流が流れることの許容／不許容を制御し、待機時間中に主回路のINとOUTの論理レベルが異なる際のIN−OUT間リーク電流を防止するスイッチを主回路のIN又はOUTに設ける。 （もっと読む）