半導体装置
【課題】プロセス工程及び開発期間を減らし、サイズを小さくすることができる静電気放電保護回路を有する半導体装置を提供することを課題とする。
【解決手段】入出力パッド（１０１）と、電源電圧が供給される電源電圧ノード（ＶＤＥ）と、基準電位が供給される基準電位ノード（ＧＮＤ）と、アノードが前記入出力パッドに接続され、カソードが第１のノードに接続される第１のダイオード（１３１）と、前記入出力パッド及び前記電源電圧ノードに接続され、前記入出力パッドに前記電源電圧より低い電圧が入力されると、前記第１のノードが前記電源電圧になるように制御する電位制御回路（１０３）と、前記入出力パッドに静電気が入力されると静電気オン信号を出力するトリガ回路（１０９）と、前記静電気オン信号が出力されると、前記第１のノード及び前記基準電位ノード間に静電気放電電流を流す静電気放電サージパス回路（１０８）とを有する。
【解決手段】入出力パッド（１０１）と、電源電圧が供給される電源電圧ノード（ＶＤＥ）と、基準電位が供給される基準電位ノード（ＧＮＤ）と、アノードが前記入出力パッドに接続され、カソードが第１のノードに接続される第１のダイオード（１３１）と、前記入出力パッド及び前記電源電圧ノードに接続され、前記入出力パッドに前記電源電圧より低い電圧が入力されると、前記第１のノードが前記電源電圧になるように制御する電位制御回路（１０３）と、前記入出力パッドに静電気が入力されると静電気オン信号を出力するトリガ回路（１０９）と、前記静電気オン信号が出力されると、前記第１のノード及び前記基準電位ノード間に静電気放電電流を流す静電気放電サージパス回路（１０８）とを有する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関する。
【背景技術】
【０００２】
図５は、通常Ｉ／Ｏ（入出力）の半導体装置の構成例を示す図である。通常Ｉ／Ｏでは、入出力パッド５０１に入力される電圧は、電源電圧ノードＶＤＥの電圧以下である。半導体装置は、ＥＳＤ（electro-static discharge；静電気放電）保護回路５０５〜５０７を有する。出力バッファ５０２は、トランジスタ５０３及び５０４を有する。ＥＳＤ保護回路５０５は、寄生ダイオードを有し、電源電圧ノードＶＤＥ及びグランド電位ノードＧＮＤ間に接続される。ＥＳＤ保護回路５０６は、寄生ダイオードを有し、電源電圧ノードＶＤＥ及び入出力パッド５０１間に接続される。ＥＳＤ保護回路５０７は、寄生ダイオードを有し、入出力パッド５０１及びグランド電位ノードＧＮＤ間に接続される。ＥＳＤ保護回路５０５〜５０７は、入出力パッド５０１に静電気が入力されたときの半導体装置の誤動作又は損傷等を防止するための回路である。
【０００３】
図６は、トレラントＩ／Ｏの半導体装置の構成例を示す図である。トレラントＩ／Ｏでは、入出力パッド６０１に入力される電圧は、電源電圧ノードＶＤＥの電圧以下及び以上の電圧である。例えば、電源電圧ノードＶＤＥの電圧が３．３Ｖであり、入出力パッド６０１には５Ｖ電源の信号が入力される。そのため、電源電圧ノードＶＤＥ及び入出力パッド６０１間にＥＳＤ保護回路を設けることができない。半導体装置は、ＥＳＤ保護回路６０７及び６０８を有する。出力バッファ６０２は、トランジスタ６０３〜６０５を有する。ＥＳＤ保護回路６０７は、寄生ダイオードを有し、電源電圧ノードＶＤＥ及びグランド電位ノードＧＮＤ間に接続される。ＥＳＤ保護回路６０８は、寄生ダイオードを有し、入出力パッド６０１及びグランド電位ノードＧＮＤ間に接続される。電位制御回路６０６は、ｐチャネルＭＯＳ電界効果トランジスタ６０３のバックゲートの電位を制御する。
【０００４】
また、入出力パッド６０１には回路を構成するトランジスタの耐圧よりも高い電圧が掛かるため（例えば、５Ｖトレラントでは、３．３Ｖ耐圧トランジスタで回路が構成され、入力電圧は５Ｖ）、入出力パッド６０１と回路間（出力バッファ６０２及び入力バッファ、ＥＳＤ保護回路等）には、電圧降下回路（例えばトランジスタ６０４）を介して接続する必要がある。
【０００５】
また、下記の特許文献１には、半導体基板上に形成される集積回路の入出力保護装置であって、この入出力保護装置は、ドレイン、ゲート、ソース、ボディを備えたＭＯＳ構造を有しており、前記ドレインは入出力パッドへ接続され、前記ゲートは内部回路又は第１基準電位端子へ接続され、前記ソースは第１基準電位端子へ接続され、前記ボディは、前記半導体基板と電気的に分離されており、且つ制御回路へ接続されていることを特徴とする半導体集積回路の入出力保護装置が記載されている。
【０００６】
また、下記の特許文献２には、複数の電源系に対応して設けられ、それぞれの電源端子もしくは接地端子の一方が互いに分離された、あるいは、それぞれの電源端子および接地端子が互いに分離された複数の電源系回路と、前記各電源系回路に対応して電源端子・接地端子間に接続された静電気放電保護回路と、前記各電源系回路にそれぞれ設けられた内部回路と、前記各電源系回路のうちの第１の電源系回路の内部回路から第２の電源系回路の内部回路へ信号を伝搬させる内部信号伝搬配線と、電源端子のサージ電圧入力を検知するサージ入力検知回路と、前記各内部回路の入力側にそれぞれ挿入され、前記内部信号伝搬配線から伝搬されてくる信号の電圧を制限する入力保護回路および／または前記各内部回路の出力側にそれぞれ挿入され、前記サージ入力検知回路の検知出力が得られた時には前記内部信号伝搬配線へ出力する信号の論理レベルを"Ｌ"に設定し得る機能を有する出力論理設定回路とを具備することを特徴とする半導体集積回路装置が記載されている。
【０００７】
また、下記の特許文献３には、静電気放電から内部回路を保護する静電気放電保護回路において、第１の電源端子に接続された第１の電源線と、第２の電源端子に接続された第２の電源線との間に電気的に接続されたｎチャネル型ＭＯＳ電解効果トランジスタを備えた電源クランプ部と、前記ｎチャネル型ＭＯＳ電解効果トランジスタのゲート電圧を制御するゲート電圧制御部とを有し、前記ゲート電圧制御部は、一方の入出力端子を前記第１の電源線に接続し、他方の入出力端子を前記ｎチャネル型ＭＯＳ電解効果トランジスタのゲート端子に接続したｐチャネル型ＭＯＳ電解効果トランジスタと、一方の端子を前記ｐチャネル型ＭＯＳ電解効果トランジスタの前記他方の入出力端子及び前記ｎチャネル型ＭＯＳ電解効果トランジスタの前記ゲート端子に、他方の端子を前記第２の電源線に接続した第１の抵抗と、一方の端子を前記第１の電源線に、他方の端子を前記ｐチャネル型ＭＯＳ電解効果トランジスタのゲート端子に接続した第２の抵抗と、一方の端子を前記第２の抵抗の前記他方の端子及び前記ｐチャネル型ＭＯＳ電解効果トランジスタのゲート端子に、他方の端子を前記第２の電源線に接続したキャパシタと、を有することを特徴とする静電気放電保護回路が記載されている。
【０００８】
また、下記の特許文献４には、外部から供給される電圧を内部回路に入力するための電圧入力端子と電源との間に設置される放電回路と、前記電圧入力端子の電圧を検出する電圧検出回路とを備える入力保護回路であって、前記電圧検出回路は、前記電圧入力端子の電圧が基準電圧を超えたとき、前記放電回路の動作を停止させることを特徴とする入力保護回路が記載されている。
【０００９】
【特許文献１】特開２００１−１８６００３号公報
【特許文献２】特開２００５−１８４６２３号公報
【特許文献３】特開２００５−２３５９４７号公報
【特許文献４】特開２００１−１２７１７２号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
図７は、図６の半導体装置内のＥＳＤ保護回路６０８の構成例を示す図である。ＥＳＤ保護回路６０８は、ｎチャネルＭＯＳ電界効果トランジスタ７０１及び７０２を有し、出力バッファ６０２内のトランジスタ６０４及び６０５と同様の構成を有する。図９に示すように、ｎチャネルＭＯＳ電界効果トランジスタ７０１及び７０２の寄生バイポーラトランジスタ９０１をＥＳＤ保護回路６０８として使用した場合、入出力パッド６０１にはトランジスタ耐圧以上の入力電圧が掛かるため、トランジスタ７０１及び７０２のカスケード構造にして耐圧を確保する必要がある。
【００１１】
図８はＥＳＤ保護回路６０８の表面図であり、図９はＥＳＤ保護回路６０８の等価回路図である。ガードリング８０１内には、トランジスタ７０１及び７０２のカスケード接続回路が並列に２組接続される。これにより、トランジスタ７０１及び７０２に流れる電流を大きくすることができる。トランジスタ７０１及び７０２は、それぞれゲートＧ、ソースＳ及びドレインＤを有する。電界効果トランジスタ７０１及び７０２のカスケード構造には、寄生バイポーラトランジスタ９０１が形成される。この寄生バイポーラトランジスタ９０１をＥＳＤ保護回路６０８として使用する。２組のトランジスタ７０１及び７０２のカスケード接続回路において、一方のカスケード接続回路に電流が流れると、入出力パッド６０１の電圧が下がり、他方のカスケード接続回路に電流が流れなくなることを防止するため、シリサイドブロック８０２によりシリサイド化を防止してバラスト抵抗を付加する。
【００１２】
寄生バイポーラトランジスタ９０１は、２本のゲートの間隔がベース距離ＬＮとなるため、シングルトランジスタのＥＳＤ保護回路よりも放電能力が落ちる。ベース距離ＬＮが最小値になるように、電界効果トランジスタ７０１及び７０２を形成する。そのため、寄生バイポーラトランジスタ９０１をＥＳＤ保護回路として使用する場合は、以下のような特殊チューニングを必要とする場合がある。
【００１３】
・追加イオン注入（プロセス工程増、開発期間増）
・ＥＳＤ保護回路に使用するトランジスタのみイオン注入打ち分け（Ｉ／Ｏサイズ増、開発期間増）
・バラスト抵抗（シリサイドブロック８０２）の付加（プロセス工程増、Ｉ／Ｏサイズ増）
【００１４】
本発明の目的は、特殊チューニングを必要とせず、プロセス工程及び開発期間を減らし、サイズを小さくすることができる静電気放電（ＥＳＤ）保護回路を有する半導体装置を提供することである。
【課題を解決するための手段】
【００１５】
本発明の半導体装置は、入出力パッドと、電源電圧が供給される電源電圧ノードと、基準電位が供給される基準電位ノードと、アノードが前記入出力パッドに接続され、カソードが第１のノードに接続される第１のダイオードと、前記入出力パッド及び前記電源電圧ノードに接続され、前記入出力パッドに前記電源電圧より低い電圧が入力されると、前記第１のノードが前記電源電圧になるように制御する電位制御回路と、前記入出力パッドに静電気が入力されると静電気オン信号を出力するトリガ回路と、前記静電気オン信号が出力されると、前記第１のノード及び前記基準電位ノード間に静電気放電電流を流す静電気放電サージパス回路とを有することを特徴とする。
【発明の効果】
【００１６】
静電気放電サージパス回路を設け、半導体装置を静電気放電から保護することができる。その際、特殊チューニングを必要とせず、プロセス工程及び開発期間を減らし、サイズを小さくすることができる。
【発明を実施するための最良の形態】
【００１７】
（第１の実施形態）
図１は、本発明の第１の実施形態によるトレラントＩ／Ｏの半導体装置の構成例を示す回路図である。トレラントＩ／Ｏでは、入出力パッド１０１に入力される電圧は、電源電圧ノードＶＤＥの電圧以下及び以上の電圧である。例えば、電源電圧ノードＶＤＥの電圧が３．３Ｖであり、入出力パッド１０１には５Ｖ電源の信号が入力される。半導体装置は、入出力パッド１０１、Ｉ／Ｏ回路１０２及びＥＳＤ保護回路１０４〜１０６を有する。ＥＳＤ保護回路１０４〜１０６は、入出力パッド１０１に高電圧の静電気が入力されたときの半導体装置の誤動作又は損傷等を防止するための回路である。
【００１８】
Ｉ／Ｏ回路１０２は、電位制御回路１０３及び出力バッファ１１０を有する。出力バッファ１１０は、ｐチャネルＭＯＳ電界効果トランジスタ１２１、ｎチャネルＭＯＳ電界効果トランジスタ１２２及び１２３を有する。トランジスタ１２１は、ソースが電源電圧ノードＶＤＥに接続され、ドレインがトランジスタ１２２のドレインに接続され、バックゲートがノードＢＰに接続される。トランジスタ１２２は、ゲートが電源電圧ノードＶＤＥに接続され、ソースがトランジスタ１２３のドレインに接続される。トランジスタ１２３は、ソースがグランド電位ノード（基準電位ノード）ＧＮＤに接続される。入出力パッド１０１は、トランジスタ１２１のドレインに接続される。
【００１９】
トランジスタ１２２は、電圧降下回路として機能する。例えば、電源電圧ノードＶＤＥの電源電圧が３．３Ｖであり、入出力パッド１０１に５Ｖ電源の信号が入力された場合、トランジスタ１２２で１．７Ｖの電圧降下が発生し、トランジスタ１２３のドレインには３．３Ｖ（＝５Ｖ−１．７Ｖ）の電圧が印加される。トランジスタ１２３は、３．３Ｖ耐圧のトランジスタを使用することができる。
【００２０】
出力バッファ１１０では、トランジスタ１２１及び１２３のゲートをローレベルにすれば、ハイレベル（電源電圧）を入出力パッド１０１に出力することができる。逆に、トランジスタ１２１及び１２３のゲートをハイレベルにすれば、ローレベル（グランド電位）を入出力パッド１０１に出力することができる。トランジスタ１２１のゲートをハイレベル、トランジスタ１２３のゲートをローレベルにすれば、出力バッファ１１０の出力端子はハイイピーダンス状態になり、入出力パッド１０１から信号を入力可能になる。
【００２１】
Ｉ／Ｏ回路１０２は、電位制御回路１０３を有する。電位制御回路１０３は、ｐチャネルＭＯＳ電界トランジスタ１１１及び１１２を有し、入出力パッド１０１に電源電圧ノードＶＤＥ以下の電圧が印加、又は入出力パッド１０１がオープン状態であるときには、ノードＢＰの電位が電源電圧ノードＶＤＥの電源電圧と同じになるように制御する。トランジスタ１１１は、ソースが電源電圧ノードＶＤＥに接続され、ドレイン及びバックゲートがノードＢＰに接続される。トランジスタ１１２は、ゲートが電源電圧ノードＶＤＥに接続され、ソース及びバックゲートがノードＢＰに接続され、ドレインがトランジスタ１２１のドレインに接続される。
【００２２】
ＥＳＤ保護回路１０４及び１０５は、入出力パッド１０１のためのＥＳＤ保護回路である。ＥＳＤ保護回路１０４は、ダイオード１３１を有する。ダイオード１３１は、アノードが入出力パッド１０１に接続され、カソードがノードＢＰに接続される。入出力パッド１０１に電源電圧ノードＶＤＥより高い電圧が入力されると、ダイオード１３１に電流が流れ、ノードＢＰは入出力パッド１０１と同じ電位になる。すなわち、ノードＢＰは、入出力パッド１０１に電源電圧ノードＶＤＥ以下の電圧が印加、又は入出力パッド１０１がオープン状態であるときには、電源電圧ノードＶＤＥの電源電圧と同じ電位になり、入出力パッド１０１に電源電圧ノードＶＤＥより高い電圧が印加されたときには、入出力パッド１０１と同じ電位になる。
【００２３】
ＥＳＤ保護回路１０５は、ダイオード１３２を有する。ダイオード１３２は、アノードがグランド電位ノードＧＮＤに接続され、カソードが入出力パッド１０１に接続される。入出力パッド１０１にグランド電位より低い電圧が印加されると、ダイオード１３２に電流が流れ、半導体装置を保護することができる。
【００２４】
ＥＳＤ保護回路１０６は、電圧降下回路１０７、ＥＳＤサージパス回路１０８及びトリガ回路１０９を有する。電圧降下回路１０７は、ダイオード１４１，１４２及びｎチャネルＭＯＳ電界効果トランジスタ１４３を有する。ダイオード１４１は、アノードがノードＢＰに接続され、カソードがダイオード１４２のアノードに接続される。ダイオード１４２は、カソードがノードＮ１に接続される。ノードＮ１は、ノードＢＰに対して、ダイオード１４１及び１４２の電圧降下分だけ低い電圧が印加される。トランジスタ１４３は、ゲートがノードＮ１に接続され、ドレインがノードＢＰに接続され、ソースがｎチャネルＭＯＳ電界効果トランジスタ１４４のドレインに接続される。トランジスタ１４４のドレインは、ノードＢＰに対して、トランジスタ１４３の電圧降下分だけ低い電圧が印加される。
【００２５】
トリガ回路１０９は、抵抗１５１、容量１５２、ダイオード１５３及びインバータ１５４〜１５６を有し、ＲＣタイマを用いている。抵抗１５１は、ノードＮ１及びインバータ１５４の入力端子間に接続される。容量１５２は、インバータ１５４の入力端子及びグランド電位ノードＧＮＤ間に接続される。ダイオード１５３は、アノードがノードＮ１に接続され、カソードがインバータ１５３の電源端子に接続される。インバータ１５４は、グランド端子がグランド電位ノードＧＮＤに接続され、出力端子がインバータ１５５の入力端子に接続される。インバータ１５４及びダイオード１５３で閾値を調整する。インバータ１５５は、電源端子がノードＮ１に接続され、グランド端子がグランド電位ノードＧＮＤに接続され、出力端子がインバータ１５６の入力端子に接続される。インバータ１５６は、電源端子がノードＮ１に接続され、グランド端子がグランド電位ノードＧＮＤに接続され、出力端子がトランジスタ１４４のゲートに接続される。インバータ１５４〜１５６は、それぞれ入力端子の信号を論理反転して出力端子から出力する。
【００２６】
ＥＳＤサージパス回路１０８は、ｎチャネルＭＯＳ電界効果トランジスタ１４３及び１４４を有し、ノードＢＰ及びグランド電位ノードＧＮＤ間のＥＳＤサージパスを形成する。トランジスタ１４４は、ゲートがインバータ１５６の出力端子に接続され、ドレインがトランジスタ１４３のソースに接続され、ソースがグランド電位ノードＧＮＤに接続される。
【００２７】
トリガ回路１０９は、ローパスフィルタとして機能する。例えば５Ｖ電源の入力信号が入出力パッド１０１に入力されると、ノードＢＰは例えば５Ｖ〜３．３Ｖになる。入力信号は静電気に比べて低周波数である場合は、インバータ１５４の入力端子はハイレベルになり、インバータ１５６の出力端子はローレベルになる。その結果、トランジスタ１４４はオフになり、トランジスタ１４３及び１４４に電流は流れず、ＥＳＤ保護回路１０６は切断状態になる。また、入力信号が静電気に比べ高周波数の場合でも、インバータ１５４及びダイオード１５３による閾値調節により、５Ｖ〜３．３Ｖの電圧変動では動作しないようにすることにより、ＥＳＤ保護回路１０６を切断状態にすることができる。すなわち、ＥＳＤ保護回路１０６は、半導体装置の通常動作に悪影響を与えない。
【００２８】
また、高電圧の静電気が入出力パッド１０１に入力されると、ノードＢＰは入出力パッド１０１とほぼ同じ電圧になる。静電気はトリガ回路のローパスフィルタに比べて高周波数、且つ高電圧であるので、インバータ１５４の入力端子はローレベルになり、インバータ１５６の出力端子はハイレベルになる。その結果、トランジスタ１４４はオンになり、トランジスタ１４３及び１４４のＥＳＤサージパスにＥＳＤサージ電流が流れる。これにより、ＥＳＤ保護回路１０６は、半導体装置を静電気から保護することができる。
【００２９】
以上のように、入出力パッド１０１に高周波数かつ高電圧の静電気が入力されると、トランジスタ１４３及び１４４がオンになり、ＥＳＤサージパス回路１０８のＥＳＤサージ電流が流れる。
【００３０】
本実施形態では、トリガ回路１０９にＲＣタイマを使用し、電圧降下回路１０７にダイオード１４１及び１４２を直列接続回路を使用し、ＥＳＤサージパス回路１０８にｎチャネルＭＯＳ電界効果トランジスタ１４３及び１４４のカスケード接続回路を使用する。ＥＳＤサージパス回路１０８内のトランジスタ１４３は、電圧降下回路１０７としても兼用される。トリガ回路１０９にＲＣタイマを用いているため、ＥＳＤサージパス回路１０８は十分低電圧で動作する。
【００３１】
入出力パッド１０１には、トランジスタの耐圧以上の電圧（電源電圧ノードＮ１の電源電圧以上の電圧）が入力可能である。電源電圧ノードＶＤＥとは別のノードＢＰ（トレラントＩ／Ｏの場合はｐチャネルＭＯＳ電界効果トランジスタ１２１のバックゲートを制御するノードＢＰを用いる）に対し、入出力パッド用ＥＳＤ保護回路１０４を接続し、ノードＢＰ及びグランド電位ノードＧＮＤ間にＥＳＤ保護回路１０６を接続する。ＥＳＤ保護回路１０６は、電圧降下回路１０７、トリガ回路１０９及びＥＳＤサージパス回路１０８を有する。
【００３２】
ノードＢＰは通常動作時、ＥＳＤ保護回路１０４の順バイアスにより入力電位が伝わるため、電圧降下回路１０７は、トリガ回路１０９及びＥＳＤサージパス回路１０８のトランジスタ耐圧を超えないように電圧降下させる回路である。ただし、ＥＳＤサージパス回路１０８は、通常動作時のノードＢＰの電圧が、ＥＳＤサージパス回路１０８の耐圧以下である場合は電圧降下回路１０７を介さず直接ノードＢＰに繋げてもよい。
【００３３】
トリガ回路１０９は、静電気が印加された際の電圧変動を感知し、ＥＳＤサージパス回路１０８を動作させる回路である。
【００３４】
ＥＳＤサージパス回路１０８は、通常動作時はオフ状態であり、静電気印加時にはトリガ回路１０９からの信号を入力し、ＥＳＤサージをグランド電位ノードＧＮＤに逃す回路である。ＥＳＤサージパス回路１０８で必要な特性としては、Ｉ／Ｏ回路１０２の破壊電圧よりも低電圧で動作するＥＳＤサージパス回路１０８の必要性がある。
【００３５】
本実施形態の半導体装置の利点としては以下が挙げられる。まず、通常のトランジスタで構成できるため、プロセス工程が増えなく、イオン注入の打ち分けも必要ない。すなわち、特殊なチューニングをしたトランジスタを必要としない。
【００３６】
ＳｐｉｃｅシミュレーションでＥＳＤ保護回路の開発が可能のため、短ＴＡＴでの開発が可能であり、開発期間を短縮することができる。
【００３７】
寄生バイポーラトランジスタタイプのＥＳＤ保護回路は、バラスト抵抗の付加やレイアウトパターンに制限があるため、レイアウトサイズが大きくなるが、ＭＯＳ動作のＥＳＤ保護回路は、最小ルールでレイアウト可能なため、サイズを縮小することができる。
【００３８】
（第２の実施形態）
図２は、本発明の第２の実施形態によるトレラントＩ／Ｏの半導体装置の構成例を示す回路図である。本実施形態（図２）は、第１の実施形態（図１）に対して、電圧降下回路１０７の構成が異なる。以下、本実施形態が第１の実施形態と異なる点を説明する。電圧降下回路１０７は、抵抗２０１，２０２及びｎチャネルＭＯＳ電界効果トランジスタ１４３を有する。すなわち、電圧降下回路１０７は、図１のダイオード１４１及び１４２の代わりに、抵抗２０１及び２０２を有する。抵抗２０１は、ノードＢＰ及びノードＮ１間に接続される。抵抗２０２は、ノードＮ１及びグランド電位ノードＧＮＤ間に接続される。抵抗２０１及び２０２により、ノードＢＰの電圧を降下させた電圧をノードＮ１に印加させることができる。
【００３９】
以上のように、本実施形態では、トリガ回路１０９にＲＣタイマを使用し、電圧降下回路１０７に抵抗２０１及び２０２を使用し、ＥＳＤサージパス回路１０８にｎチャネルトランジスタ１４３及び１４４のカスケード接続回路を使用する。ＥＳＤサージパス回路１０８のトランジスタ１４３は電圧降下回路１０７としても兼用される。本実施形態は、第１の実施形態と同様に、トリガ回路１０９としてＲＣタイマを用いているため、ＥＳＤサージパス回路１０８は十分低電圧で動作する。
【００４０】
（第３の実施形態）
図３は、本発明の第３の実施形態によるトレラントＩ／Ｏの半導体装置の構成例を示す回路図である。本実施形態（図３）は、第１の実施形態（図１）に対して、トランジスタ１４３を削除したものです。以下、本実施形態が第１の実施形態と異なる点を説明する。トランジスタ１４４のドレインは、ノードＮ１に接続される。電圧降下回路１０７は、ダイオード１４１及び１４２から構成される。ＥＳＤサージパス回路１０８は、ダイオード１４１，１４２及びトランジスタ１４４から構成される。入出力パッド１０１に静電気が入力されると、ノードＢＰが電源電圧ノードＶＤＥより高電位になり、第１の実施形態と同様に、トランジスタ１４４がオンする。その際、ノードＢＰからダイオード１４１，１４２及びトランジスタ１４４を介してグランド電位ノードＧＮＤにＥＳＤサージ電流が流れ、半導体装置を静電気から保護することができる。ＥＳＤサージパスにおいて、ダイオード１４１及び１４２は電圧降下回路として機能する。
【００４１】
以上のように、本実施形態では、トリガ回路１０９にＲＣタイマを使用し、電圧降下回路１０７にダイオード１４１及び１４２の直列接続回路を使用し、ＥＳＤサージパス回路１０８に単一のｎチャネルトランジスタ１４４を使用する。電圧降下回路１０７は、ＥＳＤサージパス回路１０８ともなるため、ダイオード１４１及び１４２のサイズを大きくする必要がある。なお、この場合は、電圧降下回路１０７がＥＳＤサージパス回路１０８ともなるため、第２の実施形態のように、電圧降下回路１０７として抵抗を使用することができない。また、トリガ回路１０９としてＲＣタイマを用いているため、ＥＳＤサージパス回路１０８は十分低電圧で動作する。
【００４２】
（第４の実施形態）
図４は、本発明の第４の実施形態によるトレラントＩ／Ｏの半導体装置の構成例を示す回路図である。本実施形態（図４）は、第１の実施形態（図１）に対して、トリガ回路１０９の構成が異なる。以下、本実施形態が第１の実施形態と異なる点を説明する。
【００４３】
トリガ回路１０９は、トランジスタ４０１〜４０８を有する。ｐチャネルＭＯＳ電界効果トランジスタ４０１は、ゲートが電源電圧ノードＶＤＥに接続され、ソースがノードＮ１に接続され、ドレインがｎチャネルＭＯＳ電界効果トランジスタ４０２のドレインに接続される。トランジスタ４０２は、ゲートが電源電圧ノードＶＤＥに接続され、ソースがグランド電位ノードＧＮＤに接続される。ｐチャネルＭＯＳ電界効果トランジスタ４０３は、ゲート及びソースがノードＮ１に接続され、ドレインがｎチャネルＭＯＳ電界効果トランジスタ４０４のドレインに接続される。トランジスタ４０４は、ゲートがノードＮ１に接続され、ソースがｎチャネルＭＯＳ電界効果トランジスタ４０５のドレインに接続される。トランジスタ４０５は、ゲートがトランジスタ４０１のドレインに接続され、ソースがグランド電位ノードＧＮＤに接続される。ｐチャネルＭＯＳ電界効果トランジスタ４０６は、ゲートがトランジスタ４０１のドレインに接続され、ソースがノードＮ１に接続され、ドレインがトランジスタ４０３のドレインに接続される。ｐチャネルＭＯＳ電界効果トランジスタ４０７は、ゲートがトランジスタ４０６のドレインに接続され、ソースがノードＮ１に接続され、ドレインがｎチャネルＭＯＳ電界効果トランジスタ４０８のドレインに接続される。トランジスタ４０８は、ゲートがトランジスタ４０６のドレインに接続され、ソースがグランド電位ノードＧＮＤに接続される。トランジスタ４０７及び４０８のドレインの相互接続点は、トランジスタ１４４のゲートに接続される。
【００４４】
入出力パッド１０１に静電気が入力されると、ノードＮ１の電圧は上がるが、ノードＶＤＥはオープン状態の為、ＶＤＥ−ＧＮＤ間の容量によりＶＤＥはＧＮＤ電位となる。すなわちトランジスタ４０１及び４０２のゲートがローレベルになり、トランジスタ４０１及び４０２のドレインがハイレベルになる。第１の実施形態と同様に、ノードＮ１は高電位になるので、トランジスタ４０３及び４０４のドレインはローレベルになる。その結果、トランジスタ４０７及び４０８のドレインはハイレベルになり、ＥＳＤサージパス回路１０８のトランジスタ１４４がオンする。トランジスタ１４４にＥＳＤサージ電流が流れ、半導体装置を静電気から保護することができる。
【００４５】
また、入出力パッド１０１に入力信号（５Ｖ電源）が入力されるときには、トランジスタ４０１及び４０２のゲートがハイレベルになり、トランジスタ４０１及び４０２のドレインがローレベルになる。第１の実施形態と同様に、ノードＮ１が低電位になるので、トランジスタ４０３及び４０４のドレインはハイレベルになる。その結果、トランジスタ４０７及び４０８のドレインはローレベルになり、ＥＳＤサージパス回路１０８のトランジスタ１４４がオフする。その場合、ＥＳＤ保護回路１０６は、半導体装置の通常動作に悪影響を与えない。
【００４６】
以上のように、本実施形態では、トリガ回路１０９に上記の回路構成を使用し、電圧降下回路１０７にダイオード１４１及び１４２の直列接続回路を使用し、ＥＳＤサージパス回路１０８にトランジスタ１４３及び１４４のカスケード接続回路を使用する。ＥＳＤサージパス回路１０８のトランジスタ１４３は電圧降下回路１０７としても兼用される。トリガ回路１０９は、通常動作時は、電源電圧ノードＶＤＥからの信号によりＥＳＤサージパス回路１０８のトランジスタ１４４のゲートにローレベルを出力し、ＥＳＤ印加時は、電源電圧ノードＶＤＥがオープン（≒グランド電位）となるため、ＥＳＤサージパス回路１０８のトランジスタ１４４のゲートにハイレベルを出力する。
【００４７】
以上のように、第１〜第４の実施形態の半導体装置は、入出力パッド１０１と、電源電圧が供給される電源電圧ノードＶＤＥと、基準電位が供給される基準電位ノードＧＮＤと、アノードが前記入出力パッド１０１に接続され、カソードが第１のノードＢＰに接続される第１のダイオード１３１と、前記入出力パッド１０１及び前記電源電圧ノードＶＤＥに接続され、前記入出力パッド１０１に前記電源電圧より低い電圧が入力されると、前記第１のノードＢＰが前記電源電圧になるように制御する電位制御回路１０３と、前記入出力パッド１０１に静電気が入力されると静電気オン信号を出力するトリガ回路１０９と、前記静電気オン信号が出力されると、前記第１のノードＢＰ及び前記基準電位ノードＧＮＤ間に静電気放電電流を流す静電気放電サージパス回路１０８とを有する。
【００４８】
出力バッファ１１０は、第１の電界効果トランジスタ１２１、第２の電界効果トランジスタ１２２及び第３の電界効果トランジスタ１２３を有する。第１の電界効果トランジスタ１２１は、ソースが前記電源電圧ノードＶＤＥに接続され、ドレインが前記入出力パッド１０１に接続され、バックゲートが前記第１のノードＢＰに接続される。第２の電界効果トランジスタ１２２は、ゲートが前記電源電圧ノードＶＤＥに接続され、ドレインが前記入出力パッド１０１に接続される。第３の電界効果トランジスタ１２３は、ドレインが前記第２の電界効果トランジスタ１２２のソースに接続され、ソースが前記基準電位ノードＧＮＤに接続される。
【００４９】
電圧降下回路１０７は、前記第１のノードＢＰの電圧を降下させて前記トリガ回路１０９に電圧を出力する。前記トリガ回路１０９は、前記電圧降下回路１０７が出力する電圧に応じて前記静電気オン信号を出力する。
【００５０】
前記電圧降下回路１０７は、アノード側が前記第１のノードＢＰに接続され、カソード側が前記トリガ回路１０９に接続される第２のダイオード１４１及び／又は１４２を有する。
【００５１】
また、前記電圧降下回路１０７は、前記電源電圧ノードＶＤＥ及び前記基準電位ノードＧＮＤ間に直列に接続される複数の抵抗２０１及び２０２を有し、前記複数の抵抗２０１及び２０２の相互接続点は、前記トリガ回路１０９に接続される。
【００５２】
前記静電気放電サージパス回路１０８は、前記第１のノードＢＰの電圧を降下させる電圧降下回路１０７（１４３、又は１４１及び１４２）と、ゲートが前記トリガ回路１０９の出力に接続され、ドレインが前記電圧降下回路１０７に接続され、ソースが前記基準電位ノードＧＮＤに接続される電界効果トランジスタ１４４とを有する。
【００５３】
前記トリガ回路１０９は、前記第１のノードＢＰ及び前記基準電位ノードＧＮＤ間に直列に接続される抵抗１５１及び容量１５２を有する。
【００５４】
ダイオード１３２は、アノードが前記基準電位ノードＧＮＤに接続され、カソードが前記入出力パッド１０１に接続される。
【００５５】
静電気放電サージパス回路１０８を設け、半導体装置を静電気放電から保護することができる。その際、特殊チューニングを必要とせず、プロセス工程及び開発期間を減らし、サイズを小さくすることができる。
【００５６】
なお、上記実施形態は、何れも本発明を実施するにあたっての具体化の例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその技術思想、又はその主要な特徴から逸脱することなく、様々な形で実施することができる。
【００５７】
本発明の実施形態は、例えば以下のように種々の適用が可能である。
【００５８】
（付記１）
入出力パッドと、
電源電圧が供給される電源電圧ノードと、
基準電位が供給される基準電位ノードと、
アノードが前記入出力パッドに接続され、カソードが第１のノードに接続される第１のダイオードと、
前記入出力パッド及び前記電源電圧ノードに接続され、前記入出力パッドに前記電源電圧より低い電圧が入力されると、前記第１のノードが前記電源電圧になるように制御する電位制御回路と、
前記入出力パッドに静電気が入力されると静電気オン信号を出力するトリガ回路と、
前記静電気オン信号が出力されると、前記第１のノード及び前記基準電位ノード間に静電気放電電流を流す静電気放電サージパス回路と
を有することを特徴とする半導体装置。
（付記２）
さらに、ソースが前記電源電圧ノードに接続され、ドレインが前記入出力パッドに接続され、バックゲートが前記第１のノードに接続される第１の電界効果トランジスタを有することを特徴とする付記１記載の半導体装置。
（付記３）
さらに、ゲートが前記電源電圧ノードに接続され、ドレインが前記入出力パッドに接続される第２の電界効果トランジスタと、
ドレインが前記第２の電界効果トランジスタのソースに接続され、ソースが前記基準電位ノードに接続される第３の電界効果トランジスタとを有することを特徴とする付記２記載の半導体装置。
（付記４）
さらに、前記第１のノードの電圧を降下させて前記トリガ回路に電圧を出力する電圧降下回路を有し、
前記トリガ回路は、前記電圧降下回路が出力する電圧に応じて前記静電気オン信号を出力することを特徴とする付記１記載の半導体装置。
（付記５）
前記静電気放電サージパス回路は、
前記第１のノードの電圧を降下させる電圧降下回路と、
ゲートが前記トリガ回路の出力に接続され、ドレインが前記電圧降下回路に接続され、ソースが前記基準電位ノードに接続される電界効果トランジスタとを有することを特徴とする付記１記載の半導体装置。
（付記６）
前記電圧降下回路は、アノード側が前記第１のノードに接続され、カソード側が前記トリガ回路に接続される第２のダイオードを有することを特徴とする付記４記載の半導体装置。
（付記７）
前記電圧降下回路は、前記電源電圧ノード及び前記基準電位ノード間に直列に接続される複数の抵抗を有し、前記複数の抵抗の相互接続点は、前記トリガ回路に接続されることを特徴とする付記４記載の半導体装置。
（付記８）
前記トリガ回路は、前記第１のノード及び前記基準電位ノード間に直列に接続される抵抗及び容量を有することを特徴とする付記１記載の半導体装置。
（付記９）
さらに、アノードが前記基準電位ノードに接続され、カソードが前記入出力パッドに接続される第２のダイオードを有することを特徴とする付記１記載の半導体装置。
【図面の簡単な説明】
【００５９】
【図１】本発明の第１の実施形態によるトレラントＩ／Ｏの半導体装置の構成例を示す回路図である。
【図２】本発明の第２の実施形態によるトレラントＩ／Ｏの半導体装置の構成例を示す回路図である。
【図３】本発明の第３の実施形態によるトレラントＩ／Ｏの半導体装置の構成例を示す回路図である。
【図４】本発明の第４の実施形態によるトレラントＩ／Ｏの半導体装置の構成例を示す回路図である。
【図５】通常Ｉ／Ｏの半導体装置の構成例を示す図である。
【図６】トレラントＩ／Ｏの半導体装置の構成例を示す図である。
【図７】図６の半導体装置内のＥＳＤ保護回路の構成例を示す図である。
【図８】ＥＳＤ保護回路の表面図である。
【図９】ＥＳＤ保護回路の等価回路図である。
【符号の説明】
【００６０】
１０１ 入出力パッド
１０２ Ｉ／Ｏ回路
１０３ 電位制御回路
１０４〜１０６ ＥＳＤ保護回路
１０７ 電圧降下回路
１０８ ＥＳＤサージパス回路
１０９ トリガ回路
１１０ 出力バッファ
【技術分野】
【０００１】
本発明は、半導体装置に関する。
【背景技術】
【０００２】
図５は、通常Ｉ／Ｏ（入出力）の半導体装置の構成例を示す図である。通常Ｉ／Ｏでは、入出力パッド５０１に入力される電圧は、電源電圧ノードＶＤＥの電圧以下である。半導体装置は、ＥＳＤ（electro-static discharge；静電気放電）保護回路５０５〜５０７を有する。出力バッファ５０２は、トランジスタ５０３及び５０４を有する。ＥＳＤ保護回路５０５は、寄生ダイオードを有し、電源電圧ノードＶＤＥ及びグランド電位ノードＧＮＤ間に接続される。ＥＳＤ保護回路５０６は、寄生ダイオードを有し、電源電圧ノードＶＤＥ及び入出力パッド５０１間に接続される。ＥＳＤ保護回路５０７は、寄生ダイオードを有し、入出力パッド５０１及びグランド電位ノードＧＮＤ間に接続される。ＥＳＤ保護回路５０５〜５０７は、入出力パッド５０１に静電気が入力されたときの半導体装置の誤動作又は損傷等を防止するための回路である。
【０００３】
図６は、トレラントＩ／Ｏの半導体装置の構成例を示す図である。トレラントＩ／Ｏでは、入出力パッド６０１に入力される電圧は、電源電圧ノードＶＤＥの電圧以下及び以上の電圧である。例えば、電源電圧ノードＶＤＥの電圧が３．３Ｖであり、入出力パッド６０１には５Ｖ電源の信号が入力される。そのため、電源電圧ノードＶＤＥ及び入出力パッド６０１間にＥＳＤ保護回路を設けることができない。半導体装置は、ＥＳＤ保護回路６０７及び６０８を有する。出力バッファ６０２は、トランジスタ６０３〜６０５を有する。ＥＳＤ保護回路６０７は、寄生ダイオードを有し、電源電圧ノードＶＤＥ及びグランド電位ノードＧＮＤ間に接続される。ＥＳＤ保護回路６０８は、寄生ダイオードを有し、入出力パッド６０１及びグランド電位ノードＧＮＤ間に接続される。電位制御回路６０６は、ｐチャネルＭＯＳ電界効果トランジスタ６０３のバックゲートの電位を制御する。
【０００４】
また、入出力パッド６０１には回路を構成するトランジスタの耐圧よりも高い電圧が掛かるため（例えば、５Ｖトレラントでは、３．３Ｖ耐圧トランジスタで回路が構成され、入力電圧は５Ｖ）、入出力パッド６０１と回路間（出力バッファ６０２及び入力バッファ、ＥＳＤ保護回路等）には、電圧降下回路（例えばトランジスタ６０４）を介して接続する必要がある。
【０００５】
また、下記の特許文献１には、半導体基板上に形成される集積回路の入出力保護装置であって、この入出力保護装置は、ドレイン、ゲート、ソース、ボディを備えたＭＯＳ構造を有しており、前記ドレインは入出力パッドへ接続され、前記ゲートは内部回路又は第１基準電位端子へ接続され、前記ソースは第１基準電位端子へ接続され、前記ボディは、前記半導体基板と電気的に分離されており、且つ制御回路へ接続されていることを特徴とする半導体集積回路の入出力保護装置が記載されている。
【０００６】
また、下記の特許文献２には、複数の電源系に対応して設けられ、それぞれの電源端子もしくは接地端子の一方が互いに分離された、あるいは、それぞれの電源端子および接地端子が互いに分離された複数の電源系回路と、前記各電源系回路に対応して電源端子・接地端子間に接続された静電気放電保護回路と、前記各電源系回路にそれぞれ設けられた内部回路と、前記各電源系回路のうちの第１の電源系回路の内部回路から第２の電源系回路の内部回路へ信号を伝搬させる内部信号伝搬配線と、電源端子のサージ電圧入力を検知するサージ入力検知回路と、前記各内部回路の入力側にそれぞれ挿入され、前記内部信号伝搬配線から伝搬されてくる信号の電圧を制限する入力保護回路および／または前記各内部回路の出力側にそれぞれ挿入され、前記サージ入力検知回路の検知出力が得られた時には前記内部信号伝搬配線へ出力する信号の論理レベルを"Ｌ"に設定し得る機能を有する出力論理設定回路とを具備することを特徴とする半導体集積回路装置が記載されている。
【０００７】
また、下記の特許文献３には、静電気放電から内部回路を保護する静電気放電保護回路において、第１の電源端子に接続された第１の電源線と、第２の電源端子に接続された第２の電源線との間に電気的に接続されたｎチャネル型ＭＯＳ電解効果トランジスタを備えた電源クランプ部と、前記ｎチャネル型ＭＯＳ電解効果トランジスタのゲート電圧を制御するゲート電圧制御部とを有し、前記ゲート電圧制御部は、一方の入出力端子を前記第１の電源線に接続し、他方の入出力端子を前記ｎチャネル型ＭＯＳ電解効果トランジスタのゲート端子に接続したｐチャネル型ＭＯＳ電解効果トランジスタと、一方の端子を前記ｐチャネル型ＭＯＳ電解効果トランジスタの前記他方の入出力端子及び前記ｎチャネル型ＭＯＳ電解効果トランジスタの前記ゲート端子に、他方の端子を前記第２の電源線に接続した第１の抵抗と、一方の端子を前記第１の電源線に、他方の端子を前記ｐチャネル型ＭＯＳ電解効果トランジスタのゲート端子に接続した第２の抵抗と、一方の端子を前記第２の抵抗の前記他方の端子及び前記ｐチャネル型ＭＯＳ電解効果トランジスタのゲート端子に、他方の端子を前記第２の電源線に接続したキャパシタと、を有することを特徴とする静電気放電保護回路が記載されている。
【０００８】
また、下記の特許文献４には、外部から供給される電圧を内部回路に入力するための電圧入力端子と電源との間に設置される放電回路と、前記電圧入力端子の電圧を検出する電圧検出回路とを備える入力保護回路であって、前記電圧検出回路は、前記電圧入力端子の電圧が基準電圧を超えたとき、前記放電回路の動作を停止させることを特徴とする入力保護回路が記載されている。
【０００９】
【特許文献１】特開２００１−１８６００３号公報
【特許文献２】特開２００５−１８４６２３号公報
【特許文献３】特開２００５−２３５９４７号公報
【特許文献４】特開２００１−１２７１７２号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
図７は、図６の半導体装置内のＥＳＤ保護回路６０８の構成例を示す図である。ＥＳＤ保護回路６０８は、ｎチャネルＭＯＳ電界効果トランジスタ７０１及び７０２を有し、出力バッファ６０２内のトランジスタ６０４及び６０５と同様の構成を有する。図９に示すように、ｎチャネルＭＯＳ電界効果トランジスタ７０１及び７０２の寄生バイポーラトランジスタ９０１をＥＳＤ保護回路６０８として使用した場合、入出力パッド６０１にはトランジスタ耐圧以上の入力電圧が掛かるため、トランジスタ７０１及び７０２のカスケード構造にして耐圧を確保する必要がある。
【００１１】
図８はＥＳＤ保護回路６０８の表面図であり、図９はＥＳＤ保護回路６０８の等価回路図である。ガードリング８０１内には、トランジスタ７０１及び７０２のカスケード接続回路が並列に２組接続される。これにより、トランジスタ７０１及び７０２に流れる電流を大きくすることができる。トランジスタ７０１及び７０２は、それぞれゲートＧ、ソースＳ及びドレインＤを有する。電界効果トランジスタ７０１及び７０２のカスケード構造には、寄生バイポーラトランジスタ９０１が形成される。この寄生バイポーラトランジスタ９０１をＥＳＤ保護回路６０８として使用する。２組のトランジスタ７０１及び７０２のカスケード接続回路において、一方のカスケード接続回路に電流が流れると、入出力パッド６０１の電圧が下がり、他方のカスケード接続回路に電流が流れなくなることを防止するため、シリサイドブロック８０２によりシリサイド化を防止してバラスト抵抗を付加する。
【００１２】
寄生バイポーラトランジスタ９０１は、２本のゲートの間隔がベース距離ＬＮとなるため、シングルトランジスタのＥＳＤ保護回路よりも放電能力が落ちる。ベース距離ＬＮが最小値になるように、電界効果トランジスタ７０１及び７０２を形成する。そのため、寄生バイポーラトランジスタ９０１をＥＳＤ保護回路として使用する場合は、以下のような特殊チューニングを必要とする場合がある。
【００１３】
・追加イオン注入（プロセス工程増、開発期間増）
・ＥＳＤ保護回路に使用するトランジスタのみイオン注入打ち分け（Ｉ／Ｏサイズ増、開発期間増）
・バラスト抵抗（シリサイドブロック８０２）の付加（プロセス工程増、Ｉ／Ｏサイズ増）
【００１４】
本発明の目的は、特殊チューニングを必要とせず、プロセス工程及び開発期間を減らし、サイズを小さくすることができる静電気放電（ＥＳＤ）保護回路を有する半導体装置を提供することである。
【課題を解決するための手段】
【００１５】
本発明の半導体装置は、入出力パッドと、電源電圧が供給される電源電圧ノードと、基準電位が供給される基準電位ノードと、アノードが前記入出力パッドに接続され、カソードが第１のノードに接続される第１のダイオードと、前記入出力パッド及び前記電源電圧ノードに接続され、前記入出力パッドに前記電源電圧より低い電圧が入力されると、前記第１のノードが前記電源電圧になるように制御する電位制御回路と、前記入出力パッドに静電気が入力されると静電気オン信号を出力するトリガ回路と、前記静電気オン信号が出力されると、前記第１のノード及び前記基準電位ノード間に静電気放電電流を流す静電気放電サージパス回路とを有することを特徴とする。
【発明の効果】
【００１６】
静電気放電サージパス回路を設け、半導体装置を静電気放電から保護することができる。その際、特殊チューニングを必要とせず、プロセス工程及び開発期間を減らし、サイズを小さくすることができる。
【発明を実施するための最良の形態】
【００１７】
（第１の実施形態）
図１は、本発明の第１の実施形態によるトレラントＩ／Ｏの半導体装置の構成例を示す回路図である。トレラントＩ／Ｏでは、入出力パッド１０１に入力される電圧は、電源電圧ノードＶＤＥの電圧以下及び以上の電圧である。例えば、電源電圧ノードＶＤＥの電圧が３．３Ｖであり、入出力パッド１０１には５Ｖ電源の信号が入力される。半導体装置は、入出力パッド１０１、Ｉ／Ｏ回路１０２及びＥＳＤ保護回路１０４〜１０６を有する。ＥＳＤ保護回路１０４〜１０６は、入出力パッド１０１に高電圧の静電気が入力されたときの半導体装置の誤動作又は損傷等を防止するための回路である。
【００１８】
Ｉ／Ｏ回路１０２は、電位制御回路１０３及び出力バッファ１１０を有する。出力バッファ１１０は、ｐチャネルＭＯＳ電界効果トランジスタ１２１、ｎチャネルＭＯＳ電界効果トランジスタ１２２及び１２３を有する。トランジスタ１２１は、ソースが電源電圧ノードＶＤＥに接続され、ドレインがトランジスタ１２２のドレインに接続され、バックゲートがノードＢＰに接続される。トランジスタ１２２は、ゲートが電源電圧ノードＶＤＥに接続され、ソースがトランジスタ１２３のドレインに接続される。トランジスタ１２３は、ソースがグランド電位ノード（基準電位ノード）ＧＮＤに接続される。入出力パッド１０１は、トランジスタ１２１のドレインに接続される。
【００１９】
トランジスタ１２２は、電圧降下回路として機能する。例えば、電源電圧ノードＶＤＥの電源電圧が３．３Ｖであり、入出力パッド１０１に５Ｖ電源の信号が入力された場合、トランジスタ１２２で１．７Ｖの電圧降下が発生し、トランジスタ１２３のドレインには３．３Ｖ（＝５Ｖ−１．７Ｖ）の電圧が印加される。トランジスタ１２３は、３．３Ｖ耐圧のトランジスタを使用することができる。
【００２０】
出力バッファ１１０では、トランジスタ１２１及び１２３のゲートをローレベルにすれば、ハイレベル（電源電圧）を入出力パッド１０１に出力することができる。逆に、トランジスタ１２１及び１２３のゲートをハイレベルにすれば、ローレベル（グランド電位）を入出力パッド１０１に出力することができる。トランジスタ１２１のゲートをハイレベル、トランジスタ１２３のゲートをローレベルにすれば、出力バッファ１１０の出力端子はハイイピーダンス状態になり、入出力パッド１０１から信号を入力可能になる。
【００２１】
Ｉ／Ｏ回路１０２は、電位制御回路１０３を有する。電位制御回路１０３は、ｐチャネルＭＯＳ電界トランジスタ１１１及び１１２を有し、入出力パッド１０１に電源電圧ノードＶＤＥ以下の電圧が印加、又は入出力パッド１０１がオープン状態であるときには、ノードＢＰの電位が電源電圧ノードＶＤＥの電源電圧と同じになるように制御する。トランジスタ１１１は、ソースが電源電圧ノードＶＤＥに接続され、ドレイン及びバックゲートがノードＢＰに接続される。トランジスタ１１２は、ゲートが電源電圧ノードＶＤＥに接続され、ソース及びバックゲートがノードＢＰに接続され、ドレインがトランジスタ１２１のドレインに接続される。
【００２２】
ＥＳＤ保護回路１０４及び１０５は、入出力パッド１０１のためのＥＳＤ保護回路である。ＥＳＤ保護回路１０４は、ダイオード１３１を有する。ダイオード１３１は、アノードが入出力パッド１０１に接続され、カソードがノードＢＰに接続される。入出力パッド１０１に電源電圧ノードＶＤＥより高い電圧が入力されると、ダイオード１３１に電流が流れ、ノードＢＰは入出力パッド１０１と同じ電位になる。すなわち、ノードＢＰは、入出力パッド１０１に電源電圧ノードＶＤＥ以下の電圧が印加、又は入出力パッド１０１がオープン状態であるときには、電源電圧ノードＶＤＥの電源電圧と同じ電位になり、入出力パッド１０１に電源電圧ノードＶＤＥより高い電圧が印加されたときには、入出力パッド１０１と同じ電位になる。
【００２３】
ＥＳＤ保護回路１０５は、ダイオード１３２を有する。ダイオード１３２は、アノードがグランド電位ノードＧＮＤに接続され、カソードが入出力パッド１０１に接続される。入出力パッド１０１にグランド電位より低い電圧が印加されると、ダイオード１３２に電流が流れ、半導体装置を保護することができる。
【００２４】
ＥＳＤ保護回路１０６は、電圧降下回路１０７、ＥＳＤサージパス回路１０８及びトリガ回路１０９を有する。電圧降下回路１０７は、ダイオード１４１，１４２及びｎチャネルＭＯＳ電界効果トランジスタ１４３を有する。ダイオード１４１は、アノードがノードＢＰに接続され、カソードがダイオード１４２のアノードに接続される。ダイオード１４２は、カソードがノードＮ１に接続される。ノードＮ１は、ノードＢＰに対して、ダイオード１４１及び１４２の電圧降下分だけ低い電圧が印加される。トランジスタ１４３は、ゲートがノードＮ１に接続され、ドレインがノードＢＰに接続され、ソースがｎチャネルＭＯＳ電界効果トランジスタ１４４のドレインに接続される。トランジスタ１４４のドレインは、ノードＢＰに対して、トランジスタ１４３の電圧降下分だけ低い電圧が印加される。
【００２５】
トリガ回路１０９は、抵抗１５１、容量１５２、ダイオード１５３及びインバータ１５４〜１５６を有し、ＲＣタイマを用いている。抵抗１５１は、ノードＮ１及びインバータ１５４の入力端子間に接続される。容量１５２は、インバータ１５４の入力端子及びグランド電位ノードＧＮＤ間に接続される。ダイオード１５３は、アノードがノードＮ１に接続され、カソードがインバータ１５３の電源端子に接続される。インバータ１５４は、グランド端子がグランド電位ノードＧＮＤに接続され、出力端子がインバータ１５５の入力端子に接続される。インバータ１５４及びダイオード１５３で閾値を調整する。インバータ１５５は、電源端子がノードＮ１に接続され、グランド端子がグランド電位ノードＧＮＤに接続され、出力端子がインバータ１５６の入力端子に接続される。インバータ１５６は、電源端子がノードＮ１に接続され、グランド端子がグランド電位ノードＧＮＤに接続され、出力端子がトランジスタ１４４のゲートに接続される。インバータ１５４〜１５６は、それぞれ入力端子の信号を論理反転して出力端子から出力する。
【００２６】
ＥＳＤサージパス回路１０８は、ｎチャネルＭＯＳ電界効果トランジスタ１４３及び１４４を有し、ノードＢＰ及びグランド電位ノードＧＮＤ間のＥＳＤサージパスを形成する。トランジスタ１４４は、ゲートがインバータ１５６の出力端子に接続され、ドレインがトランジスタ１４３のソースに接続され、ソースがグランド電位ノードＧＮＤに接続される。
【００２７】
トリガ回路１０９は、ローパスフィルタとして機能する。例えば５Ｖ電源の入力信号が入出力パッド１０１に入力されると、ノードＢＰは例えば５Ｖ〜３．３Ｖになる。入力信号は静電気に比べて低周波数である場合は、インバータ１５４の入力端子はハイレベルになり、インバータ１５６の出力端子はローレベルになる。その結果、トランジスタ１４４はオフになり、トランジスタ１４３及び１４４に電流は流れず、ＥＳＤ保護回路１０６は切断状態になる。また、入力信号が静電気に比べ高周波数の場合でも、インバータ１５４及びダイオード１５３による閾値調節により、５Ｖ〜３．３Ｖの電圧変動では動作しないようにすることにより、ＥＳＤ保護回路１０６を切断状態にすることができる。すなわち、ＥＳＤ保護回路１０６は、半導体装置の通常動作に悪影響を与えない。
【００２８】
また、高電圧の静電気が入出力パッド１０１に入力されると、ノードＢＰは入出力パッド１０１とほぼ同じ電圧になる。静電気はトリガ回路のローパスフィルタに比べて高周波数、且つ高電圧であるので、インバータ１５４の入力端子はローレベルになり、インバータ１５６の出力端子はハイレベルになる。その結果、トランジスタ１４４はオンになり、トランジスタ１４３及び１４４のＥＳＤサージパスにＥＳＤサージ電流が流れる。これにより、ＥＳＤ保護回路１０６は、半導体装置を静電気から保護することができる。
【００２９】
以上のように、入出力パッド１０１に高周波数かつ高電圧の静電気が入力されると、トランジスタ１４３及び１４４がオンになり、ＥＳＤサージパス回路１０８のＥＳＤサージ電流が流れる。
【００３０】
本実施形態では、トリガ回路１０９にＲＣタイマを使用し、電圧降下回路１０７にダイオード１４１及び１４２を直列接続回路を使用し、ＥＳＤサージパス回路１０８にｎチャネルＭＯＳ電界効果トランジスタ１４３及び１４４のカスケード接続回路を使用する。ＥＳＤサージパス回路１０８内のトランジスタ１４３は、電圧降下回路１０７としても兼用される。トリガ回路１０９にＲＣタイマを用いているため、ＥＳＤサージパス回路１０８は十分低電圧で動作する。
【００３１】
入出力パッド１０１には、トランジスタの耐圧以上の電圧（電源電圧ノードＮ１の電源電圧以上の電圧）が入力可能である。電源電圧ノードＶＤＥとは別のノードＢＰ（トレラントＩ／Ｏの場合はｐチャネルＭＯＳ電界効果トランジスタ１２１のバックゲートを制御するノードＢＰを用いる）に対し、入出力パッド用ＥＳＤ保護回路１０４を接続し、ノードＢＰ及びグランド電位ノードＧＮＤ間にＥＳＤ保護回路１０６を接続する。ＥＳＤ保護回路１０６は、電圧降下回路１０７、トリガ回路１０９及びＥＳＤサージパス回路１０８を有する。
【００３２】
ノードＢＰは通常動作時、ＥＳＤ保護回路１０４の順バイアスにより入力電位が伝わるため、電圧降下回路１０７は、トリガ回路１０９及びＥＳＤサージパス回路１０８のトランジスタ耐圧を超えないように電圧降下させる回路である。ただし、ＥＳＤサージパス回路１０８は、通常動作時のノードＢＰの電圧が、ＥＳＤサージパス回路１０８の耐圧以下である場合は電圧降下回路１０７を介さず直接ノードＢＰに繋げてもよい。
【００３３】
トリガ回路１０９は、静電気が印加された際の電圧変動を感知し、ＥＳＤサージパス回路１０８を動作させる回路である。
【００３４】
ＥＳＤサージパス回路１０８は、通常動作時はオフ状態であり、静電気印加時にはトリガ回路１０９からの信号を入力し、ＥＳＤサージをグランド電位ノードＧＮＤに逃す回路である。ＥＳＤサージパス回路１０８で必要な特性としては、Ｉ／Ｏ回路１０２の破壊電圧よりも低電圧で動作するＥＳＤサージパス回路１０８の必要性がある。
【００３５】
本実施形態の半導体装置の利点としては以下が挙げられる。まず、通常のトランジスタで構成できるため、プロセス工程が増えなく、イオン注入の打ち分けも必要ない。すなわち、特殊なチューニングをしたトランジスタを必要としない。
【００３６】
ＳｐｉｃｅシミュレーションでＥＳＤ保護回路の開発が可能のため、短ＴＡＴでの開発が可能であり、開発期間を短縮することができる。
【００３７】
寄生バイポーラトランジスタタイプのＥＳＤ保護回路は、バラスト抵抗の付加やレイアウトパターンに制限があるため、レイアウトサイズが大きくなるが、ＭＯＳ動作のＥＳＤ保護回路は、最小ルールでレイアウト可能なため、サイズを縮小することができる。
【００３８】
（第２の実施形態）
図２は、本発明の第２の実施形態によるトレラントＩ／Ｏの半導体装置の構成例を示す回路図である。本実施形態（図２）は、第１の実施形態（図１）に対して、電圧降下回路１０７の構成が異なる。以下、本実施形態が第１の実施形態と異なる点を説明する。電圧降下回路１０７は、抵抗２０１，２０２及びｎチャネルＭＯＳ電界効果トランジスタ１４３を有する。すなわち、電圧降下回路１０７は、図１のダイオード１４１及び１４２の代わりに、抵抗２０１及び２０２を有する。抵抗２０１は、ノードＢＰ及びノードＮ１間に接続される。抵抗２０２は、ノードＮ１及びグランド電位ノードＧＮＤ間に接続される。抵抗２０１及び２０２により、ノードＢＰの電圧を降下させた電圧をノードＮ１に印加させることができる。
【００３９】
以上のように、本実施形態では、トリガ回路１０９にＲＣタイマを使用し、電圧降下回路１０７に抵抗２０１及び２０２を使用し、ＥＳＤサージパス回路１０８にｎチャネルトランジスタ１４３及び１４４のカスケード接続回路を使用する。ＥＳＤサージパス回路１０８のトランジスタ１４３は電圧降下回路１０７としても兼用される。本実施形態は、第１の実施形態と同様に、トリガ回路１０９としてＲＣタイマを用いているため、ＥＳＤサージパス回路１０８は十分低電圧で動作する。
【００４０】
（第３の実施形態）
図３は、本発明の第３の実施形態によるトレラントＩ／Ｏの半導体装置の構成例を示す回路図である。本実施形態（図３）は、第１の実施形態（図１）に対して、トランジスタ１４３を削除したものです。以下、本実施形態が第１の実施形態と異なる点を説明する。トランジスタ１４４のドレインは、ノードＮ１に接続される。電圧降下回路１０７は、ダイオード１４１及び１４２から構成される。ＥＳＤサージパス回路１０８は、ダイオード１４１，１４２及びトランジスタ１４４から構成される。入出力パッド１０１に静電気が入力されると、ノードＢＰが電源電圧ノードＶＤＥより高電位になり、第１の実施形態と同様に、トランジスタ１４４がオンする。その際、ノードＢＰからダイオード１４１，１４２及びトランジスタ１４４を介してグランド電位ノードＧＮＤにＥＳＤサージ電流が流れ、半導体装置を静電気から保護することができる。ＥＳＤサージパスにおいて、ダイオード１４１及び１４２は電圧降下回路として機能する。
【００４１】
以上のように、本実施形態では、トリガ回路１０９にＲＣタイマを使用し、電圧降下回路１０７にダイオード１４１及び１４２の直列接続回路を使用し、ＥＳＤサージパス回路１０８に単一のｎチャネルトランジスタ１４４を使用する。電圧降下回路１０７は、ＥＳＤサージパス回路１０８ともなるため、ダイオード１４１及び１４２のサイズを大きくする必要がある。なお、この場合は、電圧降下回路１０７がＥＳＤサージパス回路１０８ともなるため、第２の実施形態のように、電圧降下回路１０７として抵抗を使用することができない。また、トリガ回路１０９としてＲＣタイマを用いているため、ＥＳＤサージパス回路１０８は十分低電圧で動作する。
【００４２】
（第４の実施形態）
図４は、本発明の第４の実施形態によるトレラントＩ／Ｏの半導体装置の構成例を示す回路図である。本実施形態（図４）は、第１の実施形態（図１）に対して、トリガ回路１０９の構成が異なる。以下、本実施形態が第１の実施形態と異なる点を説明する。
【００４３】
トリガ回路１０９は、トランジスタ４０１〜４０８を有する。ｐチャネルＭＯＳ電界効果トランジスタ４０１は、ゲートが電源電圧ノードＶＤＥに接続され、ソースがノードＮ１に接続され、ドレインがｎチャネルＭＯＳ電界効果トランジスタ４０２のドレインに接続される。トランジスタ４０２は、ゲートが電源電圧ノードＶＤＥに接続され、ソースがグランド電位ノードＧＮＤに接続される。ｐチャネルＭＯＳ電界効果トランジスタ４０３は、ゲート及びソースがノードＮ１に接続され、ドレインがｎチャネルＭＯＳ電界効果トランジスタ４０４のドレインに接続される。トランジスタ４０４は、ゲートがノードＮ１に接続され、ソースがｎチャネルＭＯＳ電界効果トランジスタ４０５のドレインに接続される。トランジスタ４０５は、ゲートがトランジスタ４０１のドレインに接続され、ソースがグランド電位ノードＧＮＤに接続される。ｐチャネルＭＯＳ電界効果トランジスタ４０６は、ゲートがトランジスタ４０１のドレインに接続され、ソースがノードＮ１に接続され、ドレインがトランジスタ４０３のドレインに接続される。ｐチャネルＭＯＳ電界効果トランジスタ４０７は、ゲートがトランジスタ４０６のドレインに接続され、ソースがノードＮ１に接続され、ドレインがｎチャネルＭＯＳ電界効果トランジスタ４０８のドレインに接続される。トランジスタ４０８は、ゲートがトランジスタ４０６のドレインに接続され、ソースがグランド電位ノードＧＮＤに接続される。トランジスタ４０７及び４０８のドレインの相互接続点は、トランジスタ１４４のゲートに接続される。
【００４４】
入出力パッド１０１に静電気が入力されると、ノードＮ１の電圧は上がるが、ノードＶＤＥはオープン状態の為、ＶＤＥ−ＧＮＤ間の容量によりＶＤＥはＧＮＤ電位となる。すなわちトランジスタ４０１及び４０２のゲートがローレベルになり、トランジスタ４０１及び４０２のドレインがハイレベルになる。第１の実施形態と同様に、ノードＮ１は高電位になるので、トランジスタ４０３及び４０４のドレインはローレベルになる。その結果、トランジスタ４０７及び４０８のドレインはハイレベルになり、ＥＳＤサージパス回路１０８のトランジスタ１４４がオンする。トランジスタ１４４にＥＳＤサージ電流が流れ、半導体装置を静電気から保護することができる。
【００４５】
また、入出力パッド１０１に入力信号（５Ｖ電源）が入力されるときには、トランジスタ４０１及び４０２のゲートがハイレベルになり、トランジスタ４０１及び４０２のドレインがローレベルになる。第１の実施形態と同様に、ノードＮ１が低電位になるので、トランジスタ４０３及び４０４のドレインはハイレベルになる。その結果、トランジスタ４０７及び４０８のドレインはローレベルになり、ＥＳＤサージパス回路１０８のトランジスタ１４４がオフする。その場合、ＥＳＤ保護回路１０６は、半導体装置の通常動作に悪影響を与えない。
【００４６】
以上のように、本実施形態では、トリガ回路１０９に上記の回路構成を使用し、電圧降下回路１０７にダイオード１４１及び１４２の直列接続回路を使用し、ＥＳＤサージパス回路１０８にトランジスタ１４３及び１４４のカスケード接続回路を使用する。ＥＳＤサージパス回路１０８のトランジスタ１４３は電圧降下回路１０７としても兼用される。トリガ回路１０９は、通常動作時は、電源電圧ノードＶＤＥからの信号によりＥＳＤサージパス回路１０８のトランジスタ１４４のゲートにローレベルを出力し、ＥＳＤ印加時は、電源電圧ノードＶＤＥがオープン（≒グランド電位）となるため、ＥＳＤサージパス回路１０８のトランジスタ１４４のゲートにハイレベルを出力する。
【００４７】
以上のように、第１〜第４の実施形態の半導体装置は、入出力パッド１０１と、電源電圧が供給される電源電圧ノードＶＤＥと、基準電位が供給される基準電位ノードＧＮＤと、アノードが前記入出力パッド１０１に接続され、カソードが第１のノードＢＰに接続される第１のダイオード１３１と、前記入出力パッド１０１及び前記電源電圧ノードＶＤＥに接続され、前記入出力パッド１０１に前記電源電圧より低い電圧が入力されると、前記第１のノードＢＰが前記電源電圧になるように制御する電位制御回路１０３と、前記入出力パッド１０１に静電気が入力されると静電気オン信号を出力するトリガ回路１０９と、前記静電気オン信号が出力されると、前記第１のノードＢＰ及び前記基準電位ノードＧＮＤ間に静電気放電電流を流す静電気放電サージパス回路１０８とを有する。
【００４８】
出力バッファ１１０は、第１の電界効果トランジスタ１２１、第２の電界効果トランジスタ１２２及び第３の電界効果トランジスタ１２３を有する。第１の電界効果トランジスタ１２１は、ソースが前記電源電圧ノードＶＤＥに接続され、ドレインが前記入出力パッド１０１に接続され、バックゲートが前記第１のノードＢＰに接続される。第２の電界効果トランジスタ１２２は、ゲートが前記電源電圧ノードＶＤＥに接続され、ドレインが前記入出力パッド１０１に接続される。第３の電界効果トランジスタ１２３は、ドレインが前記第２の電界効果トランジスタ１２２のソースに接続され、ソースが前記基準電位ノードＧＮＤに接続される。
【００４９】
電圧降下回路１０７は、前記第１のノードＢＰの電圧を降下させて前記トリガ回路１０９に電圧を出力する。前記トリガ回路１０９は、前記電圧降下回路１０７が出力する電圧に応じて前記静電気オン信号を出力する。
【００５０】
前記電圧降下回路１０７は、アノード側が前記第１のノードＢＰに接続され、カソード側が前記トリガ回路１０９に接続される第２のダイオード１４１及び／又は１４２を有する。
【００５１】
また、前記電圧降下回路１０７は、前記電源電圧ノードＶＤＥ及び前記基準電位ノードＧＮＤ間に直列に接続される複数の抵抗２０１及び２０２を有し、前記複数の抵抗２０１及び２０２の相互接続点は、前記トリガ回路１０９に接続される。
【００５２】
前記静電気放電サージパス回路１０８は、前記第１のノードＢＰの電圧を降下させる電圧降下回路１０７（１４３、又は１４１及び１４２）と、ゲートが前記トリガ回路１０９の出力に接続され、ドレインが前記電圧降下回路１０７に接続され、ソースが前記基準電位ノードＧＮＤに接続される電界効果トランジスタ１４４とを有する。
【００５３】
前記トリガ回路１０９は、前記第１のノードＢＰ及び前記基準電位ノードＧＮＤ間に直列に接続される抵抗１５１及び容量１５２を有する。
【００５４】
ダイオード１３２は、アノードが前記基準電位ノードＧＮＤに接続され、カソードが前記入出力パッド１０１に接続される。
【００５５】
静電気放電サージパス回路１０８を設け、半導体装置を静電気放電から保護することができる。その際、特殊チューニングを必要とせず、プロセス工程及び開発期間を減らし、サイズを小さくすることができる。
【００５６】
なお、上記実施形態は、何れも本発明を実施するにあたっての具体化の例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその技術思想、又はその主要な特徴から逸脱することなく、様々な形で実施することができる。
【００５７】
本発明の実施形態は、例えば以下のように種々の適用が可能である。
【００５８】
（付記１）
入出力パッドと、
電源電圧が供給される電源電圧ノードと、
基準電位が供給される基準電位ノードと、
アノードが前記入出力パッドに接続され、カソードが第１のノードに接続される第１のダイオードと、
前記入出力パッド及び前記電源電圧ノードに接続され、前記入出力パッドに前記電源電圧より低い電圧が入力されると、前記第１のノードが前記電源電圧になるように制御する電位制御回路と、
前記入出力パッドに静電気が入力されると静電気オン信号を出力するトリガ回路と、
前記静電気オン信号が出力されると、前記第１のノード及び前記基準電位ノード間に静電気放電電流を流す静電気放電サージパス回路と
を有することを特徴とする半導体装置。
（付記２）
さらに、ソースが前記電源電圧ノードに接続され、ドレインが前記入出力パッドに接続され、バックゲートが前記第１のノードに接続される第１の電界効果トランジスタを有することを特徴とする付記１記載の半導体装置。
（付記３）
さらに、ゲートが前記電源電圧ノードに接続され、ドレインが前記入出力パッドに接続される第２の電界効果トランジスタと、
ドレインが前記第２の電界効果トランジスタのソースに接続され、ソースが前記基準電位ノードに接続される第３の電界効果トランジスタとを有することを特徴とする付記２記載の半導体装置。
（付記４）
さらに、前記第１のノードの電圧を降下させて前記トリガ回路に電圧を出力する電圧降下回路を有し、
前記トリガ回路は、前記電圧降下回路が出力する電圧に応じて前記静電気オン信号を出力することを特徴とする付記１記載の半導体装置。
（付記５）
前記静電気放電サージパス回路は、
前記第１のノードの電圧を降下させる電圧降下回路と、
ゲートが前記トリガ回路の出力に接続され、ドレインが前記電圧降下回路に接続され、ソースが前記基準電位ノードに接続される電界効果トランジスタとを有することを特徴とする付記１記載の半導体装置。
（付記６）
前記電圧降下回路は、アノード側が前記第１のノードに接続され、カソード側が前記トリガ回路に接続される第２のダイオードを有することを特徴とする付記４記載の半導体装置。
（付記７）
前記電圧降下回路は、前記電源電圧ノード及び前記基準電位ノード間に直列に接続される複数の抵抗を有し、前記複数の抵抗の相互接続点は、前記トリガ回路に接続されることを特徴とする付記４記載の半導体装置。
（付記８）
前記トリガ回路は、前記第１のノード及び前記基準電位ノード間に直列に接続される抵抗及び容量を有することを特徴とする付記１記載の半導体装置。
（付記９）
さらに、アノードが前記基準電位ノードに接続され、カソードが前記入出力パッドに接続される第２のダイオードを有することを特徴とする付記１記載の半導体装置。
【図面の簡単な説明】
【００５９】
【図１】本発明の第１の実施形態によるトレラントＩ／Ｏの半導体装置の構成例を示す回路図である。
【図２】本発明の第２の実施形態によるトレラントＩ／Ｏの半導体装置の構成例を示す回路図である。
【図３】本発明の第３の実施形態によるトレラントＩ／Ｏの半導体装置の構成例を示す回路図である。
【図４】本発明の第４の実施形態によるトレラントＩ／Ｏの半導体装置の構成例を示す回路図である。
【図５】通常Ｉ／Ｏの半導体装置の構成例を示す図である。
【図６】トレラントＩ／Ｏの半導体装置の構成例を示す図である。
【図７】図６の半導体装置内のＥＳＤ保護回路の構成例を示す図である。
【図８】ＥＳＤ保護回路の表面図である。
【図９】ＥＳＤ保護回路の等価回路図である。
【符号の説明】
【００６０】
１０１ 入出力パッド
１０２ Ｉ／Ｏ回路
１０３ 電位制御回路
１０４〜１０６ ＥＳＤ保護回路
１０７ 電圧降下回路
１０８ ＥＳＤサージパス回路
１０９ トリガ回路
１１０ 出力バッファ
【特許請求の範囲】
【請求項１】
入出力パッドと、
電源電圧が供給される電源電圧ノードと、
基準電位が供給される基準電位ノードと、
アノードが前記入出力パッドに接続され、カソードが第１のノードに接続される第１のダイオードと、
前記入出力パッド及び前記電源電圧ノードに接続され、前記入出力パッドに前記電源電圧より低い電圧が入力されると、前記第１のノードが前記電源電圧になるように制御する電位制御回路と、
前記入出力パッドに静電気が入力されると静電気オン信号を出力するトリガ回路と、
前記静電気オン信号が出力されると、前記第１のノード及び前記基準電位ノード間に静電気放電電流を流す静電気放電サージパス回路と、
を有することを特徴とする半導体装置。
【請求項２】
さらに、ソースが前記電源電圧ノードに接続され、ドレインが前記入出力パッドに接続され、バックゲートが前記第１のノードに接続される第１の電界効果トランジスタを有することを特徴とする請求項１記載の半導体装置。
【請求項３】
さらに、ゲートが前記電源電圧ノードに接続され、ドレインが前記入出力パッドに接続される第２の電界効果トランジスタと、
ドレインが前記第２の電界効果トランジスタのソースに接続され、ソースが前記基準電位ノードに接続される第３の電界効果トランジスタとを有することを特徴とする請求項２記載の半導体装置。
【請求項４】
さらに、前記第１のノードの電圧を降下させて前記トリガ回路に電圧を出力する電圧降下回路を有し、
前記トリガ回路は、前記電圧降下回路が出力する電圧に応じて前記静電気オン信号を出力することを特徴とする請求項１記載の半導体装置。
【請求項５】
前記静電気放電サージパス回路は、
前記第１のノードの電圧を降下させる電圧降下回路と、
ゲートが前記トリガ回路の出力に接続され、ドレインが前記電圧降下回路に接続され、ソースが前記基準電位ノードに接続される電界効果トランジスタとを有することを特徴とする請求項１記載の半導体装置。
【請求項１】
入出力パッドと、
電源電圧が供給される電源電圧ノードと、
基準電位が供給される基準電位ノードと、
アノードが前記入出力パッドに接続され、カソードが第１のノードに接続される第１のダイオードと、
前記入出力パッド及び前記電源電圧ノードに接続され、前記入出力パッドに前記電源電圧より低い電圧が入力されると、前記第１のノードが前記電源電圧になるように制御する電位制御回路と、
前記入出力パッドに静電気が入力されると静電気オン信号を出力するトリガ回路と、
前記静電気オン信号が出力されると、前記第１のノード及び前記基準電位ノード間に静電気放電電流を流す静電気放電サージパス回路と、
を有することを特徴とする半導体装置。
【請求項２】
さらに、ソースが前記電源電圧ノードに接続され、ドレインが前記入出力パッドに接続され、バックゲートが前記第１のノードに接続される第１の電界効果トランジスタを有することを特徴とする請求項１記載の半導体装置。
【請求項３】
さらに、ゲートが前記電源電圧ノードに接続され、ドレインが前記入出力パッドに接続される第２の電界効果トランジスタと、
ドレインが前記第２の電界効果トランジスタのソースに接続され、ソースが前記基準電位ノードに接続される第３の電界効果トランジスタとを有することを特徴とする請求項２記載の半導体装置。
【請求項４】
さらに、前記第１のノードの電圧を降下させて前記トリガ回路に電圧を出力する電圧降下回路を有し、
前記トリガ回路は、前記電圧降下回路が出力する電圧に応じて前記静電気オン信号を出力することを特徴とする請求項１記載の半導体装置。
【請求項５】
前記静電気放電サージパス回路は、
前記第１のノードの電圧を降下させる電圧降下回路と、
ゲートが前記トリガ回路の出力に接続され、ドレインが前記電圧降下回路に接続され、ソースが前記基準電位ノードに接続される電界効果トランジスタとを有することを特徴とする請求項１記載の半導体装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【公開番号】特開２００９−１６４８２９（Ｐ２００９−１６４８２９Ａ）
【公開日】平成２１年７月２３日（２００９．７．２３）
【国際特許分類】
【出願番号】特願２００７−３４１０３２（Ｐ２００７−３４１０３２）
【出願日】平成１９年１２月２８日（２００７．１２．２８）
【出願人】（３０８０１４３４１）富士通マイクロエレクトロニクス株式会社 (2,507)
【Ｆターム（参考）】
【公開日】平成２１年７月２３日（２００９．７．２３）
【国際特許分類】
【出願日】平成１９年１２月２８日（２００７．１２．２８）
【出願人】（３０８０１４３４１）富士通マイクロエレクトロニクス株式会社 (2,507)
【Ｆターム（参考）】
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