【課題】本発明は、出力駆動回路及びトランジスタ出力回路を提供する。
【解決手段】第１のスイッチ１１３のオン動作によって駆動され、出力トランジスタのゲートに高電圧電源を供給する第１のトランジスタ１１１を含む第１の駆動回路部１１０と、第１のスイッチ１１３と相補的に動作する第２のスイッチ１３３のオン動作によって生成されたワンショットパルスによって駆動され、出力トランジスタのゲート−ソースのキャパシタンスを放電させる第２のトランジスタ１３１を含む第２の駆動回路部１３０と、第１の駆動回路部１１０と並列されるように高電圧電源端と出力トランジスタのゲートとの間に配置され、第２のスイッチ１３３のオン動作によって放電した出力トランジスタのゲート電位を保持させる出力駆動電圧クランピング部１５０とを含む。 （もっと読む）

【課題】信号入力端子のプルアップ機能を有したまま、信号入力端子に入力する信号電圧が高電位電源端子の電圧を超えるときがあっても、上記したような問題が生じないようにした信号入力回路を提供する。
【解決手段】エンハンスメント型ＮＭＯＳトランジスタＭＮ１のバックゲートを低電位電源端子２に接続し、ドレインとゲートを高電位電源端子１に接続し、ソースを信号入力端子３に接続する。エンハンスメント型ＮＭＯＳトランジスタＭＮ１のオン抵抗を、信号入力端子３に接続される前段回路のドライバの“Ｌ”レベル電圧出力時の出力インピーダンスよりも高い値に設定する。 （もっと読む）

【課題】出力端子をシンク型又はソース型に切換える場合に、基板を交換する必要がなく、また出力端子に誤って電源を接続してもスイッチング素子の破損を防止することができる出力回路及び該出力回路を備える出力装置を提供する。
【解決手段】ディップスイッチ８１にてソース型出力対応モードを選択した場合に、第２スイッチング素子３２を常時オンにし、第１スイッチング素子３１のオン／オフ制御によって、外部機器への出力をオン／オフ制御する。ディップスイッチ８１にてシンク型出力対応モードを選択した場合に、第１スイッチング素子３１を常時オンにし、第２スイッチング素子３２のオン／オフ制御によって、外部機器への出力をオン／オフ制御する。またソース型出力対応モードを選択した状態で、第２出力端子３２に誤って外部電源を接続した場合、第２スイッチング素子３２に大電流が流れるが、直ちにヒューズ３５が切断される。 （もっと読む）

【課題】動作電圧が互いに異なる半導体チップを接続して用いる場合、双方に、自身の動
作電圧と異なる電圧で動作する入出力バッファ回路を設ける必要があり、チップ面積が大
きくなってしまう。
【解決手段】本発明にかかる半導体装置は、第１電源電圧で動作する第１半導体チップと、前記第１電源電圧よりも低い第２電源電圧で動作し、当該第２電源電圧を前記第１半導体チップに供給する第２半導体チップとを有することを特徴とする。又は、かかる半導体装置の製造に用いるのに好適な半導体チップとして、本発明にかかる半導体チップは、互いに直列に接続され、互いに相補的にオンとオフが切り替わる第１および第２トランジスタを有し、第１外部端子へ信号を出力する出力回路と、前記第１および第２トランジスタと直列に接続され、第２外部端子にゲート電極が接続された第３トランジスタとを有することを特徴とする。 （もっと読む）

【解決手段】ｐ−チャネル電界効果トランジスタタイプの第１および第２のトランジスタ（Ｐ１，Ｐ２）を備えるカップリング回路において、第１のトランジスタ（Ｐ１）のドレイン端子は信号入力端子（１）に接続し、第１および第２のトランジスタ（Ｐ１，Ｐ２）のソース端子はともに信号出力端子（２）に接続し、第１および第２のトランジスタ（Ｐ１，Ｐ２）のバルク端子はともに第２のトランジスタ（Ｐ２）のドレイン端子に接続し、第１のトランジスタ（Ｐ１）のゲート端子は第２のトランジスタ（Ｐ２）のゲート端子に接続する。このカップリング回路には、さらに 負電圧を生成する電荷ポンプ回路（１１０）を含むゲート制御回路（１０）も設ける。このゲート制御回路（１０）は、負電圧に基づいて、第１および第２のトランジスタ（Ｐ１，Ｐ２）のゲート端子におけるゲート電圧を制御する。 （もっと読む）

【課題】データ通信回路において電圧緩和トランジスタの耐圧破壊を抑制する。
【解決手段】ドライバ(101)は、供給ノード(N101)を介してデータ信号を供給する。電圧緩和トランジスタ(102)は、ドライバの供給ノード(N101)に接続されたソースと、信号線に接続される信号ノード(N1)に接続されたドレインと、信号ノード(N1)の電圧(V1)が与えられるゲートとを有する。 （もっと読む）

２つのマスタ（１１、１２）と１つ以上のスレーブ（１３、１４）との間の信号伝送のための電気回路（１０）が記載される。２つのマスタ（１１、１２）と１つ以上のスレーブ（１３、１４）とは、バスシステム（１５）を介して互いに接続される。２つのマスタ（１１、１２）によって、１つ以上のスレーブ（１３、１４）により受信されうるマスタデータ信号（ＭＯ）が少なくとも１つずつ生成可能である。各マスタデータ信号（ＭＯ）が印加される２つのマスタ（１１、１２）の出力口には、三状態ゲート（１６）が１つずつ存在する。三状態ゲート（１６）は、閉回路又は開回路として作動可能である。三状態ゲート（１６）は、２つのマスタの一方（１１）に割り当てられた三状態ゲート（１６_１１）が閉回路として作動し、２つのマスタの他方（１２）に割り当てられた三状態ゲート（１６_１２）が開回路として作動するように、駆動される。 （もっと読む）

【課題】消費電力の増大を防止することが可能な入出力回路を提供する。
【解決手段】本発明の入出力回路は、信号の入力部に接続された第１トランジスタと、前記第１トランジスタのゲートに接続されたノードの電位を制御するための第２トランジスタと、所定電圧に基づいて前記第２トランジスタを制御するためのバイアス電圧を生成し、当該バイアス電圧を前記第２トランジスタのゲートに印加するバイアス回路と、前記入力部と出力端子との間に設けられたインバータと、一方の入力に内部電圧が印加され、他方の入力に前記インバータの出力が接続された排他的論理積回路と、前記第１トランジスタのゲートと前記排他的論理積回路との間に設けられ、前記入力部の電位に基づいて前記第１トランジスタのゲートと前記排他的論理積回路との接続を導通／遮断するトランスファゲートとを有することを特徴とする。 （もっと読む）

【課題】出力回路の出力部の電圧降下を抑制すると共に、出力回路の入力部へ帰還される出力信号の位相の遅れを抑制することができる。
【解決手段】入力信号が入力されたオペアンプ３０の出力端子（ＯＵＴ）から出力されたデータ信号の交流成分は、コンデンサ３４を介して負帰還されてオペアンプ３０の反転入力端子へ入力される。また、オペアンプ３０の出力端子（ＯＵＴ）から出力されたデータ信号の直流成分は、第２の保護抵抗３６によって電圧降下し、入力信号と同電位の出力信号となって出力パッド２８を介して対応するデータ線２０へ入力されると共に、第１の保護抵抗３２を介してオペアンプ３０の反転入力端子へ入力される。 （もっと読む）

【課題】プロセス工程及び開発期間を減らし、サイズを小さくすることができる静電気放電保護回路を有する半導体装置を提供することを課題とする。
【解決手段】入出力パッド（１０１）と、電源電圧が供給される電源電圧ノード（ＶＤＥ）と、基準電位が供給される基準電位ノード（ＧＮＤ）と、アノードが前記入出力パッドに接続され、カソードが第１のノードに接続される第１のダイオード（１３１）と、前記入出力パッド及び前記電源電圧ノードに接続され、前記入出力パッドに前記電源電圧より低い電圧が入力されると、前記第１のノードが前記電源電圧になるように制御する電位制御回路（１０３）と、前記入出力パッドに静電気が入力されると静電気オン信号を出力するトリガ回路（１０９）と、前記静電気オン信号が出力されると、前記第１のノード及び前記基準電位ノード間に静電気放電電流を流す静電気放電サージパス回路（１０８）とを有する。 （もっと読む）

【課題】出力端子からツェナーダイオードを通してレベルシフト回路へ負荷電流が流れる経路を遮断して、出力端子を完全にハイインピーダンスにする出力回路を提供する。
【解決手段】出力回路は、ハイサイドトランジスタ１３と、ローサイドトランジスタ１４と、ゲート保護回路１０と、レベルシフト回路８と、プリドライバ回路７とを備える。レベルシフト回路８は、ハイサイドトランジスタ１３をオフさせてから所定時間経過後に、出力端子４からレベルシフト回路８への電流径路を遮断状態にする。 （もっと読む）

第１の電圧領域に対応する入力信号をレベルシフトして、より高い第２の電圧領域に対応する一対の相補出力信号を発生するレベルシフタ回路を開示する。出力ノード上のローディングに関係なく、出力ローディングに応じて正確なトランジスタサイジングを必要とすることなく、高電圧出力ノード用の放電回路におけるスナップバック感知素子が保護される。スナップバック感知素子は、スナップバック感知素子と直列の電圧シフタ回路によって保護されて、その最高出力電圧での高容量出力ノードにおいてさえ、スナップバック感知素子への電圧を制限する。電圧シフタ回路は、次いでバイパスされて、低電源レールに十分に達する出力ローレベルをもたらす。
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【課題】複数のノードそれぞれが単線の通信路に接続されてなる通信システムにおいて、ショートが発生した場合に各ノードのスリーステート素子が破損することを防止する。
【解決手段】各ノード２のＨ側経路５６およびＬ側経路５８を流れる電流を電流制限回路４６，４８により制限するため、その経路がショートして大きな電流が流れうる状況になっても、その定められた制限値より大きな電流が流れることはない。この制限値は、スリーステート素子４２を形成するトランジスタＴｒ１，Ｔｒ２に流すことのできるコレクタ電流の最大定格値以下に設定されているため、Ｈ側経路５６，Ｌ側経路５８または通信路３にショートが発生しても、各ノード２のスリーステート素子４２を構成するトランジスタＴｒ１，Ｔｒ２が破損するような電流が流れることを防止でき、その結果、各ノード２のスリーステート素子４２が破損してしまうことを防止できる。 （もっと読む）

【課題】 接地側のＮＭＯＳドライバを小さな面積で、かつ、接地側のＮＭＯＳドライバの活性化の遷移時間を短くし、接地側のＮＭＯＳドライバのゲート電圧をより確実に接地電位にするＩ／Ｏ回路を提供すること
【解決手段】 Ｉ／Ｏ回路１は、ドレインがパッドに接続される第１ＮＭＯＳドライバ１０と、第１ＮＭＯＳドライバ１０と異なるアクティブ領域に配置され、ドレインが第１ＮＭＯＳドライバ１０のソースに接続され、ソースが接地電位に接続される第２ＮＭＯＳドライバ１１と、内部電源電位のレベルを電源電位のレベルに変換するレベルコンバータと、ドレインがレベルコンバータの一方の出力端子に接続され、ソースが接地電位に接続され、ゲートがレベルコンバータの他方の出力端子に接続される第１ＮＭＯＳトランジスタ２６と、を備えており、第１ＮＭＯＳトランジスタ２６のドレインが第２ＮＭＯＳ１１ドライバのゲートに接続されている。 （もっと読む）

【課題】回路素子の破壊等を防止することが可能なレベルシフタ回路を提供する。
【解決手段】レベルシフタ回路１０は、レベル変換回路２０と、保護回路３０とを含んでいる。保護回路３０は、電源電位供給回路３１と、プルダウン回路３２とを含んでいる。制御信号がアサートされている場合、電源電位供給回路３１は、レベル変換回路２０への電源の供給を行い、レベル変換回路２０は、入力信号のレベルを変換した出力信号を生成する。制御信号がネゲートされている場合、電源電位供給回路３１は、レベル変換回路２０への電源の供給を行わず、プルダウン回路３２は、出力信号をプルダウンする。 （もっと読む）

デジタル出力ドライバは、薄い酸化物ＦＥＴを用いて実装されてよいプレドライバおよびドライバを含んでいる。プレドライバは、デジタル入力信号にもとづいて、第一および第二のデジタル信号を発生する。第一のデジタル信号波、第一（例えばパッド）の供給電圧および中間電圧によって決定される第一の電圧範囲を有している。第二のデジタル信号は、第二（例えばコア）の供給電圧および回路アースによって決定される第二の電圧範囲を有している。ドライバは、前記第一および第二のデジタル信号を受信して、前記第一の供給電圧および回路アースによって決定される第三の電圧範囲を有するデジタル出力信号を与える。プレドライバは、ラッチおよびラッチドライバを含んでよい。ラッチは、デジタル入力信号についての現在の論理値を保存する。ラッチドライバは、該論理血をラッチに書込む。ラッチドライバは、論理値を書込むために短い持続時間だけ可能にされ、その後にオフされる。 （もっと読む）

高電圧耐性ドライバ（２００；３００）は、過電圧に耐え、高い電圧レベルへの電気接続を持続し、出力電圧を固有の供給レベルで生成することができる、複数の出力駆動デバイスを含む。初期プルアップ駆動回路（２０４）は、複数の出力駆動デバイスに結合され、その複数の出力駆動デバイス（２３５ａ〜ｃ、２７５ａ〜ｃ）に対し、初期高駆動電圧を生成する。持続プルアップ回路（２６０、３６０）は、複数の出力駆動デバイスに結合され、持続された出力電圧を固有の供給レベルで生成する。
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【課題】 内部回路に供給される高電位側電源が未投入の場合でも、出力バッファ回路の誤動作や貫通電流の発生を抑制する。
【解決手段】 半導体集積回路１には、内部回路部１１、出力バッファ回路部１２、及び出力レベル制御部３が設けられている。内部回路部１１には第１の高電位側電源Ｖｄｄ１が供給され、出力バッファ回路部１２には第２の高電位側電源が供給される。第１の高電位側電源Ｖｄｄ１が未投入、第２の高電位側電源Ｖｄｄ２が投入の場合、出力レベル制御部３は出力バッファ回路部１２から出力される出力信号ＯＵＴを所定のレベルに制御する。 （もっと読む）

【課題】クロック遅延の抑制という観点より、外部クロック信号に同期する外部出力動作の高速化を実現する。
【解決手段】半導体集積回路は、外部出力バッファ（５３）と、前記外部出力バッファから出力すべきデータを外部クロック信号（１００）に同期してラッチするラッチ回路（９０）と、前記ラッチ回路にラッチすべきデータの処理回路（２０）とを有する。前記ラッチ回路と前記処理回路は前記外部クロック信号を受けるクロックバッファ（１０１）の出力を共通に入力する。前記ラッチ回路が外部からのクロック信号を受けて出力ラッチ動作を行なうことにより、外部クロック信号に同期する出力動作において内部クロック遅延の影響を小さくすることが可能になる。 （もっと読む）

【課題】 電源電位が供給されていないときに回路素子の耐圧よりも高い電圧が外部からパッドに印加されても、簡単な構成で、耐圧オーバーによる回路素子の破壊やリーク電流を阻止する。
【解決手段】 この半導体集積回路は、ノードＮ２に信号を出力する出力ドライバ１０、及び／又は、ノードＮ２に入力された信号をバッファする入力バッファ２０と、第２のノードとパッドとの間にドレイン・ソース経路が接続されたトランジスタＱＮ１２と、パッドの電位が電源配線の電位よりも高いときにパッドの電位を降下させてトランジスタＱＮ１２のゲートに供給するダイオードＤ１と、パッドから電源配線へのリーク電流を阻止すると共に、パッドの電位が電源配線の電位よりも低いときに電源配線の電位を降下させてトランジスタＱＮ１２のゲートに供給するダイオードＤ２とを具備する。 （もっと読む）