【課題】半導体基板の表側に配置された回路が半導体基板の裏側から解析されることを検出する技術を提供することを目的とする。
【解決手段】回路ブロックが配置された第１面と、第１面の反対側の第２面とを有する半導体基板と、半導体基板を搭載する実装基板と、実装基板のうち、回路ブロックの保護対象の部分と重なる領域に配置された導電パターンと、導電パターンに改変が加えられたことを検出する検出回路とを有する半導体集積回路装置が提供される。半導体基板の第２面と実装基板とが対向するように、半導体基板が実装基板に搭載されている。 （もっと読む）

【課題】保護対象の回路ブロックの上に配置された導電パターンに加えられた改変の検出精度を向上するための技術を提供することを目的とする。
【解決手段】半導体基板に配置された回路ブロックと、回路ブロックのうち保護対象の部分の上層に配置された導電パターンと、導電パターンの第１部分の電位を基準電位にリセットするリセット部と、第１部分を電流供給ラインに接続する接続部と、第１部分の電位を基準電位にリセットした後に第１部分を電流供給ラインに接続してから一定時間経過後の第１部分の電圧が事前に設定された範囲に含まれるか否かを判定し、一定時間経過後の電圧が事前に設定された範囲に含まれない場合に導電パターンに改変が加えられたことを検出する検出回路とを有する半導体集積回路装置が提供される。第１部分の電圧の変化は、導電パターンの回路定数に依存する。 （もっと読む）

【課題】スイッチノードのデータ転送時間を極小として動作を高速化することができるプログラマブルデバイス回路を提供する。
【解決手段】二次元アレイ状に配置されている複数の回路ブロックに個々に接続されている複数のスイッチノード１００が相互接続により二次元の可変自在な接続網を形成する。このスイッチノード１００が、回路ブロックがデータ出力を実行しているときに並行してプリチャージ動作を実行するプリチャージロジック回路からなる。プリチャージロジック回路はプリチャージ動作に多分に時間を必要とすることでデータ転送時間を短縮できる。そのプリチャージ時間は回路ブロックのデータ出力時間と重複しているのでタイムロスとならない。 （もっと読む）

【課題】電源電圧を低下させた場合であっても、正しくデータ転送が可能な半導体装置を提供する。
【解決手段】出力ドライバ１００と、出力ドライバ１００の特性を切り替える特性切替回路１８を備える。特性切替回路１８は、電源ラインに供給される電源電圧ＶＤＤＱが第１の電圧ＶＤＤＱ１である場合における出力ドライバ１００の出力信号の立ち上がり時間及び立ち下がり時間と、電源ラインに供給される電源電圧ＶＤＤＱが第２の電圧ＶＤＤＱ２である場合における出力ドライバ１００の出力信号の立ち上がり時間及び立ち下がり時間を互いに一致させる。これにより、電源電圧を低下させても高調波成分やクロストークによる影響が増大することがない。また、電源電圧を低下させてもレシーバ側における受信条件が変化しないことから、電源電圧にかかわらず信号の送受信を正しく行うことが可能となる。 （もっと読む）

【課題】サブスレッショルドリーク電流が増大するという問題を回避しつつ、動作時における消費電力を極力低減し得る半導体集積回路を提供すること。
【解決手段】半導体集積回路は、クリティカル・パスを形成する第１のＦＦ１０３、組み合わせ回路１０４及びメインＦＦ１０５と、メインＦＦ１０５と並列に設けられる第１の遅延素子１０７及び第１のカナリアＦＦ１０８と、メインＦＦ１０５と並列に設けられる第２の遅延素子１１１及び第２のカナリアＦＦ１１２と、メインＦＦ１０５の出力と第１のカナリアＦＦ１０８の出力とを比較する第１の比較回路１０９と、メインＦＦ１０５の出力と第２のカナリアＦＦ１１２の出力とを比較する第２の比較回路１１３と、第１の比較回路１０９の出力及び第２の比較回路１１３の出力に応じて、組み合わせ回路１０４のトランジスタの閾値電圧を制御する制御回路１２０とを備える。 （もっと読む）

【課題】比較的薄い酸化膜からなるＭＯＳトランジスタのみでレベルシフト出力回路を構成し、製造コストを低減しながら、高周波動作を可能にする。
【解決手段】たとえば、電源Ｖ０＝０Ｖ、電源Ｖ１＝１．６５Ｖ、電源Ｖ２＝１．６５Ｖ、電源Ｖ３＝３．３Ｖを出力回路に印加すると、第１回路ブロック８の電圧は電源Ｖ０と電源Ｖ１間の電位差１．６５Ｖであり、第２回路ブロック９の電圧は電源Ｖ２と電源Ｖ３との電位差１．６５Ｖである。このため、第１回路ブロック８、第２回路ブロック９のトランジスタに掛かるゲート電圧は、１．６５Ｖを超えない。出力バッファ回路１０のトランジスタのゲートに掛かる電圧は１．６５Ｖであるため、トランジスタＴｎ２０，Ｔｐ２２のゲート耐圧は、１．６５Ｖ以上あればよく、信号出力の振幅３．３Ｖを超えない。よって、出力回路４のトランジスタは、１種のゲート酸化膜で構成することが可能となる。 （もっと読む）

【課題】 スタンバイモード中に、入力信号に応じた出力信号を生成することができる半導体集積回路を提供することを目的とする。
【解決手段】 フルタイムコア１２１への電源供給中にパートタイムコア１２２への電源供給を一時的に遮断することができる半導体集積回路であって、パートタイムコア１２２は、多数のレジスタ１６３を含む同期回路１６１を有し、フルタイムコア１２１は、外部入力されるコアゲート信号Ｇｃに基づいて、パートタイムコア１２２に対する入出力信号をローレベルに固定するコアゲート回路１５１と、コアゲート回路１５１を介して同期回路１６１からの出力信号が入力され、外部入力されるラッチ信号Ｌに基づいて、入力信号の通過及び保持を選択的に行うラッチ回路１５２と、外部入力信号及びラッチ回路１５２の出力信号に基づいて、外部出力信号を生成する非同期回路１６２とを有する。 （もっと読む）

特定の実施例では、方法は、電圧プルアップロジックを含むレベルシフティング回路への入力で入力電圧を受け取ることを含む。その方法は、レベルシフティング回路からの出力信号を提供することを含む。その方法は、レベルシフティング回路の電圧プルアップ論理回路を選択的に動作させることをさらに含む。
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【課題】多数のフリップフロップにクロックを供給するＣＭＬなどの定電流源に印加するための参照電圧を安定して生成する参照電圧生成回路を提供する。
【解決手段】定電流発生回路１５により定電流ＩＲＥＦが各クロックドライバ１２毎に発生して各配線１３を介して分配され、定電流ＩＲＥＦが同各クロックドライバ１２の内部の電流／電圧変換回路で参照電圧に変換されて当該クロックドライバ１２の定電流源に分配されて印加され、同定電流源に所定の定電流が流れて各クロックドライバ１２が動作する。これにより、ＬＳＩ１１内に各クロックドライバ１２が分散配置されていても、参照電圧に対する周辺からのノイズの影響が抑制されると共に、始めから参照電圧を分配する場合に必要だった強固なシールドも不要となり、ＬＳＩ１１の面積を大きくする必要がない。また、参照電圧のばらつきも低減される。 （もっと読む）

【課題】マスタの第１のデバイスからスレーブの第２のデバイスに確実且つ容易にアクセスすることである。
【解決手段】バスコントローラＦＰＧＡ１と、バスコントローラＦＰＧＡ１と通信接続され、ライトクロック信号ＷＣＬＫが一線路で順に伝送される複数のローカルＦＰＧＡ２１〜２４と、を備え、バスコントローラＦＰＧＡ１からのライトクロック信号ＷＣＬＫの線路が最も長いローカルＦＰＧＡ２４は、リードクロック信号ＲＣＬＫを出力して他のローカルＦＰＧＡ２３〜２１を一線路で順に介してバスコントローラＦＰＧＡ１に伝送し、各ローカルＦＰＧＡ２１〜２４は、リードクロック信号ＲＣＬＫに同期して入力信号を出力してバスコントローラＦＰＧＡ１へ伝送し、各ローカルＦＰＧＡ２１〜２４及びバスコントローラＦＰＧＡ１の間のリードクロック信号ＲＣＬＫの線路長と、前記入力信号の線路長とが等しい。 （もっと読む）

【課題】ゲートアレイを用いて実現する場合に、消費電力およびＥＭＩの低減化を図るとともに、配線リソースを確保して配線の容易化を図ること。
【解決手段】マスタラッチ１は、クロックドインバータ１１と、ラッチ回路１２とからなる。スレーブラッチ１は、伝送ゲート２１と、ラッチ回路２２とを含んでいる。このようなフリップフロップ１、２を構成する各要素は、ゲートアレイを構成する基本セルを用いて構成した。そのゲートアレイの基本セルは、Ｎ型の３連のＭＯＳトランジスタと、これに対応するＰ型の３連のＭＯＳトランジスタとからなる。Ｎ型の３連のＭＯＳトランジスタは、２連の通常サイズの主トランジスタと、通常サイズよりも小さなサイズの１つの補助トランジスタとからなる。Ｎ型の３連のＭＯＳトランジスタも同様に構成する。 （もっと読む）

【課題】リーク電流防止用として電源線にスイッチを挿入する際のレイアウト設計の負担を軽減できるとともに、スイッチで生じる電圧降下が信号遅延に与える影響を緩和できる半導体集積回路を提供する。
【解決手段】複数の回路セル（１２,１３,…）と、電源線群（ＰＬ１）と、電源スイッチセル（２３）と、分岐線群（ＢＬ４−１,ＢＬ４−２）と、を有する。電源スイッチセル（２３）は、分岐線群に含まれる少なくとも１つの分岐線（第１の分岐線；ＶＳＳＢ３）に接続されている第1の配線（Ｌ２３１）と、電源線群に含まれる少なくとも1つの電源線（ＶＳＳ）に、分岐線群に含まれる第２の分岐線（ＶＳＳＢ４）を介して接続されている第２の配線（Ｌ２３２）と、第1の配線（Ｌ２３１）と第２の配線（Ｌ２３２）との間に接続され、入力される制御信号に応じてオンまたはオフするスイッチ回路と、を含む。 （もっと読む）

漏れ電力推定を提供する方法および装置が開示される。一実施形態では、１つ以上の検知された温度値（１０８）、および、１つ以上の電圧値（１１０）を利用して集積回路（ＩＣ）コンポーネントの漏れ電力が決定される。他の実施形態も記載されている。 （もっと読む）

【課題】電力消費量を低下させる好適な低電力ルーティングマルチプレクサを提供すること。
【解決手段】本発明によるルーティングドライバ・マルチプレクサ回路は、マルチプレクサ（３１０）と、バッファ回路（３２０）であって、第１の回路（３３０Ａ）と第２の回路（３３０Ｂ）とにスプリットしており、両回路が該マルチプレクサからの出力信号を受信する、第１のステージ（３３０Ａ，３３０Ｂ）と、それぞれが該第１および第２の回路からの出力信号を受信する第１および第２の入力を有する、第２のステージ（３４０Ａ，３４０Ｂ）とを備えるバッファ回路とを備えた、ルーティングドライバ・マルチプレクサ回路。 （もっと読む）

【課題】 ＳＳＣＧを用いる事無く簡易的な方法で電子回路の駆動周波数のスペクトラム拡散を図ることができ、その結果ＥＭＩ（放射ノイズ）の低減が可能となるようにする。
【解決手段】 ＡＳＩＣ（集積回路）に供給する電源のインピーダンスを高めることによりＡＳＩＣ内部の電圧変動を増加させ放射ノイズの低減を図る。ＡＳＩＣから出力される制御信号の内、電圧変動を避ける必要のある信号はＡＳＩＣ外部に設けたロジックゲートで受けてそのゲートを駆動する電源電圧を安定化する。 （もっと読む）

【課題】出力バッファによる昇圧電圧に対する負荷電流を低減する。
【解決手段】本発明の出力バッファ回路は、第１電圧源とアースの間で直列接続された複数の出力ドライブトランジスタと、直列接続された出力ドライブトランジスタに応答する出力端子と、出力端子に出力されるデータを受信するラッチと、ラッチに応答して、出力データの論理状態を表す高電位又は低電位の電位に出力端子の電圧を駆動するように出力ドライブトランジスタを制御する論理回路と、出力ドライブトランジスタの幾つかに追加の電圧を供給するブートキャパシタと、論理回路に応答して、ブートキャパシタを第２の電圧源に接続する保持トランジスタと、保持トランジスタとブートキャパシタとの間に接続されたセルフタイマー式回路パスとを具えている。 （もっと読む）

【課題】各モジュール間の電流消費の基を減少させ、損失の低減を図る。
【解決手段】回路であって、第１及び第２基準電位の間に直列に接続された２^ｎ個のモジュール３０，３４を備え、２^ｎ−１個のノード５２は２^ｎ個のモジュール３０，３４の隣接する複数のモジュールの間に配置され、それぞれの２^ｎ−１個の２：１ＤＣ／ＤＣコンバータ１００は、２^ｎ−１個のノードのうちのそれぞれ１つと連通し、モジュール間の電流の不一致を制御する。 （もっと読む）

【課題】電源制御回路を設けることによる影響を低減するため、回路ブロックの規模に応じて電源制御回路を設ける。
【解決手段】回路ブロックRUSRを周回するように電源線VDD,VSS,VSSMを設け、これら電源線が配置される領域RPWRを利用して電源制御回路を配置する。 （もっと読む）

【課題】 入力回路の簡素化と製品管理の取り扱いを簡便にしつつ、実質的な低消費電力化及び素子の微細化に適合して安定した入出力伝達特性を実現できる入力回路を備えた半導体集積回路装置を提供する。
【解決手段】 外部端子から供給される入力信号を受ける差動増幅回路に第１と第２の動作電圧を第１と第２のスイッチＭＯＳＦＥＴを介して供給するようにし、バイアス電圧発生回路により上記入力信号が上記第１と第２の動作電圧の中心電圧付近にあるときに上記第１と第２スイッチＭＯＳＦＥＴをオン状態にし、その入力信号が継続的に一定期間上記第１電圧又は第２電圧にあるときには、それに対応した出力信号を形成すべく上記第１又は第２スイッチＭＯＳＦＥＴのいずれか一方をオン状態に他方をオフ状態にする制御電圧を形成し、上記第１動作電圧と第２動作電圧に対応した第１振幅の入力信号と、上記第１動作電圧と第２動作電圧の間の所定の中間電圧に対応した第２振幅の入力信号の双方の供給を可能とする。 （もっと読む）